WO2004065899A1 - 光検出装置 - Google Patents

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WO2004065899A1
WO2004065899A1 PCT/JP2004/000299 JP2004000299W WO2004065899A1 WO 2004065899 A1 WO2004065899 A1 WO 2004065899A1 JP 2004000299 W JP2004000299 W JP 2004000299W WO 2004065899 A1 WO2004065899 A1 WO 2004065899A1
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light
output
circuit
voltage output
value
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PCT/JP2004/000299
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Yukinobu Sugiyama
Seiichiro Mizuno
Original Assignee
Hamamatsu Photonics K.K.
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Publication date
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    • G—PHYSICS
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    • H01L27/144—Devices controlled by radiation
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a photodetector that detects a two-dimensional position where light is incident.
  • a solid-state image sensor such as a MOS image sensor is used to load image data obtained by imaging into an image memory, perform image processing, and perform two-dimensional position detection. Is generally detected (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Application Laid-Open No. H01-1676769 Disclosure of the Invention
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a photodetector capable of speeding up two-dimensional position detection processing and simplifying the configuration. It is in.
  • a photodetector is a photodetector having a light-sensitive region in which pixels are two-dimensionally arranged, and each of the pixels has a light-sensitive region corresponding to the intensity of incident light.
  • One pixel is formed by arranging a plurality of light-sensitive portions that output currents adjacent to each other in the same plane, and each pixel extends over a plurality of pixels arranged in a first direction in a two-dimensional array.
  • One of the plurality of light-sensitive portions constituting the pixel is electrically connected to each other, and the plurality of light-sensitive portions constituting the pixel are arranged over a plurality of pixels arranged in the second direction in the two-dimensional array.
  • the other light-sensitive part of the light-sensitive part Are electrically connected to each other, and are provided corresponding to one of the light-sensitive sub-groups electrically connected between the plurality of pixels arranged in the first direction, and the corresponding one of the light-sensitive sub-groups is provided.
  • a first integration circuit that converts a current output from the first to a voltage output and outputs a voltage output; a first maximum value detection circuit that detects a maximum value of the voltage output output from each of the first integration circuits; The range from the maximum value detected by the maximum value detection circuit to a value smaller than the maximum value by a predetermined value is set as the AZD conversion range, and the voltage output output from each of the first integration circuits is converted to a digital value in the AZD conversion range described above.
  • the first AZD conversion circuit that outputs the digital value and the other photosensitive group electrically connected between the plurality of pixels arranged in the second direction are provided and correspond to the first AZD conversion circuit.
  • the other photosensitive subgroup A second integration circuit that converts the current output from the second into a voltage output and outputs a voltage output; a second maximum value detection circuit that detects a maximum value of the voltage output output from each of the second integration circuits; The range from the maximum value detected by the maximum value detection circuit to a value smaller than the maximum value by a predetermined value is set as the AZD conversion range, and the voltage output output from each of the second integration circuits is set in the A / D conversion range. And a second AZD conversion circuit that converts the digital value and outputs the digital value.
  • the light incident on one pixel is detected in each of a plurality of light-sensitive portions constituting the pixel, and a current corresponding to the light intensity is detected. Output for each part. Since one of the light-sensitive portions is electrically connected to a plurality of pixels arranged in the first direction in the two-dimensional array, the current output from the one light-sensitive portion is the first. Sent in the direction of Also, since the other light-sensitive portions are electrically connected to a plurality of pixels arranged in the second direction in the two-dimensional array, the current output from the other light-sensitive portion is equal to the second light-sensitive portion. Sent in the direction.
  • the current output from one light-sensitive portion is sent in the first direction, and the current output from the other light-sensitive portion is sent in the second direction.
  • the brightness profile and the brightness profile in the second direction. Each can be obtained independently. As a result, it is possible to detect the two-dimensional position of the incident light at a high speed with an extremely simple configuration in which a plurality of light-sensitive portions are provided in one pixel.
  • the range from the maximum value detected by the first maximum value detection circuit to a value smaller than the maximum value by a predetermined value is set as the A / D conversion range, and the first integration circuit Since the voltage output output from each is converted to a digital value in the AZD conversion range, a voltage output smaller than a value smaller than the maximum value by a predetermined value is converted to “0”.
  • the current output from one photosensitive portion can be subjected to AZD conversion with the background light component removed.
  • the range from the maximum value detected by the second maximum value detection circuit to a value smaller than the maximum value by a predetermined value is defined as the A / D conversion range, and the voltage output output from each of the second integration circuits is the AZD value. Since the voltage value is converted into a digital value in the conversion range, a voltage output smaller than a value smaller than the maximum value by a predetermined value is converted to “0”. Thus, the current output from the other light-sensitive portion can be AZD-converted with the background light component removed. As a result, the two-dimensional position of the incident light can be detected extremely accurately with a small amount of calculation.
  • a voltage output obtained by subtracting a predetermined value from the maximum value detected by the first maximum value detection circuit is subtracted from the voltage output output from each of the first integration circuits to obtain a first AZD conversion circuit.
  • a voltage output obtained by subtracting a predetermined value from the maximum value detected by the second maximum value detection circuit from the voltage output output from each of the second integration circuits.
  • a second level shift circuit for outputting to the AZD conversion circuit.
  • a photodetector is a photodetector having a light-sensitive region in which pixels are two-dimensionally arranged, and a plurality of light-output devices each outputting a current corresponding to the intensity of incident light.
  • a range from the minimum value detected by the first minimum value detection circuit to a value larger than the minimum value by a predetermined value is set as the AZD conversion range, and each of the first integration circuits is Since the output voltage output is converted to a digital value in the AZD conversion range, a voltage output that is larger than the minimum value by a predetermined value is converted to “0”.
  • the current output from one of the light-sensitive parts can be A / D with the background light component brighter than the point of interest removed. Can be converted.
  • the range from the minimum value detected by the second minimum value detection circuit to a value larger than the minimum value by a predetermined value is set as the A / D conversion range, and the voltage output output from each of the second integration circuits is Since a digital value is converted into a digital value in the AZD conversion range, a voltage output that is larger than the minimum value by a predetermined value is converted to “0”.
  • the current output from the other light-sensitive part can be AZD-converted with the background light component brighter than the point of interest removed. As a result, the two-dimensional position of the incident light can be detected extremely accurately with a small amount of calculation.
  • the light detection device is used together with a light source that irradiates the object with light, and that information processing regarding the light emitted from the light source be performed.
  • information on the light emitted from the light source can be detected at high speed and very accurately.
  • the information on the light is a luminance profile in a first direction and a second direction in the two-dimensional array of the reflected light of the light emitted from the light source.
  • the first direction in the original arrangement one of the plurality of photosensitive parts constituting each pixel is electrically connected to each other, and the second photosensitive arrangement in the two-dimensional arrangement is formed.
  • the other light-sensitive portions are electrically connected to each other, and are arranged in the first direction.
  • a voltage output is provided, which is provided corresponding to one of the light-sensitive sub-groups electrically connected between the plurality of pixels, converts a current output from the corresponding one of the light-sensitive sub-groups into a voltage output, and outputs a voltage output.
  • an integration circuit a first minimum value detection circuit for detecting the minimum value of the voltage output output from each of the first integration circuits; and a predetermined value from the minimum value detected by the first minimum value detection circuit.
  • the range up to the larger value is the AZD conversion range
  • the voltage output from each of the first integrating circuits is
  • a second integration circuit that converts the current output from the other corresponding photosensitive group into a voltage output and outputs a voltage output, and a voltage output from each of the second integration circuits.
  • a second minimum value detection circuit for detecting the minimum value, and a range from the minimum value detected by the second minimum value detection circuit to a value larger than the minimum value by a predetermined value is set as an A / D conversion range, and the second integration circuits are respectively used.
  • a second A / D conversion circuit that converts a voltage output output from the digital output into a digital value in the AZD conversion range and outputs the digital value.
  • the light incident on one pixel is detected in each of a plurality of light-sensitive portions constituting the pixel, and a current corresponding to the light intensity is detected. Output for each part. Since one of the light-sensitive portions is electrically connected to a plurality of pixels arranged in the first direction in the two-dimensional array, the current output from the one light-sensitive portion is the first. Sent in the direction of Also, since the other light-sensitive portions are electrically connected to a plurality of pixels arranged in the second direction in the two-dimensional array, the current output from the other light-sensitive portion is equal to the second light-sensitive portion. direction Is preferred.
  • the information on the light is a luminance profile in a first direction and a second direction in the two-dimensional array of the direct light of the light emitted from the light source.
  • FIG. 1 is a conceptual configuration diagram illustrating a photodetector according to the present embodiment.
  • FIG. 2 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG.
  • FIG. 4 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 5 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 6 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 7 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 8 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector according to the present embodiment.
  • FIG. 9 is a schematic configuration diagram illustrating a first signal processing circuit included in the photodetector according to the present embodiment.
  • FIG. 10 is a schematic configuration diagram illustrating a second signal processing circuit included in the photodetector according to the present embodiment.
  • FIG. 11 is a circuit diagram of a first integration circuit included in the first signal processing circuit.
  • FIG. 12 illustrates a first sample and hold included in the first signal processing circuit.
  • FIG. 3 is a circuit diagram of a field circuit.
  • FIG. 13 is a circuit diagram of the first maximum value detection circuit included in the first signal processing circuit.
  • FIG. 14 is a circuit diagram of a first level shift circuit included in the first signal processing circuit.
  • FIG. 15A is a graph showing a change with time of the Reset signal input to the first integration circuit.
  • FIG. 15B is a graph showing a change over time of a signal output from the first integration circuit.
  • FIG. 15C is a graph showing a change with time of the Hold signal input to the first sample and hold circuit.
  • FIG. 15D is a graph showing the change over time of the signal output from the first sample and hold circuit.
  • FIG. 15E is a graph illustrating a change over time of a signal output from the first shift register.
  • FIG. 15F is a graph illustrating a change over time of a signal output from the first shift register.
  • FIG. 15G is a graph illustrating a change over time of a signal output from the first shift register.
  • FIG. 15H is a graph illustrating a temporal change of a signal input to the first level shift circuit.
  • FIG. 16 shows a voltage output H input to the first level shift circuit.
  • FIG. 8 is a diagram illustrating ut with respect to the position of one of the photosensitive subgroups.
  • FIG. 17 is a diagram showing the output of the first AZD conversion circuit with respect to the position of one of the photosensitive subgroups.
  • FIG. 18A shows a change with time of the Reset signal input to the second integration circuit.
  • FIG. 18B shows a change with time of the signal output from the second integration circuit.
  • FIG. 18C is a graph illustrating a change with time of the Hold signal input to the second sample and hold circuit.
  • FIG. 18D is a graph illustrating a change over time of a signal output from the second sample-and-hold circuit.
  • FIG. 18E is a graph illustrating the change over time of the signal output from the second shift register.
  • FIG. 18F is a graph illustrating a temporal change of a signal output from the second shift register.
  • FIG. 18G is a graph illustrating a temporal change of a signal output from the second shift register.
  • FIG. 18H is a graph illustrating a temporal change of a signal input to the second level shift circuit.
  • FIG. 19 shows the voltage output V input to the second level shift circuit.
  • FIG. 7 is a diagram showing ut with respect to the position of the other photosensitive group.
  • FIG. 20 is a diagram showing the output of the second AZD conversion circuit with respect to the position of the other photosensitive subgroup.
  • FIG. 21 is a schematic configuration diagram illustrating a modified example of the first signal processing circuit included in the photodetector according to the present embodiment.
  • FIG. 22 is a schematic configuration diagram illustrating a modified example of the second signal processing circuit included in the photodetector according to the present embodiment.
  • FIG. 23 is a schematic configuration diagram illustrating an example of a position detection system using the light detection device according to the present embodiment.
  • FIG. 24 shows the light detection included in the position detection system shown in FIG. It is a schematic block diagram which shows a part.
  • FIG. 25 is a schematic configuration diagram illustrating an example of a position detection system using the photodetector according to the present embodiment.
  • FIG. 26 is a conceptual configuration diagram illustrating a modified example of the photodetector according to the present embodiment.
  • each of the parameters M and N is an integer of 2 or more.
  • the parameter m is any integer between 1 and M, and the parameter n is any integer between 1 and N.
  • FIG. 1 is a conceptual configuration diagram illustrating a photodetector according to the present embodiment.
  • the light detection device 1 includes a light-sensitive region 10, a first signal processing circuit 20, and a second signal processing circuit 30.
  • the light detection device 1 detects, for example, an incident position of direct light or reflected light of spot light emitted from a light emitting element (LED, semiconductor laser, or the like) to an object.
  • a light emitting element LED, semiconductor laser, or the like
  • pixels 11mn are two-dimensionally arranged in M rows and N columns.
  • One pixel consists of a light-sensitive part 12 mn (first light-sensitive part) and a light-sensitive part 13 mn (second light-sensitive part) that output a current corresponding to the intensity of light incident on each pixel. It is constructed by arranging adjacently. As a result, in the photosensitive region 10, the photosensitive portion 12 mn and the photosensitive portion 13 mn are arranged in the same plane in a two-dimensionally mixed state.
  • FIG. 2 is an enlarged plan view of a main part showing an example of a light-sensitive region included in the photodetector
  • FIG. 3 is a cross-sectional view taken along the line II-II of FIG. In FIG. 2, illustration of the protective layer 48 is omitted.
  • the photosensitive region 10 includes a semiconductor substrate 40 made of a P-type (first conductivity type) semiconductor and an N-type (second conductivity type) semiconductor region formed on the surface layer of the semiconductor substrate 40. 41 and 42 are included. As a result, each of the photosensitive portions 12 mn and 13 mn includes the semiconductor substrate 40 portion and a pair of the second conductivity type semiconductor regions 41 and 42 to form a photodiode. As shown in FIG. 2, the second conductivity type semiconductor regions 41 and 42 have a substantially triangular shape when viewed from the light incident direction, and the two regions 41 and 42 are formed so that one side is adjacent to each other in one pixel. Have been.
  • the semiconductor substrate 40 is set to the ground potential.
  • the photosensitive region 10 may include a semiconductor substrate made of an N-type semiconductor and a P-type semiconductor region formed on a surface layer of the semiconductor substrate.
  • Region 41 (light-sensitive portion 12 mn ) and region 42 (light-sensitive portion 13) are alternately arranged in the first direction and the second direction, as can be seen from FIG. (Light-sensitive portion 12 mn ) and region 42 (light-sensitive portion 13 intersects the first direction and the second direction (eg, intersects at 45 °) in the third direction and the fourth direction.
  • a first insulating layer 43 is formed on the semiconductor substrate 40 and the regions 41 and 42, and the first wiring 44 is connected to the negative region 41 through the contact hole formed in the first insulating layer 43. It is electrically connected. Also, the first insulating layer 43 The electrode 45 is electrically connected to the other region 42 via the contact hole.
  • a second insulating layer 46 is formed on the first insulating layer 43, and a second wiring 47 is electrically connected to the electrode 45 via a contact hole formed in the second insulating layer 46. ing. Thus, the other region 42 is electrically connected to the second wiring 47 via the electrode 45.
  • a protective layer 48 is formed on the second insulating layer 46.
  • the first insulating layer 43, second insulating layer 46 and the protective layer 48 is composed of S I_ ⁇ 2 or S i N and the like.
  • the first wiring 44, the electrode 45, and the second wiring 47 are made of a metal such as A1.
  • the first wiring 44, the one region 41 in each pixel 1 1 Paiita be those electrically connected across the first direction, provided Te extend beauty between pixel 1 l mn in the first direction Has been.
  • a plurality of pixels 11 u to 11 1N , 1 1 N arranged in the first direction in the two-dimensional array are connected.
  • one photosensitive portions 1 2 mn each other (e.g., one of the photosensitive portions 1 2 U ⁇ 1 2 1N) is electrically Connected to form a light-sensitive portion that extends in the light-sensitive region 10 in the first direction.
  • the light-sensitive portions extending long in the first direction are formed in M rows.
  • the second wiring 47 electrically connects the other region 42 in each pixel 1 lmn in the second direction, and extends between the pixels 1 lmn in the second direction. Has been. As described above, by connecting the other area 42 in each pixel 1 lmn with the second wiring 47, a plurality of pixels 1 lu to l 1 M or 1 1 m arranged in the second direction in the two-dimensional array are arranged.
  • the light-sensitive region 10 extends long in the first direction.
  • the photosensitive section in M columns and the photosensitive section in N rows extending long in the second direction are formed on the same plane.
  • the shapes of the regions 41 and 42 are not limited to the substantially triangular shape shown in FIG. 2 and may be other shapes as shown in FIGS. Good.
  • the second conductivity type semiconductor region (photosensitive portion) shown in Fig. 4 has a rectangular shape when viewed from the light incident direction, and two regions 41, 42 are formed in one pixel. The long sides are formed adjacent to each other.
  • the region 41 (light-sensitive portion 12 mn ) and the region 42 (light-sensitive portion 13 J) are alternately arranged in the second direction. As shown in FIG. Even if the area of the second conductivity type semiconductor region in the second direction is different from that in the second direction, it is sufficient that the area is constant in each direction between pixels, that is, for all wirings extending in the same direction. It is only necessary that the total area of the photosensitive regions connected to each other be the same.
  • one region 41 having a substantially triangular shape is formed continuously in the first direction.
  • the other area 42 has a substantially triangular shape and is formed independently between pixels 1 lmn .
  • the regions 41 (light-sensitive portions 12 mn ) and the regions 42 (light-sensitive portions 13 mn ) are alternately arranged in the second direction.
  • the second conductivity type semiconductor region (photosensitive portion) shown in FIG. 6 includes four regions 4 la, 41 b, 42 a, and 42 b per pixel, and has a diagonal shape. Are electrically connected to each other by the first wiring 44 or the second wiring 47 with the regions located in the pair as a pair.
  • the region 41 (light-sensitive portion 12 mn ) and the region 42 (light-sensitive portion 13 mn ) are alternately arranged in the first direction and the second direction. Further, the region 41 (the photosensitive portion 12 and the photosensitive portion 13 mn ) are defined in the third direction and the fourth direction. They are arranged alternately.
  • the second conductivity type semiconductor region (photosensitive portion) shown in FIG. 7 is formed so that two comb-shaped regions 41 and 42 are mutually engaged.
  • the second conductivity type semiconductor region (light-sensitive portion) shown in FIG. 8 has a polygonal shape (for example, an octagonal shape) that is a quadrangle or more when viewed from the light incident direction. Are formed adjacent to each other.
  • the region 41 and the region 42 are arranged side by side in a third direction intersecting the first direction and the second direction in one pixel, and are arranged in a honeycomb shape when viewed from the light incident direction. ing. That is, the region 41 (the photosensitive portion 12 mn ) and the region 42 (the photosensitive portion 13 mn ) are alternately arranged in the third direction and the fourth direction.
  • FIG. 9 is a schematic configuration diagram illustrating a first signal processing circuit
  • FIG. 10 is a schematic configuration diagram illustrating a second signal processing circuit.
  • the first signal processing circuit 20 includes a first integration circuit 110, a first timing control circuit 120, and a first sample-and-hold circuit.
  • first S / H circuit 130 (Hereinafter referred to as a first S / H circuit) 130, a first maximum value detection circuit 140, a first shift register 150, a first switch element 160, and a first level shift It has a circuit 170 and a first AZD conversion circuit 180.
  • One photo-sensitive portion 12 mn group (M photo-sensitive portion consisting of one second conductivity type semiconductor region 41 and extending in the first direction, which is electrically connected between 1 and 11) It is provided correspondingly and converts the current output from one corresponding photosensitive group 12 into a voltage output and outputs the voltage output.
  • the first integration circuit 110 Is discharged to initialize.
  • the switch element SWi When the switch element is closed, the first integration circuit 110 Is discharged to initialize.
  • the switch element SWi when the switch element SWi is open, the first integrating circuit 110 accumulates the electric charge input to the input terminal in the capacitive element and outputs a voltage output corresponding to the amount of the accumulated electric charge to the output terminal.
  • Output from Suitsuchi element sw 1 is opened and closed on the basis of the Reset signal outputted from the first timing control circuit 1 2 0.
  • the first timing control circuit 1 2 0, Reset signal for controlling the opening and closing of the switch element S Wi, and outputs the Hold signal for controlling the opening and closing of Suitsuchi element SW 3 to be described later.
  • the first S / H circuit 130 is provided corresponding to the first integration circuit 110, and holds the voltage output output from the corresponding first integration circuit 110. Output.
  • the 1 S / H circuit 1 3 0, as shown in FIG. 1 2, has a Suitsuchi element SW 3 and amplifier A 3 sequentially between the input terminal and the output terminal, Suitsuchi element SW 3 and the amplifier A
  • the first S / H circuit 130 stores the voltage output output from the first integration circuit 110 when the switch element sw 3 is closed in the capacitive element C 3 , and the switch element SW 3 is opened. even after holding the voltage output of the capacitor C 3, and it outputs the voltage output through the amplifier a 3. Switch element SW 3 is opened and closed on the basis of the Hold signal outputted from the first timing control circuit 1 2 0.
  • the first switch element 160 is controlled by the first shift register 150 to close sequentially, and the voltage output from the first SZH circuit 130 is output to the first level. Input to the shift circuit 170 sequentially.
  • the operation of the first shift register 150 is controlled by a signal (not shown) output from the first timing control circuit 120, and a signal shift control for opening and closing the first switch element 160 is performed. (Outputs HJ.
  • FIGS. 15A to 15H show a first integration circuit, a first timing control circuit, a first SZH circuit, and a first SZH circuit.
  • 6 is a timing chart for explaining operations of a shift register and a first switch element.
  • Reset signal becomes Low (see FIG. 1 5 A)
  • switch element SW 1 of the first integration circuit 1 10 is opened.
  • the switch element is opened, the charge output from the corresponding one of the photosensitive sections 12 mn is accumulated in the capacitive element C 1 , and the voltage output from the output terminal of the first integrating circuit 110 is It grows larger (see Figure 15B).
  • the Hold signal becomes High (see FIG. 15C) and the switch element SW 3 of each first S / H circuit 130 is closed, the voltage output from the output terminal of each first integration circuit 110 becomes Via the switch element SW 3 of each first SZH circuit 130, it is held in the capacitance element C 3 of each first S / H circuit 130.
  • a signal shift (HJ) having a pulse width corresponding to a predetermined period is sequentially output from the first shift register 150 (see FIGS. 15E to 15G).
  • HJ a signal shift
  • the first switch element 1 60 to Shift (HJ is output corresponding from the register 1 50, closing the first switch element 1 60 are sequentially output from the amplifier a 3 of the corresponding first S / H circuit 1 30
  • the voltage output is sequentially sent to the first level shift circuit 170 (see FIG. 15H).
  • the plurality of pixels 1 l n to l 1 1N , 1 1 21 to 1 1 arranged in the first direction are obtained from the power of each first SZH circuit 1 30 (the first integration circuit 1 10).
  • the ut force is sequentially output to the first level shift circuit 170 as time-series data for each corresponding one of the light-sensitive portions 12 mn . This time-series data is based on the luminance profile in the second direction. (Analog data).
  • the first maximum direct detection circuit 140 detects the maximum value of the voltage output from each of the first SZH circuits 130.
  • the first maximum value detection circuit 140 is an NMOS transistor! ⁇ Comprises - signature resistor 1 ⁇ 13 ⁇ 4 3 and a differential amplifier A 4.
  • the source terminal of each transistor the T m is grounded.
  • the drain terminal of each transistor T m is is connected to the power supply voltage Vdd through a resistor Rdd, is connected to the inverting input terminal of the differential amplifier A 4 via a resistor.
  • each transistor T m is is connected to the output terminal of the 1 S / H circuit 1 3 0, the voltage output that is output from the 1 S ZH circuit 1 3 0 is inputted. Further, the resistor R 2 is between the inverting input terminal and the output terminal of the differential amplifier A 4 is set vignetting, the non-inverting input terminal of the differential amplifier A 4 is grounded.
  • the first maximum value detection circuit 140 the voltage output output from the first SZH circuit 130 is input to the gate terminal of the transistor Tm , and the potential according to the maximum value of each voltage output is obtained. It appears at the drain terminals of the transistors T m. And the potential of the drain terminal is the resistor R! And R 2 are amplified by the differential amplifier A 4 at an amplification factor corresponding to the ratio of the respective resistance values, and the amplified voltage output value is set as the maximum voltage V maxl from the output terminal to the first level shift circuit 17. 0 is output.
  • the first level shift circuit 170 outputs a voltage output H sequentially output from each of the first S / H circuits 130. Shift the level of ut .
  • the first level shift circuit 170 is a resistor! ⁇ ⁇ ! ⁇ .
  • a differential amplifier A 5 A 6 The inverting input terminal of the differential amplifier A 5, the shift voltage output V Shifu via the resistor R 3 is input.
  • the non-inverting input terminal of the differential amplifier A 5, the output from the circuit 1 4 0 detect the first maximum value is connected via a resistor R 5, the first maximum value detection circuits 1 4 0 output (maximum voltage output VJ is inputted in.
  • [0 0 8 5] output terminals of the differential amplifier A 5 are, is connected to the inverting input terminal of the differential amplifier A 6 via a resistor R 7.
  • the non-inverting input terminal of the differential amplifier A 6, first scan Itsuchi element 1 6 0 (first S ZH circuit 1 3 0) are connected to respective outputs through a resistor R 9, the voltage output H. ut has been entered.
  • the non-inverting input terminals are resistors of the differential Anpu A 6. Grounded.
  • the voltage output output from the differential amplifier A 6 is a voltage output H sequentially output from each of the first SZH circuits 130 via the first switch element 160.
  • the voltage output H sequentially output from each of the first SZH circuits 130.
  • the value of ut is reduced and shifted by a predetermined value corresponding to the voltage output (V maxl — V shim ).
  • V maxl the maximum value detected by the first maximum value detection circuit 140 to a value smaller than the maximum value (V raaxl ) by a predetermined value (V shim ).
  • the range will be set as the AZD conversion range ADR 1 as shown in FIG.
  • the value of the shift voltage output V shim is smaller than the maximum value (maximum voltage output V maxl ).
  • the photodetector 1 is used together with a light source that emits spot light, the light intensity of the spot light is known in advance, and the maximum value detected by the first maximum value detection circuit 140 is Can be predicted. Therefore, the value of the shift voltage output V shim can be preset to a value smaller than the maximum value.
  • the first AZD conversion circuit 180 sequentially receives the voltage output V ADIN1 (analog value) output from the differential amplifier A 6 of the first level shift circuit 170 and inputs the voltage. Output V Converts ADIN1 to a digital value and outputs the digital value. This digital value is represented by the luminance profile (digital data) in the second direction, as shown in Figure 17. Data). Note that the AZD conversion range of the first A / D conversion circuit 180 is a voltage range from 0 to the shift voltage output V shiftl .
  • the second signal processing circuit 30 includes a second integration circuit 210, a second timing control circuit 220, and a second sample and hold circuit. Path (hereinafter, referred to as a second SZH circuit) 230, a second maximum value detection circuit 240, a second shift register 250, a second switch element 260, and a second level shift It has a circuit 270 and a second A / D conversion circuit 280.
  • the current output from the corresponding other photosensitive section 13 mn group is converted into a voltage output, and the voltage output is output.
  • the second integrating circuit 210 has the same configuration as that of the first integrating circuit 110 shown in FIG.
  • the switch element of the second integration circuit 210 opens and closes based on the Reset signal output from the second timing control circuit 220.
  • the second timing control circuit 120 includes a Reset signal for controlling the opening and closing of the switch element of the second integration circuit 210 and a Hold signal for controlling the opening and closing of the switch element of a second SZH circuit 230 described later. Is output.
  • the second SZH circuit 230 is provided corresponding to the second integration circuit 210, and holds the voltage output output from the corresponding second integration circuit 210. Output.
  • the second S / H circuit 230 has the same configuration as the first SZH circuit 130 shown in FIG. 12, and has a switch element and an amplifier between the input terminal and the output terminal in order. The connection point between the switch element and the amplifier is grounded via a capacitance element. The switch element opens and closes based on the Hold signal output from the second timing control circuit 220.
  • the second switch element 260 is controlled by the second shift register 250 and sequentially closed, and causes the voltage output output from the second SZH circuit 230 to be sequentially input to the second level shift circuit 270.
  • the operation of the second shift register 250 is controlled by a signal (not shown) output from the second timing control circuit 220, and the second shift register 250 outputs a signal shift (V n ) for controlling opening and closing of the second switch element 260. Power.
  • FIGS. 18A to 18H are timing charts for explaining the operation of the second integration circuit, the second timing control circuit, the second S / H circuit, the second shift register, and the second switch element. It is.
  • the switch element of each second integration circuit 210 opens.
  • the charge output from the corresponding other photosensitive section 13 mn group is accumulated in the capacitance element, and the voltage output from the output terminal of the second integration circuit 210 gradually increases. (See Figure 18B).
  • the Hold signal becomes High (see FIG. 18C), and when the switch element of each second SZH circuit 230 closes, the voltage output from the output terminal of each second integration circuit 210 becomes the second S / H.
  • the signals are held in the capacitance elements of the respective second SZH circuits 230.
  • a signal shift (V r ) having a pulse width corresponding to a predetermined period is sequentially output from the second shift register 250 (FIGS. 18A to 18C). G). From the second shift register 250 to the corresponding second switch element 260, sh
  • the second S / H circuit 2 3 0 (second integration circuits 2 1 0) or al, first plurality of pixels 1 arranged in the direction of the l u to l 1 M1 , corresponding to 1 1 12 ⁇ 1 1 M2, ⁇ ⁇ ⁇ , 1 1 1 ⁇ ⁇ 1 1 ⁇ between electrically connected the other of the stored electric charges by photosensitive portions 1 3 mn group in (current output) Voltage output V.
  • the ut force S is sequentially output to the second level shift circuit 270 as time-series data for each of the corresponding other photosensitive sections 13 mn groups. This time-series data indicates a luminance profile (analog data) in the first direction.
  • the second maximum value detection circuit 240 detects the maximum of the voltage output from each of the second SZH circuits 230.
  • the second maximum value direct detection circuit 240 has the same configuration as the first maximum value detection circuit 140 shown in FIG. 13 and includes an NMOS transistor, a resistor, and a differential amplifier. The source terminal of each transistor is grounded, and the drain terminal of each transistor is connected to the power supply voltage via a resistor and to the inverting input terminal of the differential amplifier via a resistor. The gate terminal of each transistor is connected to the output terminal of the second SZH circuit 230, and receives the voltage output output from the second SZH circuit 230.
  • a resistor is provided between the inverting input terminal and the output terminal of the differential amplifier, and the non-inverting input terminal of the differential amplifier is grounded. From the second maximum value detection circuit 240, the maximum voltage output V max2 corresponding to the maximum value of the voltage output output from each of the second SZH circuits 230 is output to the second level shift circuit 270 . You.
  • the second level shift circuit 270 is a voltage output V sequentially output from each of the second S / H circuits 230. Shift the level of ut .
  • the shift is reduced by a predetermined value corresponding to (v max2 -v shift2 ).
  • the range from the maximum value ( Vmax2 ) detected by the second maximum value detection circuit 240 to a value smaller than the maximum value ( Vmax2 ) by a predetermined value ( Vshift2 ) is as shown in FIG.
  • the AZD conversion range is set as ADR2.
  • the value of the shift voltage output v shift2 is a value smaller than the maximum value (maximum voltage output v max2 ).
  • the photodetector 1 is used together with a light source that emits spot light, the light intensity of the spot light is known in advance, and the maximum value detected by the second maximum value detection circuit 240 is predicted. it can. Therefore, the value of the shift voltage output V shift2 can be preset to a value smaller than the maximum value.
  • the second AZD conversion circuit 280, the voltage output V A 2 output from the second level shift circuit 270 (analog value) are sequentially input, converts the voltage output V A hide 2 to digital values, Output the digital value.
  • This digital value is an output representing a luminance profile (digital data) in the first direction, as shown in FIG.
  • the AZD conversion range of the second A / D conversion circuit 280 is a voltage range from 0 to the shift voltage output V shm2 .
  • 1 Tsunoe containing 1 l light incident on mn constitutes the pixel 1 l mn plurality of photosensitive portions 1 2 mn, 1 3
  • a current corresponding to the light intensity is output for each of the light-sensitive portions 12 mn and 13 mn .
  • one of the photosensitive portions 12 a plurality of pixels arranged in a first direction mn each other in the two-dimensional array 1 lu l 1 1 1 21 ⁇ 1 1 2N, ⁇ ⁇ ⁇ ,.!
  • the other photosensitive portions 1 3 mn each other a plurality of which are arranged in contact Keru second direction in a two-dimensional array of pixels 1 l u ⁇ l 1 M1, 1 1 12 ⁇ 1 1 M2, ⁇ ⁇ ⁇ ,
  • each of the light-sensitive portions 12 mn and 13 mn includes a semiconductor substrate 40 portion and semiconductor regions 41 and 42 of the second conductivity type.
  • the semiconductor regions 41 and 42 have a substantially triangular shape when viewed from the light incident direction, and one side is formed adjacent to one pixel. Accordingly, when a plurality of photosensitive portions 12 ran , 13 mn are arranged in one pixel, the respective photosensitive portions 12 ran , 13 mn (second conductive type semiconductor regions 41, 42) The area can be prevented from decreasing.
  • the second conductivity type semiconductor regions 41 and 42 have a substantially rectangular shape when viewed from the light incident direction, and the long sides are adjacent to each other in one pixel. Is formed.
  • each photosensitive portion 12mn and 13mn (second conductive type semiconductor regions 41 and 42) Can be suppressed from decreasing.
  • the second conductivity type semiconductor regions 41 and 42 have a polygonal shape of a quadrangle or more when viewed from the light incident direction, and one side of one pixel. Are formed adjacent to each other. Accordingly, when a plurality of photosensitive portions 12 mn and 13 mn (second conductive type semiconductor regions 41 and 42) are arranged in one pixel, each light sensitive portion It is possible to suppress the area of the sensitive portions 12 mn and 13 mn from decreasing. In addition, the perimeter of each photosensitive section 12 mn , 13 mn with respect to the area is reduced, and the dark current converted per unit area is reduced. In addition, a rhombus shape may be adopted as the polygonal shape of the quadrangle or more.
  • the second conductivity type semiconductor regions 41 and 42 are arranged in a third direction intersecting the first direction and the second direction in one pixel. Is established. As a result, in one of the light-sensitive portions 12 mn and the other light-sensitive portion 13 mn , the light-sensitive portions 12 mn and 13 mn corresponding to the central portions of the respective light-sensitive portions 12 mn and 13 mn are concentrated. As a result, the resolution can be improved.
  • the second conductivity type semiconductor regions 41 and 42 are arranged in a honeycomb shape when viewed from the light incident direction.
  • the photosensitive portions 12 mn, 13 mn when disposed in one pixel, the area of each photosensitive portions 12 mn, 1 3 mn is reduced Can be further suppressed.
  • the geometrical symmetry is high, and the non-uniformity due to the misalignment of the mask used to form the second conductivity type semiconductor regions 41 and 42 (the photosensitive portions 12 mn and 13 mn ) can be suppressed.
  • the first wiring 44 is provided extending in the first direction between the pixels 1 mn
  • the second wiring 47 is provided in the pixel 11 mn. The space extends in the second direction.
  • a predetermined value than the maximum value from the detected maximum value by the first maximum value detection circuits 140 (maximum voltage output V maxl) (shift voltage output V shim )
  • the range up to the small value is regarded as the AZD conversion range, and the voltage output output from each of the first SZH circuit 130 (the first integration circuit 110) is converted to a digital value in the above A / D conversion range.
  • a voltage output that is smaller than the maximum value by a predetermined value (shift voltage output V shiftl ) is converted to “0”.
  • the photosensitive region 1 0 background light incident while removing the background Mitsunari content can be AZD converting the current output from one photosensitive portions 1 2 m.
  • the range from the maximum value (maximum voltage output Vmax2 ) detected by the second maximum value detection circuit 240 to a value smaller than the maximum value by a predetermined value (shift voltage output Vshift2 ) is set as the AZD conversion range.
  • the voltage output from each of the second SZH circuits 230 (second integrating circuit 210) is converted to a digital value in the A / D conversion range.
  • Voltage output V shift2 Small value Voltage output smaller than this will be converted to “0”.
  • the current output from the other photosensitive section 13 mn can be A / D-converted with the background light component removed. As a result, the two-dimensional position of the incident light can be detected very accurately with a small amount of calculation.
  • a predetermined value is obtained from the maximum value (maximum voltage output Vnaxl ) detected by the first maximum value detection circuit 140.
  • the voltage output (V maxl — V shiftl ) obtained by subtracting the voltage output V shim ) is a voltage output H sequentially output from each of the first S / H circuits 130 (the first integration circuit 110 ).
  • the first level shift circuit 170 outputs the voltage output V ADIN1 subtracted from ut to the first AZD conversion circuit 180, and the maximum value detected by the second maximum value detection circuit 240 (maximum voltage output V
  • the voltage output (V raax2 — V shift2 ) obtained by subtracting a predetermined value (shift voltage output V shift2 ) from max2 ) is sequentially output from each of the second SZH circuits 2 30 (second integration circuits 2 10).
  • the A / D conversion range can be set easily and reliably.
  • each light-sensitive portion is provided. Charges can be accumulated from the 12 mn and 13 mn groups at the same timing, and the charge amount can be converted to a voltage output. [0111] As a result, a luminance profile in the first direction and a luminance profile in the second direction can be obtained with high accuracy and high speed.
  • the operation of the circuits 180, 280, etc. is disclosed in Japanese Patent Application Laid-Open No. 2001-36128 filed by the present applicant.
  • the pixels 1 l mn of the photosensitive region 10 are set to 7.8 ⁇ pitch, 256 channels in the first direction and 256 channels in the second direction.
  • the light-sensitive subgroup to which the spotlight is incident is about 7 channels
  • the light-sensitive subgroup to which no spotlight is incident is about 249 channels. Pixels to which no spot light is incident have lower light intensity than the spot light, but light from a fluorescent lamp or the sun may enter as background light, which may adversely affect the detection accuracy of the spot light incident position. It becomes.
  • the background light component can be removed as described above, the detection accuracy of the incident position of the spot light can be improved.
  • the photodetector 1 is effective when calculating the position of the center of gravity of the spot light. This is because when calculating the position of the center of gravity of the spot light, the output from each pixel (the first and second S / H circuits 130, 230 (the first and second integration circuits 110, 210)
  • FIG. 21 is a schematic configuration diagram showing a modification of the first signal processing circuit
  • FIG. 22 is a schematic configuration diagram showing a modification of the second signal processing circuit.
  • the first signal processing circuit 320 shown in FIG. 21 is a first inverting circuit. This is different from the first signal processing circuit 20 in having the following.
  • the second signal processing circuit 330 shown in FIG. 22 differs from the second signal processing circuit 30 in having a second inverting circuit.
  • the first signal processing circuit 320 includes a first integration circuit 110, a first timing control circuit 120, a first SZH circuit 130, a first maximum detection circuit 140, It has one shift register 150, a first switch element 160, a first level shift circuit 170, a first A / D conversion circuit 180, and a first inversion circuit 190.
  • the first inverting circuit 190 is provided at a stage subsequent to each of the first SZH circuits 130, inverts the voltage output output from each of the first S / H circuits 130, and outputs the inverted voltage output. It is input to the direct detection circuit 140 and the first switch element 160. As a result, the first maximum value detection circuit 140 functions as a minimum value detection circuit that detects the minimum value of the voltage output output from each first SZH circuit 130.
  • the second signal processing circuit 330 includes a second integration circuit 210, a second timing control circuit 220, a second S / H circuit 230, and a second maximum detection circuit 240. , A second shift register 250, a second switch element 260, a second level shift circuit 270, a second AZD conversion circuit 280, and a second inversion circuit 290.
  • the second inverting circuit 290 is provided at the subsequent stage of each of the second S / H circuits 230, inverts the voltage output output from each of the second S / H circuits 230, and outputs the inverted voltage output. It is input to the value detection circuit 240 and the second switch element 260. This allows The second maximum value detection circuit 240 functions as a minimum value detection circuit that detects the minimum value of the voltage output output from each of the second SZH circuits 130.
  • the second maximum value detecting circuit 2 4 detected maximum value at 0 (V max2) from the maximum value (V max2) than the predetermined value (V shift2) smaller That is, the range from the minimum value of the voltage output output from each of the 2 3 ⁇ 1 circuits 230 (the second integration circuit 21 °) to a value larger than the minimum value by a predetermined value (V shift2 ) is It will be set in the AZD conversion range.
  • the maximum value (V maxl ) detected by the first maximum value detection circuit 140 is set to a predetermined value (V maxl ) from the maximum value (V maxl ).
  • shiftl ) A range up to a small value, that is, a predetermined value (V shiftl ) larger than the minimum value of the voltage output output from each first SZH circuit 13 0 (first integration circuit 110 )
  • the range up to the value is defined as the AZD conversion range, and the voltage output output from each of the first SZH circuits 130 (first integration circuit 110) is directly converted to a digital signal in the AZD conversion range. Therefore, a voltage output that is larger than the minimum value by a predetermined value (V shim ) is converted to “0”.
  • the light detection device of the above modification can be used for position detection of a portion having a different reflectance, for example, position detection of a black point on a white subject.
  • FIG. 23 shows the position detection system PS1.
  • the position detection system PS1 includes a game housing 400 having a display unit 410 and a light detection unit 420, and a controller type light emitting device 430 imitating a gun.
  • the display unit 410 outputs an animation image or the like, which is the content of the game.
  • the position detection system PS 1 is, for example, a game in which the user UR uses the controller type light emitting device 430 as an operation input device imitating a gun to aim and aim at an image displayed on the display unit 410 and shoot. Make up the device.
  • the controller type light emitting device 430 is provided with an LED or the like as a light emitting element.
  • the display unit 410 (displayed image)
  • the spot light SL 1 is emitted toward).
  • the spot light S L1 emitted from the controller type light emitting device 430 and applied to the display unit 410 is reflected by the display unit 410, and the reflected light SL 2 is incident on the light detection unit 420.
  • the light detection section 420 detects the incident position of the reflected light SL2 of the spot light.
  • the light detection section 420 uses the above-described light detection device 1, and has a configuration shown in Fig. 24.
  • the light detection section 420 has an IC chip 421, and the IC chip 421 has a light-sensitive area 10, a first integration circuit 110, a first S / H circuit 130, and a first maximum value detection circuit.
  • first shift register 150, first switch element 160, first level shift circuit 170, first A / D conversion circuit 180, second integration circuit 210, second S / H circuit 230, 2Maximum value detection circuit 240, 2nd A shift register 250, a second switch element 260, a second level shift circuit 270, a second AZD conversion circuit 280, and a timing control circuit 422 are formed.
  • the timing control circuit 422 includes a first timing control circuit 120 and a second timing control circuit 220.
  • the IC chip 421 is also provided with an electrode pad 423 for inputting / outputting a signal or the like to / from the IC chip 421.
  • Reference numeral 420 denotes an arithmetic processing of the luminance profiles in the first direction and the second direction in the light-sensitive region 10 of the reflected light SL2 of the spot light emitted from the controller type light-emitting device 4330, and outputs I do.
  • Fig. 25 shows the position detection system PS2.
  • the position detection system PS 2 is incorporated in a laser printer, and the laser beam output from the semiconductor laser 504 so as to diverge with a predetermined directivity is collimated by a collimating optical system 5 1 2.
  • the beam is converted into a beam and condensed on a rotating polygon mirror (polygon scanner) 514 through a cylinder lens 513.
  • the laser beam reflected so as to be deflected by the rotary polygon mirror (deflecting device) 514 is corrected for the moving speed by the lens 515, and the photosensitive drum 5 passes through the cylinder lens 516. Focus on 1 7.
  • a photo sensor PD is placed on the main scanning line (center reference line) of the laser beam to monitor the laser beam.
  • the photosensor PD is the above-described photodetector 1, and has a luminance in a first direction and a second direction in a light-sensitive region 10 of a direct light of a laser beam emitted from a semiconductor laser 504. Performs arithmetic processing on the profile and outputs it.
  • the output of the photosensor PD is input to the timing control circuit 523.
  • An image signal is input to the timing control circuit 523 as an input signal, and the light emission of the semiconductor laser 504 is controlled in association with the image signal.
  • the timing control circuit 523 also controls the rotation speed of the photosensitive drum 517.
  • the photodetector 1 of the present embodiment can be used for a position detection system for a portion having a different reflectance, in addition to the above-described position detection system for reflected light or direct light. For example, it can be used for a pattern detector (light receiving sensor) in a color registration detection device disclosed in Japanese Patent Application Laid-Open Nos. 2001-134034 and 2002-2221840.
  • the present invention is not limited to the above-described embodiment.
  • the light-sensitive parts 12 mn and 13 mn (second conductivity type semiconductor regions 41 and 42) are connected by uniform resistance wires,
  • the resistance is divided in such a way as to be inversely proportional to the distance between the position where the charge has flowed into the resistance wire and the end of the resistance wire, taken out from the end of the resistance wire, and the light is output based on the current output from the end.
  • the incident position may be obtained.
  • one pixel is configured by a plurality of light-sensitive parts, but one pixel may be configured by one light-sensitive part.
  • the photosensitive region 10 includes a plurality of first photosensitive portions 12 mn electrically connected to each other over a first direction and electrically connected to each other over a second direction.
  • a plurality of second photosensitive portions 13 mn , and a plurality of first photosensitive portions 12 mn and a plurality of second photosensitive portions 13 mn are co-existing in the same plane in a two-dimensionally mixed state. May be arranged.
  • first photosensitive portion 1 2 mn and the second photosensitive portion 13 mn are arranged in a checkered pattern, and the first photosensitive portion 12 mn and the second photosensitive portion 13 mn are They are arranged alternately in the first direction and the second direction.
  • they may be arranged in a honeycomb shape as shown in FIG.
  • the shift voltage outputs V shifu and V shift2 input to the first and second level shift circuits 120 and 270 may have the same value or different values.
  • the photodetector of the present invention is a system for detecting the incident position of reflected light or direct light. Available for stem.

Description

I ^糸田：
光検出装置
技術分野
【0 0 0 1】 本発明は、 光が入射した 2次元位置を検出する光検出装置に関す るものである。
背景技術
【0 0 0 2】 従来における光検出装置においては、 MO S型イメージセンサ等 の固体撮像素子を用いて、 撮像により得られた画像データを画像メモリに取り込 み、 画像処理して 2次元位置を検出するのが一般的である (例えば、 特許文献 1 参照）。
【0 0 0 3】 【特許文献 1】 特開平 0 1— 1 6 7 7 6 9号公報 発明の開示
【0 0 0 4】 しかしながら、 上述した従来の技術においては、 得られた画像デ ータを格納する画像メモリが必要となることから、 装置構成が複雑なものになつ てしまう。 また、 画像データを画像メモリに格納した後に演算処理を行って 2次 元位置を検出するため、 2次元位置の検出処理に時間がかかってしまう。
【0 0 0 5】 本発明は上述の点に鑑みてなされたもので、 その目的は、 2次元 位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提 供することにある。
【0 0 0 6】 上述した目的を達成するため、 本発明に係る光検出装置は、 画素 が 2次元配列された光感応領域を有する光検出装置であって、 各々入射した光の 強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設する ことで 1画素が構成され、 2次元配列における第 1の方向に配列された複数の画 素にわたって、 当該各画素を構成する複数の光感応部分のうち一方の光感応部分 同士が電気的に接続され、 2次元配列における第 2の方向に配列された複数の画 素にわたって、 当該各画素を構成する複数の光感応部分のうち他方の光感応部分 同士が電気的に接続されており、 第 1の方向に配列された複数の画素間において 電気的に接続された一方の光感応部分群に対応して設けられ、 対応する一方の光 感応部分群からの電流出力を電圧出力に変換して、 電圧出力を出力する第 1積分 回路と、 第 1積分回路それぞれから出力される電圧出力の最大値を検出する第 1 最大値検出回路と、 第 1最大値検出回路により検出された最大値から当該最大値 より所定値小さい値までの範囲を AZD変換範囲とし、 第 1積分回路それぞれか ら出力される電圧出力を上記 AZD変換範囲においてデジタル値に変換し、 その デジタル値を出力する第 1 AZD変換回路と、 第 2の方向に配列された複数の画 素間において電気的に接続された他方の光感応部分群に対応して設けられ、 対応 する他方の光感応部分群からの電流出力を電圧出力に変換して、 電圧出力を出力 する第 2積分回路と、 第 2積分回路それぞれから出力される電圧出力の最大値を 検出する第 2最大値検出回路と、 第 2最大値検出回路により検出された最大値か ら当該最大値より所定値小さ 、値までの範囲を AZD変換範囲とし、 第 2積分回 路それぞれから出力される電圧出力を上記 A/D変換範囲においてデジタル値に 変換し、 そのデジタル値を出力する第 2 AZD変換回路と、 を有することを特徴 としている。
【0 0 0 7】 本発明に係る光検出装置では、 1つの画素に入射した光は当該画 素を構成する複数の光感応部分それぞれにおいて検出されて、 光強度に応じた電 流が光感応部分毎に出力される。 そして、 一方の光感応部分同士が 2次元配列に おける第 1の方向に配列された複数の画素にわたつて電気的に接続されているの で、 一方の光感応部分からの電流出力は第 1の方向に送られる。 また、 他方の光 感応部分同士が 2次元配列における第 2の方向に配列された複数の画素にわたつ て電気的に接続されているので、 他方の光感応部分からの電流出力は第 2の方向 に送られる。 このように、 一方の光感応部分からの電流出力は第 1の方向に送ら れるとともに、 他方の光感応部分からの電流出力は第 2の方向に送られることか ら、 第 1の方向での輝度プロフアイノレと第 2の方向での輝度プロファイルとをそ れぞれ独立して得ることが可能となる。 この結果、 1画素に複数の光感応部分を 配設するという極めて簡素な構成にて、 入射した光の 2次元位置を高速に検出す ることができる。
【0 0 0 8】 また、 本発明においては、 第 1最大値検出回路により検出された 最大値から当該最大値より所定値小さい値までの範囲が A/D変換範囲とされ、 第 1積分回路それぞれから出力される電圧出力が上記 AZD変換範囲においてデ ジタル値に変換されるので、 上記最大値より所定値小さい値より小さい電圧出力 は 「0」 に変換されることとなる。 これにより、 光感応領域に背景光が入射した 場合でも、 背景光成分を除去した状態で、 一方の光感応部分からの電流出力を A ZD変換することができる。 また、 第 2最大値検出回路により検出された最大値 から当該最大値より所定値小さい値までの範囲が A/D変換範囲とされ、 第 2積 分回路それぞれから出力される電圧出力が上記 AZD変換範囲においてデジタル 値に変換されるので、上記最大値より所定値小さい値より小さい電圧出力は「0」 に変換されることとなる。 これにより、 背景光成分を除去した状態で、 他方の光 感応部分からの電流出力を AZD変換することができる。 これらの結果、 入射し た光の 2次元位置を少ない計算量で極めて精度良く検出することができる。
【0 0 0 9】 また、 第 1最大値検出回路により検出された最大値から所定値を 減じて求めた電圧出力を第 1積分回路それぞれから出力される電圧出力から減じ て第 1 AZD変換回路に出力する第 1レベルシフト回路と、 第 2最大値検出回路 により検出された最大値から所定値を減じて求めた電圧出力を第 2積分回路それ ぞれから出力される電圧出力から減じて第 2 AZD変換回路に出力する第 2レべ ルシフト回路と、 を更に有することが好ましい。 このように構成した場合、 上記 AZD変換範囲を簡易且つ確実に設定することができる。
【0 0 1 0】 本発明に係る光検出装置は、 画素が 2次元配列された光感応領域 を有する光検出装置であって、 各々入射した光の強度に応じた電流を出力する複 数の光感応部分を同一面内にて隣接して配設することで 1画素が構成され、 2次 に送られる。 このように、 一方の光感応部分からの電流出力は第 1の方向に送ら れるとともに、 他方の光感応部分からの電流出力は第 2の方向に送られることか ら、 第 1の方向での輝度プロファイルと第 2の方向での輝度プロファイルとをそ れぞれ独立して得ることが可能となる。 この結果、 1画素に複数の光感応部分を 配設するという極めて簡素な構成にて、 入射した光の 2次元位置を高速に検出す ることができる。
【0 0 1 2】 また、 本発明においては、 第 1最小値検出回路により検出された 最小値から当該最小値より所定値大きい値までの範囲が AZD変換範囲とされ、 第 1積分回路それぞれから出力される電圧出力が上記 AZD変換範囲においてデ ジタル値に変換されるので、 上記最小値より所定値大きい値より大きい電圧出力 は 「0」 に変換されることとなる。 これにより、 光感応領域に注目すべき点より 明るい背景光が入射した場合でも、 注目すべき点より明るい背景光成分を除去し た状態で、 一方の光感応部分からの電流出力を A/D変換することができる。 ま た、 第 2最小値検出回路により検出された最小値から当該最小値より所定値大き い値までの範囲が A/D変換範囲とされ、 第 2積分回路それぞれから出力される 電圧出力が上記 AZD変換範囲においてデジタル値に変換されるので、 上記最小 値より所定値大きい値より大きい電圧出力は 「0」 に変換されることとなる。 こ れにより、 注目すべき点より明るい背景光成分を除去した状態で、 他方の光感応 部分からの電流出力を AZD変換することができる。 これらの結果、 入射した光 の 2次元位置を少ない計算量で極めて精度良く検出することができる。
【0 0 1 3】 また、 上記光検出装置は、 対象物に光を照射する光源とともに用 いられ、 光源から照射される光に関する情報を演算処理することが好ましい。 こ のように構成した場合、 光源から照射される光に関する情報を高速且つ極めて精 度良く検出することができる。
【0 0 1 4】 また、 上記光に関する情報が、 光源から照射される光の反射光の 上記 2次元配列における第 1の方向及び第 2の方向での輝度プロファイルである 元配列における第 1の方向に配列された複数の画素にわたって、 当該各画素を構 成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、 2次 元配列における第 2の方向に配列された複数の画素にわたつて、 当該各画素を構 成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、 第 1の方向に配列された複数の画素間において電気的に接続された一方の光感応 部分群に対応して設けられ、 対応する一方の光感応部分群からの電流出力を電圧 出力に変換して、 電圧出力を出力する第 1積分回路と、 第 1積分回路それぞれか ら出力される電圧出力の最小値を検出する第 1最小値検出回路と、 第 1最小値検 出回路により検出された最小値から当該最小値より所定値大きい値までの範囲を AZD変換範囲とし、 第 1積分回路それぞれから出力される電圧出力を上記 AZ
D変換範囲においてデジタル値に変換し、 そのデジタル値を出力する第 1 AZD 変換回路と、 第 2の方向に配列された複数の画素間において電気的に接続された 他方の光感応部分群に対応して設けられ、 対応する他方の光感応部分群からの電 流出力を電圧出力に変換して、 電圧出力を出力する第 2積分回路と、 第 2積分回 路それぞれから出力される電圧出力の最小値を検出する第 2最小値検出回路と、 第 2最小値検出回路により検出された最小値から当該最小値より所定値大きい値 までの範囲を A/D変換範囲とし、 第 2積分回路それぞれから出力される電圧出 力を上記 AZD変換範囲においてデジタル値に変換し、 そのデジタル値を出力す る第 2 A/D変換回路と、 を有することを特徴としている。
【0 0 1 1】 本発明に係る光検出装置では、 1つの画素に入射した光は当該画 素を構成する複数の光感応部分それぞれにおいて検出されて、 光強度に応じた電 流が光感応部分毎に出力される。 そして、 一方の光感応部分同士が 2次元配列に おける第 1の方向に配列された複数の画素にわたつて電気的に接続されているの で、 一方の光感応部分からの電流出力は第 1の方向に送られる。 また、 他方の光 感応部分同士が 2次元配列における第 2の方向に配列された複数の画素にわたつ て電気的に接続されているので、 他方の光感応部分からの電流出力は第 2の方向 ことが好ましい。
【001 5】 また、 上記光に関する情報が、 光源から照射される光の直接光の 上記 2次元配列における第 1の方向及び第 2の方向での輝度プロファイルである ことが好ましい。
図面の簡単な説明
【001 6】 図 1は、 本実施形態に係る光検出装置を示す概念構成図である。 【001 7】 図 2は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【001 8】 図 3は、 図 2の I I I一 I I I線に沿った断面図である。
【001 9】 図 4は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0020】 図 5は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0021】 図 6は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0022】 図 7は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0023】 図 8は、 本実施形態に係る光検出装置に含まれる光感応領域の一 例を示す要部拡大平面図である。
【0024】 図 9は、 本実施形態に係る光検出装置に含まれる第 1信号処理回 路を示す概略構成図である。
【0025】 図 10は、 本実施形態に係る光検出装置に含まれる第 2信号処理 回路を示す概略構成図である。
【0026】 図 1 1は、 第 1信号処理回路に含まれる第 1積分回路の回路図で ある。
【0027】 図 12は、 第 1信号処理回路に含まれる第 1サンプルアンドホー ルド回路の回路図である。
【0028】 図 1 3は、 第 1信号処理回路に含まれる第 1最大値検出回路の回 路図である。
【0029】 図 14は、 第 1信号処理回路に含まれる第 1レベルシフ ト回路の 回路図である。
【0030】 図 1 5 Aは、 第 1積分回路に入力される Reset信号の経時的変化 を示すグラフである。
【0031】 図 1 5 Bは、 第 1積分回路から出力される信号の経時的変化を示 すグラフである。 . 【0032】 図 1 5 Cは、第 1サンプルアンドホールド回路に入力される Hold 信号の経時的変化を示すグラフである。
【0033】 図 15Dは、 第 1サンプルアンドホールド回路から出力される信 号の経時的変化を示すグラフである。
【0034】 図 15 Eは、 第 1シフトレジスタから出力される信号の経時的変 化を示すグラフである。
【0035】 図 15 Fは、 第 1シフトレジスタから出力される信号の経時的変 化を示すグラフである。
【0036】 図 15Gは、 第 1シフ トレジスタから出力される信号の経時的変 化を示すグラフである。
【0037】 図 15Hは、 第 1レベルシフト回路に入力される信号の経時的変 化を示すグラフである。
【0038】 図 1 6は、 第 1レベルシフト回路に入力される電圧出力 H。utを一 方の光感応部分群の位置に対して示す線図である。
【0039】 図 17は、 第 1 AZD変換回路の出力を一方の光感応部分群の位 置に対して示す線図である。
【0040】 図 18Aは、 第 2積分回路に入力される Reset信号の経時的変化 を示すグラフである。
【0041】 図 18 Bは、 第 2積分回路から出力される信号の経時的変化を示
【0042】 図 18 Cは、 第 2サンプルアンドホールド回路に入力される Hold 信号の経時的変化を示すグラフである。
【0043】 図 18Dは、 第 2サンプルアンドホールド回路から出力される信 号の経時的変化を示すグラフである。
【0044】 図 18 Eは、 第 2シフトレジスタから出力される信号の経時的変 化を示すグラフである。
【0045】 図 18 Fは、 第 2シフトレジスタから出力される信号の経時的変 化を示すグラフである。
【0046】 図 18Gは、 第 2シフトレジスタから出力される信号の経時的変 化を示すグラフである。
【0047】 図 18Hは、 第 2レベルシフト回路に入力される信号の経時的変 化を示すグラフである。
【0048】 図 1 9は、 第 2レベルシフト回路に入力される電圧出力 V。utを他 方の光感応部分群の位置に対して示す線図である。
【0049】 図 20は、 第 2 AZD変換回路の出力を他方の光感応部分群の位 置に対して示す線図である。
【0050】 図 21は、 本実施形態に係る光検出装置に含まれる第 1信号処理 回路の変形例を示す概略構成図である。
【005 1】 図 22は、 本実施形態に係る光検出装置に含まれる第 2信号処理 回路の変形例を示す概略構成図である。
【0052】 図 23は、 本実施形態に係る光検出装置を用いた位置検出システ ムの一例を示す概略構成図である。
【0053】 図 24は、 図 23に示された位置検出システムに含まれる光検出 部を示す概略構成図である。
【0 0 5 4】 図 2 5は、 本実施形態に係る光検出装置を用いた位置検出システ ムの一例を示す概略構成図である。
【0 0 5 5】 図 2 6は、 本実施形態に係る光検出装置の変形例を示す概念構成 図である。
発明を実施するための最良の形態
【0 0 5 6】 本発明の実施形態に係る光検出装置について図面を参照して説明 する。 なお、 説明において、 同一要素又は同一機能を有する要素には、 同一符号 を用いることとし、 重複する説明は省略する。 以下では、 パラメータ Mおよび N それぞれを 2以上の整数とする。 また、 特に明示しない限りは、 パラメータ mを 1以上 M以下の任意の整数とし、 パラメータ nを 1以上 N以下の任意の整数とす る。
【0 0 5 7】 図 1は、 本実施形態に係る光検出装置を示す概念構成図である。 本実施形態に係る光検出装置 1は、 図 1に示されるように、 光感応領域 1 0と、 第 1信号処理回路 2 0と、 第 2信号処理回路 3 0とを有している。 光検出装置 1 は、 例えば、 発光素子 （L E D、 半導体レーザ等） から対象物に照射されるスポ ット光の直接光あるいは反射光の入射位置を検出するものである。
【0 0 5 8】 光感応領域 1 0は、 画素 1 1 mnが M行 N列に 2次元配列されてい る。 1画素は、 各々に入射した光の強度に応じた電流を出力する光感応部分 1 2 mn (第 1光感応部分） 及び光感応部分 1 3 mn (第 2光感応部分）） を同一面内にて 隣接して配設することで構成されている。これにより、光感応領域 1 0において、 光感応部分 1 2 mnと光感応部分 1 3 mnとは 2次元的に混在した状態で同一面内に て配列されることとなる。
【0 0 5 9】 2次元配列における第 1の方向に配列された複数の画素 1 1 u〜 1 1 1N， 1 1 21〜1 1 2Ν， · · ·， 1 1 M1〜1 1 MNにわたつて、 当該各画素 1 1 mnを構 成する複数の光感応部分 1 2 mn, 1 3 mnのうち一方の光感応部分 1 2 mn同士 （たと えば、一方の光感応部分 1 2U〜1 21N)が互いに電気的に接続されている。また、 2次元配列における第 2の方向に配列された複数の画素 1 lu〜l 1M1， 1 112〜 1 1M2， ■ ■ ·， 1 11N〜1 1MNにわたつて、 当該各画素 1 lmnを構成する複数の光 感応部分 1 2mn， 1 3mnのうち他方の光感応部分 1 3mn同士 （たとえば、 他方の光 感応部分 1 3U〜1 3M1) が互いに電気的に接続されている。
【0060】 ここで、 図 2及び図 3に基づいて、 光感応領域 10の構成につい て説明する。 図 2は、 光検出装置に含まれる光感応領域の一例を示す要部拡大平 面図であり、 図 3は、 図 2の I I I— I I I線に沿った断面図である。 なお、 図 2においては、 保護層 48の図示を省略している。
【006 1】 光感応領域 10は、 P型 （第 1導電型） の半導体からなる半導体 基板 40と、 当該半導体基板 40の表層に形成された N型 （第 2導電型） の半導 体領域 41， 42とを含んでいる。 これにより、 各光感応部分 1 2 mn， 1 3mnは半 導体基板 40部分と一組の第 2導電型半導体領域 41， 42とを含み、 フォトダ ィオードが構成されることとなる。 第 2導電型半導体領域 41 , 42は、 図 2に 示されるように、 光入射方向から見て略三角形状を呈しており、 1画素において 2つの領域 41， 42が互いに一辺が隣接して形成されている。 半導体基板 40 は、 接地電位とされている。 なお、 光感応領域 10は、 N型の半導体からなる半 導体基板と、 当該半導体基板の表層に形成された P型の半導体領域とを含んで構 成されていてもよい。 領域 41 (光感応部分 1 2mn) と領域 42 (光感応部分 1 3 とは、 図 2から分かるように、 第 1の方向及び第 2の方向において交互に 配列されている。 また、 領域 41 (光感応部分 1 2mn) と領域 42 (光感応部分 1 3 とは、 第 1の方向と第 2の方向とに交差する （たとえば、 45°にて交差 する） 第 3の方向及び第 4の方向において交互に配列されている。
【0062】 半導体基板 40と領域 41, 42の上には第 1絶縁層 43が形成 され、 この第 1絶縁層 43に形成されたコンタク トホールを介して第 1配線 44 がー方の領域 41に電気的に接続されている。 また、 第 1絶縁層 43に形成され たコンタクトホールを介して電極 45が他方の領域 42に電気的に接続されてい る。
【0063】 第 1絶縁層 43の上には第 2絶縁層 46が形成され、 この第 2絶 縁層 46に形成されたコンタクトホールを介して第 2配線 47が電極 45に電気 的に接続されている。 これにより、 他方の領域 42は、 電極 45を介して第 2配 線 47に電気的に接続されることになる。
【0064】 第 2絶縁層 46の上には保護層 48が形成されている。 第 1絶縁 層 43、第 2絶縁層 46及び保護層 48は、 S i〇2又は S i N等からなる。 第 1 配線 44、 電極 45及び第 2配線 47は、 A 1等の金属からなる。
【0065】 第 1配線 44は、 各画素 1 1πηにおける一方の領域 41を第 1の 方向にわたって電気的に接続するものであって、 画素 1 lmn間を第 1の方向に延 びて設けられている。 このように、 各画素 1 lmnにおける一方の領域 41を第 1 配線 44で接続することにより、 2次元配列における第 1の方向に配列された複 数の画素 1 1 u〜 1 11N， 1 121〜 1 12N， · ■ ·， 1 1M1〜 1 1MNにわたつて一方の 光感応部分 1 2mn同士 （たとえば、 一方の光感応部分 1 2U〜1 21N) が電気的に 接続されて、 光感応領域 10において第 1の方向に長く延びる光感応部が構成さ れる。 この第 1の方向に長く延びる光感応部は M列形成されることになる。
【0066】 第 2配線 47は、 各画素 1 lmnにおける他方の領域 42を第 2の 方向にわたって電気的に接続するものであって、 画素 1 lmn間を第 2の方向に延 びて設けられている。 このように、 各画素 1 lmnにおける他方の領域 42を第 2 配線 47で接続することにより、 2次元配列における第 2の方向に配列された複 数の画素 1 lu〜l 1Mい 1 112〜1 1M2， ■ ■ ·， 1 11N〜1 1MNにわたつて他方の 光感応部分 1 3ran同士 （たとえば、 他方の光感応部分 1 3U〜1 3M1) が電気的に 接続されて、 光感応領域 10において第 2の方向に長く延びる光感応部が構成さ れる。 この第 2の方向に長く延びる光感応部は N行形成されることになる。
【0067】 また、 光感応領域 10においては、 上述した第 1の方向に長く延 びる M列の光感応部と第 2の方向に長く延びる N行の光感応部とが同一面上に形 成されることになる。
【0 0 6 8】 領域 4 1， 4 2の形状は、 図 2に示された略三角形状のものに限 られず、 図 4〜図 8に示されるように、 他の形状であってもよい。
【0 0 6 9】 図 4に示された第 2導電型半導体領域 （光感応部分） は、 光入射 方向から見て長方形状を呈しており、 1画素において 2つの領域 4 1 , 4 2が互 いに長辺が隣接して形成されている。 領域 4 1 (光感応部分 1 2 mn) と領域 4 2 (光感応部分 1 3 J とは、 第 2の方向において交互に配列されている。 図 4に 示されるように、 1画素あたり第 1の方向と第 2の方向の第 2導電型半導体領域 の面積が異なっていても、 画素間で夫々の方向ごとに一定であればよい。 すなわ ち、 同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積 が同じであればよい。
【0 0 7 0】 図 5に示された第 2導電型半導体領域 （光感応部分） は、 略三角 形状を呈した一方の領域 4 1が第 1の方向に連続して形成されている。 他方の領 域 4 2は略三角形状を呈しており、 各画素 1 l mn間で独立して形成されている。 領域 4 1 (光感応部分 1 2 mn) と領域 4 2 (光感応部分 1 3 mn) とは、 第 2の方向 において交互に配列されている。 なお、 一方の領域 4 1を第 1の方向に連続して 形成した場合、 必ずしも第 1配線 4 4を設ける必要はないが、 直列抵抗の増加に 伴って読み出し速度が低下することが考えられることから、 第 1配線 4 4にて各 領域 4 1を電気的に接続するのが好ましい。
【0 0 7 1】 図 6に示された第 2導電型半導体領域 （光感応部分） は、 1画素 あたり 4つの領域 4 l a , 4 1 b , 4 2 a , 4 2 bからなり、 対角に位置する領 域を対として、第 1配線 4 4あるいは第 2配線 4 7にて電気的に接続されている。 領域 4 1 (光感応部分 1 2 mn) と領域 4 2 (光感応部分 1 3 mn) とは、 第 1の方向 及び第 2の方向において交互に配列されている。 また、 領域 4 1 (光感応部分 1 2 と領域 4 2 (光感応部分 1 3 mn) とは、 第 3の方向及び第 4の方向において 交互に配列されている。
【0 0 7 2】 図 7に示された第 2導電型半導体領域 （光感応部分） は、 2つの 櫛状の領域 4 1， 4 2がお互い嚙み合うように形成されている。
【0 0 7 3】 図 8に示された第 2導電型半導体領域 （光感応部分） は、 光入射 方向から見て 4角形以上の多角形状 （たとえば 8角形状） を呈しており、 1画素 において 1辺が隣接して形成されている。 そして、 領域 4 1と領域 4 2とは、 1 画素において第 1の方向と第 2の方向とに交差する第 3の方向に並設されており、 光入射方向から見てハニカム状に配列されている。 すなわち、 領域 4 1 (光感応 部分 1 2 mn) と領域 4 2 (光感応部分 1 3 mn) とは、 第 3の方向及び第 4の方向に おいて交互に配列されている。
【0 0 7 4】 続いて、 図 9及び図 1 0に基づいて、 第 1信号処理回路 2 0及び 第 2信号処理回路 3 0の構成について説明する。 図 9は、 第 1信号処理回路を示 す概略構成図であり、 図 1 0は、 第 2信号処理回路を示す概略構成図である。
【0 0 7 5】 第 1信号処理回路 2 0は、 図 9に示されるように、 第 1積分回路 1 1 0と、 第 1タイミング制御回路 1 2 0と、 第 1サンプルアンドホールド回路
(以下、 第 1 S /H回路と称する） 1 3 0と、 第 1最大値検出回路 1 4 0と、 第 1シフトレジスタ 1 5 0と、 第 1スィツチ素子 1 6 0と、 第 1 レベルシフト回路 1 7 0と、 第 1 AZD変換回路 1 8 0とを有している。
【0 0 7 6】 各第 1積分回路 1 1 0は、 第 1の方向に配列された複数の画素 1 l u〜 l 1 1N, 1 121〜 1 12N, ■ ■ · ， 1 1 M1~ 1 1謝間において電気的に接続され た一方の光感応部分 1 2 mn群 （一方の第 2導電型半導体領域 4 1からなり、 第 1 の方向に長く延びる M列の光感応部） に対応して設けられ、 対応する一方の光感 応部分 1 2 群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。 第 1積分回路 1 1 0は、 図 1 1に示されるように、 入力端子と出力端子との間に 互いに並列にアンプ 容量素子 およびスィッチ素子 S W1が接続されている。 第 1積分回路 1 1 0は、 スィッチ素子 が閉じているときには、 容量素子 d を放電して初期化する。一方、第 1積分回路 1 1 0は、 スィッチ素子 SWiが開い ているときには、入力端子に入力した電荷を容量素子 に蓄積して、その蓄積さ れた電荷の量に応じた電圧出力を出力端子から出力する。 スィツチ素子 sw1は、 第 1タイミング制御回路 1 2 0から出力される Reset信号に基づいて開閉する。 第 1タイミング制御回路 1 2 0は、 スイツチ素子 S Wiの開閉を制御する Reset 信号、及び、後述するスィツチ素子 S W3の開閉を制御する Hold信号を出力する。
【0 0 7 7】 第 1 S /H回路 1 3 0は、 第 1積分回路 1 1 0に対応して設けら れ、 対応する第 1積分回路 1 1 0から出力される電圧出力を保持して出力する。 第 1 S /H回路 1 3 0は、 図 1 2に示されるように、 入力端子と出力端子との間 に順にスィツチ素子 S W3およびアンプ A3を有し、スィツチ素子 S W3とアンプ A
3との接続点が容量素子 C3を介して接地されている。 第 1 S /H回路 1 3 0は、 スィツチ素子 sw3が閉じているときに第 1積分回路 1 1 0から出力された電圧 出力を容量素子 C3に記憶し、 スィッチ素子 S W3が開いた後も、容量素子 C3の電 圧出力を保持して、その電圧出力をアンプ A3を介して出力する。スィッチ素子 S W3は、 第 1タイミング制御回路 1 2 0から出力される Hold信号に基づいて開閉 する。
【0 0 7 8】 第 1スィツチ素子 1 6 0は、 第 1シフトレジスタ 1 5 0により制 御されて順次に閉じ、 第 1 S ZH回路 1 3 0から出力される電圧出力を第 1レべ ルシフト回路 1 7 0に順次に入力させる。 第 1シフトレジスタ 1 5 0は、 第 1タ イミング制御回路 1 2 0から出力される信号 （図示せず） によりその動作が制御 されて、 第 1スィッチ素子 1 6 0の開閉を制御する信号 s h i f t ( HJ を出 力する。
【0 0 7 9】 ここで、図 1 5 A〜図 1 5 Hに基づいて、第 1積分回路 1 1 0と、 第 1タイミング制御回路 1 2 0と、 第 1 S /H回路 1 3 0と、 第 1シフ トレジス 'タ 1 5 0と、 第 1スィツチ素子 1 6 0の動作について説明する。 図 1 5 A〜図 1 5 Hは、 第 1積分回路と、 第 1タイミング制御回路と、 第 1 S ZH回路と、 第 1 シフトレジスタと、 第 1スィツチ素子の動作を説明するためのタイミングチヤ一 トである。
【0080】 Reset信号が Lowとなることにより （図 1 5 A参照）、 各第 1積分 回路 1 10のスィッチ素子 SW1が開く。 スィッチ素子 が開かれると、 対応 する一方の光感応部分 1 2mn群から出力された電荷が容量素子 C1に蓄積されて いき、 第 1積分回路 1 10の出力端子から出力される電圧出力は次第に大きくな つていく （図 1 5 B参照）。 そして、 Hold信号が High となり （図 1 5 C参照）、 各第 1 S/H回路 130のスィツチ素子 SW3が閉じると、各第 1積分回路 1 10 の出力端子から出力される電圧出力は、 各第 1 SZH回路 1 30のスィツチ素子 SW3を経て、それぞれの第 1 S/H回路 1 30の容量素子 C3に保持されていく。
Hold信号が Lowとなってスィッチ素子 SW3が開いた後も、 各第 1 SZH回路 1 30の容量素子 C3に保持された電圧出力は、 アンプ A3から出力される （図 1 5 D参照）。 その後、 Reset信号が High となることにより、 各第 1積分回路 1 10 のスィツチ素子 が閉じて、 容量素子 が放電され初期化される。
【008 1】 続いて、 第 1シフトレジスタ 1 50から、 所定の期間に対応した パルス幅を有する信号 s h i f t (HJ が順次出力される （図 1 5 E〜図 1 5 G参照）。第 1シフトレジスタ 1 50から対応する第 1スィッチ素子 1 60に s h i f t (HJ が出力されると、 第 1スィッチ素子 1 60が順次閉じ、 対応する 第 1 S/H回路 1 30のアンプ A3から出力された電圧出力が第 1レベルシフト 回路 170に順次送ら る （図 1 5 H参照）。
【0082】 このように、 各第 1 SZH回路 1 30 (第 1積分回路 1 10 ) 力 ら、 第 1の方向に配列された複数の画素 1 ln~l 11N, 1 121〜1 12N, ■ ■ ·， 1 1M1〜1 1MN間において電気的に接続された一方の光感応部分 1 2mn群にて蓄積 されて電荷（電流出力）に対応した電圧出力 H。ut力 図 16にも示されるように、 対応する一方の光感応部分 1 2mn群毎に順次時系列データとして第 1レベルシフ ト回路 1 70に出力される。 この時系列データは、 第 2の方向での輝度プロファ ィル （アナログデータ） を示すものである。
【0 0 8 3】 再び、 図 9を参照する。 第 1最大ィ直検出回路 1 4 0は、 第 1 SZ H回路 1 3 0それぞれから出力される電圧の最大値を検出する。 第 1最大値検出 回路 1 4 0は、 図 1 3に示されるように、 NMO Sトランジスタ！^〜丁 抵抗 器 1^ 1¾3および差動アンプ A4を備える。 各トランジスタ Tmのソース端子は接 地される。 各トランジスタ Tmのドレイン端子は、 抵抗器 Rdd を介して電源電圧 Vddに接続されるとともに、抵抗器 を介して差動アンプ A4の反転入力端子に 接続されている。各トランジスタ Tmのゲート端子は、第 1 S /H回路 1 3 0の出 力端子と接続されており、 第 1 S ZH回路 1 3 0から出力される電圧出力が入力 する。 また、 差動アンプ A4の反転入力端子と出力端子との間には抵抗器 R2が設 けられ、差動アンプ A4の非反転入力端子は接地されている。 この第 1最大値検出 回路 1 4 0では、 第 1 S ZH回路 1 3 0から出力された電圧出力がトランジスタ Tmのゲート端子に入力され、各電圧出力のうちの最大値に応じた電位がトランジ スタ Tmのドレイン端子に現れる。 そして、 そのドレイン端子の電位は、抵抗器 R ！および R2それぞれの抵抗値の比に応じた増幅率で差動アンプ A4により増幅さ れ、その増幅された電圧出力の値が最大電圧 Vmaxlとして出力端子から第 1レベル シフ ト回路 1 7 0 出力される。
【0 0 8 4】 第 1レベルシフト回路 1 7 0は、 第 1 S /H回路 1 3 0それぞれ から順次出力される電圧出力 H。utのレベルをシフトする。 第 1レベルシフト回路 1 7 0は、 図 1 4に示されるように、 抵抗器！^〜!^。および差動アンプ A5 A6 を備える。 差動アンプ A5の反転入力端子には、 抵抗器 R3を介してシフト電圧出 力 Vshifuが入力されている。差動アンプ A5の非反転入力端子には、第 1最大値検 出回路 1 4 0からの出力が抵抗器 R5を介して接続されており、第 1最大値検出回 路 1 4 0からの出力 （最大電圧出力 V J が入力されている。 差動アンプ A5の 反転入力端子と出力端子との間には抵抗器 R 4が設けられ、 差動ァンプ A5の非反 転入力端子は抵抗器 R6を介して接地されている。 差動ァンプ A5から出力される 電圧出力は、 抵抗器 R3〜R 6が同じ値を有するとき、 最大電圧出力 Vmaxlからシフ ト電圧出力 Vshimを減じた電圧出力 （Vmaxl— Vshiftl) となる。
【0 0 8 5】 差動アンプ A5の出力端子は、 抵抗器 R7を介して差動アンプ A6 の反転入力端子に接続されている。差動アンプ A6の非反転入力端子には、第 1ス ィツチ素子 1 6 0 (第 1 S ZH回路 1 3 0 )それぞれの出力が抵抗器 R9を介して 接続されており、上記電圧出力 H。utが入力されている。差動アンプ A6の反転入力 端子と出力端子との間には抵抗器 R8が設けられ、 差動ァンプ A6の非反転入力端 子は抵抗器 。を介して接地されている。差動アンプ A6から出力された電圧出力 は、 第 1 S ZH回路 1 3 0それぞれから第 1スィツチ素子 1 6 0を介して順次出 力された電圧出力 H。utから電圧出力 （Vmaxl— Vshiftl) を減じた電圧出力 VADIN1 (= Hout- Vraaxl+ Vshifu) となり、 この電圧出力 VA画 Lが、第 1 AZD変換回路 1 8 0 に出力される。 これにより、 第 1 S ZH回路 1 3 0それぞれから順次出力された 電圧出力 H。utの値が電圧出力 （Vmaxl— Vshim) に対応した所定の値の分だけ減じ られて、 シフトすることとなる。
【0 0 8 6】 以上のことから、 第 1最大値検出回路 1 4 0にて検出された最大 値（Vmaxl) から当該最大値（Vraaxl) より所定値 (Vshim)小さい値までの範囲が、 図 1 6に示されるように、 AZD変換範固 AD R 1として設定されることとなる。 なお、 上記シフト電圧出力 Vshimの値は、 最大値 （最大電圧出力 Vmaxl) より小さ い値である。 また、 本光検出装置 1はスポット光を照射する光源とともに用いら れることから、 スポッ ト光の光強度は予め分かっており、 第 1最大値検出回路 1 4 0にて検出される最大値は予測できる。したがって、上記シフト電圧出力 Vshim の値は、 最大値より小さい値に予め設定することが可能である。
【0 0 8 7】 第 1 AZD変換回路 1 8 0は、 第 1レベルシフト回路 1 7 0の差 動アンプ A6から出力された電圧出力 VADIN1 (アナログ値） を順次入力し、 その電 圧出力 VADIN1をデジタル値に変換し、 そのデジタル値を出力する。 このデジタル 値は、 図 1 7に示されるように、 第 2の方向での輝度プロファイル （デジタルデ ータ）を表す出力となる。なお、第 1 A/D変換回路 1 8 0の AZD変換範囲は、 0からシフト電圧出力 Vshiftlまでの電圧範囲となる。
【0 0 8 8】 第 2信号処理回路 3 0は、 図 1 0に示されるように、 第 2積分回 路 2 1 0と、 第 2タイミング制御回路 2 2 0と、 第 2サンプルアンドホールド回 路 （以下、 第 2 S ZH回路と称する） 2 3 0と、 第 2最大値検出回路 2 4 0と、 第 2シフトレジスタ 2 5 0と、 第 2スィッチ素子 2 6 0と、 第 2レベルシフ ト回 路 2 7 0と、 第 2 A/D変換回路 2 8 0とを有している。
【0 0 8 9】 各第 2積分回路 2 1 0は、 第 2の方向に配列された複数の画素 1 l u〜l 1 Mい 1 1 12〜 1 1 M2, · ■ · , 1 1 1N〜1 1 MN間において電気的に接続され た他方の光感応部分 1 3 mn群 （他方の第 2導電型半導体領域 4 2からなり、 第 2 の方向に長く延びる N行の光感応部） に対応して設けられ、 対応する他方の光感 応部分 1 3 mn群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。 第 2積分回路 2 1 0は、 図 1 1に示された第 1積分回路 1 1 0と同等の構成を有 し、 入力端子と出力端子との間に互いに並列にアンプ、 容量素子およびスィッチ 素子が接続されている。 第 2積分回路 2 1 0のスィッチ素子は、 第 2タイミング 制御回路 2 2 0から出力される Reset信号に基づいて開閉する。 第 2タイミング 制御回路 1 2 0は、 第 2積分回路 2 1 0のスィツチ素子の開閉を制御する Reset 信号、 及び、 後述する第 2 S ZH回路 2 3 0のスィツチ素子の開閉を制御する Hold信号を出力する。
【0 0 9 0】 第 2 S ZH回路 2 3 0は、 第 2積分回路 2 1 0に対応して設けら れ、 対応する第 2積分回路 2 1 0から出力される電圧出力を保持して出力する。 第 2 S /H回路 2 3 0は、 図 1 2に示された第 1 S ZH回路 1 3 0と同等の構成 を有し、 入力端子と出力端子との間に順にスィッチ素子およびアンプを有し、 ス ィツチ素子とアンプとの接続点が容量素子を介して接地されている。 スィツチ素 子は、第 2タイミング制御回路 2 2 0から出力される Hold信号に基づいて開閉す る。 【0091】 第 2スィッチ素子 260は、 第 2シフトレジスタ 250により制 御されて順次に閉じ、 第 2 SZH回路 230から出力される電圧出力を第 2レべ ルシフト回路 270に順次に入力させる。 第 2シフ トレジスタ 250は、 第 2タ ィミング制御回路 220から出力される信号 （図示せず） によりその動作が制御 されて、 第 2スィッチ素子 260の開閉を制御する信号 s h i f t (Vn) を出 力する。
【0092】 ここで、図 18 〜図18 Hに基づいて、第 2積分回路 210と、 第 2タイミング制御回路 220と、 第23//^1回路230と、 第 2シフトレジス タ 250と、 第 2スィツチ素子 260の動作について説明する。 図 18 A〜図 1 8Hは、 第 2積分回路と、 第 2タイミング制御回路と、 第 2 S/H回路と、 第 2 シフトレジスタと、 第 2スィツチ素子の動作を説明するためのタイミングチヤ一 トである。
【0093】 Reset信号が Lowとなることにより （図 18 A参照）、 各第 2積分 回路 210のスィッチ素子が開く。 スィッチ素子が開かれると、 対応する他方の 光感応部分 13mn群から出力された電荷が容量素子に蓄積されていき、 第 2積分 回路 210の出力端子から出力される電圧出力は次第に大きくなつていく （図 1 8B参照）。 そして、 Hold信号が High となり （図 18 C参照）、 各第 2 SZH回 路 230のスィツチ素子が閉じると、 各第 2積分回路 210の出力端子から出力 される電圧出力は、 各第 2 S/H回路 230のスィッチ素子を経て、 それぞれの 第 2 SZH回路 230の容量素子に保持されていく。 Hold信号が Lowとなってス ィツチ素子が開いた後も、 各第 2 SZH回路 230の容量素子に保持された電圧 出力は、 アンプから出力される （図 18D参照）。 その後、 Reset信号が High と なることにより、 各第 2積分回路 210のスィッチ素子が閉じて、 容量素子が放 電され初期化される。
【0094】 続いて、 第 2シフトレジスタ 250から、 所定の期間に対応した パルス幅を有する信号 s h i f t (Vr) が順次出力される （図 18 Ε〜図 18 G参照）。第 2シフトレジスタ 2 5 0から対応する第 2スィツチ素子 2 6 0に s h
1 f t (V n) が出力されると、 第 2スィッチ素子 2 6 0が順次閉じ、 対応する 第 2 S ZH回路 2 3 0のアンプから出力された電圧出力が第 2レベルシフト回路
2 7 0に順次送られる （図 1 8 H参照）。
【0 0 9 5】 このように、 各第 2 S /H回路 2 3 0 (第 2積分回路 2 1 0 ) か ら、 第 1の方向に配列された複数の画素 1 l u〜l 1 M1， 1 1 12〜1 1 M2， · ■ · , 1 1 1Ν〜1 1 ΜΝ間において電気的に接続された他方の光感応部分 1 3 mn群にて蓄積 されて電荷（電流出力）に対応した電圧出力 V。ut力 S、図 1 9にも示されるように、 対応する他方の光感応部分 1 3 mn群毎に順次時系列データとして第 2レベルシフ ト回路 2 7 0に出力される。 この時系列データは、 第 1の方向での輝度プロファ ィル （アナログデータ） を示すものである。
【0 0 9 6】 再び、 図 1 0を参照する。 第 2最大値検出回路 2 4 0は、 第 2 S ZH回路 2 3 0それぞれから出力される電圧の最大 を検出する。 第 2最大ィ直検 出回路 2 4 0は、 図 1 3に示された第 1最大値検出回路 1 4 0と同等の構成を有 し、 NMO S トランジスタ、 抵抗器および差動アンプを備える。 各トランジスタ のソース端子は接地され、 各トランジスタのドレイン端子は、 抵抗器を介して電 源電圧に接続されるとともに、 抵抗器を介して差動アンプの反転入力端子に接続 されている。 各トランジスタのゲート端子は、 第 2 S ZH回路 2 3 0の出力端子 と接続されており、 第 2 S ZH回路 2 3 0から出力される電圧出力が入力する。 また、 差動アンプの反転入力端子と出力端子との間には抵抗器が設けられ、 差動 アンプの非反転入力端子は接地されている。 第 2最大値検出回路 2 4 0からは、 第 2 S ZH回路 2 3 0それぞれから出力される電圧出力の最大値に対応する最大 電圧出力 Vmax2が第 2レベルシフト回路 2 7 0へ出力される。
【0 0 9 7】 第 2レベルシフト回路 2 7 0は、 第 2 S /H回路 2 3 0それぞれ から順次出力される電圧出力 V。utのレベルをシフトする。 第 2レベルシフ ト回路 2 7 0は、 図 1 4に示された第 1レベルシフト回路 1 7 0と同等の構成を有し、 抵抗器および差動アンプを備える。 この第 2レベルシフト回路 270からは、 第 2 SZH回路 230それぞれから第 2スィツチ素子 260を介して順次出力され た電圧出力 v。utから電圧出力 （vmax2— Vshift2) を減じた電圧出力 V皿 N2 (=vout
-Vmax2+V5hift2) 、 第 2 AZD変換回路 280に出力される。 これにより、 第 2 SZH回路 230それぞれから順次出力された電圧出力 V。utの値が電圧出力
(vmax2-vshift2) に対応した所定の値の分だけ減じられて、 シフトすることとな る。
【0098】 以上のことから、 第 2最大値検出回路 240にて検出された最大 値（Vmax2) から当該最大値（Vmax2) より所定値（Vshift2)小さい値までの範囲が、 図 19に示されるように、 AZD変換範囲 ADR 2として設定されることとなる。 なお、 上記シフト電圧出力 vshift2の値は、 最大値 （最大電圧出力 vmax2) より小さ い値である。 また、 本光検出装置 1はスポッ ト光を照射する光源とともに用いら れることから、 スポット光の光強度は予め分かっており、 第 2最大値検出回路 2 40にて検出される最大値は予測できる。したがって、上記シフト電圧出力 Vshift2 の値も、 最大値より小さい値に予め設定することが可能である。
【0099】 第 2 AZD変換回路 280は、 第 2レベルシフト回路 270から 出力された電圧出力 VA 2 (アナログ値） を順次入力し、 その電圧出力 VA隱 2をデ ジタル値に変換し、 そのデジタル値を出力する。 このデジタル値は、 図 20に示 されるように、 第 1の方向での輝度プロファイル （デジタルデータ） を表す出力 となる。 なお、 第 2 A/D変換回路 280の AZD変換範囲は、 0からシフ ト電 圧出力 Vshm2までの電圧範囲となる。
【0100】 以上のように、 本実施形態の光検出装置 1においては、 1つの画 素 1 lmnに入射した光は当該画素 1 lmnを構成する複数の光感応部分 1 2mn， 1 3 mnそれぞれに、 光強度に応じた電流が光感応部分 1 2mn， 1 3mn毎に出力される。 そして、 一方の光感応部分 12mn同士が 2次元配列における第 1の方向に配列さ れた複数の画素 1 lu l 1 1 121〜1 12N, ■ · ■ ,. ! 1M1〜1 1MNにわたつて 電気的に接続されているので、 一方の光感応部分 1 2mnから出力された電流出力 は第 1の方向に送られる。 また、 他方の光感応部分 1 3mn同士が 2次元配列にお ける第 2の方向に配列された複数の画素 1 lu〜l 1M1， 1 112〜1 1M2， · ■ ·，
1 11N〜1 l にわたつて電気的に接続されているので、 他方の光感応部分 1 3mn から出力された電流出力は第 2の方向に送られる。 このように、 一方の光感応部 分 1 2mnから出力された電流出力は第 1の方向に送られるとともに、 他方の光感 応部分 1 3 mnから出力された電流出力は第 2の方向に送られることから、 第 1の 方向での輝度プロファイルと第 2の方向での輝度プロファイルとをそれぞれ独立 して得ることが可能となる。 この結果、 1画素に複数の光感応部分 1 2 mn, 1 3mn を配設するという極めて簡素な構成にて、 入射した光の 2次元位置を高速に検出 することができる。
【0101】 また、本実施形態の光検出装置 1において、各光感応部分 1 2mn, 1 3mnは、 半導体基板 40部分と第 2導電型半導体領域 41， 42とを含み、 第 2導電型半導体領域 41, 42は、光入射方向から見て略三角形状を呈しており、 1画素において互いに一辺が隣接して形成されている。 これにより、 複数の光感 応部分 1 2ran, 1 3mnを 1画素内に配設する際に、各光感応部分 1 2ran， 1 3mn (第 2導電型半導体領域 41， 42 ) の面積が減少するのを抑制することができる。 【0102】 また、 本実施形態の光検出装置 1において、 第 2導電型半導体領 域 41， 42は、 光入射方向から見て略長方形状を呈しており、 1画素において 長辺が隣接して形成されている。 これにより、 複数の光感応部分 1 2„m， 1 3mn を 1画素内に配設する際に、 各光感応部分 1 2mn， 1 3mn (第 2導電型半導体領域 4 1， 42) の面積が減少するのを抑制することができる。
【0103】 また、 本実施形態の光検出装置 1において、 第 2導電型半導体領 域 41， 42は、 光入射方向から見て 4角形以上の多角形状を呈しており、 1画 素において 1辺が隣接して形成されている。 これにより、 複数の光感応部分 1 2 mn， 1 3mn (第 2導電型半導体領域 41, 42) を 1画素内に配設する際に、 各光 感応部分 12mn， 13mnの面積が減少するのを抑制することができる。 また、各光 感応部分 12mn， 13mnの面積に対する周囲長は減ることとなり、単位面積当たり に換算した暗電流が低減される。 なお、 4角形以上の多角形状として、 菱形形状 を採用してもよい。
【0104】 また、 本実施形態の光検出装置 1において、 第 2導電型半導体領 域 41， 42とは、 1画素において第 1の方向と第 2の方向とに交差する第 3の 方向に並設されている。 これにより、 一方の光感応部分 12mn群及び他方の光感 応部分 13mn群において、 各光感応部分 12mn, 13mn群の中心部分に対応する光 感応部分 12mn， 13mnが集中することとなり、 解像度を向上することができる。 【0105】 また、 第 2導電型半導体領域 41， 42は、 光入射方向から見て ハニカム状に配列されている。 これにより、 複数の光感応部分 12mn， 13mn (第 2導電型半導体領域 41， 42) を 1画素内に配設する際に、 各光感応部分 12 mn, 1 3mnの面積が減少するのをより一層抑制することができる。 また、 幾何学的 対称性が高く、 第 2導電型半導体領域 41， 42 (光感応部分 12mn， 13mn) を 形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。 【0106】 また、 本実施形態の光検出装置 1においては、 第 1配線 44が、 画素 1 lmn間を第 1の方向に延びて設けられており、 第 2配線 47が、 画素 1 1 mn間を第 2の方向に延びて設けられている。 これにより、 それぞれの配線 44， 47により光感応部分 12ran， 13ffln (第 2導電型半導体領域 41， 42) への光 の入射を妨げられることはなく、 検出感度の低下を抑制できる。
【0107】 また、 本実施形態の光検出装置 1においては、 第 1最大値検出回 路 140により検出された最大値 （最大電圧出力 Vmaxl) から当該最大値より所定 値 （シフト電圧出力 Vshim) 小さい値までの範囲が AZD変換範囲とされ、 第 1 SZH回路 130 (第 1積分回路 1 10) それぞれから出力される電圧出力が上 記 A/D変換範囲においてデジタノレ値に変換されるので、 上記最大値より所定値 (シフト電圧出力 Vshiftl) 小さい値より小さい電圧出力は 「0」 に変換されるこ ととなる。 これにより、 光感応領域 1 0に背景光が入射した場合でも、 背景光成 分を除去した状態で、 一方の光感応部分 1 2 mからの電流出力を AZD変換する ことができる。 また、 第 2最大値検出回路 2 4 0により検出された最大値 （最大 電圧出力 Vmax2) から当該最大値より所定値 （シフト電圧出力 Vshift2) 小さい値ま での範囲が AZD変換範囲に設定され、 第 2 S ZH回路 2 3 0 (第 2積分回路 2 1 0 ) それぞれから出力される電圧出力が上記 A/D変換範囲においてデジタル 値に変換されるので、 上記最大値より所定値 （シフト電圧出力 Vshift2) 小さい値 より小さい電圧出力は 「0」 に変換されることとなる。 これにより、 背景光成分 を除去した状態で、 他方の光感応部分 1 3 mnからの電流出力を A/D変換するこ とができる。 これらの結果、 入射した光の 2次元位置を少ない計算量で極めて精 度良く検出することができる。
【0 1 0 8】 また、 本実施形態の光検出装置 1においては、 第 1最大値検出回 路 1 4 0により検出された最大値 （最大電圧出力 Vnaxl) から所定の値 （シフ ト電 圧出力 Vshim) を減じて求めた電圧出力 （Vmaxl— Vshiftl) を第 1 S /H回路 1 3 0 (第 1積分回路 1 1 0 ) それぞれから順次出力される電圧出力 H。utから減じた 電圧出力 VADIN1を第 1 AZD変換回路 1 8 0に出力する第 1 レベルシフト回路 1 7 0と、第 2最大値検出回路 2 4 0により検出された最大値（最大電圧出力 Vmax2) から所定の値 （シフト電圧出力 Vshift2) を減じて求めた電圧出力 （Vraax2— Vshift2) を第 2 S ZH回路 2 3 0 (第 2積分回路 2 1 0 ) それぞれから順次出力される電 圧出力 H。utから減じた電圧出力 VADIN2を第 2 AZD変換回路 2 8 0に出力する第 2レベルシフ ト回路 2 7 0とを有している。 これにより、 上記 A/D変換範囲を 簡易且つ確実に設定することができる。
【0 1 0 9】 また、各光感応部分 1 2 mn， 1 3 ran群に対応して第 1積分回路 1 1 0及び第 2積分回路 2 1 0が設けられているので、 各光感応部分 1 2 mn， 1 3 mn 群から同じタイミングにて電荷を蓄積でき、 それらの電荷量を電圧出力に変換す ることができる。 【0 1 1 0】 これらの結果、 第 1の方向での輝度プロファイルと第 2の方向で の輝度プロファイルとを高精度且つ高速にて得ることができる。 なお、 上述した 第 1及び第 2積分回路 1 1 0, 2 1 0、第 1及び第 2タイミング制御回路 1 2 0, 2 20、 第 1及び第 2 SZH回路 1 30， 2 3 0、 第 1及び第 2最大値検出回路 1 40， 240、 第 1及び第 2シフ トレジスタ 1 50， 2 50、 第 1及び第 2ス イッチ素子 1 6 0， 2 6 0、 第 1及び第 2 A/D変換回路 1 80, 2 80等の動 作については、 本出願人による特開 200 1 - 3 6 1 28号公報等に示されてい る。
【0 1 1 1】 例えば、 光感応領域 1 0の画素 1 lmnを 7. 8μπιピッチ、 第 1の 方向 25 6チャンネル及び第 2の方向 2 5 6チャンネルとし、 この光感応領域 1 0に φ 5 Ομηιのスポット光が入射した場合には、 スポット光が入射する光感応 部分群は 7チャンネル程度であり、 スポット光が入射しない光感応部分群は 24 9チャンネル程度となる。 スポット光が入射しない画素には、 スポット光よりは 光強度は低いものの、 蛍光灯や太陽等からの光が背景光として入射するおそれが あり、 スポット光の入射位置の検出精度に悪影響を与えることとなる。 しかしな がら、 光検出装置 1では、 上述したように背景光成分を除去することができるの で、 スポット光の入射位置の検出精度を高めることができる。
【0 1 1 2】 特に、 光検出装置 1は、 スポット光の重心位置を演算する場合に 有効であり。 これは、 スポット光の重心位置を演算する場合、 各画素からの出力 (第 1及び第 2 S/H回路 1 3 0, 2 3 0 (第 1及び第 2積分回路 1 1 0， 2 1
0) それぞれから出力される電圧出力） の最大値付近のデータのみが必要とされ るからである。
【0 1 1 3】 続いて、 図 2 1及び図 2 2に基づいて、 第 1信号処理回路及び第 2信号処理回路の変形例の構成について説明する。 図 2 1は、 第 1信号処理回路 の変形例を示す概略構成図であり、 図 2 2は、 第 2信号処理回路の変形例を示す 概略構成図である。 図 2 1に示された第 1信号処理回路 3 20は、 第 1反転回路 を有している点で上記第 1信号処理回路 20と相違する。 また、 図 22に示され た第 2信号処理回路 330は、 第 2反転回路を有している点で上記第 2信号処理 回路 30と相違する。
【0114】 第 1信号処理回路 320は、 図 21に示されるように、 第 1積分 回路 110と、 第 1タイミング制御回路 120と、 第 1 SZH回路 130と、 第 1最大 検出回路 140と、 第 1シフトレジスタ 150と、 第 1スィツチ素子 1 60と、 第 1レベルシフト回路 170と、 第 1 A/D変換回路 180と、 第 1反 転回路 190を有している。
【01 15】 第 1反転回路 190は、 各第 1 SZH回路 130の後段に設けら れ、 各第 1 S/H回路 130から出力された電圧出力を反転して出力し、 第 1最 大ィ直検出回路 140及び第 1スィッチ素子 160に入力している。 これにより、 第 1最大値検出回路 140は、 各第 1 SZH回路 130から出力された電圧出力 の最小値を検出する最小値検出回路として機能することとなる。 また、 第 1 A/ D変換回路 180では、第 1最大値検出回路 140にて検出された最大値（V から当該最大値 （Vmaxl) より所定値 (Vshiftl) 小さい値までの範囲、 即ち各第 1 SZH回路 130 (第 1積分回路 110) から出力された電圧出力の最小値から 当該最小値より所定値 （Vshim) 大きい値までの範囲が A/D変換範囲に設定さ れることとなる。
【0116】 第 2信号処理回路 330は、 図 22に示されるように、 第 2積分 回路 210と、 第 2タイミング制御回路 220と、 第 2 S/H回路 230と、 第 2最大 検出回路 240と、 第 2シフトレジスタ 250と、 第 2スィッチ素子 2 60と、 第 2レベルシフト回路 270と、 第 2 AZD変換回路 280と、 第 2反 転回路 290を有している。
【0117】 第 2反転回路 290は、 各第 2 S,H回路 230の後段に設けら れ、 各第 2 S/H回路 230から出力された電圧出力を反転して出力し、 第 2最 大値検出回路 240及び第 2スィツチ素子 260に入力している。 これにより、 第 2最大値検出回路 2 4 0は、 各第 2 S ZH回路 1 3 0から出力された電圧出力 の最小値を検出する最小値検出回路として機能することとなる。 また、 第 2 AZ D変換回路 2 8 0では、第 2最大値検出回路 2 4 0にて検出された最大値（Vmax2) から当該最大値 （Vmax2) より所定値 （Vshift2) 小さい値までの範囲、 即ち各第 2 3 ^1回路2 3 0 (第 2積分回路 2 1◦) から出力された電圧出力の最小値から 当該最小値より所定値 （Vshift2) 大きい値までの範囲が AZD変換範囲に設定さ れることとなる。
【0 1 1 8】 以上のように、 本変形例においては、 第 1最大値検出回路 1 4 0 にて検出された最大値 （Vmaxl) から当該最大値 （Vmaxl) より所定値 (Vshiftl) 小 さい値までの範囲、 即ち各第 1 S ZH回路 1 3 0 (第 1積分回路 1 1 0 ) から出 力された電圧出力の最小値から当該最小値より所定値 （Vshiftl) 大きい値までの 範囲が AZD変換範囲とされ、 第 1 S ZH回路 1 3 0 (第 1積分回路 1 1 0 ) そ れぞれから出力される電圧出力が上記 A Z D変換範囲においてデジタルイ直に変換 されるので、上記最小値より所定値（Vshim)大きい値より大きい電圧出力は「0」 に変換されることとなる。 これにより、 光感応領域 1 0に注目すべき点より明る い背景光が入射した場合でも、 注目すべき点より明るい背景光成分を除去した状 態で、 一方の光感応部分 1 2 mnからの電流出力を AZD変換することができる。 また、 第 2最大値検出回路 2 4 0にて検出された最大値 （Vraax2) から当該最大値 (Vmax2) より所定値 (Vshift2) 小さい値までの範囲、 即ち各第 2 S ZH回路 2 3 0 (第 2積分回路 2 1 0 ) から出力された電圧出力の最小値から当該最小値より 所定値 (Vshift2) 大きい値までの範囲が AZD変換範囲とされ、 第 2積分回路そ れぞれから出力される電圧出力が上記 A ZD変換範囲においてデジタルイ直に変換 されるので、上記最小値より所定値（Vshm2)大きい値より大きい電圧出力は「0」 に変換されることとなる。 これにより、 注目すべき点より明るい背景光成分を除 去した状態で、 他方の光感応部分 1 3 m„からの電流出力を A/D変換することが できる。 これらの結果、 入射した光の 2次元位置を極めて精度良く検出すること ができる。
【0 1 1 9】 なお、 上記変形例の光検出装置は、 反射率の異なる箇所の位置検 出、 例えば白い被写体に付いている黒い点の位置検出等に用いることができる。
【01 20】 次に、 図 23に基づいて、 上記実施形態の光検出装置 1を反射光 の位置検出システムに用いた例を説明する。
【01 21】 位置検出システム P S 1を図 23に示す。 位置検出システム PS 1は、 表示部 410及び光検出部 420を有したゲーム筐体 400と、 銃を模し たコントローラ型発光装置 430とを備える。 表示部 410には、 ゲームの内容 であるアニメーション画像等が出力される。位置検出システム P S 1は、例えば、 ユーザ URが銃を模した操作入力装置としてのコントローラ型発光装置 430を 用いて、 表示部 410に表示される画像に向かって照準を定めて射撃をするゲー ム装置を構成している。
【01 22】 コントローラ型発光装置 430は、 発光素子として LED等を備 えたものであり、 ユーザ URによってゲーム筐体 400の表示部 410に対向さ れる際に、 表示部 410 (表示されている画像） に向けてスポッ ト光 S L 1を出 射する。 コントローラ型発光装置 430から出射して表示部 410に照射された スポット光 S L 1は、 当該表示部 410にて反射し、 その反射光 S L 2が光検出 部 420に入射する。 光検出部 420は、 スポッ ト光の反射光 S L 2の入射位置
(二次元位置） を検出する。 これにより、 コントローラ型発光装置 43◦が向け られている方向を得ることができる。
【0123】 光検出部 420は、 上記光検出装置 1を用いたものであり、 図 2 4に示される構成を有している。 光検出部 420は、 I Cチップ 42 1を有して おり、 この I Cチップ 42 1に、 光感応領域 10、 第 1積分回路 1 10、 第 1 S /H回路 1 30、 第 1最大値検出回路 140、 第 1シフトレジスタ 1 50、 第 1 スィツチ素子 1 60、第 1レベルシフト回路 1 70、第 1 A/D変換回路 1 80、 第 2積分回路 2 10、 第 2 S/H回路 230、 第 2最大値検出回路 240、 第 2 シフ トレジスタ 2 5 0、第 2スィツチ素子 2 6 0、第 2レベルシフト回路 2 7 0、 第 2 AZD変換回路 2 8 0及びタイミング制御回路 4 2 2が形成されている。 タ ィミング制御回路 4 2 2は、 第 1タイミング制御回路 1 2 0及び第 2タイミング 制御回路 2 2 0を含んでいる。 また、 I Cチップ 4 2 1には、 当該 I Cチップ 4 2 1に信号等を入出力するための電極パット 4 2 3も形成されている。 光検出部
4 2 0は、 コントローラ型発光装置 4 3 0から照射されるスポット光の反射光 S L 2の光感応領域 1 0における第 1の方向及び第 2の方向での輝度プロファイル を演算処理して、 出力する。
【0 1 2 4】 次に、 図 2 5に基づいて、 上記実施形態の光検出装置丄を直接光 の位置検出システムに用いた例を説明する。
【0 1 2 5】 位置検出システム P S 2を図 2 5に示す。 位置検出システム P S 2は、 レーザプリンタに組み込まれたものであり、 半導体レーザ 5 0 4から所定 の指向性で発散するように出力されたレーザビームは、 コリメート光学系 5 1 2 によって、 平行なレーザビームに変換され、 シリンダーレンズ 5 1 3を介して回 転多面鏡 （ポリゴンスキャナ） 5 1 4上に集光する。 回転多面鏡 （偏向装置） 5 1 4によって偏向されるように反射されたレーザビームは、 レンズ 5 1 5によつ て、 移動速度補正が行われ、 シリンダーレンズ 5 1 6を介して感光ドラム 5 1 7 上に集光する。 レーザビームの主走査線 （中心基準線） 上にフォトセンサ P Dが 配置されており、 レーザビームをモニタする。 このフォ トセンサ P Dは、 上述の 上記光検出装置 1であり、 半導体レーザ 5 0 4から照射されるレーザビームの直 接光の光感応領域 1 0における第 1の方向及び第 2の方向での輝度プロフアイノレ を演算処理して、 出力する。
【0 1 2 6】 フォトセンサ P Dの出力は、 タイミング制御回路 5 2 3に入力さ れる。タイミング制御回路 5 2 3には画像信号が入力信号として入力されており、 半導体レーザ 5 0 4の発光を画像信号に対応づけて制御する。 なお、 タイミング 制御回路 5 2 3は、 感光ドラム 5 1 7の回転速度も制御している。 【0127】 本実施形態の光検出装置 1は、 上記反射光あるいは直接光の位置 検出システム以外にも、 反射率の異なる箇所の位置検出システムに用いることが できる。 例えば、 特開 2001— 1 34034号公報ゃ特開 2002— 2218 40号公報に開示されたカラーレジストレーシヨンの検知装置におけるパターン 検出器 （受光センサ） に用いることができる。
【0128】 本発明は、 前述した実施形態に限定されるものではない。 たとえ ば、 シフトレジスタを用いる代わりに、 各光感応部分 1 2mn, 1 3mn (第 2導電型 半導体領域 41， 42) を均一な抵抗線で接続して、 光の入射に伴つて発生した 電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例す るように抵抗分割して抵抗線の端部から取り出し、 当該端部からの電流出力に基 づいて光の入射位置を求めるようにしてもよい。
【0129】 また、 前述した実施形態においては、 1画素を複数の光感応部分 で構成しているが、 1画素を一つの光感応部分で構成してもよい。 たとえば、 図 26に示されるように、 光感応領域 10は、 第 1の方向にわたって互いに電気的 に接続される複数の第 1光感応部分 1 2mnと第 2の方向にわたって互いに電気的 に接続される複数の第 2光感応部分 1 3mnとを含み、 複数の第 1光感応部分 1 2 mnと複数の第 2光感応部分 1 3mnとは 2次元的に混在した状態で同一面内にて配 列してもよい。 この場合、第 1光感応部分 1 2 mnと第 2光感応部分 1 3 mnとは市松 模様状に配列しており、第 1光感応部分 1 2 mnと第 2光感応部分 1 3mnとは第 1の 方向及び第 2の方向において交互に配列している。 なお、 巿松模様状に配列する 代わりに、 図 8に示されるようなハニカム状に配列してもよい。
【01 30】 また、 第 1及び 2レベルシフト回路 1 20, 270それぞれに入 力されるシフト電圧出力 Vshifu， Vshift2は、 同じ値としてもよく、 また異なる値 であってもよレヽ。
産業上の利用可能性
【01 3 1】 本発明の光検出装置は、 反射光あるいは直接光の入射位置検出シ ステムに利用できる。

Claims

言青求の範匪
1 . 画素が 2次元配列された光感応領域を有する光検出装置であって、 各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内に て隣接して配設することで 1画素が構成され、
前記 2次元配列における第 1の方向に配列された複数の画素にわたって、 当該 各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続 され、
前記 2次元配列における第 2の方向に配列された複数の画素にわたつて、 当該 各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続 されており、
前記第 1の方向に配列された前記複数の画素間において電気的に接続された一 方の光感応部分群に対応して設けられ、 対応する一方の光感応部分群からの電流 出力を電圧出力に変換して、 電圧出力を出力する第 1積分回路と、
前記第 1積分回路それぞれから出力される電圧出力の最大値を検出する第 1最 大値検出回路と、
前記第 1最大値検出回路により検出された前記最大値から当該最大値より所定 値小さい値までの範囲を AZD変換範囲とし、 前記第 1積分回路それぞれから出 力される電圧出力を前記 AZD変換範囲においてデジタル値に変換し、 そのデジ タル値を出力する第 1 AZD変換回路と、
前記第 2の方向に配列された前記複数の画素間において電気的に接続された他 方の光感応部分群に対応して設けられ、 対応する他方の光感応部分群からの電流 出力を電圧出力に変換して、 電圧出力を出力する第 2積分回路と、
前記第 2積分回路それぞれから出力される電圧出力の最大値を検出する第 2最 大値検出回路と、
前記第 2最大値検出回路により検出された前記最大値から当該最大値より所定 値小さい値までの範囲を AZD変換範囲とし、 前記第 2積分回路それぞれから出 力される電圧出力を前記 A/D変換範囲においてデジタル値に変換し、 そのデジ タル値を出力する第 2 AZD変換回路と、を有することを特徴とする光検出装置。
2 . 前記第 1最大値検出回路により検出された前記最大値から前記所定値 を減じて求めた電圧出力を前記第 1積分回路それぞれから出力される電圧出力か ら減じて前記第 1 A/D変換回路に出力する第 1 レベルシフト回路と、
前記第 2最大値検出回路により検出された前記最大値から前記所定値を減じて 求めた電圧出力を前記第 2積分回路それぞれから出力される電圧出力から減じて 前記第 2 A/D変換回路に出力する第 2レベルシフト回路と、 を更に有すること を特徴とする請求の範囲第 1項に記載の光検出装置。
3 . 画素が 2次元配列された光感応領域を有する光検出装置であって、 各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内に て隣接して配設することで 1画素が構成され、
前記 2次元配列における第 1の方向に配列された複数の画素にわたって、 当該 各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続 され、
前記 2次元配列における第 2の方向に配列された複数の画素にわたって、 当該 各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続 されており、
前記第 1の方向に配列された前記複数の画素間において電気的に接続された一 方の光感応部分群に対応して設けられ、 対応する一方の光感応部分群からの電流 出力を電圧出力に変換して、 電圧出力を出力する第 1積分回路と、
前記第 1積分回路それぞれから出力される電圧出力の最小値を検出する第 1最 小値検出回路と、
前記第 1最小値検出回路により検出された前記最小値から当該最小値より所定 値大きい値までの範囲を AZD変換範囲とし、 前記第 1積分回路それぞれから出 力される電圧出力を前記 AZD変換範囲においてデジタル値に変換し、 そのデジ タル値を出力する第 I AZD変換回路と、
前記第 2の方向に配列された前記複数の画素間において電気的に接続された他 方の光感応部分群に対応して設けられ、 対応する他方の光感応部分群からの電流 出力を電圧出力に変換して、 電圧出力を出力する第 2積分回路と、
前記第 2積分回路それぞれから出力される電圧出力の最小値を検出する第 2最 小値検出回路と、
前記第 2最小値検出回路により検出された前記最小値から当該最小値より所定 値大きい値までの範囲を AZD変換範囲とし、 前記第 2積分回路それぞれから出 力される電圧出力を前記 AZD変換範囲においてデジタル値に変換し、 そのデジ タノレ値を出力する第 2 A/D変換回路と、を有することを特徴とする光検出装置。
4. 対象物に光を照射する光源とともに用いられ、 前記光源から照射され る光に関する情報を演算処理することを特徴とする請求の範囲第 1項又は請求の 範囲第 3項に記載の光検出装置。
5 . 前記光に関する情報が、 前記光源から照射される前記光の反射光の前 記 2次元配列における第 1の方向及び第 2の方向での輝度プロファイルであるこ とを特徴とする請求の範囲第 4項に記載の光検出装置。
6 . 前記光に関する情報が、 前記光源から照射される前記光の直接光の前 記 2次元配列における第 1の方向及び第 2の方向での輝度プロフアイルであるこ とを特徴とする請求の範囲第 4項に記載の光検出装置。
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