WO2004059847A1 - Digital steuerbarer oszillator - Google Patents

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WO2004059847A1
WO2004059847A1 PCT/EP2003/014816 EP0314816W WO2004059847A1 WO 2004059847 A1 WO2004059847 A1 WO 2004059847A1 EP 0314816 W EP0314816 W EP 0314816W WO 2004059847 A1 WO2004059847 A1 WO 2004059847A1
Authority
WO
WIPO (PCT)
Prior art keywords
digital
analog converter
input signal
analog
controllable oscillator
Prior art date
Application number
PCT/EP2003/014816
Other languages
English (en)
French (fr)
Inventor
Patrizia Greco
Andreas Steinschaden
Edwin Thaller
Gernot Zessar
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to EP03785928A priority Critical patent/EP1573921B1/de
Priority to AU2003294945A priority patent/AU2003294945A1/en
Priority to DE50302923T priority patent/DE50302923D1/de
Publication of WO2004059847A1 publication Critical patent/WO2004059847A1/de
Priority to US11/166,685 priority patent/US7081583B2/en

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to controllable oscillators and in particular to digitally controllable oscillators which can be used for clock extraction, clock recovery, synchronization etc. inside or outside a phase locked loop.
  • USB Universal Serial Bus
  • the USB standard standardizes a data transfer format for fast data transfer between USB devices and a host.
  • the USB standard defines a so-called tier-star topology, whereby USB devices can either be hubs or functions or functional devices.
  • the USB data format is specified in the USB specification.
  • the latest USB definition is USB revision 2.0.
  • the USB bus is a half duplex bus. All transactions are initiated by the host. Three data transfer rates are defined in the USB specification revision 2.0. The lowest data transfer rate is used in low-speed mode and is 1.5 megabits per second. In full-speed mode, a data transfer rate of 12 megabits per second is used. In high-speed mode, a data transfer rate of 480 megabits per second is used.
  • the use of the low-speed mode is used for interactive devices such as B. a keyboard or a mouse. Only a limited number of low-speed devices should be connected to the bus in order to avoid degradation of the bus utilization. A special bandwidth and latency are guaranteed for full-speed and high-speed devices.
  • Devices are connected to the USB bus via a 4-wire cable that carries differential data, a power signal and ground. This means that "" one wire of the 4-wire cable carries a positive differential signal Dp, that another wire of the 4-wire cable carries a negative differential signal Dn, that another wire is at the supply potential and that finally the last wire is at ground potential.
  • the clock information is encoded in the data.
  • NRZI coding and bit stuffing technology are used to guarantee an adequate number of transitions.
  • NRZI means No Return to Zero Invert. This means that inverse coding is used.
  • a logical "l w signal is represented by a non-existent change in the electrical signal, while a logical" 0 "signal is represented by a change in the state of the electrical signal. An edge therefore represents a zero, while an absent change, So a constant signal represents a zero.
  • bit stuffing is used to reduce the DC component, so that a positive / negative edge is used after six consecutive ones.
  • the data stream is defined as a sequence of frames or frames 72, 73 which are separated from one another by so-called control characters 74, the ticks occurring at an interval of 1 ms.
  • a plurality of data packets are located within frame 72 or 73. This means that a frame consists of several data packets and that a data stream is composed of a plurality of successive frames.
  • Each data packet is initiated in the data stream by a packet identification number that is 8 bits wide and is shown in Fig. 7c.
  • a frame therefore comprises as many packet identification numbers (PID) as there are packets in the frame.
  • PID packet identification numbers
  • PID field represented by the four PID bits PID 0 , PIDi, PID 2 , PID 3 and by the corresponding inverted PID bits is defined in the USB standard.
  • the bits shown in Fig. 7c are arranged from LSb ' to MSb. LSb stands for Least Significant Bit, while MSb stands for Most Significant Bit.
  • the host transmits a start of frame (SOF) packet once every millisecond to define the ticks 74 shown in FIG. 7b.
  • SOF start of frame
  • the SOF packet is shown in Figure 7d .and includes a SYNC field, an SOF-PID field '75, a 11-bit'.
  • - frame number (76) (Frame Number) and a CRC checksum over field 76, which is entered in field 77.
  • Frame number 76 is incremented by 1 with each additional SOF package.
  • FIG. 7a shows the synchronization pattern (SYNC pattern) preceding the PID field 75 of FIG. 7d, for example, as an electrical signal. It consists of a sequence of bits or a data pattern specified in the USB standard, which looks like an electrical signal due to the NRZI coding, as shown in FIG. 7a.
  • the sequence of data bits is 00000001, which leads to the "electrical" sequence 10101011 shown in FIG. 7a.
  • this SEO encoding of the Dp and Dm signals indicates the end of a previous frame and also indicates that a new frame now follows, which is initiated with a synchronization field, This is immediately followed by the packet identification number, as shown in FIG. 7a, and in particular, as shown in FIG. 7c, followed by a least significant bit of the PID followed by the next most significant bit of the PID etc.
  • the notation shown in FIG. 7a illustrates that the bits are fixed in the synchronization pattern and the assigned electrical signal can have the sequence of 10101011, while the PID bits can have both a 0 and a 1 depending on the " packet identification to be coded " ,
  • Each low-speed or full-speed data packet that is transmitted via the USB bus therefore starts with a synchronization pattern (FIG. 7a), which is followed by the packet identification number (PID), which is shown in FIG. 7c, which defines the packet type.
  • the synchronization field comprises a series of 0-1 transitions on the bus to allow a receiver to synchronize to the bit clock.
  • a frame interval of one millisecond is defined.
  • the host transmits an SOF packet (frame start packet) once every millisecond (Fig. 7b).
  • the SOF packet consists of a synchronization field, followed by the SOF PID, an 11 bit frame number and a CRC 5 fingerprint (Fig. 7d).
  • the frame number is incremented with each SOF packet sent.
  • a startup sequence takes place. At the end of this sequence, the device is driven into a reset state. After the reset event, the device has a period of 10 milliseconds to perform a reset recovery. During this time, the device receives SOF packets.
  • a conventional USB device is shown schematically in FIG. 9. It includes an analog USB front end, which can be integrated in a functional unit 90 with a differential transmitter (TX) and a differential receiver (RX).
  • the signals Dp and Dm are in analog form on one side of the element 90, while the corresponding received and analog / digitally converted signals are present on another side of the element 90; which are fed into a USB core 91 or received by the same.
  • TX differential transmitter
  • RX differential receiver
  • the USB device further includes a crystal oscillator 92 which TEHT with a crystal oscillator wiring 93 in connection s', wherein the crystal oscillator wiring 93 on the one hand controls the USB core 91 and on the other hand, a clock distribution 94, which is connected to a CPU 95, which in turn with a Memory 96 is in operative connection.
  • a USB device also includes a parallel input / output interface (parallel I / O) 97.
  • Such conventional USB devices typically use a crystal oscillator 92 as a clock source for the system devices and the USB data recovery circuit, as can be seen in FIG. 9.
  • a crystal oscillator 92 as a clock source for the system devices and the USB data recovery circuit, as can be seen in FIG. 9.
  • Digitally controllable oscillators are required for synchronization applications in general, but also for other purposes.
  • Such digitally controllable oscillators normally comprise a controllable oscillator which generates an oscillation with a specific frequency depending on an analog input signal. If the analog input signal is increased or decreased, the frequency typically also becomes higher or lower.
  • the analog input of the controllable oscillator is • connected to a digital / analog converter. By entering a digital value in the. Digital / analog converter becomes a generates certain analog output signal that depends on the digital input signal.
  • a disadvantage of such a digitally controllable oscillator is that the digital / analog converter is always limited to a certain bit width which is assigned to a signal swing of the analog output signal, which ultimately determines the controllability of the controllable oscillator.
  • Controllable oscillators typically have a lower frequency, which is reached, for example, when all binary zeros are entered as binary words in the digital / analog converter. The highest frequency of the controllable oscillator is reached when all binary ones are entered as binary words in the digital / analog converter.
  • the binary weighting that digital-to-analog converters generally have and the requirement that a digital-to-analog converter must produce a maximum output signal and a minimum output signal that are matched to the modulation range of the oscillator, that is, they must be selected in this way that on the one hand the minimum frequency of the controllable oscillator and on the other hand the maximum
  • Frequency of the controllable oscillator are achieved automatically result in the quantization of the frequency or the granularity of the frequency setting.
  • the quantization or quantization of the frequency setting is defined, i.e. the minimum step size by which the analog output signal of the digital / analog converter, which is also the analog input signal to the controllable oscillator, and thus the frequency of the oscillator can be varied.
  • DE 10041772 C2 discloses a clock generator, in particular for USB devices, in which a pulse filter is triggered on the basis of a synchronization signal that recurs periodically in the data stream in order to effectively suppress a frequency of a pulse train that is output by an internal clock generator by suppressing pulses Reduce frequency.
  • a frequency generated by the internal clock generator is adjusted using the synchronization signal and a value stored in a pulse number memory or using an output signal from a data signal decoder.
  • either the width of the digital / analog converter could be increased in such a way that the latter receives a larger range of representable numbers.
  • this is not desirable in some applications, since digital / analog converters are predefined by the layout / design, in particular in the case of integrated circuits.
  • the supply / reference voltage of the digital / analog converter could be reduced in such a way that the maximum binary word leads to a lower maximum output signal, and thus of course also to a lower ⁇ f.
  • the disadvantage that the maximum modulation range of the controllable oscillator can then no longer be used which is particularly disadvantageous when there are applications in which large frequency changes are system-related. Such scenarios can be found, for example, in frequency hopping applications.
  • the object of the present invention is to create a more flexible digitally controllable oscillator.
  • the present invention is based on the finding that the analog input signal in the controllable oscillator is no longer generated using a single digital / analog converter, but at least using two digital / analog converters, both of which deliver an analog output signal a combiner can be combined in order to obtain a resulting DAW output signal which is fed into the controllable oscillator or an oscillation generating device.
  • one of the two digital / analog converters is designed to generate a difference in the digital / analog converter output signal of this converter that is smaller than in response to a digital increment in a digital input signal a difference in the output signal of the other digital / analog converter when the other digital / analog converter is supplied with the preferably same digital increment.
  • the concept according to the invention allows a digital / analog converter, namely the one that delivers the larger difference in its output signal to a digital increment, to utilize the entire modulation range of the controllable oscillator.
  • the quantization of this digital / analog converter is relative rough.
  • this disadvantage is remedied, however, by providing a second digital / analog converter which has a finer quantization than the first digital / analog converter, so that, to a certain extent, a rough adjustment can be achieved with the first digital / analog converter while fine tuning can then be achieved by changing the digital input signal in the second digital / analog converter.
  • the quantization interval or the difference in the output signal of the second digital / analog converter can be made arbitrarily small.
  • the range setting of the second digital / analog converter is achieved by providing a third digital / analog converter, which supplies the supply signal for the second digital / analog converter on the output side.
  • a third digital / analog converter which supplies the supply signal for the second digital / analog converter on the output side.
  • the modulation range of the second digital / analog converter and thus the difference in the output signal of the second digital / analog converter can then be flexibly and arbitrarily applied when a digital increment is applied to the third digital / analog converter be finely controlled.
  • the provision of a third digital / analog converter also makes it possible for two of the three digital / analog converters to be supplied by the same source, which is particularly advantageous for integrated applications in which not an unlimited number of sources are available. In addition, no power loss must be accepted through current / voltage divider.
  • a completely integrable form without oscillating crystals is preferred as the oscillation generating device, üenz as for example, create a chain having an odd number of inverters that are supplied from the resultant digital / analog converter output signal at the output of the combiner and gungsfreq another vibration depends on "the value of this signal '.
  • the control of the digitally controllable oscillator according to the present invention is flexible on the one hand with regard to the maximum modulation range and on the other hand with regard to the smallest frequency increment that can be generated and can therefore be used in almost any application.
  • the oscillator according to the invention is particularly suitable for clock extraction applications and also for faster USB modes.
  • the synchronization field alone or the time duration of the synchronization field is at least sufficient to achieve a rough setting of an oscillator that runs freely within limits.
  • the accuracy that can be achieved with this for setting the free-running oscillator is far too low to perform a meaningful data extraction.
  • the number of clock periods of the free-running oscillator between two consecutive packet identification fields is counted and compared with a predetermined reference value.
  • the clock extraction is therefore based on the fact that, although a time jitter is permitted for successive USB clocks of 12 ns or 20 ns, the accuracy for a frame interval, that is to say for the distance between two successive frame start packet identifications, is considerably narrower in percentage terms is specified.
  • a frame interval of 1 ms +500 ns is defined. This corresponds to a relative accuracy of vo : 0.05%. So it becomes with high relative accuracy present frame period used to achieve fine tuning of the clock recovery oscillator.
  • Fine-tuning is based on the coarse tuning and thus enables clock recovery even for devices that work with fast data rates, such as external quartz crystals or complex, non-integrable resonators.
  • the extraction concept is also advantageous in that the use of simple and thus robust algorithms is possible, so that a simple and robust implementation of e.g. B. on portable devices such as smart cards etc. is possible, which are also limited per se in terms of computing power and in terms of memory requirements.
  • a coarse adjustment is thus carried out on the basis of a second data pattern present in the data stream, which is preferably easily detectable, and a fine adjustment is carried out on the basis of first data patterns recurring in the data stream, the recurring first data patterns also being included high accuracy, but are not as easy to detect as a second data pattern.
  • "This -is” a aktwieder broughtung with HO hen accuracy, which is the basis of the recurring first data pattern in the data stream, but for the detection of which a coarse tuning of the oscillator on the basis of the ⁇ easily detectable but inaccurate second data pattern is used.
  • FIG. 1 shows a block diagram of an apparatus for extracting a clock frequency on which a data stream is based
  • FIG. 2 is a detailed block diagram of the coarse tuning device of FIG. 1;
  • Figure 3 is a detailed block diagram of the fine tuner of Figure 3;
  • FIG. 5 shows a block diagram of a device for extraction with a digitally controllable device according to the invention
  • Fig. 6 is a flow chart for explaining the in the
  • 7a shows a section of the data stream with synchronization pattern and subsequent PID pattern
  • 7b shows the organization of the data stream in frames
  • 7c shows the PID contained in the data stream in accordance with the USB standard
  • FIG. 8 is a block diagram of a USB device with an extracting device.
  • Fig. 9 is a block diagram of a USB device with an external crystal oscillator.
  • the digitally controllable oscillator comprises an oscillation generating device 10 that is designed to generate an oscillation that has a frequency that can be set in the oscillation generating device via an analog input signal.
  • the analog input signal into the oscillation generating device is shown at 501 in FIG. 5.
  • the digitally controllable oscillator further comprises an oscillator controller 11 for generating the analog input signal, the oscillator controller having a first digital / analog converter 54 for supplying a first digital / analog converter output signal 502 in response to a first digital input signal 503.
  • the oscillator controller 11 further comprises a second digital / analog converter 55 for supplying a second digital / analog converter output signal 504 in response to a second digital input signal 505.
  • the oscillator controller 11 further comprises a combiner 52 for combining the first and second digital / analog converter output signal 502, 504, receive the analog flexibilssig- n.al 501 for the vibration generating means to '.
  • the second digital / analog converter 55 is designed to deliver, in response to a digital increment in its input signal 505, a difference in the second digital / analog converter output signal 504 that is smaller than a difference in the first digital / Analog converter output signal 502 when the first digital / analog converter is acted upon by the digital increment in its digital input signal 503.
  • the first and second digital / analog converters 54 and 55 are supplied by a supply signal 506 and 507, respectively.
  • the supply signal for the second digital / analog converter 55 is generated by a third digital / analog converter 56, in which the third digital / analog converter 56 is acted upon by a specific third digital input signal 508.
  • the third digital / analog converter 56 is supplied with the same supply signal 506 as the first digital / analog converter 54.
  • a preferred application of the digitally controllable oscillator according to the invention in a device and a method for extracting a clock frequency on which a data stream is based and in particular for recovering this clock frequency is set out below.
  • B. 1 ms in an application for a USB data stream, a first data pattern, such as. B. has a frame start packet identification number (SOF-PID), and the data stream further comprises a two- (synchronization field) has tes data pattern having a plurality of clock periods in accordance with the clock frequency or a multiple of the clock frequency, wherein the clock periods are specified with a second relative accuracy 'is less than the first relative accuracy.
  • SOF-PID frame start packet identification number
  • the device is designed to control a controllable oscillator 10 according to the invention, ie to supply an oscillator control 11 thereof with coarse tuning signals on a line 12a or fine tuning signals on a line 12b, such that the oscillator control 11 - the ' controllable oscillator.10 each after execution of the controllable oscillator can supply a corresponding voltage signal in the case of a VCO or a corresponding current signal in the case of an ICO.
  • the device comprises a coarse tuning device 13 and a fine tuning device 14.
  • the coarse tuning device is designed to detect a beginning and an end of the second data pattern (synchronization field using the example of the USB specification).
  • the coarse-tuning device is also designed to count a number of clock periods of the controllable oscillator 10 in a time period from the start to the end of the second data pattern.
  • the coarse-tuning device is designed to control the device 11 for oscillator control in the case in which the counted number is greater than a reference value, in order to reduce the oscillator clock frequency of the controllable oscillator 10 or in the case in which the counted number is less than the reference value to control the controllable oscillator in order to increase its oscillator clock frequency.
  • the fine-tuning device 14 is designed. However, in contrast to the coarse-tuning means it does not detect the beginning and the end of the second data pattern but the occurrence of a first data pattern 'in Data stream and a temporally following occurrence of the first data pattern in the data stream.
  • the fine-tuning device is further 'designed to count the number of clock periods of the oscillator 10 from the occurrence of the first data pattern to the next occurrence of the first data pattern, in order then to drive the oscillator control device 11 depending on the position of the counted value with respect to a set reference value, so that the oscillation frequency of the controllable oscillator 10 is increased or decreased.
  • an oscillator clock frequency with the relative second precision that is to say the precision on which the first data pattern is based
  • integer multiples such as. B. that
  • integer fractions are also preferred, such as. B. 1/2, 1/3, 1/4, ...., 1 / n, where n is also an integer.
  • FIG. 2 shows a more detailed block diagram of the coarse tuning device of FIG. 1.
  • the coarse tuning device 13 of FIG. 1 comprises a device 130 for detecting the beginning and the end of the second data pattern in the data stream, that is, using the example of the USB data stream z , B. the beginning of the synchronization pattern in the form of the first electrical “1” and the end of the synchronization pattern in the form of the last electrical “1” of the synchronization pattern of FIG. 7a.
  • only part of the synchronization pattern of FIG. 7a can also be used as the second data pattern, so that the second data pattern is used for coarse tuning purposes.
  • a device 131 for counting the oscillator periods between the start detected by the device 130 and the end detected by the device 130 is operated.
  • a counter activation signal which the device 130 outputs when it has detected the start of the second data pattern, starts a counter that pays the clock periods of the oscillator signal supplied to the device 131 until the device 130 detects the end the payer stop signal is transmitted from the device 130 to the device 131 accordingly.
  • the counter reading can then be fed from the device 131 to a device 132 which is designed to compare the counter reading with a reference value and to deliver a corresponding correction signal which is transmitted to the oscillator control (device 11 from FIG. 1) ,
  • the reference value used by the device 132 depends on a nominal frequency of the oscillator 10 and a duration or number of considered bits of the synchronization pattern shown in FIG. 7a or a part thereof.
  • the nominal frequency of the controllable oscillator is, for example, at 96 MHz, that is eight times the full-speed USB clock, and the entire synchronization field, ie de 8 bit clocks
  • Coarse tuning is used, in this case the predetermined reference value will be 64.
  • the oscillator setting is optimal, the • controllable oscillator 10 during the synchronization pattern of Fig. 7a 64 clocks deliver. If it delivers less than 64 bars, it is too slow. On the other hand, if it delivers more than 64 bars, 'it is too fast.
  • FIG. 3 shows a more detailed block diagram of the fine-tuning device 14 from FIG. 1.
  • the fine-tuning device 14 from FIG. 1 comprises a device 140 for acquiring a first data pattern (an SOF PID using the example of the USB format) and a temporally following first data pattern.
  • a counter is activated in a device 141 for counting the oscillator periods in the case of a first data pattern, which is stopped again when a temporally following first data pattern has been detected.
  • the counter in the facility
  • the time interval between two successive first data patterns is 1 ms, as shown in FIG. 7b.
  • the nominal frequency of the controllable oscillator 10 of FIG. 1 is again 96 MHz, the predetermined reference value would be 96,000 in this case, i. H. 96,000 oscillator cycles had to occur in the period of 1 millisecond for the oscillator to be set correctly. If the count is greater than 96,000, the oscillator frequency must be reduced. However, if the numerical value is less than 96,000, the oscillator frequency must be increased.
  • the fine tuning device shown in FIG. 3 can also be used as a frequency tracking device after both the coarse tuning and the fine tuning have ended are and the accuracy or frequency response capability of the oscillator is to be further increased, as will be explained below.
  • the 'means 132 of "FIG. 2 or 142 of FIG. 3 are preferably formed to work iteratively, as with reference to FIG. Will be explained in 4 below.
  • the iterative procedure is, first, the number of clock cycles by the means 130 or 140 to be measured (40) in order to then compare the measured number with a reference value (41) . If the comparison result is that the number of T ' clock cycles is greater than the reference value, the frequency is reduced (42) If, on the other hand, it is determined that the measured number of clock cycles is smaller than the reference value, the frequency of the oscillator must be increased (43). Then an iteration variable is incremented or a next step 44 is entered, in which now again it is checked whether the frequency increased or decreased in the last value is again too high or too low.
  • the 1 ms frame interval is used to set the frequency of the free-running oscillator.
  • the frequency accuracy of the oscillator is within the specified range of 0/25% within 10 frame intervals.
  • a vote of the .Os- ⁇ zillators carried out in two sections, namely first in a coarse tuning section and then in a fine tuning section.
  • the number of oscillator periods between a certain number of SYNC field bits is paid and compared with a reference value. If the counter value is greater than the reference value, the oscillator frequency is too high and is reduced. If, on the other hand, the counter value is smaller than the reference value, the oscillator frequency is too low and is increased. If the number of coarse tuning steps is equal to C, if the reference value is denoted by CR and if the counter value is denoted by CC, and finally the frequency of the oscillator is v, then the coarse tuning algorithm can be represented in general as follows:
  • the fine tuning algorithm For fine tuning, the number of oscillator periods between SOF packets is paid, and an algorithm that is similar to the coarse tuning algorithm is used. If the fine tuning step number is F, the reference value FR is, the counter value FC is and the frequency of the oscillator is again v, the fine tuning algorithm results as follows:
  • the frequency of the oscillator after tuning it is determined by the reference value FR.
  • the reference value FR must be 96,000 when considering consecutive SOF packets. Are not considered consecutive SOF packets, but z. If, for example, two or three successive SOF packets are used, the reference value is correspondingly higher. In the case of halves, thirds, quarters, ... the period between SOF packages, the reference value is correspondingly lower.
  • the two-stage concept according to the invention makes it possible to achieve a frequency setting that is both fast and precise.
  • a start-up time of around 10 ms, in which a new communication participant must be ready. If he is not ready during this time, there is an error signal. Just because of the fine tuning, this time is usually not enough, since there are only 10 consecutive SOF PIDs in the 10 ms startup time.
  • the coarse tuning z. B. performed with the first synchronization pattern, so that enough successive events remain in the data stream (z. B. SOF PIDs) in the startup time of 10 ms that a safe and precise tuning of the now roughly tuned oscillator is achieved.
  • the oscillator clock obtained after the coarse tuning and after the fine tuning can be used as a reference clock for a USB core.
  • FIG. 8 in which the extraction device, which is designated by 80, is shown.
  • the extracting device, together with a controllable oscillator, therefore has the functionality of blocks 92 and 93 of the known USB functional circuit, which has been explained with reference to FIG. 9.
  • phase locking between the oscillator clock and the bit clock of the USB data stream is not necessary, since the oscillator clock frequency is usually a multiple of the bit clock frequency and oversampling and digital PLLs can be used for data recovery.
  • the device is advantageous in that for data streams based on a fast clock, such as. B. for full-speed USB data streams and high-speed USB
  • the device is also advantageous in that the regenerated frequency is obtained with high accuracy.
  • Accuracy is determined with which the first pattern is present in the data stream. Using the example of the USB application, an accuracy of 0.05% is achieved.
  • FIG. 5 shows a clock regeneration circuit, which in principle consists of two main units.
  • One is the digitally controllable oscillator 50, which has an oscillator control 11 on the one hand and the controllable oscillator 10 on the other hand, which in FIG. 5 is a current-controlled oscillator.
  • FIG. 5 also shows digital logic 52 that includes the coarse tuning device 13 and the fine tuning device 14, as will be shown below.
  • the current-controlled oscillator 10 is a current-controlled ring oscillator with an odd number of inverters 51a, 51b, 51c connected in chain, which are supplied with an operating current by a current sum node 52 via which an oscillation frequency of the current-controlled oscillator 10 is adjustable.
  • the oscillator control device 11 comprises a supply current source or reference current source 53 which provides a central reference (there is typically an additional bias of its own), a first digital-to-analog converter 54, a second digital-to-analog converter 55 and one third digital-to-analog converter 56.
  • the digital-to-analog converters 54, 55 and 56 of FIG. 5 are designed to supply a current on the output side which is a fraction of the supply current supplied on the input side, the selection of the fraction over that Digital-to-analog converter takes place via a binary number supplied to a digital input.
  • binary-weighted Preferably binary-weighted
  • the DAW.1 delivers the. supply current .53 at its Exit to current summing node 52 when all bits of the binary number supplied to it are set. If, on the other hand, only the MSB of the DAW 1 (54) is set, while all bits with low significance are equal to 0, the DAW 1 supplies half of the current supplied by the source 53 to the current summing node on the output side.
  • 9-bit DAWs are preferred, although in the embodiment DAWs with a higher or lower width can also be used.
  • the DAW 1 54 is supplied directly by the power supply 53. It can therefore supply the maximum amount of current on the output side.
  • the DAW 1 is set by the coarse tuning and the fine tuning.
  • the high-order bits of the DAW 1 are set by the coarse tuning, while the low-order bits of the DAW 1 are set by the fine tuning.
  • the DAW 2 55 is used for frequency tracking. Its supply current and thus the maximum oscillator control current that it can deliver to the current summing node 52 can be controlled by the DAW 3 56.
  • the output current of the DAW 3 56 is equal to the supply current 53, which leads directly to the fact that the DAW 2, when it is also subjected to loud ones, can supply the same current to summing node 52.
  • the reduced maximum current can then be subdivided more precisely due to the fact that the DAW 2 55 can also be charged with 9 bits, for example, in order to be able to carry out a frequency tracking with which the DAW 2 55 is used with a finer accuracy, such as them through the LSB's
  • DAW 1 is determined.
  • the granularity of the current output by the DAW 2 is inversely proportional to the operating current supplied to the DAW 2.
  • the digitally controllable oscillator 11 thus comprises a supply source 53, the current-controlled ring oscillator 10 and the three DAWs 54, 55 and 56.
  • the DAWs which are controlled by the digital logic 52, supply the control current for frequency adjustment of the current-controlled oscillator ICO 10.
  • Der Total current for the ICO is the sum of the currents delivered by the two DAWs 54 and 55.
  • the areas of the digital-to-analog converters 1 and 2 are preferably overlapping. It is preferred that the maximum output current of the DAW 1 is a programmable multiple (programmable by the DAW 3) of the maximum output of the DAW 2. A factor of 4 is preferably used.
  • the DAW 3 56 is acted on in such a way that the supply current in the DAW 2 is smaller by a programmable multiple than the supply current in the DAW 1.
  • the MSB of the DAW 2 is set and / or all other bits are not set. The DAW 2 thus supplies half of the maximum output current that is possible
  • the current can be increased by additionally setting bits of the DAW 2 which have a lower value than the MSB of the same. If, on the other hand, the current is to be reduced in the fine-tuning mode, the MSB of the DAW 2 is reset and the lower-order bits are set or not set as required. Having the MSB of the DAW 2 set during the coarse tuning and fine tuning modes ensures that in the frequency tracking mode that follows the fine tuning mode, the supply current to the current controlled oscillator can be both increased and decreased.
  • the digital logic 52 in FIG. 5 comprises the following basic functional blocks.
  • the circuit comprises a synchronization field detector 520, which is also designated SD in FIG. 5.
  • the digital logic further includes a data recovery block 521, a frame start packet identification detector (SOF-PID detector) 522, an oscillator clock cycle counter 523, a digital oscillator control logic 524, which is also referred to in FIG. 5 as correction value generator, and further a block 525, labeled with clock forwarding logic and clock divider / multiplier.
  • SOF-PID detector frame start packet identification detector
  • the synchronization field detector 520 comprises an SE0-
  • Block 520 is connected to the differential signals Dp and Dm of the USB bus. Block 520 is operative to listen to signals on the bus and thereby monitor bus traffic to use the
  • the data recovery block 521 is activated or “enabled” by the block 520 via the line labeled EN after the block 520 has received a valid synchronization pattern.
  • the data recovery unit 521 is deactivated again when the block 520 is one Received state SE0
  • the measurement result from block 520 with respect to the length of the synchronization field is fed to block 521, which uses this information to extract "zeros" and "ones" from the USB serial data stream, that is to say the data stream Decode or recover information contained in the data stream.
  • this is signaled at the output of block 521 such that block 521 is a sequence of Returns zeros or ones.
  • the frame start packet identification detector 521 which is also referred to as an SOF token detector, examines the serial data stream from block 521 and signals the counter 523 when it has detected a frame start packet identification number (SOF-PID).
  • SOF-PID frame start packet identification number
  • the oscillator clock cycle counter 523 counts the number of DCO periods between the reception of successive SOF
  • the counter 523 comprises a plausibility check device which examines whether SOF tokens have been missed.
  • the plausibility check device is designed to compare a rough count value with a current count value. If the current count of the coarse counter value to a very high amount, "this indicates that at least one SOF-PID has been missed between two detected SOF PIDs. In this case, the counter 523 is controlled so that this numerical value is not made available to the device 524, since this would lead to a severe incorrect setting of the controllable oscillator. Instead, this counter value is marked as implausible and discarded.
  • Correction value generator 524 performs frequency tuning and frequency tracking. After a reset, the frequency tuning algorithm is active. First, the frequency of the oscillator is roughly tuned. The number of cycles of the synchronization pattern, which was measured by block 520, is used for the rough adjustment. The coarse tuning determines the most significant bits of the DAW 1 as it was executed. With each tuning step, the least significant bits are determined bit by bit. After a certain number C of coarse tuning steps, three steps for the coarse tuning being preferred for a bit width of the DAW 1 of 9, the fine tuning algorithm is activated by a control device shown in FIG. 1, which principally follows the step sequence of the coarse tuning, fine tuning and frequency tracking controls.
  • the number of fine tuning steps is Dl - C.
  • the cycle counter value of counter 521 is also used for frequency tracking in order to further adjust the oscillator requirement via the DAW 2 55. Reference is made below to FIG. 6 in order to illustrate the functionality of the correction value generation device 524 in more detail.
  • a first 'step 60 the most significant bit of the DAC 1 is set equal to 1, while the remaining bits are set to 0.
  • the MSB of the DAW 2 is also set during the whole coarse and fine tuning, while the remaining bits of the DAW 2 are 0.
  • the input 524 leads direction based on the input values of the block SD 520 for rough tuning or of the counter 523 for fine tuning a ". Frequency comparison. Actual 'the frequency is too large, the MSB of the DAC 1 becomes 0 If, on the other hand, the frequency is too low, the MSB of the DAW 1 remains at 1. Then the device 524 is effective in order to do this in a step 62
  • a step 63 the device 524 is operative again in order to carry out a frequency comparison. If the frequency is too high, bit MSB-1 of DAW 1 is reset to 0. On the other hand, if the frequency is too low, the bit MSB-1 of the DAW 1 remains at its set value, i. H. to 1. In this way, the successive iterative approximation is advanced until a corresponding predetermined number of bits of the DAW 1 is set. Then, the controller 15 of FIG. 1 activates the correction value generating device 524 in order to go from the coarse tuning mode to the fine tuning mode and now no longer on the basis of the count values of the block 520 but on the basis of the count values of the
  • Blocks 523 to gradually compute the remaining bits of DAW 1 in fine tuning mode.
  • the system switches to the frequency tracking mode (65), in which the bits of the DAW 2 are set accordingly. If the fine tuning mode is determined in the last step 64, that the frequency was too low, this indicates that the MSB of the DAW 2, which was initially set to 1 in step 60, is rightly set to 1. If, on the other hand, it is determined in the last step 64 of the fine tuning mode that the frequency is too high, the MSB of the DAW 2 is set to 0 and the successive approximation with the MSB -1 of the DAW 2 is carried out gradually. Depending on the design, the DAW 3 can be reprogrammed at certain times in order to set the maximum output current and thus the granularity of the DAW 2 or to adapt to changing circumstances.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Ein digital steuerbarer Oszillator umfasst eine Schwingungserzeugungseinrichtung (10) und eine Oszillatorsteuerung (11), wobei die Oszillatorsteuerung zwei Digital/Analog-Wandler (54, 55) aufweist, deren Ausgangssignale (502, 504) durch einen Kombinierer (52) kombiniert werden, um ein analoges Eingangssignal in die Schwingungserzeugungseinrichtung (10) zu erzeugen. Der zweite Digital/Analog-Wandler ist ausgebildet, um ansprechend auf ein digitales Inkrement in seinem digitalen Eingangssignal (505) eine Differenz in dem Ausgangssingal (504) des zweiten Digital/Analog-Wandlers zu liefern, die kleiner ist als eine Differenz in dem Ausgangssignal des ersten Digital/Analog-Wandlers, wenn der erste Digital/Analog.Wandler mit dem digitalen Inkrement in seinem digitalen Eingangssignal (503) beaufschlagt wird. Der digital steuerbare Oszillator ist in seiner Ansteuerung flexibel einersteits hinsichtlich des maximalen Aussteuerbereichs und andererseits hinsichtlich des kleinsten erzeugbaren Frequenzinkrements.

Description

Beschreibung
Digital steuerbarer Oszillator
Die vorliegende Erfindung bezieht sich auf steuerbare Oszillatoren und insbesondere auf digital steuerbare Oszillatoren, die zur Taktextraktion, Taktwiedergewinnung, Synchronisation etc. innerhalb oder außerhalb einer Phasenregelschleife einsetzbar sind.
In der Datenübertragungstechnik besteht generell der Bedarf, einen Takt aus einem Datenstrom zu extrahieren. Ein Datenübertragungsstandard, der in letzter Zeit starke Verbreitung erfahren hat, ist der USB-Standard (USB = Universal Serial Bus) . Der USB-Standard standardisiert ein Datenübertragungsformat zur schnellen Datenübertragung zwischen USB-Geräten und einem Host. Der USB-Standard definiert eine sogenannte Tier-Star-Topologie, wobei USB-Geräte entweder Hubs oder Funktionen bzw. Funktionsgeräte sein können. Das USB- Datenformat ist in der USB-Spezifikation spezifiziert. Die aktuellste USB-Definition ist gerade USB-Revision 2.0.
Der USB-Bus ist ein Halb-Duplex-Bus . Alle Transaktionen werden von dem Host initiiert. In der USB-Spezifikation-Revision 2.0 sind drei Datenübertragungsraten definiert. Die niedrigste Datenübertragungsrate wird im Low-Speed-Modus verwendet, und beträgt 1,5 Megabit pro Sekunde. Im Full-Speed-Modus wird eine Datenübertragungsrate von 12 Megabit pro Sekunde verwendet. Im High-Speed-Modus wird eine Datenübertragungsrate von 480 Megabit pro Sekunde eingesetzt.
Die Verwendung des Low-Speed-Modus dient für interaktive Gerate, wie z. B. eine Tastatur oder eine Maus. Nur eine begrenzte Anzahl von Low-Speed-Geräten sollte mit dem Bus ver- bunden sein, um eine Degradation der Bus-Ausnutzung zu vermeiden. Für Full-Speed- und High-Speed-Geräte sind eine spezielle Bandbreite und Latenzzeit garantiert. Geräte sind mit dem USB-Bus über ein 4-Draht-Kabel verbunden, das Differenzdaten, ein Leistungssignal und Masse trägt. Dies bedeutet, dass" "eine Ader des 4-Draht-Kabels ein positives Differehzsignal Dp trägt, dass eine weitere Ader des 4-Draht- Kabels ein negatives Differenzsignal Dn trägt, dass eine weitere Ader auf dem Versorgungspotential liegt und dass schließlich die letzte Ader auf dem Massepotential liegt. Die Taktinformationen sind in den Daten codiert. Gemäß der USB- Spezifikation wird eine NRZI-Codierung und eine Bit-Stuffing- Technik verwendet, um eine adäquate Anzahl von Übergängen zu garantieren. NRZI bedeutet No Return to Zero Invert.. Dies bedeutet, dass eine inverse Codierung eingesetzt wird. Ein logisches „lw-Signal wird durch eine nicht vorhandene Änderung im elektrischen Signal dargestellt, während ein logisches „0"-Signal durch eine Änderung im Zustand des elektrischen Signals dargestellt wird. Eine Flanke stellt somit eine Null dar, während eine nichtvorhanden Änderung, also ein gleichbleibendes Signal eine Null darstellt. Ferner wird zur Gleichanteilsreduktion ein Bit-Stuffing eingesetzt, so dass nach sechs aufeinanderfolgenden Einsen eine positive/negative Flanke eingesetzt wird.
Wie es in Fig. 7b dargestellt ist, ist der Datenstrom als ei- ne Folge von Rahmen oder Frames 72, 73 definiert, die durch sogenannte Kontrollzeichen 74 voneinander getrennt sind, wobei die Ticks in einem Abstand von 1 ms auftreten. Innerhalb des Rahmens 72 oder 73 befindet sich eine Mehrzahl von Datenpaketen. Dies bedeutet, dass ein Rahmen aus mehreren Datenpa- keten besteht, und dass sich ein Datenstrom aus einer Mehrzahl aufeinanderfolgender Rahmen zusammensetzt. Jedes Datenpaket wird im Datenstrom von einer Paketidentifikationsnummer eingeleitet, die eine Breite von 8 Bits hat und in Fig. 7c dargestellt ist. Ein Rahmen umfasst daher so viele Paketiden- tifikationsnummern (PID) , wie Pakete in dem Rahmen vorhanden sind. Die in Fig. 7c dargestellte Spezifikation der Paketidentifikationsnummer, die. vier Bits .breit ist .und in; einem. PID-Feld durch die vier PID-Bits PID0, PIDi, PID2, PID3 und durch die entsprechend invertierten PID-Bits dargestellt ist, ist im USB-Standard festgelegt. Die Bits, die in Fig. 7c dargestellt sind, sind vom LSb' bis zum MSb angeordnet. LSb steht 'für niederstwertiges Bit (Least Significant Bit) , während MSb für höchstwertiges Bit (Most Significant Bit) steht.
Der Host überträgt ein Rahmenstart-Paket (SOF-Paket; SOF = Start of Frame) einmal pro Millisekunde, um die in Fig. 7b dargestellten Ticks 74 zu definieren. Das SOF-Paket ist in Fig. 7d dargestellt .und umfasst ein SYNC-Feld (in Fig. 7d nicht dargestellt), ein SOF-PID-Feld' 75, eine 11-Bit'- Rahmennummer (76) (Frame Number) sowie eine CRC-Prüfsumme ü- ber das Feld 76, die in einem Feld 77 eingetragen ist. Die Rahmennummer 76 wird mit jedem zusätzlichen SOF-Paket um 1 inkrementiert .
In Fig. 7a ist das beispielsweise dem PID-Feld 75 von Fig. 7d vorausgehende Synchronisationsmuster (SYNC-Pattern) als e- lektrisches Signal dargestellt. Es besteht aus einer im USB- Standard spezifizierten Folge von Bits bzw. einem Datenmuster, das aufgrund der NRZI-Codierung als elektrisches Signal derart aussieht, wie es in Fig. 7a dargestellt ist. Die Folge von Datenbits beträgt 00000001, was zu der in Fig. 7a gezeig- ten „elektrischen" Folge 10101011 führt. Vor dem Synchronisationsdatenmuster ist ein mit Idle bezeichneter Bereich, der im Hinblick auf die Differenzsignale Dp und Dm eine Single- Ended-Zero (SE0) Codierung aufweist, wie es nachfolgend dargelegt wird. Diese SEO-Codierung der Dp- und Dm-Signale weist auf das Ende eines vorhergehenden Rahmens hin und weist ferner darauf hin, dass nunmehr ein neuer Rahmen folgt, der mit einem Synchronisationsfeld eingeleitet wird, dem unmittelbar, wie es in Fig. 7a gezeigt ist, die Paketidentifikationsnummer und im speziellen, wie es in Fig. 7c gezeigt ist, ein nie- derstwertiges Bit der PID gefolgt von dem nächst- höherwertigen Bit der PID etc. folgt. Die in Fig. 7a gezeigte Notation illustriert, dass die Bits im Synchronisationsmuster festgelegt sind und das zugeordnete elektrische Signal die Folge von 10101011 haben kann, wahrend die PID-Bits sowohl eine 0 als auch eine 1 je nach zu codie- render "Paketidentifikation haben können.
Jedes Low-Speed- oder Full-Speed-Datenpaket, das über den USB-Bus übertragen wird, startet also mit einem Synchronisationsmuster (Fig. 7a) , dem die Paket-Identifikationsnummer (PID) folgt, die in Fig. 7c dargestellt ist, welche den Pakettyp definiert. Das Synchronisationsfeld umfasst eine Serie von 0-1-Ubergängen auf dem Bus, um es einem Empfänger zu ermöglichen, sich auf den Bittakt zu synchronisieren.
Wie es m Fig. 7 dargestellt ist, st ein Rahmenintervall von einer Millisekunde definiert. Der Host übertragt ein SOF- Paket (Rahmenstartpaket) einmal pro Millisekunde (Fig. 7b) . Das SOF-Paket besteht aus einem Synchronisationsfeld, gefolgt von der SOF-PID, einer 11-Bιt-Rahmennummer und einem CRC 5- Fingerabdruck (Fig. 7d) . Die Rahmennummer wird mit jedem gesendeten SOF-Paket inkrementiert .
Wenn ein Gerat mit dem USB-Bus verbunden wird, findet eine Hochfahr-Sequenz statt. Am Ende dieser Sequenz wird das Gerat in einen Reset-Zustand getrieben. Nach dem Reset-Ereignis hat das Gerat eine Zeitdauer von 10 Millisekunden, um ein Reset- Recovery durchzufuhren. Wahrend dieser Zeit empfangt das Gerat SOF-Pakete.
Ein herkömmliches USB-Gerat ist in Fig. 9 schematisch dargestellt. Es umfasst e n analoges USB-Frontend, das mit einem Differenz-Sender (TX) und einem Differenz-Empfanger (RX) in einer Funktionseinheit 90 integriert sein kann. An einer Seite des Elements 90 liegen die Signale Dp und Dm in analoger Form dar, wahrend an einer anderen Seite des Elements 90 die entsprechenden empfangenen und analog/digital gewandelten Signale anliegen,; die in, einen USB-Kern 91 eingespeist werden bzw. von demselben empfangen werden. Diese Signale sind in Fig. 9 durch die zwei Paare von parallelen Signalpfeilen dargestellt. Das USB-Gerät umfasst ferner einen Quarzoszillator 92, der mit einer Quarzoszillatorbeschaltung 93 in Verbindung s'teht, wobei die Quarzoszillatorbeschaltung 93 einerseits den USB-Kern 91 und andererseits eine Taktverteilung 94 ansteuert, die mit einer CPU 95 verbunden ist, welche wiederum mit einem Speicher 96 in Wirkverbindung steht. Ferner umfasst ein USB-Gerät je nach Anwendung auch eine Parallel-Eingabe- Ausgabe-Schnittstelle (Parallel-I/O) 97.
Solche herkömmlichen USB-Geräte verwenden,- wie es aus Fig. 9 ersichtlich ist, typischerweise einen Quarzoszillator 92 als Taktquelle für die Systemgeräte und die USB-Datenwiederher- Stellungsschaltung. Für robuste tragbare Geräte, wie z. B.
Chipkarten, wurde es wünschenswert sein, dass sie ihren eigenen lokalen Takt direkt aus dem USB-Datenstrom extrahieren. Für solche Geräte ist die Verwendung von Quarzoszillatoren unpraktisch, da Quarze normalerweise nicht in einen Chip in- tegriert werden können und ferner für eine Zerstörung aufgrund mechanischer Belastungen sehr anfällig sind. Chipkarten werden üblicherweise in rauen Umgebungen getragen, wie z. B. in einem Portemonnaie, das in einer Hosentasche untergebracht ist. Der dadurch ausgeübte mechanische Streß wäre für einen Schwingquarz fatal.
Für Synchronisationsanwendungen im allgemeinen, jedoch auch für andere Zwecke werden digital steuerbare Oszillatoren benotigt. Solche digital steuerbaren Oszillatoren umfassen nor- malerweise einen steuerbaren Oszillator, der abhängig von einem analogen Eingangssignal eine Schwingung mit einer bestimmten Frequenz erzeugt. Wird das analoge Eingangssignal erhöht oder erniedrigt, so wird typischerweise auch die Frequenz hoher oder niedriger. Um eine digitale Steuerbarkeit zu erreichen, wird der Analogeingang des steuerbaren Oszillators • mit einem Digital/Analog-Wandler verbunden. Durch Eingeben eines digitalen Wertes in den. Digital/Analog-Wandler wird ein bestimmtes analoges Ausgangssignal erzeugt, das von dem Digitaleingangssignal abhängt.
Nachteilig an einem solchen digital steuerbaren Oszillator ist, dass der Digital/Analog-Wandler immer auf eine bestimmte Bitbreite beschrankt ist, die einem Signalhub des analogen Ausgangssignals zugeordnet ist, welcher letztendlich die Aussteuerbarkeit des steuerbaren Oszillators bestimmt. Steuerbare Oszillatoren haben typischerweise eine untere Fre- quenz, die beispielsweise dann erreicht wird, wenn als Binärwort in den Digital/Analog-Wandler lauter Nullen eingegeben werden. Die höchste Frequenz des steuerbaren Oszillators wird erreicht, wenn als binäres Wort in den Digital/Analog-Wandler lauter Einsen eingegeben werden. Die binäre Gewichtung, die Digital/Analog-Wandler im allgemeinen haben, und die Anforderung, dass ein Digital/Analog-Wandler ein maximales Ausgangssignal und ein minimales Ausgangssignal erzeugen muss, die an den Aussteuerbereich des Oszillators angepasst sind, die also so gewählt sein müssen, dass einerseits die minimale Frequenz des steuerbaren Oszillators und andererseits die maximale
Frequenz des steuerbaren Oszillators erzielt werden, ergeben automatisch ein Konsequenz hinsichtlich der Quantelung der Frequenz bzw. der Granularität der Frequenzeinstellung.
Die Quantisierung bzw. Quantelung der Frequenzeinstellung ist festgelegt, also die minimale Schrittweite, um die das analoge Ausgangssignal des Digital/Analog-Wandlers, das gleichzeitig das analoge Eingangssignal in den steuerbaren Oszillator ist, und damit die Frequenz des Oszillators variiert werden kann.
Wird das binare Eingangswort in den Digital/Analog-Wandler um ein digitales Inkrement erhöht, so ergibt sich am Ausgang des Digital/Analog-Wandlers eine Differenz in dem analogen Aus- gangssignal, die dazu fuhrt, dass die Frequenz des steuerbaren Oszillators um einen bestimmten Betrag steigt. Beispielhaft ausgedrückt ergibt sich somit folgende Situation.- Wird ein binäres Eingangswort von beispielsweise 1000 in den Digital/Analog-Wandler um ein digitales Inkrement, also um eine Änderung des niederstwertigen Bits (LSB) erhöht, wird also statt 1000 der binäre Wert-.1001 "eingegeben/ so ist das änalo- ge1 Ausgangssignal um einen bestimmten- Differehzwert δs höher,- was dazu führt, dass die Frequenz des steuerbaren Oszillators wiederum um einen bestimmten Frequenzdifferenzwert δf ansteigt oder abfällt.
Diese Quantisierung könnte in manchen Fällen zu grob sein, insbesondere wenn an Synchronisationsschaltungen gedacht wird, .bei denen" sehr' 'geringe Frequenzäriderungen erforderlich sind, da eine sehr genaue Synchronisation erwünscht wird.
Die DE 10041772 C2 offenbart einen Taktgenerator insbesondere für USB-Geräte, bei dem aufgrund eines periodisch im Datenstrom wiederkehrenden Synchronisationssignals ein Pulsfilter angesteuert wird, um eine Frequenz eines Pulszuges, der von einem internen Taktgenerator ausgegeben wird, durch Unterdrü- cken von Pulsen in der effektiven Frequenz zu reduzieren.
Ferner wird unter Verwendung des Synchronisationssignals und eines in einem Pulszahlspeicher abgelegten Werts bzw. unter Verwendung eines Ausgangssignals eines Datensignaldecodierers eine von dem internen Taktgenerator erzeugte Frequenz nachge- stimmt.
Um diesen Differenzwert zu erhöhen, könnte entweder die Breite des Digital/Analog-Wandlers erhöht werden, derart, dass derselbe einen größeren Bereich von darstellbaren Zahlen er- hält. Dies ist jedoch in manchen Anwendungen nicht erwünscht, da Digital/Analog-Wandler insbesondere bei integrierten Schaltungen vom Layout/Design vorgegeben sind. Andererseits könnte der Digital/Analog-Wandler hinsichtlich seiner Versor- gungs- bzw. Referenzspannung reduziert werden, derart, dass das maximale binäre Wort zu einem geringeren maximalen Ausgangssignal führt, und damit natürlich auch zu einem geringeren- δf .für ein- digitales F-requ.en-zinkrement,. Diese Option hat jedoch den Nachteil, dass dann nicht mehr der maximale Aussteuerbereich des steuerbaren Oszillators genutzt werden kann, was insbesondere dann von Nachteil ist, wenn Anwendungen vorliegen, bei denen große Frequenzänderungen systembedingt sind. Solche Szenarien finden sich beispielsweise bei Frequenz-Hopping-Anwendunge .
Die Aufgabe der vorliegenden Erfindung besteht darin, einen flexibleren digital steuerbaren Oszillator zu schaffen.
Diese Aufgabe wird durch einen digital steuerbaren Oszillator nach Patentanspruch 1 gelöst.
Die vorliegende Erfindung liegt die Erkenntnis zugrunde, dass das analoge Eingangssignal in den steuerbaren Oszillator nicht mehr unter Verwendung eines einzigen Digital/Analog- Wandlers erzeugt wird, sondern zumindest unter Verwendung zweier Digital/Analog-Wandler, die beide ein analoges Ausgangssignal liefern, die an einem Kombinierer kombiniert wer- den, um ein resultierendes DAW-Ausgangssignal zu erhalten, das in den steuerbaren Oszillator bzw. eine Schwingungserzeu- gungseinrichtung eingespeist wird. Um eine höhere Flexibilität zu erreichen, ist einer der beiden Digital/Analog-Wandler ausgebildet, um ansprechend auf ein digitales Inkrement in einem digitalen Eingangssignal eine Differenz in dem Digi- tal/Analog-Wandler-Ausgangssignal dieses Wandlers zu erzeugen, das kleiner ist als eine Differenz in dem Ausgangssignal des anderen Digital/Analog-Wandlers, wenn der andere Digital/Analog-Wandler mit dem vorzugsweise gleichen digitalen Inkrement beaufschlagt wird.
In anderen Worten ausgedruckt erlaubt das erfmdungsgemaße Konzept, dass ein Digital/Analog-Wandler, nämlich der, der die größere Differenz in seinem Ausgangssignal auf ein digi- tales Inkrement liefert, die Ausnutzung des gesamten Aussteuerbereichs des steuerbaren Oszillators. Damit einhergehend ist die Quantisierung dieses Digital/Analog-Wandlers relativ grob. Erfindungsgemaß wird dieser Nachteil jedoch dadurch behoben, dass ein zweiter Digital/Analog-Wandler vorgesehen wird, der eine feinere Quantisierung hat als der erste Digital/Analog-Wandler, so dass gewissermaßen eine Grobabstimmung mit dem ersten Digital/Analog-Wandler erreichbar ist, während eine Feinabstimmung dann durch Änderung des digitalen Eingangssignals in den zweiten Digital/Analog-Wandler erreicht werden kann. Je nach Anwendungsform kann das Quantisierungsintervall bzw. die Differenz im Ausgangssignal des zweiten Digital/Analog-Wandlers beliebig klein gemacht werden.
Dies kann dadurch geschehen, dass der zweite Digital/Analog- Wandler mit einem Strom aus einer eigenen Stromquelle versorgt wird, die von der Stromquelle zur Versorgung des ersten Digital/Analog-Wandlers getrennt angeordnet ist.
Bei einem bevorzugtem Ausfuhrungsbeispiel der vorliegenden Erfindung wird jedoch die Bereichseinstellung des zweiten Digital/Analog-Wandlers durch Bereitstellen eines dritten Digi- tal/Analog-Wandlers erreicht, welcher ausgangsseitig das Versorgungssignal für den zweiten Digital/Analog-Wandler liefert. Durch Eingeben eines digitalen Wertes in den dritten Digital/Analog-Wandler kann dann bequem und flexibel der Aussteuerbereich des zweiten Digital/Analog-Wandlers und damit die Differenz im Ausgangssignal des zweiten Digital/Analog- Wandlers bei Anlegen eines digitalen Inkrements an denselben flexibel und beliebig fein gesteuert werden. Das Bereitstellen eines dritten Digital/Analog-Wandlers ermöglicht es ferner, dass zwei der drei Digital/Analog-Wandler von der selben Quelle versorgt werden, was insbesondere für integrierte Anwendungen vorteilhaft ist, bei denen nicht beliebig viele Quellen zur Verfugung stehen. Außerdem uss keine Verlustleistung durch Strom/Spannungsteiler hingenommen werden.
Bei einem bevorzugtem Ausfuhrungsbeispiel der vorliegenden Erfindung wird als Schwingungserzeugungseinrichtung eine vollständig integrierbare Form ohne Schwingquarze bevorzugt, wie z.B. eine Kette mit einer ungeraden Anzahl von Invertern, die von dem resultierenden Digital/Analog-Wandler- Ausgangssignal am Ausgang des Kombinierers versorgt werden und abhängig von" dem Wert dieses Signals eine andere Schwin- gungsfreq'üenz erzeugen.
Der digital steuerbare Oszillator gemäß der vorliegenden Erfindung ist in seiner Ansteuerung flexibel einerseits hinsichtlich des maximalen Aussteuerbereichs und andererseits hinsichtlich des kleinsten erzeugbaren Frequenzinkrements und kann daher in nahezu beliebigen Einsatzbereichen angewendet werden, . ' •
Der erfindungsgemäße Oszillator ist besonders für Taktextrak- tionsanwendungen auch für schnellere USB-Modi geeignet. Hier ist das Synchronisationsfeld alleine bzw. die Zeitdauer des Synchronisationsfelds wenigstens ausreichend ist, um eine Grobeinstellung eines in Grenzen freilaufenden Oszillators zu erreichen. Die damit erreichbare Genauigkeit für die Einstel- lung des freilaufenden Oszillators ist jedoch viel zu gering, um eine sinnvolle Datenextraktion durchzuführen. Sie ist jedoch bereits ausreichend genau, um mit einer Grob- Datenwiedergewinnung zu starten, um das Paketidentifikationsfeld, das auf das Synchronisationsfeld folgt, zu decodieren. Es wird die Anzahl von Taktperioden des freilaufenden Oszillators zwischen zwei zeitlich aufeinanderfolgenden Paketidentifikationsfeldern gezählt und mit einem vorbestimmten Referenzwert verglichen.
Die Taktextraktion basiert somit darauf, dass, obgleich ein Zeit-Jitter für aufeinanderfolgende USB-Takte von 12 ns bzw. 20 ns zugelassen ist, die Genauigkeit für ein Rahmenintervall, also für den Abstand zwischen zwei aufeinanderfolgenden Rahmenstart-Paketidentifikationen prozentual gesehen wesent- lieh enger vorgegeben ist. So ist beim USB-Standard ein Rahmenintervall auf 1 ms +500 ns definiert. Dies entspricht einer relativen Genauigkeit vo : 0,05%. Es -wird daher die mit hoher relativer Genauigkeit vorliegende Rahmenperiode verwendet, um eine Feineinstellung des Taktwiedergewinnungsoszillators zu erreichen.
An dieser' Stelle sei darauf hingewiesen, dass die Feinabstimmung auf der Basis der Rahmenperiode, also dem ersten Datenmuster bei einem bevorzugten Ausführungsbeispiel erst erfolgt, nachdem die Grobabstimmung auf der Basis des Synchronisationsfelds stattgefunden hat, da bei dem bevorzugten Aus- führungsbeispiel eine Rahmenidentifikationsnummerndecodierung gut funktioniert, nachdem eine Grobabstimmung stattgefunden hat.
Das Extraktionskonzept ist dahingehend vorteilhaft, dass eine zweischrittige Vorgehensweise angewandt wird, bei der die
Feinabstimmung auf der Grobabstimmung aufbaut und damit ohne externe Schwingquarze oder aufwendige nicht-integrierbare Resonatoren eine Taktwiedergewinnung auch für Geräte ermöglicht, die mit schnellen Datenraten arbeiten, wie z. B. dem USB-High-Speed-Modus oder USB-Full-Speed-Modus .
Das Extraktionskonzept ist ferner dahingehend vorteilhaft, dass der Einsatz einfacher und damit robust arbeitender Algorithmen möglich ist, so dass eine einfache und gleichzeitig robuste Implementierung z. B. auf tragbaren Geräten wie Chipkarten etc. möglich ist, die auch hinsichtlich der Rechenleistung und hinsichtlich des Speicherbedarfs per se begrenzt sind.
Es wird somit auf der Basis eines in dem Datenstrom vorhandenen zweiten Datenmusters, das vorzugsweise einfach detektier- bar ist, eine Grobabstimmung vorgenommen, und wird auf der Basis von in dem Datenstrom wiederkehrenden ersten Datenmustern eine Feinabstimmung durchgeführt, wobei die wiederkeh- renden ersten Datenmuster mit hoher Genauigkeit vorliegen, jedoch -nicht derart einfach detektierbar sind wie ein zweites Datenmuster ." Damit -wird "eine aktwiedergewinnung mit der ho- hen Genauigkeit, die dem wiederkehrenden ersten Datenmuster in dem Datenstrom zugrunde liegt, erreicht, zu dessen Detek- tion jedoch eine Grobabstimmung des Oszillators auf der Basis des^ zwar einfach detektierbaren jedoch ungenau vorliegenden zweiten- Datenmusters verwendet wird.
Bevorzugte Ausfuhrungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen detailliert erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm einer Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz;
Fig. 2 ein detailliertes Blockdiagramm der Grobabstim- mungsemπchtung von Fig. 1;
Fig. 3 ein detailliertes Blockdiagramm der Feinabstimmungseinrichtung von Fig. 3;
Fig. 4 ein Blockschaltbild des Konzepts zum iterativen Grob- bzw. Feinabstimmen;
Fig. 5 ein Blockschaltbild einer Vorrichtung zum Extrahie- ren mit einem erfindungsgemäßen digital steuerbaren
Oszillator;
Fig. 6 ein Flußdiagramm zur Erläuterung des bei dem in
Fig. 5 Beispiels verwendeten Iterationsverfahrens;
Fig. 7a einen Ausschnitt des Datenstroms mit Synchronisationsmuster und nachfolgendem PID-Muster;
Fig. 7b eine Darstellung der Organisation des Datenstroms in Frames; Fig. 7c eine Darstellung der in dem Datenstrom enthaltenen PID gemäß dem USB-Standard;
Fig. 7d eine Darstellung der Rahmenstart-PID gemäß dem USB- Standard;
Fig. 8 ein Blockschaltbild eines USB-Gerats mit einer Vorrichtung zum Extrahieren; und
Fig. 9 ein Blockschaltbild eines USB-Geräts mit einem externen Quarzoszillator.
Fig. 5 zeigt unter dem Bezugszeichen 50 einen digital steuerbaren Oszillator gemäß einem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung. Der digital steuerbare Oszillator umfasst eine Schwmgungserzeugungseinrichtung 10, die ausgebildet ist, um eine Schwingung zu erzeugen, die eine Frequenz hat, die über ein analoges Eingangssignal in die Schwingungs- erzeugungseinrichtung einstellbar ist. Das analoge Eingangs- signal in die Schwingungserzeugungseinrichtung ist mit 501 in Fig. 5 dargestellt.
Der digital steuerbare Oszillator umfasst ferner eine Oszillatorsteuerung 11 zum Erzeugen des analogen Eingangssignals, wobei die Oszillatorsteuerung einen ersten Digital/Analog- Wandler 54 zum Liefern eines ersten Digital/Analog-Wandler- Ausgangssignals 502, ansprechend auf ein erstes digitales Eingangssignal 503 aufweist. Die Oszillatorsteuerung 11 umfasst ferner einen zweiten Digital/Analog-Wandler 55 zum Lie- fern eines zweiten Digital/Analog-Wandler-Ausgangssignals 504, ansprechend auf ein zweites digitales Eingangssignal 505.
Die Oszillatorsteuerung 11 umfasst ferner einen Kombinierer 52 zum Kombinieren des ersten und des zweiten Digital/Analog- Wandler-Ausgangssignals 502, 504, um das analoge Eingangssig- n.al 501 für die Schwingungserzeugungseinrichtung zu 'erhalten. Erfindungsgemäß ist der zweite Digital/Analog-Wandler 55 ausgebildet, um ansprechend auf ein digitales Inkrement in seinem Eingangssignal 505 eine Differenz in dem zweiten Digi- tal/Analog-Wandler-Ausgangssignal 504 zu liefern, die kleiner ist als eine Differenz in dem ersten Digital/Analog-Wandler- Ausgangssignal 502, wenn der erste Digital/Analog-Wandler mit dem digitalen Inkrement in seinem digitalen Eingangssignal 503 beaufschlagt wird.
Wie es in Fig. 5 gezeigt ist, werden der erste und der zweite Digital/Analog-Wandler 54 und 55 durch ein Versorgungssignal 506 bzw. 507 versorgt.
Bei einem bevorzugtem Ausführungsbeispiel der vorliegenden Erfindung wird das Versorgungssignal für den zweiten Digital/Analog-Wandler 55 von einem dritten Digital/Analog- Wandler 56 erzeugt, in dem der dritte Digital/Analog-Wandler 56 mit einem bestimmten dritten digitalen Eingangssignal 508 beaufschlagt wird. Wie es in Fig. 5 gezeigt ist, wird der dritte Digital/Analog-Wandler 56 mit dem selben Versorgungssignal 506 beaufschlagt wie der erste Digital/Analog-Wandler 54.
Im nachfolgenden wird eine bevorzugte Anwendung des erfindungsgemäßen digital steuerbaren Oszillators in einer Vorrichtung und einem Verfahren zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz und insbesondere zum Wiedergewinnen dieser Taktfrequenz dargelegt.
Fig. 1 zeigt eine Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz, wobei der Datenstrom m regelmäßigen, mit einer relativen ersten Genauigkeit spezifizierten ersten zeitlichen Abstanden, wie z. B. 1 ms bei einer Anwendung für einen USB-Datenstrom, ein erstes Datenmuster, wie z. B. eine Rahmenstart-Paketidentifikationsnummer (SOF-PID) aufweist, und wobei der Datenstrom ferner ein zwei- tes Datenmuster (Synchronisations-Feld) aufweist, das eine Mehrzahl von Taktperioden gemäß der Taktfrequenz oder einem Vielfachen der Taktfrequenz aufweist, wobei die Taktperioden mit einer zweiten relativen Genauigkeit spezifiziert sind, 'die kleiner als die erste relative Genauigkeit ist.
Die Vorrichtung ist ausgebildet, um einen erfindungsgemaßen steuerbaren Oszillator 10 anzusteuern, d. h. um eine Oszillator-Steuerung 11 desselben mit Grobabstimmungssignalen auf einer Leitung 12a oder Feinabstimmungssignalen auf einer Leitung 12b zu beliefern, derart, dass die Oszillatorsteuerung 11- dem' steuerbaren Oszillator.10 je nach Ausführung des steuerbaren Oszillators ein entsprechendes Spannungssignal im Falle eines VCO oder ein entsprechendes Stromsignal im Falle eines ICO zuführen kann.
Die Vorrichtung umfasst eine Grobabstimmungseinrichtung 13 und eine Feinabstimmungseinrichtung 14. Die Grobabstimmungseinrichtung ist ausgebildet, um einen Beginn und ein Ende des zweiten Datenmusters (Synchronisationsfeld am Beispiel der USB-Spezifikation) zu detektieren. Die Grobabstimmungseinrichtung ist ferner ausgebildet, um eine Anzahl von Taktperioden des steuerbaren Oszillators 10 in einer Zeitdauer von dem Beginn zu dem Ende des zweiten Datenmusters zu zählen. Darüber hinaus ist die Grobabstimmungseinrichtung ausgebildet, um in dem Fall, in dem die gezählte Anzahl größer als ein Referenzwert ist, die Einrichtung 11 zur Oszillatorsteuerung anzusteuern, um die Oszillatortaktfrequenz des steuerbaren Oszillators 10 zu verringern, oder in dem Fall, in dem die gezählte Anzahl kleiner als der Referenzwert ist, den steuerbaren Oszillator anzusteuern, um dessen Oszillatortaktfrequenz zu erhohen.
Analog hierzu ist die Feinabstimmungseinrichtung 14 ausgebil- det. Im Unterschied zur Grobabstimmungseinrichtung detektiert sie jedoch nicht den Beginn und das Ende des zweiten Datenmusters sondern das Auftreten eines ersten Datenmusters' im Datenstrom und ein zeitlich folgendes Auftreten des ersten Datenmusters im Datenstrom.
"Die Feinabstimmungseinrichtung ist ferner' ausgebildet, um die Anzahl von Taktperioden des Oszillators 10 von einem Auftreten des ersten Datenmusters bis zu einem nächsten Auftreten des ersten Datenmusters zu zählen, um dann je nach Lage des gezählten Werts bezüglich eines eingestellten Referenzwerts die Oszillatorsteuerungseinrichtung 11 anzusteuern, damit die Schwingfrequenz des steuerbaren Oszillators 10 erhöht bzw. erniedrigt wird.
Dadurch wird eine Oszillatortaktfrequenz mit der relativen zweiten Genauigkeit, also der Genauigkeit, die dem ersten Da- tenmuster zugrunde liegt, erhalten, die, je nach spezifischer Ausführung, unmittelbar gleich dem Takt ist, der dem Datenstrom zugrunde liegt, oder gleich einem Vielfachen des Takts ist, der dem Datenstrom zugrunde liegt, oder gleich einem Bruchteil des Takts ist, der dem Datenstrom zugrunde liegt. Insbesondere werden ganzzahlige Vielfache, wie z. B. das
Zweifache, Dreifache, .... n-fache bevorzugt, wobei n eine ganze Zahl ist. Bezüglich der Bruchteile werden ebenfalls ganzzahlige Bruchteil bevorzugt, wie z. B. 1/2, 1/3, 1/4, ...., 1/n, wobei n ebenfalls eine ganze Zahl ist.
Fig. 2 zeigt ein detaillierteres Blockdiagramm der Grobabstimmungseinrichtung von Fig. 1. Im einzelnen umfasst die Grobabstimmungseinrichtung 13 von Fig. 1 eine Einrichtung 130 zum Erfassen des Beginns und des Endes des zweiten Datenmus- ters im Datenstrom, also am Beispiel des USB-Datenstroms z. B. den Beginn des Synchronisationsmusters in Form der ersten elektrischen „1" und das Ende des Synchronisationsmusters in Form der letzten elektrischen „1" des Synchronisationsmusters von Fig. 7a. In Ausführungsform und Implementation kann je- doch auch nur ein Teil des Synchronisationsmusters von Fig. 7a als zweites Datenmuster verwendet werden, so dass das zweite Datenmuster, das zu Grobabstimmurigszwecken- verwendet ' . wird, mit der ersten elektrischen „1" beginnt und mit der siebenten logischen „0" endet, derart, dass nur der alternierende Teil des Synchronisationsmusters von Fig. 7a verwendet wird. Wieder alternativ könnte auch lediglich abhängig von dem Verhältnis der Frequenz des steuerbaren Oszillators zu dem in Fig. 7a verwendeten Bittakt auch nur ein Teil des alternierenden Bitmusters eingesetzt werden.
Ansprechend auf die Einrichtung 130 wird eine Einrichtung 131 zum Zählen der Oszillatorperioden zwischen dem von der Einrichtung 130 erfassten Beginn und dem von der Einrichtung 130 erfassten Ende betrieben. Im einzelnen wird durch ein Zahleraktivierungssignal, das die Einrichtung 130 ausgibt, wenn sie den Beginn des zweiten Datenmusters detektiert hat, ein Zah- 1er gestartet, der die Taktperioden des der Einrichtung 131 zugefuhrten Oszillatorsignals so lange zahlt, bis von der Einrichtung 130 das Ende erfasst wird oder entsprechend das Zahler-Stop-Signal von der Einrichtung 130 zu der Einrichtung 131 übermittelt wird.
Der Zahlerstand kann dann von der Einrichtung 131 einer Einrichtung 132 zugeführt werden, die ausgebildet ist, um den Zahlerstand mit einem Referenzwert zu vergleichen, und um ein entsprechendes Korrektursignal zu liefern, das zur Oszilla- torsteuerung (Einrichtung 11 von Fig. 1) übermittelt wird.
Der von der Einrichtung 132 verwendete Referenzwert hangt von einer Nennfrequenz des Oszillators 10 und einer zeitlichen Dauer bzw. Anzahl von betrachteten Bits des in Fig. 7a dargestellten Synchronisationsmusters oder eines Teils desselben ab. Betragt der Bittakt des Synchronisationsmusters in Fig. 7a z. B. 12 Megabit pro Sekunde im Full-Speed-USB-Modus , und liegt die Nennfrequenz des steuerbaren Oszillators beispielsweise bei 96 MHz, also dem achtfachen des Full-Speed-USB- Takts, und wird das gesamte Synchronisationsfeld, also d e 8 Bittakte zur Grobabstimmung verwendet, so wird m diesem Fall der vorbestimmte Referenzwert gleich 64 sein. Dies bedeutet, dass im Falle einer optimalen Oszillatoreinstellung der • steuerbare Oszillator 10 während der Dauer des Synchronisationsmusters von Fig. 7a 64 Takte liefern üsste. Liefert er weniger als 64 Takte, so ist er zu langsam. Liefert er dagegen mehr als 64 Takte, ' so ist zu schnell.
Fig. 3 zeigt ein detaillierteres Blockdiagramm der Feinabstimmungsemrichtung 14 von Fig. 1. Die Feinabstimmungsemrichtung 14 von Fig. 1 umfasst eine Einrichtung 140 zum Erfassen eines ersten Datenmusters (einer SOF-PID am Beispiel des USB-Formats) und eines zeitlich folgenden ersten Datenmusters. Beim Erfassen eines ersten Datenmusters wird ein Zähler in einer Einrichtung 141 zum Zählen der Oszillatorperioden bei einem ersten Datenmuster aktiviert, der dann, wenn ein zeitlich folgendes erstes Datenmuster detektiert worden ist, wieder angehalten wird. Der Zähler in der Einrichtung
141 ist wirksam, um die Taktperioden des steuerbaren Oszillators 10 von Fig. 1 zu zählen. Der Zählwert wird dann einer Einrichtung 142 zugeführt, die ausgebildet ist, um diesen Zählwert mit einem Referenzwert zu vergleichen und das Kor- rektursignal zu erzeugen, das der Oszillatorsteuerung 11 von Fig. 1 zugeführt wird.
Am Beispiel eines USB-spezifizierten Datenstroms ist der zeitliche Abstand zwischen zwei aufeinanderfolgenden ersten Datenmustern 1 ms, wie es in Fig. 7b gezeigt ist. Beträgt die Nennfrequenz des steuerbaren Oszillators 10 von Fig. 1 wieder 96 MHz, so wäre in diesem Fall der vorbestimmte Referenzwert 96.000, d. h. es mussten 96.000 Oszillatorzyklen in dem Zeitraum von 1 Millisekunde auftreten, damit der Oszillator kor- rekt eingestellt ist. Ist der Zählwert größer als 96.000, so uss die Oszillatorfrequenz reduziert werden. Ist der Zahlwert dagegen kleiner als 96.000, so muss die Oszillatorfrequenz erhöht werden.
Die in Fig. 3 gezeigte Feinabstimmungseinrichtung kann ferner als Frequenzverfolgungseinrichtung eingesetzt werden, nachdem sowohl die- Grobabstimmung, als auch die Feinabstimmung beendet sind und die Genauigkeit bzw. die Frequenzfolgefähigkeit des Oszillators weiter gesteigert werden soll, wie es nachfolgend noch erläutert wird.
Die 'Einrichtungen 132 von" Fig. 2 bzw. 142 von Fig. 3 sind vorzugsweise ausgebildet, um iterativ zu arbeiten, wie es anhand von Fig. 4 nachfolgend erläutert wird. Die iterative Vorgehensweise besteht darin, zunächst die Anzahl der Taktzyklen durch die Einrichtungen 130 bzw. 140 zu messen (40) , um die gemessene Anzahl dann mit einem Referenzwert zu vergleichen (41) . Ist das Vergleichsergebnis dahingehend, dass die Anzahl von T'aktzyklen größer als der Referenzwert ist, so wird die Frequenz verkleinert (42) . Wird dagegen festgestellt, dass die gemessene Anzahl von Taktzyklen kleiner als der Referenzwert ist, so muss die Frequenz des Oszillators vergrößert werden (43) . Dann wird eine Iterationsvariable in- krementiert bzw. wird in einen nächsten Schritt 44 eingetreten, in dem nunmehr wieder überprüft wird, ob die im letzten Wert vergrößerte oder verkleinerte Frequenz wiederum zu hoch oder zu niedrig ist.
Als Iterationsstrategie bzw. als Inkrementwert, mit dem die Frequenz in einem Schritt zum nächsten erhöht bzw. erniedrigt wird, können verschiedene Strategien eingesetzt werden. Es wird bevorzugt, ein Konzept einzusetzen, bei dem der Inkre- mentbetrag, um den die Frequenz von einem Schritt zum nächsten verändert wird, also erhöht bzw. erniedrigt wird, sich von Schritt zu Schritt verändert und insbesondere sich von Schritt zu Schritt verkleinert. Hierzu wird es bevorzugt, ein Verfahren der sukzessiven Approximation einzusetzen, das später anhand der Fig. 6 näher erläutert wird.
Hier wird das 1 ms-Rah enintervall zum Einstellen der Frequenz des freilaufenden Oszillators eingesetzt. Innerhalb von 10 Rahmenintervallen ist die Frequenzgenauigkeit des Oszillators innerhalb des spezifizierten Bereichs von 0/25%. Hierzu wird, wie es- ausgeführt worden -ist, eine Abstimmung des.Os- ■ zillators in zwei Abschnitten durchgeführt, nämlich zunächst in einem Grobabstimmungsabschnitt und dann in einem Feinab- stimmungsabschnitt .
Für-die Grobeinstellung wird die Anzahl von Oszillatorperioden zwischen einer bestimmten Anzahl von SYNC-Feld-Bits gezahlt und mit einem Referenzwert verglichen. Wenn der Zahlerwert großer als der Referenzwert ist, ist die Oszillatorfrequenz zu hoch und wird verringert. Ist dagegen der Zahlerwert kleiner als der Referenzwert, so ist die Oszillatorfrequenz zu niedrig und wird erhöht. Wenn die Anzahl von Grobabstim- mungsschritten gleich C betragt, wenn der Referenzwert mit CR bezeichnet ist und wenn der Zahlerwert mit CC bezeichnet wird, und wenn schließlich die Frequenz des Oszillators v be- tragt, so kann der Grobabstimmungsalgorithmus folgendermaßen allgemein dargestellt werden:
1. Bestimmen von CCc(vc-ι)
2 . CCC > CR : vc = vc-ι - Δvc CCC < CR : vc = vc-ι + Δvc usw .
3. Bestimmen von CCc+ι(v )
Nach einer bestimmten kleinen Anzahl von Grobabstimmungs- schπtten kann die Messung auf der Basis von SYNC-Bits die Genauigkeit der Oszillatorfrequenz nicht weiter verbessern. Nun beginnt die Feinabstimmung.
Zur Feinabstimmung wird die Anzahl von Oszillatorperioden zwischen SOF-Paketen gezahlt, und es wird ein Algorithmus, der ahnlich dem Grobabstimmungsalgorithmus ist, eingesetzt. Wenn die Feinabstimmungs-Schritt-Nummer F betragt, der Referenzwert FR betragt, der Zahlerwert FC betragt und die Frequenz des Oszillators wieder v ist, ergibt sich der Feinab- stimmungsalgorithmus folgendermaßen :
(a) Bestimmen von FCF(vr-ι
(b) FCF > FR : vF = VF-ι - ΔvF FCF < FR : vF = vF_ι + ΔvF usw. (c) Bestimmen von FCF+ι(vF)
Da die Zeit zwischen aufeinanderfolgenden SOF-Paketen auf ±500 ns genau ist, wird eine Genauigkeit der eingestellten Frequenz von 0,05% (500 pp ) erreicht.
Die Frequenz des Oszillators nach der Abstimmung desselben wird durch den Referenzwert FR bestimmt. Wenn die erwünschte Oszillatorfrequenz beispielsweise 96 MHz betragt, muss der Referenzwert FR gleich 96.000 sein, wenn aufeinanderfolgende SOF-Pakete betrachtet werden. Werden nicht unmittelbar aufeinanderfolgende SOF-Pakete betrachtet, sondern z. B. zwei- fach, bzw. dreifach aufeinanderfolgende SOF-Pakete, so ist der Referenzwert entsprechend hoher. Im Falle von Halben, Dritteln, Vierteln, ... der Periodendauer zwischen SOF- Paketen ist der Referenzwert entsprechend niedriger.
Das zweistufige erfindungsgemaße Konzept erlaubt es, eine einerseits schnelle und andererseits genaue Frequenzeinstellung zu erreichen. Für USB-Anwendungen existiert nur eine Start- Up-Zeit von etwa 10 ms, in der ein neuer Kommunikationsteil- nehmer bereit sein muss. Ist er in dieser Zeit nicht bereit, so gibt es ein Fehlersignal. Nur aufgrund der Feinabstimmung reicht diese Zeit normalerweise nicht aus, da es nur 10 aufeinanderfolgende SOF-PIDs in den 10 ms Startup-Zeit gibt.
Andererseits ist die Grobabstimmung allein zwar schnell, aber zu ungenau, da das Synchronisationsmuster zu ungenau im Datenstrom ist.
Erfindungsgemaß wird daher die Grobabstimmung z. B. mit dem ersten Synchronisationsmuster durchgeführt, so dass in der Startup-Zeit von 10 ms noch genug aufeinanderfolgende Ereignisse im Datenstrom (z. B. SOF-PIDs) verbleiben, dass eine sichere und genau Abstimmung des nunmehr grob abgestimmten Oszillators erreicht wird.
Wie es bereits anhand der- Fig..3 dargestellt worden ist, findet • nach" der Feinabstimmung ein Frequenzverfolgungsalgorithmus statt, der die Oszillatorfrequenz weiter einstellt. Wie im Feinabstimmungsalgorithmus wird die Anzahl von Oszillatorperioden zwischen im Datenstrom vorhandenen SOF-Paketen gemessen.
Der Oszillatortakt, der nach der Grobabstimmung und nach der Feinabstimmung erhalten wird, kann beispielsweise -als Referenztakt für einen USB-Kern verwendet werden. Hierzu wird auf Fig. 8 verwiesen, in der die Vorrichtung zum Extrahieren, die mit 80 bezeichnet ist, dargestellt ist. Die Vorrichtung zum Extrahieren besitzt daher zusammen mit einem steuerbaren Oszillator die Funktionalität der Blöcke 92 und 93 der bekannten USB-Funktionsschaltung, die anhand von Fig. 9 erläutert worden ist.
Es sei darauf hingewiesen, dass ein Phasen-Locking zwischen dem Oszillatortakt und dem Bittakt des USB-Datenstroms nicht nötigt ist, da die Oszillatortaktfrequenz üblicherweise ein Vielfaches der Bittaktfrequenz ist und ein Oversampling und digitale PLLs zur Datenwiedergewinnung verwendet werden können.
Die Vorrichtung ist dahingehend vorteilhaft, dass für Datenströme, denen ein schneller Takt zugrunde liegt, wie z. B. für Full-Speed-USB-Datenströme und High-Speed-USB-
Datenströme, kein Quarzoszillator benötigt wird. Natürlich werden auch für langsamer getaktete Datenströme keine externen Oszillatoren benötigt.
Die Vorrichtung ist ferner dahingehend vorteilhaft, da die regenerierte Frequenz mit hoher Genauigkeit erhalten wird, .die durch die. Genauigkeit, bestimmt ist, mit- der das erste Da- tenmuster im Datenstrom vorhanden ist. Am Beispiel der USB- Anwendung wird eine Genauigkeit von 0,05% erreicht.
Nachfolgend wird Bezug nehmend auf Fig. 5 ein Beispiel in Blockdiagrammform dargestellt. Fig. 5 zeigt eine Taktregeήe- rationsschaltung, die prinzipiell aus zwei Haupteinheiten besteht. Die eine ist der digital steuerbare Oszillator 50, der eine Oszillatorsteuerung 11 einerseits und den steuerbaren Oszillator 10 andererseits aufweist, der in Fig. 5 ein strom- gesteuerter Oszillator ist.
Fig. 5 zeigt ferner eine Digitallogik 52, die die Grobabstimmungseinrichtung 13 und die Feinabstimmungseinrichtung 14 umfasst, wie es nachfolgend dargestellt wird.
Der stromgesteuerte Oszillator 10 ist bei dem in Fig. 5 gezeigten bevorzugten Ausführungsbeispiel ein stromgesteuerter Ringoszillator mit einer ungeraden Anzahl von in Kette geschalteten Invertern 51a, 51b, 51c, die von einem Stromsum- menknoten 52 mit einem Betriebsstrom versorgt werden, über den eine Schwingfrequenz des stromgesteuerten Oszillators 10 einstellbar ist.
Die Oszillatorsteuerungseinrichtung 11 umfasst neben dem Stromsummenknoten 52 eine Versorgungsstromquelle bzw. Referenzstromquelle 53, die eine zentrale Referenz liefert (es ist typischerweise zusätzlich ein eigenes Bias vorhanden) , einen ersten Digital-Analog-Wandler 54, einen zweiten Digital-Analog-Wandler 55 und einen dritten Digital-Analog- Wandler 56. Die Digital-Analog-Wandler 54, 55 und 56 von Fig. 5 sind ausgebildet, um ausgangsseitig einen Strom zu liefern, der ein Bruchteil des eingangsseitig zugeführten Versorgungsstroms ist, wobei die Auswahl des Bruchteils über die dem Digital-Analog-Wandler über einen Digitaleingang zugeführte bi- näre Zahl erfolgt. Vorzugsweise werden binar-gewichtete
Schaltungen.54, 55 und 56 bevorzugt. Beispielsweise liefert der DAW.1 (54) den. ert des Versorgungsstroms .53 an seinem Ausgang zum Stromsummationsknoten 52, wenn alle Bits der demselben zugeführten binären Zahl gesetzt sind. Ist dagegen nur das MSB des DAW 1 (54) gesetzt, während alle Bits mit niedriger Wertigkeit gleich 0 sind, so liefert der DAW 1 ausgangs- seitig die Hälfte des von der Quelle 53 -gelieferten Stroms zum Stromsummationsknoten. Erfindungsgemäß werden 9-Bit-DAWs bevorzugt, obgleich in der Ausführungsform auch DAWs mit höherer bzw. niedrigerer Breite eingesetzt werden können.
Es sei darauf hingewiesen, dass als Schwingungserzeugungsein- richtung auch voll differentielle Ringoszillatoren mit einer geraden Anzahl, von -differentiellen Invertern eingesetzt werden können. In diesem Fall wird eine Phasenverschiebung von 180 Grad durch Vertauschen von N-Ausgang und P-Ausgang bei der Rückkopplung auf den Eingang erreicht.
Wie es aus Fig. 5 ersichtlich ist, wird der DAW 1 54 direkt von der Stromversorgung 53 versorgt. Er kann daher ausgangsseitig den maximalen Strombetrag liefern. Der DAW 1 wird bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung durch die Grobabstimmung und die Feinabstimmung eingestellt. Insbesondere werden die höherwertigen Bits des DAW 1 durch die Grobabstimmung eingestellt, während die niederwer- tigen Bits des DAW 1 durch die Feinabstimmung eingestellt werden. Der DAW 2 55 wird zur Frequenzverfolgung eingesetzt. Sein Versorgungsstrom und damit der von ihm maximal zum Stromsummationsknoten 52 lieferbare Oszillatorsteuerstrom ist durch den DAW 3 56 steuerbar. Wird der DAW 3 56 mit einem Binärwert, in dem alle Bits gesetzt sind, angesteuert, so ist der Ausgabestrom des DAW 3 56 gleich dem Versorgungsstrom 53, was unmittelbar dazu führt, dass der DAW 2, wenn er ebenfalls mit lauter Einsen beaufschlagt wird, denselben Strom zum Summationsknoten 52 liefern kann. Erfindungsgemäß wird es jedoch bevorzugt, den DAW 3 mit einer Binärzahl zu beaufschla- gen, die kleiner als die maximal beaufschlagbare Binärzahl ist, um den Maximalstro , -der durch den DAW 2 55 zum Strom- summation.sknoten" 52 geliefert, wird,.-..zu> verringern. Dieser. verringerte Maximalstrom ist dann aufgrund der Tatsache, dass der DAW 2 55 ebenfalls beispielsweise mit 9 Bits beaufschlagt werden kann, feiner unterteilbar, um eine Frequenzverfolgung, zu der der DAW 2 55 eingesetzt wird, mit- einer feineren Ge- nauigkeit durchführen zu können, wie sie durch das LSB des
DAW 1 bestimmt ist. Allgemein gesagt ist die Granularität des Stroms, der durch den DAW 2 ausgegeben wird, umgekehrt proportional zu dem dem DAW 2 zugeführten Betriebsstrom. Je kleiner der Betriebsstrom ist, der dem DAW 2 zugeführt wird (eingestellt durch den DAW 3) , um so feiner ist die Granularität im Frequenzverfolgungsmodus, der auf den Feinabstim- murigsmodus folgt. .- •
Der digital steuerbare Oszillator 11 umfasst somit eine Ver- sorgungsquelle 53, den stromgesteuerten Ringoszillator 10 und die drei DAWs 54, 55 und 56. Die DAWs, die durch die Digitallogik 52 gesteuert werden, liefern den Steuerstrom zur Frequenzeinstellung des stromgesteuerten Oszillators ICO 10. Der Gesamtström für den ICO ist die Summe der Ströme, die von den beiden DAWs 54 und 55 geliefert werden. Die Bereiche der Digital-Analog-Wandler 1 und 2 sind vorzugsweise überlappend. Es wird bevorzugt, dass der maximale Ausgangsstrom des DAW 1 ein programmierbares Vielfaches (programmierbar durch den DAW 3) der maximalen Ausgabe des DAW 2 ist. Vorzugsweise wird ein Faktor 4 eingesetzt.
An dieser Stelle sei ferner darauf hingewiesen, dass während des Grobabstimmungsmodus und des Feinabstimmungsmodus der DAW 3 56 derart beaufschlagt wird, dass der Versorgungsstrom in dem DAW 2 um das programmierbare Vielfache kleiner ist als der Versorgungsstrom in dem DAW 1. Darüber hinaus wird bevorzugt, dass während der Grobabstimmung und der Feinabstimmung das MSB des DAW 2 gesetzt ist und/oder alle anderen Bits nicht gesetzt sind. Der DAW 2 liefert damit die Hälfte des von ihm insgesamt möglichen maximalen Ausgangsstroms zum
Stromsummationsknoten 52. Sind dann alle Bits des DAW durch ' den Grobabstimmungsmodus .und -den Feinabstimmungsmodus' einge-^- . stellt, so kann durch zusatzliches Setzen von Bits des DAW 2, die eine kleinere Wertigkeit haben als das MSB desselben, der Strom vergrößert werden. Soll der Strom im Feinabstimmungsmodus dagegen verringert werden, so wird das MSB des DAW 2 rückgesetzt und es werden je nach Bedarf die Bits niedrigerer Ordnung gesetzt oder nicht gesetzt. Dadurch, dass wahrend des Grobabstimmungsmodus und des Feinabstimmungsmodus das MSB des DAW 2 gesetzt ist, wird sichergestellt, dass im Frequenzverfolgungsmodus, der auf den Feinabstimmungsmodus folgt, der Versorgungsstrom für den stromgesteuerten Oszillator sowohl erhöht als auch verringert werden kann.
Die Digitallogik 52 in Fig. 5 umfasst folgende grundsatzliche Funktionsblocke. Zunächst umfasst die Schaltung einen Syn- chronisationsfelddetektor 520, der m Fig. 5 auch mit SD bezeichnet ist. Die Digitallogik umfasst ferner einen Datenwiederherstellungsblock 521, einen Rahmenstart- Paketidentifikationsdetektor (SOF-PID-Detektor) 522, einen Oszillatortaktzykluszahler 523, eine Digitaloszillatorsteuer- logik 524, die in Fig. 5 auch mit Korrekturwert-Erzeugungs- Einrichtung bezeichnet ist, und ferner einen Block 525, der mit Taktweiterleitungslogik und Takt-Teiler/Vervielfacher bezeichnet ist.
Der Synchronisationsfelddetektor 520 umfasst einen SE0-
Detektor, einen Synchronisationsdetektor, eine Zustandsma- schine sowie einen eigenen Zahler. Der Block 520 ist mit den Differenz-Signalen Dp und Dm des USB-Busses verbunden. Der Block 520 ist wirksam, um Signale auf dem Bus abzuhören und damit den Busverkehr zu überwachen, um unter Verwendung des
SEO-Detektors bestimmte Busbedingungen, wie z. B. das Vorliegen von „Single Ended Zero" zu erfassen. Im SEO-Modus sind sowohl Dp als auch Dm auf demselben Zustand, wie z. B. hoch. Nachdem Dp und Dm per Definition eigentlich Differenzsignale sind, ist der SEO-Zustand eigentlich ein verbotener Zustand, der keine aussagefahigen Nutzdaten enthalt. Gemäß der USB- Spezifikation wird ein Zustand SE0 jedoch dann .eingesetzt, wenn das Ende eines Pakets erreicht ist. Der SEO-Detektor er- fasst somit das Ende eines vorausgehenden Pakets und damit auch den Beginn eines Synchronisationsfelds, das der Synchronisationsdetektor dann ansprechend auf den SEO-Detektor de- tektiert. Nachdem eine SEO-Bedingung im Block 520' erfasst worden ist, wird die Zustandsmaschine im Block 520 aktiviert, um auf den Empfang eines Synchronisationsmusters, wie es in Fig. 7a dargestellt ist, zu warten. Der Zähler im Block 520 misst die Länge des Synchronisationsmusters durch Zählen der Anzahl von Oszillatorperioden zwischen dem Beginn und dem Ende des Synchronisationsfeldes.
Der Data-Recovery-Block 521 wird durch den Block 520 über die mit EN bezeichnete Leitung aktiviert oder „enabled", nachdem der Block 520 ein gültiges Synchronisationsmuster empfangen hat. Die Data-Recovery-Einheit 521 wird wieder deaktiviert, wenn der Block 520 einen Zustand SE0 empfangen hat. Darüber hinaus wird das Meßergebnis vom Block 520 bezüglich der Länge des Synchronisationsfeldes dem Block 521 zugeführt, der diese Information dazu verwendet, um „Nullen" und „Einsen" aus dem seriellen USB-Datenstrom zu extrahieren, also den Datenstrom zu decodieren bzw. in dem Datenstrom enthaltene Informationen wiederzugewinnen. Immer wenn eine gültige „0" oder eine gültige „1" von dem Block 521 erkannt worden ist, wird diese an dem Ausgang des Blocks 521 signalisiert, derart, dass der Block 521 eine Folge von Nullen bzw. Einsen liefert.
Der Rahmenstart-Paketidentifikations-Detektor 521, der auch als SOF-Token-Detektor bezeichnet wird, untersucht den se- riellen Datenstrom vom Block 521 und signalisiert dem Zähler 523, wenn er eine Rahmenstart-Paketidentifikationsnummer (SOF-PID) erfasst hat.
Der Oszillatortaktzykluszähler 523 zählt die Anzahl der DCO- Perioden zwischen dem Empfang aufeinanderfolgenden SOF-
Token.s. Darüber hinaus umfasst der Zähler 523 eine Plausibi- litätsüberprüfungseinrichtung, die untersucht, ob SOF-Tokens verfehlt worden sind. Die Plausibilitätsüberprüfungseinrich- tung ist ausgebildet, um einen groben Zählwert mit einem aktuellen Zählwert zu vergleichen. Übersteigt der aktuelle Zählwert den groben Zählwert um einen sehr hohen Betrag, so deutet 'dies darauf hin, dass wenigstens eine SOF-PID zwischen zwei erfassten SOF-PIDs verfehlt worden ist. In diesem Fall wird der Zähler 523 dahingehend gesteuert, dass dieser Zahlwert nicht der Einrichtung 524 zur Verfügung gestellt wird, da dies zu einer starken Fehleinstellung des steuerbaren Os- zillators führen würde. Statt dessen wird dieser Zählwert als nicht plausibel markiert und verworfen.
Die Korrekturwert-Erzeugungs-Einrichtung 524 führt die Frequenzabstimmung und Frequenzverfolgung durch. Nach einem Re- set ist der Frequenzabstimmungsalgorithmus aktiv. Zunächst wird die Frequenz des Oszillators grob abgestimmt. Zur Grobabstimmung wird die Zyklusanzahl des Synchronisationsmusters verwendet, die durch den Block 520 gemessen worden ist. Die Grobabstimmung bestimmt die höchstwertigen Bits des DAW 1, wie es ausgeführt worden ist. Mit jedem Abstimmschritt werden die niederwertigen Bits nach und nach bestimmt. Nach einer bestimmten Anzahl C von Grobabstimmungsschritten, wobei bei einer Bitbreite des DAW 1 von 9 drei Schritte für die Grobabstimmung bevorzugt werden, startet der Feinabstimmungsalgo- rithmus aktiviert durch eine in Fig. 1 dargestellte Steuerungseinrichtung, die die Schrittfolge der Grobabstimmung, Feinabstimmung und Frequenzverfolgung prinzipiell steuert.
Wenn die Breite des DAW 1 Dl Bits beträgt, beträgt die Anzahl der Feinabstimmungsschritte Dl - C.
Wie es ausgeführt worden ist, findet nach der Feinabstimmung die Frequenzverfolgung statt. Wie beim Feinabstimmungsalgo- rithmus wird auch bei der Frequenzverfolgung der Zykluszähl- wert des Zählers 521 eingesetzt, um die Oszillator requenz über den DAW 2 55 weiter einzustellen. Nachfolgend wird auf Fig. 6 Bezug genommen, um die Funktionalität der Korrekturwert-Erzeugungs-Einrichtung 524 detaillierter darzustellen.
In einem ersten' Schritt 60 wird das höchstwertige Bit des DAW 1 gleich 1 gesetzt, während die restlichen Bits auf 0 gesetzt werden. Das MSB des DAW 2 wird während der ganzen Grob- und Feinabstimmung ebenfalls gesetzt, während die restlichen Bits des DAW 2 gleich 0 sind. In einem Schritt 61 führt die Ein- richtung 524 anhand der Eingabewerte des Blocks SD 520 für die Grobabstimmung oder des Zählers 523 für die Feinabstimmung einen". Frequenzvergleich durch. Ist-'die Frequenz, zu groß, wird das MSB des DAW 1 gleich 0 gesetzt. Ist die Frequenz dagegen zu klein, bleibt das MSB des DAW 1 auf 1. Dann ist die Einrichtung 524 wirksam, um in einem Schritt 62 nunmehr das
MSB-1 des DAW 1 zu setzen, nachdem das MSB derart ist, wie es im Schritt 61 bestimmt worden ist.
In einem Schritt 63 ist die Einrichtung 524 wieder wirksam, um einen Frequenzvergleich durchzuführen. Ist die Frequenz zu groß, so wird das Bit MSB-1 des DAW 1 auf 0 zurückgesetzt. Ist die Frequenz dagegen zu klein, so bleibt das Bit MSB-1 des DAW 1 auf seinem gesetzten Wert, d. h. auf 1. Auf diese Art und Weise der sukzessiven iterativen Approximation wird fortgeschritten, bis eine entsprechende vorbestimmte Anzahl von Bits des DAW 1 gesetzt ist. Dann wird durch die Steuerung 15 von Fig. 1 die Korrekturwert-Erzeugungs-Einrichtung 524 aktiviert, um vom Grobabstimmungsmodus in den Feinabstimmungsmodus zu gehen und nunmehr nicht mehr aufgrund der Zähl- werte des Blocks 520 sondern aufgrund der Zählwerte des
Blocks 523 zu arbeiten, um im Feinabstimmungsmodus die restlichen Bits des DAW 1 nach und nach zu berechnen.
Wenn schließlich alle Bits des DAW 1 berechnet sind (64), wird in den Frequenzverfolgungsmodus (65) geschaltet, in dem die Bits des DAW 2 entsprechend eingestellt werden. Wird im letzten Schritt 64 des Feinabstimmungsmodus_ festgestellt, dass die Frequenz zu klein war, so deutet dies darauf hin, dass das MSB des DAW 2, das zu Anfang im Schritt 60 auf 1 gesetzt wurde, zu Recht auf 1 ist. Wird dagegen im letzten Schritt 64 des Feinabstimmungsmodus festgestellt, dass die Frequenz zu groß ist, so wird das MSB des DAW 2 auf 0 gesetzt und die sukzessive Approximation mit dem MSB -1 des DAW 2 nach und nach durchgeführt. Je nach Ausfuhrungsform kann zu bestimmten Zeitpunkten der DAW 3 umprogrammiert werden, um den Maximalausgabestrom und damit die Granularitat des DAW 2 einzustellen bzw. an sich wechselnde Gegebenheiten anzupassen.
Bezugszeichenliste
10 steuerbarer Oszillator 11 Oszillatorsteuerung
12a Grobabstimmungsleitung 12b Feinabstimmungsleitung
13 Grobabstimmungseinrichtung
14 Feinabstimmungseinrichtung 15 Gesamtsteuerung
40 Messen der Anzahl von Taktzyklen
41 Vergleichen mit einem Referenzwert
42 Frequenzverkleinern
43 Frequenzvergrößern 44 nächster Schritt
50 digital steuerbarer Oszillator 51a erster Inverter 51b zweiter Inverter 51c dritter Inverter 52 Stromsummationsknoten
53 Versorgungsquelle
54 Digital-Analog-Wandler 1
55 Digital-Analog-Wandler 2
56 Digital-Analog-Wandler 3 60 MSB von DAW 1 setzen
61 Frequenzvergleich
62 MSB -1 von DAW 1 setzen
63 Frequenzvergleich
64 Frequenzvergleich im Feinabstimmungsmodus 65 Frequenzvergleich im Frequenzverfolgungsmodus
72 erster Rahmen
73 zweiter Rahmen
74 ein ms-Ticks
75 PID 76 Rahmenzahl
77 Fingerabdruck der Rahmenzahl 80 Vorrichtung zum Extrahieren 90 USB-Frontend
91 USB-Kern
92 Quarzoszillator
93 Quarzσszillätorbeschreibung • 94 Taktverteilung
95 CPU
96 Speicher
97 Parallel-I/O-Schnittstelle 130 Einrichtung zum Erfassen 131 Einrichtung zum Zählen
132 Einrichtung zum Vergleichen
140 Einrichtung zum Erfassen
141 Einrichtung zum Zählen
142 Einrichtung zum Vergleichen 501 analoges Eingangssignal
502 erstes DAW-Ausgangssignal
503 erstes digitales Eingangssignal
504 zweites DAW-Ausgangssignal
505 zweites digitales Eingangssignal 506 Versorgungssignal für DAW3
507 Versorgungssignal für DAW2
508 drittes digitales Eingangssignal
520 Synchronisationsdetektorblock
521 Datenwiederherstellungsblock 522 Rahmenstart-Paketidentifikations-Detektor
523 Feinabstimmungs-Zähler
524 Korrekturwert-Erzeugungs-Einrichtung
525 Taktweiterleitungslogik/Takt-Teiler/Vervielfacher

Claims

Patentansprüche
Patentansprüche
ϊ. Digital steuerbarer Oszillator mit folgenden Merkmalen:
einer Schwingungserzeugungseinrichtung (10), die ausgebildet ist, um eine Schwingung zu erzeugen, die eine Frequenz hat, die über ein analoges Eingangssignal (501) in die Schwin- gungserzeugungseinrichtung (10) einstellbar ist; und
•eine -Oszi-llatorsteuerung (11) , zum Erzeugen des analogen Eingangssignals (501) , wobei die Oszillatorsteuerung folgende Merkmale aufweist:
einen ersten Digital/Analog-Wandler (54) zum Liefern eines ersten Digital/Analog-Wandler-Ausgangssignals (502) ansprechend auf ein erstes digitales Eingangssignal (503) ;
einen zweiten Digital/Analog-Wandler (55) zum Liefern eines zweiten Digital/Analog-Wandler-Äusgangssignals ansprechend auf ein zweites digitales Eingangssignal (505) ; und
einen Kombinierer (52) zum Kombinieren des ersten und des zweiten Digital/Analog-Wandler-Ausgangssignals (502, 504), um das analoge Eingangssignal (501) für die Schwin- gungserzeugungseinrichtung (10) zu erhalten,
wobei der zweite Digital/Analog-Wandler (55) ausgebildet ist, um ansprechend auf ein digitales Inkrement in dem zweiten digitalen Eingangssignal (505) eine Differenz in dem zweiten Digital/Analog-Wandler-Ausgangssignal (504) zu liefern, die kleiner ist als eine Differenz in dem ersten Di-gital/Analog-Wandler-Ausgangssignal (502), wenn .-der erste Digitäl/Än.alog-Wandler -'(54) mit "dem digitalen" Inkrement in dem ersten digitalen Eingangssignal (503) beaufschlagt wird.
2. Digital steuerbarer Oszillator nach Anspruch 1, bei dem der erste Digital/Analog-Wandler (54) und/oder der zweite Digital/Analog-Wandler (55) ausgebildet sind, um ansprechend auf ein digitales Inkrement eine Differenz dem ersten bzw. dem zweiten Ausgangssignal zu liefern, die von einer Versorgungsgröße (506, 507) für den Digital/Analog-Wandler abhangt,
3. Digital steuerbarer Oszillator nach Anspruch 2, bei dem der erste Digital/Analog-Wandler (54) und/oder der zweite Digital/Analog-Wandler (55) ausgebildet sind, um ansprechend auf ein digitales Inkrement eine Differenz in dem ersten bzw. dem zweiten Ausgangssignal zu liefern, die von einer Versorgungsgroße (506, 507) für den Digital/Analog-Wandler abhangt,
wobei eine Versorgungsgroße für den zweiten Digital/Analog- Wandler (55) sich von einer Versorgungsgroße für den ersten Digital/Analog-Wandler (54) unterscheidet.
4. Digital steuerbarer Oszillator nach Anspruch 3, bei dem die Oszillatorsteuerung einen dritten Digital/Analog-Wandler (56) aufweist, der mit dem zweiten Digital/Analog-Wandler so verschaltet ist, dass er die Versorgungsgroße (507) für den zweiten Digital/Analog-Wandler liefert, wobei die Versorgungsgröße (507) für den zweiten Digital/Analog-Wandler über ein digitales Eingangssignal (508) in den dritten Digital/Analog-Wandler einstellbar ist.
5. Digital steuerbarer Oszillator nach Anspruch 4, bei dem die Oszillatorsteuerung (11) ferner folgendes Merkmal aufweist :
eine Versorgungsquelle (53) zum Liefern einer Versorgungsgroße (506), und bei der der erste und der dritte Digital/Analog-Wandler (54, 56) von der Versorgungsquelle mit der gleichen Versorgungs- grόße (506) versorgt werden, und
bei dem der zweite Digital/Analog-Wandler (55) mit einer Versorgungsgroße (507) versorgt wird, die kleiner ist als die Versorgungsgroße (506) für den ersten und den dritten Digital/Analog-Wandler, wobei die Versorgungsgroße für den zweiten Digital/Analog-Wandler durch das digitale Eingangssignal (508) in den dritten Digital/Analog-Wandler einstellbar ist.
6. Digital steuerbarer Oszillator nach Anspruch 4 oder 5, bei dem der erste, der zweite und der dritte Digital/Analog- Wandler im wesentlichen identisch ausgebildet sind.
7. Digital steuerbarer Oszillator nach einem der Ansprüche 4, 5 oder 6, bei dem der erste, der zweite und der dritte Digital/Analog-Wandler auf einer Schaltung integriert sind.
8. Digital steuerbarer Oszillator nach einem der vorhergehenden Ansprüche,
bei der die Schwingungserzeugungseinrichtung (10) eine ungerade Anzahl von Invertern (51a, 51b, 51c) aufweist, die in einem Ring geschaltet sind, wobei die Inverter durch das analoge Eingangssignal (501) versorgbar sind.
9. Digital steuerbarer Oszillator nach einem der vorhergehenden Ansprüche, bei dem das erste und das dritte Digi- tal/Analog-Wandler-Ausgangssignal und das analoge Eingangssignal ein Strom sind.
10. Digital steuerbarer Oszillator nach einem der vorhergehenden Ansprüche, bei dem das digitale Inkrement eine Veran- derung eines binaren Worts, das dem ersten und dem zweiten
Digital/Analog-Wandler als Eingangssignale (503, 505) zufuhrbar sind, um ein Bit umfasst.
11. Digital steuerbarer Oszillator nach einem der vorhergehenden Ansprüche,
bei dem der erste Digital/Analog-Wandler in einem Abstim- mungsmodus ansteuerbar ist, und bei dem der zweite Digital/Analog-Wandler in einem Frequenzverfolgungsmodus ansteuerbar ist,
wobei in dem Frequenzverfolgungsmodus der erste Digi- tal/Analog-Wandler mit einem konstanten digitalen Eingangssignal (503) beaufschlagt ist, und
wobei in dem Abstimmungsmodus der zweite Digital/Analog- Wandler mit einem konstanten zweiten digitalen Eingangssignal (505) beaufschlagt ist.
12. Digital steuerbarer Oszillator nach Anspruch 11, bei dem das zweite digitale Eingangssignal (505) in den zweiten Digi- tal/Analog-Wandler in dem Abstimmungsmodus derart gewählt ist, dass nach Abschluß des Abstimmungsmodus in dem Frequenzverfolgungsmodus durch Ändern des digitalen Eingangssignals in den zweiten Digital/Analog-Wandler das analoge Eingangssignal (501) in die Schwingungserzeugungseinrichtung (10) zu größeren und zu kleineren Werten veränderbar ist.
13. Digital steuerbarer Oszillator nach Anspruch 11 oder 12,
bei dem der zweite Digital/Analog-Wandler (55) in dem Abstim- mungsmodus, in dem der erste Digital/Analog-Wandler variabel ansteuerbar ist, mit einem digitalen Eingangssignal beaufschlagt ist, in dem ein höchstwertiges Bit gesetzt ist und sämtliche niederwertigen Bits nicht gesetzt sind, so dass das zweite Digital/Analog-Wandler-Ausgangssignal (504) eine Größe hat, die in etwa bei der Hälfte einer Größe des maximal erreichbaren Ausgangssignals des zweiten Digital/Analog- • Wandlers (55) ist-:
14. Digital steuerbarer Oszillator nach einem der vorhergehenden Ansprüche, bei dem der erste (54) und/oder der zweite D'igitäl-Analog-Wandler (55) eingangsseitig mit einer binären Zahl einer Breite von n Bits beaufschlagbar ist,
wobei der erste und/oder der zweite Digital-Analog-Wandler mit einer elektrischen Eingangsgröße (53) versorgbar ist,
wobei eine von dem Digital-Analog-Wandler ausgangsseitig gelieferte Steuergröße dem Kombinierer zuführbar ist, und
wobei ein Betrag der elektrischen Steuergröße gleich einem Verhältnis ist, das durch die binäre Zahl und die elektrische Eingangsgröße festgelegt ist.
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