WO2004040760A1 - Schaltungsanordnung zur spannungsregelung - Google Patents

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WO2004040760A1
WO2004040760A1 PCT/DE2003/003283 DE0303283W WO2004040760A1 WO 2004040760 A1 WO2004040760 A1 WO 2004040760A1 DE 0303283 W DE0303283 W DE 0303283W WO 2004040760 A1 WO2004040760 A1 WO 2004040760A1
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voltage
differential amplifier
output
circuit arrangement
charge pump
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PCT/DE2003/003283
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French (fr)
Inventor
Thomas Jean Ludovic Baglin
Gerhard Nebel
Original Assignee
Infineon Technologies Ag
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches

Definitions

  • the invention relates to a circuit arrangement for voltage regulation.
  • NMOS voltage regulators based on N-channel MOS (NMOS) technology are suitable for the control or regulation of power supplies with high levels of noise.
  • NMOS voltage regulators require a charge pump in order to be able to increase the voltage at the gate of the NMOS transistor sufficiently.
  • the charge pump has a considerable power consumption during operation.
  • the circuit arrangement for voltage regulation in FIG. 1 is based in principle on a binary regulation.
  • the circuit arrangement has a first differential amplifier AMP1 and a second differential amplifier AMP2, each with two inputs.
  • the non-inverting input of the first differential amplifier AMP 1 and the inverting input of the second differential amplifier AMP2 are connected to a reference potential VREF.
  • the inverting input of the first differential amplifier AMP1 is at the potential via a voltage divider consisting of three resistors R1, R2 and R3 UP, which is also referred to as the first divider voltage, and the non-inverting input of the second differential amplifier AMP2 is connected to the potential DN, which is also referred to as the second divider voltage.
  • the voltage divider lies between the voltage VDD to be regulated and a reference potential GND.
  • the potential UP can be tapped between the first resistor R1 and the second resistor R2.
  • the potential DN can be tapped between the second resistor R2 and the third resistor R3.
  • the output EN of the first differential amplifier AMPl leads to the input of an oscillator OSZ.
  • the oscillator OSZ with constant frequency generates a signal with constant frequency when the voltage VDDEXT is applied to its input EN. However, if there is no voltage at its EN input, the oscillator OSZ does not generate a signal at its output.
  • the output of the oscillator OSZ is in turn connected to the charge pump LP which, depending on the frequency generated by the oscillator OSZ, generates a voltage which is present at the charge pump output 4.1.
  • the output of the second differential amplifier AMP2 leads to the control input of a second NMOS transistor NMOS2.
  • the output of the charge pump LP is connected to the control output of the NMOS transistor NMOS2, a capacitor CAP and the control input of the NMOS transistor NMOS1.
  • the external supply voltage VDDEXT present at the input VDDEXT of the circuit is on the one hand connected to the drain connection of the first
  • the principle behind the circuit arrangement for voltage regulation, as shown in FIG. 1, is to use the capacitor CAP as a storage element and also the charge pump LP and the NMOS.
  • the circuit 20 shown in FIG. 1 functions in detail as follows. If the supply voltage VDD has the nominal value, the reference voltage VREF lies between the potentials UP and DN generated by the voltage divider. As a result, the voltage at the output EN of the first differential amplifier AMP 1 and the voltage at the output 25 PULLDN of the second differential amplifier AMP2 are at the value 0. This in turn has the consequence that the charge pump LP is deactivated and the second NMOS transistor NMOS2 is switched off. The voltage at the node NGATE and thus at the gate of the NMOS transistor NMOS1 is therefore neither influenced by the charge pump LP nor by the NMOS transistor NMOS2. The CAP capacitor prevents the voltage at the NGATE node from drifting.
  • the potential DN rises above the reference voltage VREF.
  • the voltage at the output PULLDN of the second differential amplifier kers AMP2 rises from the value 0 to the value of the external supply voltage VDDEXT.
  • the node NGATE and the gate of the NMOS transistor NMOS1 are thus pulled to the reference potential GND via the second NMOS transistor NMOS2.
  • the supply voltage VDD thus decreases until the reference voltage VREF is again between the two potentials UP and DN.
  • the potential UP falls below the value of the reference voltage VREF.
  • the voltage at the output EN of the first differential amplifier AMPl then changes from the value 0 to the value of the external supply voltage VDDEXT and the oscillator OSZ is activated to generate a constant frequency.
  • the oscillator OSZ generates a signal CLK with a constant frequency, which leads to the charge pump LP increasing the voltage at the node NGATE.
  • the current flowing between the input VDDEXT of the circuit and the output VDD of the circuit thus increases, which leads to the supply voltage VDD increasing until the reference voltage VREF is again between the two potentials UP and DN.
  • the charge pump LP and the second NMOS transistor NMOS2 are too strong, the system does indeed become fast, that is to say the system can then be switched on quickly and one by changing the Load-related changes in the supply voltage VDD are quickly compensated for, but at the same time the supply voltage VDD has large voltage levels when the charge pump LP, the oscillator OSZ and the second NMOS transistor NMOS2 are switched on and off.
  • the circuit arrangement according to the invention for voltage regulation has a differential amplifier with two inputs and two outputs, wherein a reference voltage and a voltage to be regulated can be applied to the inputs.
  • a charge pump is provided, which is connected to the first output of the differential amplifier. Furthermore is a
  • the Current mirror is provided, which is connected to the second output of the differential amplifier.
  • the voltage to be regulated can be influenced via a transistor, the control input of which is connected to the current mirror and the charge pump.
  • a capacitor is provided for storage, which is connected to the control input of the transistor.
  • a voltage divider is advantageously provided, which is connected on the input side to the voltage to be regulated and on the output side to the input of the differential amplifier.
  • the current mirror has a first current mirror transistor and a second current mirror transistor, the control inputs of which are connected to one another.
  • a controllable oscillator is provided which is connected between the output of the differential amplifier and the charge pump.
  • controllable oscillator can be designed as a current-controlled oscillator in the circuit arrangement according to the invention.
  • the transistor is also proposed to design the transistor as an N-channel MOS transistor.
  • circuit arrangement according to the invention can be used for voltage regulation in a portable electronic device.
  • Figure 1 shows in the form of a circuit diagram the basic structure of a circuit for voltage regulation according to the prior art.
  • Figure 2 shows in the form of a circuit diagram the basic structure of a circuit for voltage regulation according to the invention.
  • a differential amplifier AMP with an inverting input, a non-inverting input, an inverting output 10.1 and a non-inverting output 10.2 is provided.
  • the inverting input of the differential amplifier AMP is connected to a reference potential VREF, while the non-inverting input of the differential amplifier AMP is connected to the output of a voltage divider.
  • the voltage divider consists of two series-connected resistors R1 and R2, the second resistor R2 being connected to the reference potential GND and the first resistor R1 being connected to the operating voltage VDD.
  • the voltage divider generates a divider voltage DIV, which is present at the non-inverting input of the differential amplifier AMP.
  • the inverting output 10.1 of the differential amplifier AMP is connected to the input of the oscillator OSZ '.
  • the non-inverting output 10.2 of the differential amplifier AMP is connected to the gate connections of a first NMOS transistor DIO and a second NMOS transistor NMOS2.
  • the two NMOS transistors DIO and NMOS2 together form a current mirror which is on the output side, that is to say via the control output of the second NMOS transistor NMOS2 is connected to the output 4.1 of the charge pump LP, the capacitor CAP and the control input of the first NMOS transistor NMOS1. This connection forms the NGATE node.
  • the two NMOS transistors NMOS2 and DIO are also referred to below as current mirror transistors.
  • the strength of the charge pump LP and of the second current mirror transistor NMOS2 is controlled as a function of the value of the operating voltage VDD.
  • the AMP differential amplifier with its two current outputs serves this purpose.
  • the first current output 10.1 of the differential amplifier AMP which is the inverting output, is activated when the operating voltage VDD is too low, which is the case when the divider voltage DIV is less than the reference voltage VREF.
  • the output 10.1 controls the current-controlled oscillator OSZ 'via the control current UP.
  • the second output 10.2 of the differential amplifier AMP is activated when the operating voltage VDD or the divider voltage DIV compared to the reference voltage
  • the NMOS transistor DIO is then turned on via the output 10.2 in order to charge the gate of the second current mirror transistor NMOS2.
  • the value of the current at output 10.1 and the value of the current at output 10.2 of the differential amplifier AMP are proportional to the voltage difference between the operating voltage VDD or the divider voltage DIV and the reference voltage VREF.
  • the differential amplifier AMP does not generate a current either at the output 10.1 or at the output 10.2.
  • the current-controlled oscillator OSZ 'therefore does not generate a CLK signal at the output
  • the NMOS transistor NMOS2 Since the output 10.2 does not generate any current either, the NMOS transistor NMOS2 is in the high ohmic state. The Voltage at the node NGATE and thus at the gate of the NMOS transistor NMOS1 is therefore neither specified by the charge pump LP nor by the NMOS transistor NMOS2. In order to avoid that the voltage at the node NGATE drifts, the capacitor CAP connected between the gate of the NMOS transistor NMOS1 and the reference potential GND is provided.
  • the differential amplifier AMP gradually increases its current at the output 10.2. However, no current is generated at the output 10.1 of the differential amplifier AMP.
  • the charge pump LP therefore remains switched off.
  • the current PULLDN at the output 10.2 of the differential amplifier AMP is mirrored onto the control input of the NMOS transistor NMOS1 using the current mirror. In this way, when the operating voltage VDD rises above its nominal value, the gate of the NMOS transistor NMOS1 is drawn more and more towards the reference potential GND. The current that flows between the circuit input VDDEXT and the circuit output VDD decreases until the operating voltage VDD has reached its nominal value again.
  • the. Di erence amplifier AMP at output 10.1 a gradually increasing current PUP.
  • no current is generated at output 10.2, so that the NMOS transistor NMOS2 remains switched off, that is to say not conductive.
  • NMOS1 first NMOS transistor NMOS2 second NMOS transistor OSZ oscillator with constant frequency OSZ 'current controlled oscillator PULLDN control current for the NMOS2 PUP control current for the OSZ'

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Abstract

Die erfindungsgemäße Schaltungsanordnung zur Spannungsregelung weist einen Differenzverstärker (AMP) mit zwei Eingängen und zwei Ausgängen (10.1, 10.2) auf, wobei an die Eingänge eine Referenzspannung (VREF) und eine zur regelnde Spannung (VDD) anlegbar sind. Zudem ist eine Ladungspumpe (LP) vorgesehen, die mit dem ersten Ausgang (10.1) des Differenzverstärkers (AMP) verbunden ist. Weiterhin ist ein Stromspiegel (DIO, NMOS2) vorgesehen, der mit dem zweiten Ausgang (10.2) des Differenzverstärkers (AMP) verbunden ist. Über einen Transistor (NMOS1), dessen Steuereingang mit dem Stromspiegel (DIO, NOMS2) und der Ladungspumpe (LP) verbunden ist, ist die zur regelnde Spannung (VDD) beeinflussbar.

Description

Beschreibung
Schaltungsanordnung zur Spannungsregelung
Technisches Gebiet
Die Erfindung betrifft eine Schaltungsanordnung zur Spannungsregelung.
Spannungsregler, die auf einer N-Kanal-MOS (NMOS) -Technologie beruhen, eignen sich zur Steuerung bzw. Regelung von stark rauschbehafteten Energieversorgungen. Nachteilhafterweise benötigen NMOS-Spannungsregler jedoch eine Ladungspumpe, um die Spannung am Gate des NMOS-Transistors ausreichend erhöhen zu können. Insbesondere bei tragbaren Anwendungen ist es jedoch von Nachteil, dass die Ladungspumpe während des Betriebs einen erheblichen Stromverbrauch aufweist .
Stand der Technik
Aus dem betriebsinternen Stand der Technik ist, wie in Figur 1 gezeigt ist, eine Schaltungsanordnung bekannt, bei der der Stromverbrauch der Ladungspumpe reduziert werden kann. Dazu wird die Ladungspumpe abgeschaltet, wenn die Spannung am Gate des NMOS-Transistors den richtigen Wert angenommen hat. Die Schaltungsanordnung zur Spannungsregelung in Figur 1 beruht prinzipiell auf einer binären Regelung. Die Schaltungsanord- nung weist einen ersten Differenzverstärker AMP1 und einen zweiten Differenzverstärker AMP2 mit jeweils zwei Eingängen auf. Der nicht invertierende Eingang des ersten Differenzverstärkers AMP 1 sowie der invertierende Eingang des zweiten Differenzverstärkers AMP2 sind mit einem Referenzpotential VREF verbunden. Über einen Spannungsteiler, der aus drei Widerständen Rl, R2 und R3 besteht, ist der invertierende Eingang des ersten Differenzverstärkers AMP1 mit dem Potenzial UP, das auch als erste Teilerspannung bezeichnet wird, und der nicht invertierende Eingang des zweiten Differenzverstärkers AMP2 mit dem Potenzial DN verbunden, das auch als zweite Teilerspannung bezeichnet wird. Der Spannungsteiler liegt zwischen der zu regelnden Spannung VDD und einem Bezugspotenzial GND. Das Potential UP ist zwischen dem ersten Widerstand Rl und dem zweiten Widerstand R2 abgreifbar. Das Potential DN ist zwischen dem zweiten Widerstand R2 und dem dritten Widerstand R3 abgreifbar. Der Ausgang EN des ersten Differenzver- stärkers AMPl führt auf den Eingang eines Oszillators OSZ. Der Oszillator OSZ mit konstanter Frequenz erzeugt, wenn an seinem Eingang EN die Spannung VDDEXT anliegt, ein Signal mit konstanter Frequenz. Liegt jedoch an seinem Eingang EN keine Spannung an, erzeugt der Oszillator OSZ an seinem Ausgang auch kein Signal. Der Ausgang des Oszillators OSZ wiederum ist mit der Ladungspumpe LP verbunden, die abhängig von der durch den Oszillator OSZ erzeugten Frequenz eine Spannung erzeugt, welche am Ladungspumpenausgang 4.1 anliegt. Der Ausgang des zweiten Differenzverstärkers AMP2 führt auf den Steuereingang eines zweiten NMOS-Transistors NMOS2. Der Ausgang der Ladungspumpe LP ist mit dem Steuerausgang des NMOS- Transistors NMOS2, einem Kondensator CAP und dem Steuereingang des NMOS-Transistors NMOSl verbunden. Die am Eingang VDDEXT der Schaltung anliegende externe VersorgungsSpannung VDDEXT wird einerseits auf den Drain-Anschluss des ersten
NMOS-Transistors NMOSl und andererseits auf den Versorgungs- anschluss 1.2 des ersten Differenzverstärkers AMPl, den Steu- eranschluss 3.1 des Oszillators OSZ mit konstanter Frequenz sowie auf den Versorgungsanschluss 2.1 des zweiten Differenz- Verstärkers AMP2 geführt.
Das Prinzip, das sich hinter der Schaltungsanordnung zur Spannungsregelung, wie sie in Figur 1 gezeigt ist, verbirgt, besteht darin, den Kondensator CAP als Speicherelement zu be- nutzen und zudem die Ladungspumpe LP sowie den NMOS-
Transistor NMOS2 nur einzuschalten, falls die Spannung am Gate des NMOS-Transistor NMOSl erhöht oder verringert werden soll. Für die Zeit, für die die Ladungspumpe LP ausgeschaltet ist, wird die Spannung im Kondensator CAP gespeichert. Die beiden Differenzverstärker AMPl und AMP2 arbeiten als Komparatoren. Mit Hilfe der Referenzspannung VREF und den beiden 5 Komparatoren AMPl und AMP2 kann ein Spannungsfenster erzeugt werden. Wenn die VersorgungsSpannung oder Betriebsspannung VDD zu niedrig ist, das heißt, außerhalb des Spannungsfensters liegt, wird die Ladungspumpe LP aktiviert. Wenn die VersorgungsSpannung VDD zu hoch ist, wird über den zweiten
10 NMOS-Transistor NMOS2 das Gate des ersten NMOS-Transistors
NMOSl entladen. Solange die VersorgungsSpannung VDD innerhalb des Spannungsfensters liegt, wird weder die Ladungspumpe LP noch der zweite NMOS-Transistor NMOS2 aktiviert. Damit wird der Stromverbrauch reduziert . Außer den beiden Di ferenzver-
15 stärkern AMPl und AMP2 verbrauchen dann weder der Oszillator OSZ, noch die Ladungspumpe LP noch der zweite NMOS-Transistor NMOS2 Strom.
Im Detail funktioniert die in Figur 1 dargestellte Schaltung 20 wie folgt. Wenn die VersorgungsSpannung VDD den nominellen Wert aufweist, liegt die Referenzspannung VREF zwischen den durch den Spannungsteiler erzeugten Potentialen UP und DN. Dies hat zur Folge, dass die Spannung am Ausgang EN des ersten Differenzverstärkers AMP 1 und die Spannung am Ausgang 25 PULLDN des zweiten Differenzverstärkers AMP2 auf dem Wert 0 liegen. Dies wiederum hat zur Folge, dass die Ladungspumpe LP deaktiviert wird und der zweite NMOS-Transistor NMOS2 abgeschaltet ist. Die Spannung am Knoten NGATE und damit am Gate des NMOS-Transistors NMOSl wird daher weder von der Ladungs- 30 pumpe LP noch vom NMOS-Transistor NMOS2 beeinflusst . Mit Hilfe des Kondensators CAP wird vermieden, dass die Spannung am Knoten NGATE abdriftet .
Wenn die VersorgungsSpannung VDD einen zu hohen Wert annimmt, 35. steigt das Potential DN über die Referenzspannung VREF. Dies bewirkt, dass mit Hilfe des zweiten Differenzverstärkers AMP2 die Spannung am Ausgang PULLDN des zweiten Differenzverstär- kers AMP2 vom Wert 0 auf den Wert der externen Versorgungs- Spannung VDDEXT ansteigt. Damit wird der Knoten NGATE und das Gate des NMOS-Transistors NMOSl über den zweiten NMOS- Transistor NMOS2 auf das Bezugspotenzial GND gezogen. Dies hat zur Folge, dass der Strom, der vom Eingang VDDEXT der Schaltung zum Ausgang VDD der Schaltung fließt, abnimmt. Die VersorgungsSpannung VDD nimmt damit solange ab, bis die Referenzspannung VREF wieder zwischen den beiden Potenzialen UP und DN liegt.
Wenn die VersorgungsSpannung VDD zu stark abnimmt, fällt das Potential UP unter den Wert der Referenzspannung VREF. Die Spannung am Ausgang EN des ersten Differenzverstärkers AMPl wechselt dann vom Wert 0 auf den Wert der externen Versor- gungsspannung VDDEXT und der Oszillator OSZ zur Erzeugung einer konstanten Frequenz wird aktiviert. Der Oszillator OSZ erzeugt ein Signal CLK mit einer konstanten Frequenz, was dazu führt, dass die Ladungspumpe LP die Spannung am Knoten NGATE erhöht. Damit nimmt der Strom, der zwischen dem Eingang VDDEXT der Schaltung und dem Ausgang VDD der Schaltung fließt, zu, was dazu führt, dass die Versorgungsspannung VDD ansteigt, bis die Referenzspannung VREF wieder zwischen den beiden Potentialen UP und DN liegt.
Eine derartige Schaltung hat jedoch den Nachteil, dass sie als digitales System ausgebildet ist. Die Schaltung ist daher nicht in der Lage, sich an den Grad der Abweichung der Versorgungsspannung VDD anzupassen. Unabhängig davon, ob die Versorgungsspannung VDD weit von ihren nominellen Wert ent- fernt ist oder nahe daran liegt, wird mit Hilfe der Ladungspumpe LP und des zweiten NMOS-Transistors NMOS2 immer die gleiche Spannung am Knoten NGATE erzeugt . Daher ist ein Kom- promiss zwischen der Regelgeschwindigkeit des Systems und der Welligkeit der Versorgungsspannung VDD erforderlich. Wenn die Ladungspumpe LP und der zweite NMOS-Transistor NMOS2 zu stark sind, wird das System zwar schnell, das heißt, das System ist dann schnell einschaltbar und eine durch eine Änderung der Last bedingte Änderung der VersorgungsSpannung VDD wird schnell ausgeglichen, aber gleichzeitig weist die Versorgungsspannung VDD dann große Spannungsstufen auf, wenn die Ladungspumpe LP, der Oszillator OSZ und der zweite NMOS- Transistor NMOS2 ein- und ausgeschaltet werden.
Darstellung der Erfindung
Eine Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung zur Spannungsregelung anzugeben, bei der einerseits der Stromverbrauch so gering wie möglich ist und andererseits keine großen Spannύngsstufen auftreten, wenn sich die Last am Ausgang der Schaltung verändert.
Die Aufgabe wird durch eine Schaltungsanordnung zur Spannungsregelung mit den Merkmalen gemäß Patentanspruch 1 gelöst.
So weist die erfindungsgemäße Schaltungsanordnung zur Spannungsregelung einen Differenzverstärker mit zwei Eingängen und zwei Ausgängen auf, wobei an die Eingänge eine Referenzspannung und eine zur regelnde Spannung anlegbar sind. Zudem ist eine Ladungspumpe vorgesehen, die mit dem ersten Ausgang des Differenzverstärkers verbunden ist. Weiterhin ist ein
Stromspiegel vorgesehen, der mit dem zweiten Ausgang des Differenzverstärkers verbunden ist. Über einen Transistor, dessen Steuereingang mit dem Stromspiegel und der Ladungspumpe verbunden ist, ist die zur regelnde Spannung beeinflussbar.
Vorteilhafte Weiterbildungen .der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
Bei einer Ausführungsform der Erfindung ist ein Kondensator zum Speichern vorgesehen, der mit dem Steuereingang des Transistors verbunden ist. Vorteilhafterweise ist bei der erfindungsgemäßen Schaltungsanordnung zur Spannungsregelung ein Spannungsteiler vorgesehen, der eingangsseitig mit der zu regelnden Spannung und ausgangsseitig mit dem Eingang des Differenzverstärkers ver- bunden ist.
Entsprechend einer, bevorzugten Ausführungsvariante der Erfindung weist der Stromspiegel einen ersten Stromspiegeltransistor und einen zweiten Stromspiegeltransistor auf, wobei de- ren Steuereingänge miteinander verbunden sind.
Bei einer Weiterbildung der erfindungsgemäßen Schaltungsanordnung ist ein steuerbarer Oszillator vorgesehen, der zwischen den Ausgang des Differenzverstärkers und die Ladungs- pumpe geschaltet ist .
Darüber hinaus kann bei der erfindungsgemäßen Schaltungsanordnung der steuerbare Oszillator als stromgesteuerter Oszillator ausgebildet sein.
Zur Lösung der Aufgabe wird ferner vorgeschlagenen den Transistor als N-Kanal-MOS-Transistor auszubilden.
Schließlich kann die erfindungsgemäße Schaltungsanordnung zur Spannungsregelung in einer tragbaren elektronischen Vorrichtung verwendet werden.
Kurze Beschreibung der Zeichnungen
Im folgen wird die Erfindung anhand von zwei Figuren weiter erläutert .
Figur 1 zeigt in Form eines Schaltplans den prinzipiellen Aufbau einer Schaltung zur Spannungsregelung gemäß dem Stand der Technik. Figur 2 zeigt in Form eines Schaltplans den prinzipiellen Aufbau einer Schaltung zur Spannungsregelung gemäß der Erfindung.
Wege zur Ausführung der Erfindung
Auf die Ausführungsform gemäß Figur 1 wird im folgenden nicht weiter eingegangen, da dies bereits in der Beschreibungsein- leitung hinreichend erfolgte.
Bei der in Figur 2 gezeigten erfindungsgemäßen Schaltungsanordnung zur Spannungsregelung ist ein Differenzverstärker AMP mit einem invertierenden Eingang, einen nicht invertierenden Eingang, einem invertierenden Ausgang 10.1 und einen nicht invertierenden Ausgang 10.2 vorgesehen. Der invertierende Eingang des Differenzverstärkers AMP ist mit einem Referenzpotential VREF verbunden, während der nicht invertierende Eingang des Differenzverstärkers AMP mit dem Ausgang eines Spannungsteilers verbunden ist. Der Spannungsteiler besteht aus zwei in Reihe geschalteten Widerständen Rl und R2 , wobei der zweite Widerstand R2 mit dem Bezugspotenzial GND und der erste Widerstand Rl mit der Betriebsspannung VDD verbunden ist. Der Spannungsteiler erzeugt eine TeilerSpannung DIV, welche am nicht invertierenden Eingang des Differenzverstärkers AMP anliegt.
Der invertierende Ausgang 10.1 des Differenzverstärkers AMP ist mit dem Eingang des Oszillators OSZ' verbunden. Je höher der Strom am Eingang des Oszillators OSZ' ist, desto größer wird die Frequenz am Ausgang des Oszillators OSZ' . Der Ausgang des Oszillators OSZ' wiederum ist mit der Ladungspumpe LP verbunden. Der nicht invertierende Ausgang 10.2 des Differenzverstärkers AMP ist mit den Gate-Anschlüssen eines ersten NMOS-Transistors DIO und eines zweiten NMOS-Transistors NMOS2 verbunden. Die beiden NMOS-Transistoren DIO und NMOS2 bilden zusammen ein Stromspiegel, der ausgangsseitig, das heißt über den Steuerausgang des zweiten NMOS-Transistors NMOS2, mit dem Ausgang 4.1 der Ladungspumpe LP, dem Kondensator CAP und dem Steuereingang des ersten NMOS-Transistors NMOSl verbunden ist. Diese Verbindung bildet den Knoten NGATE. Die beiden NMOS-Transistor NMOS2 und DIO werden im folgenden auch als Stromspiegeltransistoren bezeichnet .
Bei der in Figur 2 gezeigten Schaltungsanordnung wird die Stärke der Ladungspumpe LP und des zweiten Stromspiegeltran- sistors NMOS2 in Abhängigkeit von dem Wert der Betriebsspannung VDD gesteuert. Dazu dient der Differenzverstärker AMP mit seinen beiden Stromausgängen. Der erste Stromausgang 10.1 des Differenzverstärkers AMP, welcher der invertierende Ausgang ist, wird aktiviert, wenn die Betriebsspannung VDD zu niedrig ist, was der Fall ist, wenn die TeilerSpannung DIV kleiner als die Referenzspannung VREF ist. Der Ausgang 10.1 steuert den stromgesteuerten Oszillator OSZ' über den Steuerstrom UP. Der zweite Ausgang 10.2 des Differenzverstärkers AMP wird aktiviert, wenn die Betriebsspannung VDD beziehungs- weise die Teilerspannung DIV gegenüber der Referenzspannung
VREF zu hoch ist. Über den Ausgang 10.2 wird dann der NMOS- Transistor DIO leitend geschaltet, um das Gate des zweiten Stromspiegeltransistors NMOS2 zu laden. Der Wert des Stroms am Ausgang 10.1 und der Wert des Stroms am Ausgang 10.2 des Differenzverstärkers AMP sind proportional zur Spannungsdifferenz zwischen der Betriebsspannung VDD bzw. der Teilerspannung DIV und der Referenzspannung VREF .
Im folgenden wird die Funktionsweise der in Figur 2 gezeigten Schaltung im Detail beschrieben.
Wenn die Betriebsspannung VDD ihren nominellen Wert aufweist, erzeugt der Differenzverstärker AMP weder am Ausgang 10.1 noch am Ausgang 10.2 einen Strom. Der stromgesteuerte Oszil- lator OSZ' erzeugt deshalb auch kein Signal CLK am Ausgang
3.2. Da auch der Ausgang 10. 2 keinen Strom erzeugt, befindet sich der NMOS-Transistor NMOS2 im hoc ohmigen Zustand. Die Spannung am Knoten NGATE und damit am Gate des NMOS- Transistors NMOSl wird somit weder von der Ladungspumpe LP noch vom NMOS-Transistor NMOS2 vorgegeben. Um zu vermeiden, dass die Spannung am Knoten NGATE abdriftet, ist der zwischen das Gate des NMOS-Transistors NMOSl und das Bezugspotenzial GND geschaltete Kondensator CAP vorgesehen.
Wenn die Betriebsspannung VDD über den nominellen Wert steigt, erhöht der Differenzverstärker AMP seinen Strom am Ausgang 10.2 nach und nach. Am Ausgang 10.1 des Differenzverstärkers AMP hingegen wird kein Strom erzeugt. Die Ladungspumpe LP bleibt daher ausgeschaltet. Der Strom PULLDN am Ausgang 10.2 des Differenzverstärkers AMP wird mit Hilfe des Stromspiegels auf den Steuereingang des NMOS-Transistors NMOSl gespiegelt. Auf diese Art und Weise wird, wenn die Betriebsspannung VDD über ihren nominellen Wert steigt, das Gate des NMOS-Transistors NMOSl mehr und mehr in Richtung Bezugspotenzial GND gezogen. Der Strom, der zwischen dem Schaltungseingang VDDEXT und dem Schaltungsausgang VDD fließt, sinkt solange, bis die Betriebsspannung VDD wieder ihren nominellen Wert erreicht hat.
Wenn die Betriebsspannung VDD unter den nominellen Wert fällt, erzeugt der. Di erenzverstärker AMP am Ausgang 10.1 einen nach und nach zunehmenden Strom PUP. Am Ausgang 10.2 hingegen wird kein Strom erzeugt, sodass der NMOS-Transistor NMOS2 ausgeschaltet, das heißt nicht leitend, bleibt. Der stromgesteuerte Oszillator OSZ' erzeugt nun ein Signal CLK mit einer Frequenz, die proportional zur Differenz zwischen der augenblicklichen Betriebsspannung VDD und dem nominellen
Wert der Betriebsspannung ist. Darauf hin wird das Gate des NMOS-Transistors NMOSl nach und nach stärker nach oben gepumpt. Der Strom, der zwischen dem Schaltungseingang VDDEXT und dem Schaltungsausgang VDD fließt, nimmt dann solange zu, bis die Betriebsspannung VDD wieder ihren nominellen Wert erreicht hat . Bei der in Figur 2 gezeigten Schaltungsanordnung wird somit, sobald eine Differenz zwischen der Teilerspannung DIV und der Referenzspannung VREF festgestellt wird, die entsprechend erforderliche Maßnahme, das heißt Spannung erhöhen beziehungs- weise Spannung erniedrigen, eingeleitet. Dabei handelt es sich um eine analoge Regelung. Auf diese Art und Weise können große Spannungsstufen bei der Betriebsspannung VDD während der Nachführung der Betriebsspannung VDD vermieden werden, ohne dass es zu einer Verlangsamung bei der Nachführung der Betriebsspannung VDD kommt.
Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrativen Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rah- men der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Äquivalente zu verlassen.
Bezugszeichenliste
1.2 Versorgungsanschluss des Differenzverstärkers
AMPl 10.1 erster Ausgang 10.2 zweiter Ausgang 2.1 Versorgungsanschluss des Differenzverstärkers
AMP2
3.1 Steuereingang des Oszillators 4.1 Ausgang der Ladungspumpe
AMP Differenzverstärker
AMPl erster Differenzverstärker
AMP2 zweiter Differenzverstärker
CAP Kondensator CLK Signal am Ausgang des Oszillators
DIO Stromspiegeltransistor
DN zweite TeilerSpannung
GND Bezugspotenzial
LP Ladungspumpe NGATE Gate des Transistors NMOSl
NMOSl erster NMOS-Transistor NMOS2 zweiter NMOS-Transistor OSZ Oszillator mit konstanter Frequenz OSZ' stromgesteuerter Oszillator PULLDN Steuerstrom für den NMOS2 PUP Steuerstrom für den OSZ'
Rl, R2, R3 Widerstände UP erste TeilerSpannung VDD Betriebsspannung VREF Referenzspannung
WDEXT externe Betriebsspannung

Claims

Patentansprüche
1. Schaltungsanordnung zur Spannungsregelung, mit einem Differenzverstärker (AMP) mit zwei Eingängen und zwei Ausgängen, wobei an die Eingänge eine Referenzspannung (VREF) und eine zur regelnde Spannung (VDD) anlegbar sind, mit einer Ladungspumpe (LP) , die mit dem ersten Ausgang (10.1) des Differenzverstärkers (AMP) verbunden ist, mit einem Stromspiegel (DIO, NMOS2) , der mit dem zweiten Aus- gang (10.2) des Differenzverstärkers (AMP) verbunden ist, mit einem Transistor (NMOSl) zur Beeinflussung der zu regelnden Spannung (VDD) , wobei dessen Steuereingang mit dem Stromspiegel (DIO, NM0S2) und der Ladungspumpe (LP) verbunden ist.
2. Schaltungsanordnung nach Patentanspruch 1, mit einem Kondensator (CAP) zum Speichern, der mit dem Steuereingang des Transistors (NMOSl) verbunden ist.
3. Schaltungsanordnung nach Patentanspruch 1 oder 2, mit einem Spannungsteiler (Rl, R2) , der eingangsseitig mit der zu regelnden Spannung (VDD) verbindbar ist und ausgangs- seitig mit dem Eingang des Differenzverstärkers (AMP) verbunden ist .
4. Schaltungsanordnung nach einem der Patentansprüche 1 bis 3, bei der der Stromspiegel (DIO, NMOS2) einen ersten Stromspiegeltransistor (DIO) und einen zweiten Stromspiegeltransistor (NM0S2) aufweist.
5. Schaltungsanordnung nach einem der Patentansprüche 1 bis
4' mit einem steuerbaren Oszillator (OSZ'), der zwischen den
Differenzverstärker (AMP) und die Ladungspumpe (LP) geschal- tet ist.
6. Schaltungsanordnung nach Patentanspruch 5, bei der der steuerbare Oszillator (OSZ') als stromgesteuerter Oszillator ausgebildet ist.
7. Schaltungsanordnung nach einem der Patentansprüche 1 bis 6, bei der der Transistor (NMOSl) als N-Kanal-MOS-Transistor ausgebildet sind.
8. Verwendung der Schaltungsanordnung nach einem der Patent- ansprüche 1 bis 7, in einer tragbaren elektronischen Vorrichtung.
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