WO2004010587A1 - 信号処理装置及び非整数分周器並びにこれを用いたフラクショナルｎ−ｐｌｌシンセサイザ - Google Patents

信号処理装置及び非整数分周器並びにこれを用いたフラクショナルｎ−ｐｌｌシンセサイザ Download PDF

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bit
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Noriaki Matsuno
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NEC Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Definitions

  • the present invention relates to a signal processing device, a non-integer frequency divider, and a fractional N-PLL synthesizer using the same.
  • a sigma-deleven modulator As an example of the signal processing device, a sigma-deleven modulator is known.
  • Fig. 4 shows the configuration of a typical conventional 4th-order sigma-del modulator.
  • a digital signal is input to an input terminal 57.
  • the input digital signal is 20 bits.
  • the input terminal 57 consists of 20 terminals.
  • 58, 63, 68, and 73 are adders with 20-bit input and 20-bit output.
  • Reference numerals 60, 65, 70, and 75 denote 20-bit input and 20-bit output delay elements, which output the input value one clock before.
  • the adder 58 and the delay element 60 constitute a 20-bit input, 20-bit output accumulator. That is, the adder 58 adds the input digital signal 57 and the output signal of the adder 58 one clock before output from the delay element 60. The addition result is output on line 59, and if an overflow occurs as a result of the addition, a 1-bit overflow signal 62 is output on the overflow line.
  • the block composed of the adder 63 and the delay element 65 also forms an accumulator, and its input is the output signal of the adder 58, that is, the output of the accumulator composed of the adder 58 and the delay element 60. Signal.
  • a set of an adder 68 and a delay element 70 and a set of an adder 73 and a delay element 75 also constitute an accumulator, and the above-described four accumulators are connected in cascade. I have. 67, 72, and 77 are overflow signals of the adders 63, 68, and 73, respectively.
  • FIG. 5 shows a specific configuration example of the component 79.
  • 35, 37, 39, 41, 43, and 45 are delay elements that output the input value one clock before.
  • 36, 38, 40, 42, 44, and 46 are subtractors, which subtract the input value passed through the delay element from the input value passed through the delay element, and output the result.
  • Reference numeral 48 denotes a four-input adder which receives the overflow signal 62 and the outputs of the subtracters 36, 40, and 46 as inputs.
  • this component 79 receives the overflow signals 62, 67, 72, 77 output from the accumulators 58, 63, 68, 73, and outputs the overflow signal 62 From the terminal 80, take the sum of the first derivative result of the overflow mouth signal 67, the second derivative result of the overflow mouth signal 72, and the third derivative result of the overflow mouth signal 77. It has the function of outputting.
  • the entire block including the four accumulators and the constituent elements 79 forms one fourth-order sigma-delta modulator. Its input terminal is 57 and its output terminal is 80.
  • the nth-order sigma-delta modulator includes n accumulators and a component that receives and calculates an overflow signal of each accumulator.
  • an nth-order sigma-delta modulator corresponding to an input signal having a 20-bit dynamic range requires n 20-bit accumulators and n 20-bit delay elements. Therefore, the circuit scale becomes large. This not only leads to disadvantages such as an increase in chip area and current consumption, but also to disadvantages such as an increase in noise leaking to a power supply line and a ground line during operation.
  • FIG. 6 shows the general structure of a fractional N-PLL synthesizer.
  • the output of the VCO 84 is split into two, one is the final output 88 of the PLL synthesizer, and the other is input to the integer divider 86.
  • the output frequency-divided by the integer frequency divider 86 is input to a phase comparator (hereinafter abbreviated as PD) 81.
  • the reference signal 87 is input as the other input of the PD 81, and the phase difference between the reference signal 87 and the output signal of the integer divider 86 is output to a charge pump (hereinafter abbreviated as CP) 82.
  • the CP 82 converts the received phase difference information into a current or a voltage, which passes through a loop filter (hereinafter abbreviated as LF) 83, and is fed back to the VCO 84. Due to this feedback action, the frequency of the signal output from the VCO 84 is locked to the frequency division ratio times the frequency of the reference signal 87.
  • LF loop filter
  • a non-integer frequency division ratio is realized as a time average by changing the frequency division ratio of the integer frequency divider 86 in a time-series manner by the frequency division ratio control device 85.
  • the sigma-deleven modulator is used as the frequency division ratio control device. Even when a Sigma-Delder modulator is used as a component of a fractional N-PLL synthesizer, the size of the circuit not only leads to disadvantages such as an increase in chip area and current consumption, but also with the operation. Noise leaking into the power line and ground line leads to disadvantages such as degrading the C / N of the synthesizer.
  • the nth-order sigma-delta modulator requires n adders and n delay elements, and thus has a disadvantage in that the circuit scale becomes large.
  • the large circuit size of the Sigma-Dela modulator leads to disadvantages such as an increase in chip area and an increase in current consumption. Noise that leaks into the power supply line and the ground line during operation leads to disadvantages such as degrading the CZN of the synthesizer.
  • the present invention solves the above-mentioned problems, and an object thereof is to provide a signal processing device having a small circuit scale. Another object of the present invention is to provide a non-integer frequency divider provided with the above signal processing device.
  • Still another object of the present invention is to provide a fractional N-PLL synthesizer including the above-mentioned non-integer frequency divider. Disclosure of the invention
  • the signal processing device provides an (m-1) th-order differential of an cascade-connected n-stage accumulator and an m-th (where 2 ⁇ m ⁇ n) accumulator overflow signal.
  • the p (1) bit signal input is input to the first stage accumulator consisting of p (1) bits.
  • p (m) bits (where p (m) ⁇ p (mD) is the higher-order m-stage accumulator, and the higher-order output of the m-th stage accumulator is Q (m-1) Bit (however, l ⁇ q (m-1) ⁇ p (m)) is input.
  • the remaining lower bits of the accumulator 20m of the m-th stage are the accumulators of the predetermined accumulators of the m + 1-th and subsequent stages
  • a p (m) -q (m-1) bit signal that becomes a random signal from the logical operation result or from the outside is input via the input terminal
  • a signal processing device includes a p-bit first signal input terminal and a k-bit second signal input terminal, and defines Q as an integer of (p ⁇ 1) or less. Adding means for adding a first accumulator of p bits, a second accumulator of q bits, and an overflow signal of the first accumulator and a signal obtained by performing a first-order differential operation on the overflow signal of the second accumulator.
  • a p-bit signal input from the first signal input terminal is input to the first accumulator, and the upper (Q ⁇ k) bits of the input of the second accumulator are The upper (d ⁇ k) bits of the output signal of the first accumulator are input, and the remaining k bits of the second accumulator are input to the second signal input terminal.
  • the child is connected.
  • a signal processing device includes a first signal input terminal of p (1) bits and a second signal input terminal of k bits, and n is an integer of 3 or more.
  • An integer less than or equal to 1 and the upper p (2) 1 k bits of the input of the second accumulator receive the upper p (2) 1 k bits of the output signal of the first accumulator.
  • the second signal input terminal is connected to the remaining k bits of the second accumulator.
  • p (s) is an integer less than or equal to p (s ⁇ 1)
  • the s-th accumulator has the upper p among the output signals of the (s_l) -th accumulator.
  • (s) Bits are input.
  • the signal processing device is the signal processing device according to any one of the third and fourth aspects, wherein the k-bit signal input to the second signal input terminal is a third signal. It is characterized by selecting and using arbitrary k bits from the output signals of the accumulators after the first.
  • the signal processing device is the signal processing device according to any one of the third and fourth aspects, wherein the signal input to the k-bit second signal input terminal is the third signal. It is characterized in that it is obtained by the logic synthesizing means of an arbitrary r-bit signal selected from the accumulator output.
  • a signal processing device includes a p-bit first signal input terminal and a k-bit second signal input terminal, and sets q as an integer of (p ⁇ 1) or less. , P-bit first accumulator and q-bit second accumulator 2 And an adding means for adding an overflow signal one clock before the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator, the first signal input terminal.
  • the p-bit signal input from the first accumulator is input to the p-bit first accumulator, and the higher-order (q ⁇ k) bits of the input of the second accumulator are input to the first accumulator.
  • a signal processing device includes a first signal input terminal 1 of p (1) bits and a second signal input terminal of k bits, and n is an integer of 3 or more, Means for performing (m_l) th-order differentiation of the overflow signal before (n ⁇ m) clocks of the mth accumulator for the nth accumulators from 1 to n and all integers m from 1 to n And an adding means for adding the differential results of the overflow signals of the first to n-th accumulators, wherein the number of bits of the m-th accumulator is p (m), and p (2 ) Is an integer less than or equal to p (1) 1, and the upper p (2) —k bits of the input of the second accumulator are the upper bits of the output signal of the first accumulator one clock before.
  • p (2) — k bits are input and the remaining k bits of the first accumulator Is connected to the second signal input terminal, and for all integers s not less than 3 and not more than n, p (s) is an integer not more than p (s ⁇ 1), and the s-th accumulator has The upper p (s) bit of the output signal one clock before the (s-1) th accumulator is input.
  • the signal processing device is the signal processing device according to any one of the eighth and ninth aspects, wherein the k-bit signal input to the second signal input terminal is a third signal. It is characterized in that an arbitrary k bits are selected from the output signals of the accumulators after the first and used.
  • the signal processing device is the signal processing device according to any one of the eighth and ninth aspects, wherein the signal input to the k-bit second signal input terminal is the third or later signal. It is characterized in that an arbitrary r-bit signal selected from the accumulator output is obtained by a logical synthesizing means.
  • the signal processing device is the signal processing device according to any one of the third to sixth aspects, wherein the first signal input terminal for P bits and the second signal for k bits are provided.
  • the signal input terminal of there is a third input terminal of k (1) bits, and for an integer t of 3 or more and n or less, the upper order of the input of the t-th accumulator p (t) — k (1)
  • the higher-order p (t) -k (1) bits of the output signal of the adder in the (t ⁇ 1) th accumulator are input to the bits, and the remaining k (1) bits of the tth accumulator are input to the bits.
  • the third input terminal of k (1) bits is connected.
  • the signal processing device is the signal processing device according to any one of the eighth to eleventh aspects, wherein the first signal input terminal of P bits and the second signal of k bits are provided.
  • the input terminal there is a k (1) -bit third input terminal, and for an integer t between 3 and n, the upper p (t)-k (1) bits of the input of the t-th accumulator Of the output signal one clock before the adder in the (t-1) th accumulator, the upper P (t) -k (1) bits are input, and the remaining k (1) bits are k (1) A bit input terminal is connected.
  • the signal processing device is the signal processing device according to any one of the twelfth and thirteenth aspects, wherein the signal input to the k (1) -bit third input terminal is It is characterized in that an arbitrary k (1) bit is selected from the output signals of the (t + 1) th and subsequent accumulators and used.
  • a signal processing device is the signal processing device according to any one of the eleventh and twelfth aspects, wherein the signal input to the k (1) -bit third input terminal is It is obtained by a logic synthesizing means of an arbitrary r-bit signal selected from the (t + 1) th and subsequent accumulator outputs.
  • a signal processing device is the signal processing device according to any one of the third to sixth aspects, wherein (n ⁇ 2) integer values in a range of 3 or more and n or less are provided. V are selected, and the values are expressed as t (1), t (2), t (v) in ascending order.
  • k (w ) Bit input terminal and the upper-order p ⁇ t (w) ⁇ -k (w) bits of the input of the t (w) th accumulator are the output of the ⁇ t (w)-1 ⁇ th accumulator
  • the upper p ⁇ t (w) ⁇ of the signal is input with k (w) bits, and the remaining k (w) bits of the t (w) th accumulation are k (w) bits.
  • the terminal is connected.
  • the signal processing device is the signal processing device according to any one of the eighth to eleventh aspects, wherein (n ⁇ 2) integer values in a range from 3 to n are included.
  • V values are selected and their values are expressed as t (1), t (2), t (v) in ascending order, for any integer w between 1 and V, k (w)
  • the input terminal of the t (w) th accumulator has the upper p ⁇ t (w) ⁇ one k (w) bit, and one clock of the ⁇ t (w) — 1 ⁇ th accumulator
  • the upper P ⁇ t (w) ⁇ -k (w) bits of the previous output signal are input, and the remaining k (w) bits of the t (w) th accumulator are k (w) bits.
  • the input terminal is connected.
  • the signal processing device is the signal processing device according to any one of the seventeenth and eighteenth aspects, wherein for some or all integers w of 1 or more and V or less, k (w ) As a signal to be input to the bit input terminal, an arbitrary k (w) bit is selected from the output signals of the t (w) + 1-th accumulator and used.
  • a signal processing device is the signal processing device according to any one of the seventeenth to nineteenth aspects, wherein some or all integers of 1 or more and V or less.
  • the signal to be input to the k (w) bit input terminal is determined by the logic synthesizing means of an arbitrary r (w) bit signal selected from the output signals of the t (w) + 1-th and subsequent accumulators. It is characterized by obtaining.
  • a signal processing device is the signal processing device according to any one of the twelfth to twenty-first aspects, wherein the signal processing device does not include the k-bit second signal input terminal, The upper p (2) bits of the output signal of the first accumulator are input to the upper p (2) bits.
  • the signal processing apparatus includes a p-bit first signal input terminal, and sets q as an integer equal to or less than (p ⁇ 1), and sets the p-bit first accumulator and Q A second accumulator of bits, and an adder for adding an overflow signal of the first accumulator and a signal obtained by performing a first differential operation of an overflow signal of the second accumulator, Input from the signal input terminal of! )
  • the signal of the bit is input to the first accumulator of p bits, and the upper q bits of the input of the second accumulator have the upper Q bits of the output signal of the first accumulator. Is input.
  • a signal processing apparatus includes a first signal input terminal of p (1) bits, and n is an integer of 3 or more, and n first to n-th accumulation units are provided. And means for performing an (m_l) th-order differentiation operation on the overflow signal of the m-th accumulator for all integers m of 1 or more and n or less, and calculating the overflow signal of the first to n-th accumulators.
  • the number of bits of the m-th accumulator is p (m), and p (2) is an integer less than or equal to p (1) _1, and the second accumulator
  • the upper p (2) bits of the input are the upper p (2) bits of the output signal of the first accumulator, and for all integers s between 3 and n, p (s) is an integer less than or equal to p (s— 1),
  • the s-th accumulator is input with the upper p (S) bits of the output signal of the (s_l) -th accumulator.
  • a signal processing device is the signal processing device according to any one of the first to twenty-fourth aspects, wherein all the accumulators constituting the signal processing device, all the differential operation means, All the addition operation means operate in synchronization with a clock signal supplied from the outside.
  • an integer frequency divider and the signal processing device according to any one of claims 1 to 25, wherein the frequency division ratio of the integer frequency divider is used for the signal processing.
  • a non-integer frequency divider is provided, which is controlled in a time series by an output value of a device.
  • a non-integer frequency divider according to a twenty-seventh aspect of the present invention is the non-integer frequency divider of the twenty-sixth aspect, wherein the output signal of the integer frequency divider is used as a clock of the signal processing device.
  • the non-integer frequency divider according to the twenty-eighth aspect of the present invention is the non-integer frequency divider of the twenty-sixth aspect, wherein the means for generating a clock of the signal processing device includes: It is characterized by having a synchronized mouth generating device.
  • the non-integer frequency divider according to a twentieth aspect of the present invention is the non-integer frequency divider according to the twenty-sixth aspect, wherein the output signal of the integer frequency divider is used as means for generating a clock of the signal processing device. Is characterized in that a signal obtained by delaying is used.
  • a fractional N-PLL synthesizer comprising the non-integral frequency divider according to any one of the twenty-sixth to twenty-ninth aspects. .
  • a fractional N-PLL synthesizer according to a thirty-first aspect of the present invention is the fractional N-PLL synthesizer according to the thirtieth aspect, wherein a reference signal of the synthesizer is used as a clock of the signal processing device. I do.
  • the fractional N-PLL synthesizer according to the thirty-second aspect of the present invention is the fractional N-PLL synthesizer according to the thirty-first aspect, wherein the signal processing As means for generating a clock for the device, a clock generation device synchronized with a reference signal of the synthesizer is provided.
  • a fractional N-PLL synthesizer according to a thirty-third aspect of the present invention is the fractional N-PLL synthesizer according to the thirty-first aspect, wherein a signal obtained by delaying a reference signal of the synthesizer is used as a clock of the signal processing device. It is characterized by the following. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a block diagram showing a first embodiment of the signal processing device according to the present invention.
  • FIG. 2 is a circuit diagram showing an example of the signal processing unit shown in FIG.
  • FIG. 3 is a block diagram showing a second embodiment of the signal processing device according to the present invention.
  • FIG. 4 is a block diagram showing an example of a conventional signal processing device.
  • FIG. 5 is a circuit diagram showing an example of the signal processing unit shown in FIG.
  • FIG. 6 is a block diagram showing a configuration of a fractional N_PLL synthesizer.
  • FIG. 7 is a diagram for explaining frequency-quantization noise characteristics in a conventional signal processing device.
  • FIG. 8 is a diagram for explaining frequency-quantization noise characteristics in the signal processing device according to the present invention.
  • FIG. 9 is a diagram for explaining frequency-quantization noise characteristics in the signal processing device according to the present invention.
  • FIG. 10 is a block diagram showing a third embodiment of the signal processing device according to the present invention.
  • FIG. 11 is a block diagram showing a fourth embodiment of the signal processing device according to the present invention.
  • FIG. 12 is a block diagram showing a fifth embodiment of the signal processing device according to the present invention.
  • FIG. 13 is a block diagram showing a sixth embodiment of the signal processing device according to the present invention.
  • FIG. 14 is a block diagram showing a seventh embodiment of the signal processing device according to the present invention.
  • FIG. 15 is a circuit diagram showing a second example of the signal processing unit in the signal processing device according to the present invention.
  • FIG. 16 is a block diagram showing an eighth embodiment of the signal processing device according to the present invention.
  • FIG. 17 is a block diagram showing a first embodiment of a fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • FIG. 18 is a circuit diagram showing a frequency division ratio controller according to a first embodiment of the present invention.
  • FIG. 19 is a circuit diagram showing a frequency division ratio controller according to a second embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing a frequency division ratio controller according to a third embodiment of the present invention.
  • FIG. 21 is a circuit diagram showing a frequency division ratio controller according to a fourth embodiment of the present invention.
  • FIG. 22 is a circuit diagram showing a first example of a signal processing unit in the frequency division ratio controller shown in FIGS.
  • FIG. 23 is a circuit diagram showing a second example of the signal processing unit in the frequency division ratio controller shown in FIGS.
  • FIG. 24 is a circuit diagram showing a frequency division ratio controller according to a fifth embodiment of the present invention.
  • FIG. 25 is a circuit diagram showing a first example of a signal processing unit in the frequency division ratio controller shown in FIG.
  • FIG. 26 is a circuit diagram showing a frequency division ratio controller according to a sixth embodiment of the present invention.
  • FIG. 27 is a circuit diagram illustrating a frequency division ratio controller according to a seventh embodiment of the present invention.
  • FIG. 28 is a block diagram showing a second embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • FIG. 29 is a block diagram showing a third embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • FIG. 30 shows a fractional N-type using the signal processing device according to the present invention.
  • FIG. 13 is a block diagram showing a fourth embodiment of the synthesizer.
  • FIG. 31 is a block diagram showing a fifth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • FIG. 32 is a block diagram showing a sixth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • FIG. 33 is a block diagram showing a seventh embodiment of a fragmentary N-PLL synthesizer using the signal processing device according to the present invention.
  • FIG. 34 is a block diagram showing an embodiment of a signal processing device according to the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 34 is a block diagram showing an embodiment of a signal processing device according to the present invention.
  • the signal processing device is composed of n-stage accumulators 201, 202,..., 20m,... On2 On and an m-th stage accumulator (2 ⁇ m ⁇ n).
  • Means for performing (m-1) th order differential operation of Om overflow signal Rm, output R1 of first-stage accumulator 201 and all differential operation results of second to nth stages are added and output And an adding means 220 for outputting to the terminal 222.
  • a p- (1) -bit signal is input from an input terminal 221 to a first-stage accumulator 201 including p (1) -bits.
  • the m-th stage accumulator 2 Om consisting of p (m) bits (where p (m) ⁇ p (m-1))
  • the m-th stage accumulator 20 (m—
  • the d (m-1) bits (where l ⁇ d (m-1) ⁇ p (m)) are input from the upper part of the output of 1).
  • the remaining lower order of the accumulator 2 Om of the m-th stage is p (m) -q (m- 1)
  • a bit signal is input via input terminal 23m.
  • p (1)> p (n) It is assumed that an accumulator of each stage is configured.
  • FIG. 1 shows a block diagram of a first embodiment of the signal processing device according to the present invention.
  • Terminal 1 is a terminal to input signals from outside. Although only 14 lines are drawn on the terminal 1 in FIG. 1, it is assumed that there are actually 20 bits, that is, 20 signal lines.
  • Reference numeral 2 denotes a 20-bit input adder, which constitutes a 20-bit input accumulator together with the 20-bit delay unit 4.
  • the input signal of the 20-bit accumulator is a 20-bit signal input from the signal terminal 1.
  • Reference numeral 8 denotes a 9-bit input adder, which forms a 9-bit input accumulator together with a 9-bit delay unit 10.
  • the upper 8 bits are the upper 8 bits of the output of adder 2, that is, the output of the 20-bit accumulator consisting of adder 2 and delay unit 4.
  • Upper 8 bits are input. Terminal 7 is connected to the remaining least significant bit inputs.
  • 13 is a 6-bit input adder, which forms a 6-bit input accumulator together with a 6-bit delay unit 15. The upper 6 bits of the output signal of the adder 8 are input to the 6-bit input accumulator.
  • Reference numeral 18 denotes a 4-bit input adder, which constitutes a 4-bit input accumulator together with a 4-bit delay unit 20. The upper 4 bits of the output signal of the adder 13 are input to this 4-bit input accumulator.
  • FIG. 2 shows a specific configuration example of the signal processing unit 27.
  • Signal processing section 27
  • 39, 41, 43, and 45 are delay devices that output the input value one clock before.
  • 36, 38, 40, 42, 44, and 46 are subtractors, which subtract the input value that has passed through the delay device from the input value that does not pass through the delay device, and output the result.
  • 4 8 is a 4-input adder.
  • the signal processing unit 27 performs the carry signal, that is, the overflow signal 23, the first derivative result of the overflow signal 23, and the overflow signal. It has the effect of taking the sum of the second derivative of the signal 24 and the third derivative of the overflow signal 25 and outputting it from the terminal 28.
  • one block of the signal accumulator and the signal processing unit 27 constitutes a single signal processing device. Its input terminal is 1 and its output terminal is 28.
  • the input terminal 7 is a terminal for connecting an external signal source that randomly generates 0 and 1 as described later.
  • accumulator 2 and delay unit 4 have 20 bits
  • accumulator—even 8 and delay unit 10 have 9 bits
  • accumulator 13 and delay unit 15 have 6 bits
  • accumulator 18 and delay unit 2 0 is 4 bits.
  • FIG. 3 shows a block diagram of a second embodiment of the signal processing device according to the present invention.
  • the configuration is almost the same as that shown in FIG. 1, and the output signal of the 3-input NAND gate 30 is input to the least significant 1-bit input terminal 7 of the 9-bit input of the accumulator 8 The points are different.
  • the lower 3 bits of the output data of the 4-bit delay unit 20 are input to the 3-input NAND gate 30. That is, an external signal source that randomly inputs 0 and 1 that is input to the input terminal 7 of FIG. 1 is output from the accumulator 18 one clock before, the lower 3 of the output signal of the delay unit 20.
  • the output of a 3-input NAND gate 30 that takes a bit as input is substituted.
  • FIG. 7 shows a quantization noise spectrum of the signal processing device having the conventional configuration shown in FIG.
  • the order of the sigma-delta modulator is the fourth order, the number of bits of the input signal is 20 bits, and the clock frequency is 2.4 MHz.
  • the slope of the quantization noise is 80 db / dec, which is four times as large as 20 db Z dec, because the order of the modulator is 4th order.
  • FIG. 10 is a block diagram showing a third embodiment of the signal processing device according to the present invention.
  • FIG. 8 shows the noise spectrum of the signal processing device having the configuration shown in FIG.
  • the configuration of FIG. 10 has the same configuration as the example of the present invention shown in FIG. 1 except that the input terminal 7 to the second-stage accumulator is omitted and the output of the accumulator 2 is substituted. .
  • the number of bits of the accumulator is 20 bits, 9 bits, 6 bits, and 4 bits in order from the left side of FIG.
  • the quantization noise in the region of 30 kHz or less is flattened by reducing the number of bits of the accumulators cascaded in multiple stages. In FIG. 8, this is represented as floor noise 91.
  • the slope of SO db Z dec similar to that of the conventional technology is obtained, but unnecessary line slopes such as spurious signals 89 and 90 in FIG. 8 are obtained. Several creoles have appeared.
  • this floor noise level is lower than the maximum output level by 12 Odb or more, and is at a level that can be ignored in audio applications. Also, the floor noise level depends on the clock frequency and how to reduce the number of bits in accumulators that are cascaded in multiple stages.
  • FIG. 9 is a quantization noise spectrum of the signal processing device having the configuration of FIG. 3 shown as the second embodiment of the present invention.
  • floor noise 92 appears in the region below 30 KHz. As described above, this floor noise does not pose a practical problem, and the floor noise level can be designed by selecting the number of bits of the accumulator and the clock frequency.
  • the overflow signal 23 of the 9-bit accumulator 8 to which the input terminal 7 is connected is first-order differentiated in the signal processing unit 27, and then added to the overflow signal of another accumulator or its differential signal, Output from terminal 28. Therefore, the signal component input to the input terminal 7 does not affect the DC component of the signal output from the terminal 28.
  • the same function can be realized with a smaller circuit scale than the conventional high-order sigma-der modulator.
  • the same function can be realized with a smaller circuit scale than the conventional high-order sigma-der modulator.
  • by applying feedback to the least significant bit input of the second stage accumulator input from the second stage accumulator output unnecessary line spectrum caused by sequentially reducing the number of stages of accumulators connected in cascade is suppressed. I can do it.
  • the advantages described above are obtained by using the fractional ratio control unit according to the present invention. Also available for N-PLL synthesizers.
  • the signal processing device having the configuration shown in FIGS. 1 and 3 is used as the frequency division ratio controller 85 in FIG.
  • the circuit scale can be smaller than that of the division ratio control unit according to the conventional technology.
  • an unnecessary line spectrum such as the spurs 89 and 90 shown in FIG. 8 causes unnecessary spurious in the synthesizer output. This can be done by connecting an external signal source that randomly generates 0 and 1 to the least significant bit of the second-stage accumulator as in the configuration shown in Fig. 1, or by using the configuration shown in Fig. 3.
  • FIG. 11 is a block diagram showing a fourth embodiment of the signal processing device according to the present invention.
  • Terminal 1 is a terminal to input signals from outside. Hence, this device is the same as the device shown in Fig. 1, but the number of bits of terminal 1 is 14 bits.
  • Reference numeral 2 denotes a 14-bit input adder, which constitutes a 14-bit input accumulator together with a 14-bit delay unit 4. The input of this accumulator of 14-bit input is a 14-bit signal input to the signal terminal 1.
  • Reference numeral 8 denotes a 9-bit input adder, which forms a 9-bit input accumulation together with a 9-bit delay unit 10. Of the 9-bit input of this accumulator, the upper 8 bits are input to the upper 8 bits of the output of the 14-bit accumulator consisting of the adder 2 and the delay unit 4. Input terminal 7 is connected to the remaining least significant bit inputs.
  • 13 is a 6-bit input adder, which forms a 6-bit input accumulator together with a 6-bit delay unit 15. The upper 6 bits of the output signal of the adder 8 are input to the 6-bit input accumulator.
  • Reference numeral 18 denotes a 4-bit input adder, which forms a 4-bit input accumulator together with a 4-bit delay unit 20.
  • the upper 4 bits of the output signal of the adder 13 are input to the 4-bit input accumulator.
  • the overflow signals 22, 23, 24, 25 of each accumulator are input to the signal processing section 27.
  • the adder 48 uses the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the overflow signal 25. The sum of the third derivatives is obtained, and the addition result is output from output terminal 28.
  • one block of the signal accumulator and the signal processing unit 27 constitutes a single signal processing device. Its input terminal is 1 and its output terminal is 28.
  • the input terminal 7 is a terminal for connecting a signal source that randomly generates 0 and 1.
  • FIG. 12 is a block diagram showing a fifth embodiment of the signal processing device according to the present invention.
  • This embodiment has substantially the same configuration as the fourth embodiment shown in FIG. The difference is that the output signal of the 3-input NAND gate 30 is input to the least significant bit input terminal 7 of the 9-bit input accumulator 8.
  • the lower 3 bits of the output data of the 4-bit delay unit 20 are input to the 3-input NAND gate 30. That is, instead of the external signal source connected to the input terminal 7 in FIG. 11 and generating 0 and 1 randomly, the output signal of the delay unit 20 corresponding to the output signal of the accumulator 18 one clock before The lower three bits of the NAND gate output are input to input terminal 7.
  • FIG. 12 is a block diagram showing a fifth embodiment of the signal processing device according to the present invention.
  • This embodiment has substantially the same configuration as the fourth embodiment shown in FIG. The difference is that the output signal of the 3-input NAND gate 30 is input to the least significant bit input terminal 7 of the 9-bit input accumulator 8.
  • FIG. 13 is a block diagram showing a sixth embodiment of the signal processing device according to the present invention.
  • This embodiment has substantially the same configuration as the fourth embodiment shown in FIG. The difference is that the least significant bit input of a 6-pit input primary sigma delta modulator comprising an adder 13 and a delay unit 15 is taken out as an input terminal 32 to the outside.
  • the input terminal 7 and the input terminal 32 are terminals for connecting an external signal source that randomly generates 0 and 1.
  • FIG. 14 is a block diagram showing a signal processing apparatus according to a second embodiment of the present invention.
  • the fourth embodiment in FIG. 14 has substantially the same configuration as the sixth embodiment shown in FIG. The difference is that the output signal of the 3-input NAND gate 30 is input to the least significant bit input terminal 7 of the 9-bit input accumulator 8 and the least significant bit input terminal 3 of the 6-bit input accumulator 1 3
  • the point is that the output signal of the 3-input NAND gate 34 is input.
  • the lower 3 bits of the output data of the 4-bit delay unit 20 are input to the 3-input NAND gate 30, and the 4-bit delay is input to the 3-input NAND gate 34.
  • the upper 3 bits of the output data of unit 20 are input.
  • the output signal of the accumulator 18 one clock before is input to the three-input NAND gates 30 and 34 as signals randomly generating 0 and 1 that are connected to the input terminals 7 and 32 in Fig. 13.
  • the signal obtained by the above is used.
  • the first example of the signal processing unit 27 in the first to seventh embodiments may have exactly the same configuration as the signal processing unit 27 described with reference to FIG. Accordingly, although not shown and described in detail, the signal processing unit 27 generates the overflow signal 22, the first-order differential result of the overflow-one-flow signal 23, the second-order differential result of the overflow signal 24, and the overflow signal. Take the sum of the third derivative of 25 and output from terminal 28.
  • FIG. 15 shows a second example of the signal processing unit 27.
  • 49, 50, 51, 52, 53, and 54 are delay devices.
  • the value of the overflow signal 22 and the value of the overflow signal 23, the value of the overflow signal 24, the value of the overflow signal 25, and the output of the delay unit 49 The value of the output of the delay unit 50, the value of the output of the delay unit 51, the output of the delay unit 52, and the value of the output of the delay unit 53.
  • the value obtained by multiplying the output by three and the value obtained by multiplying the output of the delay unit 54 by 11 are obtained and output from the terminal 28.
  • the sum of the carry signal that is, the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25,
  • the action of outputting from terminal 28 is realized.
  • FIG. 16 is a block diagram showing an eighth embodiment of the configuration of the signal processing device according to the present invention. It is. Terminal 1 Terminal for inputting signals from outside. The number of bits of terminal 1 is 14 bits. Reference numeral 2 denotes a 14-bit input adder, which constitutes a 14-bit input accumulator together with a 14-bit delay unit 4. This 14-bit input accumulate input is a 14-bit signal input to signal terminal 1.
  • Reference numeral 8 denotes a 9-bit input adder, which forms a 9-bit input accumulator together with a 9-bit delay unit 10.
  • the upper 9 bits of the output of the 14-bit accumulator including the adder 2 and the delay unit 4 are input to this accumulator.
  • 13 is a 6-bit input adder, which forms a 6-bit input accumulator together with the 6-bit delay unit 15. The upper 6 bits of the output signal of the adder 8 are input to this 6-bit input accumulator.
  • Reference numeral 18 denotes a 4-bit input adder, which forms a 4-bit input accumulator together with a 4-bit delay unit 20. The upper 4 bits of the output signal of the adder 13 are input to the 4-bit input accumulator.
  • the overflow signals 22, 23, 24, and 25 of each accumulator are input to the signal processing unit 27.
  • the signal processor 27 the sum of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is obtained. And the result is output from the output terminal 28.
  • one block of the signal accumulator and the signal processing unit 27 constitutes a single signal processing device. Its input terminal is 1 and its output terminal is 28.
  • FIG. 17 is an explanatory diagram relating to a first embodiment of a fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • the output of VC084 is split into two, one is the final output of the PLL synthesizer 88, and the other is input to the integer divider 86.
  • the output divided by the integer frequency divider 86 is input to a phase comparator (hereinafter abbreviated as PD) 81.
  • the reference signal 87 is input to the other input of the PD 81, and the phase difference between the reference signal 87 and the output signal of the integer divider 86 is a charge pump (hereinafter abbreviated as CP). 8 Output to 2.
  • CP charge pump
  • CP 8 2 converts the received phase difference information into a current or voltage, which passes through a loop filter (hereinafter abbreviated as L.F.) 83, and is fed back to VC084.
  • L.F. loop filter
  • the frequency of the signal output from the VCO 84 is locked to the frequency division ratio times the frequency of the reference signal 87.
  • the frequency division ratio of the integer frequency divider 86 is time-sequentially controlled by the frequency division ratio controller 85 to which the signal processing device according to the present invention is applied, so that a non-integer divided value is obtained as a time average value. Achieve the circumference ratio.
  • the output frequency of VC084 can be a value that is a non-integer multiple of the reference frequency f ref.
  • FIG. 18 is a circuit diagram according to the first embodiment when the signal processing device according to the present invention is viewed as a frequency division ratio controller 85.
  • This embodiment has substantially the same configuration as the fourth embodiment of the signal processing device shown in FIG. The difference is that the signal processing section 121 has a signal input terminal 26.
  • the signal processing unit 1 2 1, the value input from the signal input terminal 2 6, the overflow signal 2 2, the first derivative of the overflow signal 2 3, the second derivative of the overflow signal 24, and the overflow signal 2 5
  • the third derivative is summed, and the result is output from output terminal 28.
  • the integer value that fluctuates with time is output to the output terminal 28. Is output.
  • the time average will be a number equal to the desired non-integer frequency division ratio.
  • the signal appearing at the output terminal 28 is input to the integer divider 86 (FIG. 17) as division ratio setting information, and the integer division ratio of the integer divider 86 is changed in a time series. Thus, a non-integer frequency division operation is realized.
  • FIG. 19 is a circuit diagram of a frequency division ratio controller 85 according to a second embodiment of the present invention. This embodiment has substantially the same configuration as the fifth embodiment of the signal processing device shown in FIG. The difference is that the signal processing section 121 has a signal input terminal 26.
  • the value input from the signal input terminal 26, the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the overflow is summed, and the result is output from the output terminal 28.
  • FIG. 20 is a circuit diagram of a frequency division ratio controller 85 according to a third embodiment of the present invention.
  • This embodiment has substantially the same configuration as the sixth embodiment of the signal processing device shown in FIG. The difference is that the signal processing section 121 has a signal input terminal 26.
  • the signal processing section 1 2 1, the value input from the signal input terminal 26, the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the overflow signal 25
  • the third derivative of is summed, and the result is output from output terminal 28.
  • FIG. 21 is a circuit diagram of a frequency division ratio controller 85 according to a fourth embodiment of the present invention.
  • This embodiment has substantially the same configuration as the seventh embodiment of the signal processing device shown in FIG. The difference is that a signal processing unit 12 1 is provided with a signal input terminal 26.
  • the signal processing unit 1 2 1 the value input from the signal input terminal 26, the overflow signal 2 2, the first order of the overflow signal 2 3 3 ⁇ 4 minute, the second derivative of the overflow signal 2 4 and The sum of the third derivative of the overflow mouth signal 25 and the result is output from the output terminal 28.
  • FIG. 22 is a circuit diagram relating to a first example of the signal processing unit 121 in the frequency division ratio controller 85 according to the present invention.
  • This example has substantially the same configuration as the first example of the signal processing unit described above, that is, the signal processing unit 27 in FIG. Difference: ⁇ is a signal supplied to the signal input terminal 26 in the adder 48, an overflow signal 22, a first differential result of the overflow signal 23, and a second differential of the overflow signal 24. The point is that the sum of the result and the third-order differential result of the overflow signal 25 is obtained.
  • FIG. 23 is a circuit diagram relating to a second example of the signal processing unit 121 in the frequency division ratio controller 85 according to the present invention. This example has almost the same configuration as the second example of the signal processing unit 27 shown in FIG. The difference is that the adder 56 takes the sum of the output of the signal processor 55 and the signal supplied to the signal input terminal 26.
  • FIG. 24 is a circuit diagram of a frequency division ratio controller 85 according to a fifth embodiment of the present invention.
  • This embodiment has almost the same configuration as the fourth embodiment of the signal processing device shown in FIG. The difference is that the input of the second accumulator, consisting of adder 8 and delay 10, is taken from the output of delay 4, not the output of adder 2. Also, the input of the third accumulator consisting of the adder 13 and the delay 15 is taken not from the output of the adder 8 but from the output of the delay 10. In addition, the input of the fourth accumulator, consisting of adder 18 and delay 20, is taken from the output of delay 15, not from the output of adder 13.
  • the second accumulator receives the upper 8 bits of the output value one clock before the first accumulator
  • the third accumulator receives the upper six bits of the output value one clock before the second accumulator.
  • the bit is input, and the upper 4 bits of the output value one clock before the third accumulator are input to the fourth accumulator.
  • the overflow signals 22, 23, 24, 25 of each accumulation are input to the signal processing unit 101.
  • the value input from the signal input terminal 26, the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the overflow signal 2 is summed, and the result is output from output terminal 28.
  • FIG. 25 is a circuit diagram according to a first example of the signal processing unit 101 in the present invention.
  • 102, 103, 104, 105, 106, and 107 are delay units for delaying input data by one clock and outputting the delayed data. Except that these delay units are inserted, the present configuration is the same as the configuration of the first example of the signal processing unit 121 shown in FIG. With the above configuration, the signal processing unit 101 receives the signal from the signal terminal 26.
  • FIG. 26 is a circuit diagram of a frequency division ratio controller 85 according to a sixth embodiment of the present invention. This embodiment shows one example of how to supply the clock in the same configuration as the fifth embodiment of the frequency division ratio controller 85 shown in FIG.
  • the clock signal is supplied from the input terminal 108 and distributed to the adders 2, 8, 13, 18, and delay units 4, 10, 15, 20, and the signal processing unit 101.
  • the adders 2, 8, 13 and 18 operate in synchronization with the clock's up edge, and the delay units 4, 10 and 15 and the signal processing unit 101 operate at the clock's down edge. Work synchronously.
  • FIG. 27 is a circuit diagram of a frequency division ratio controller 85 according to a seventh embodiment of the present invention.
  • This embodiment shows one example of how to supply the clock in the same configuration as the second embodiment of the frequency division ratio controller 85 shown in FIG.
  • the clock signal is supplied from the input terminal 108 and distributed to the adder 2, the delay units 4, 10, 15, 20, and the signal processing unit 121.
  • Signal lines 109 connect between adders 2 and 8
  • signal lines 110 connect between adders 8 and 13
  • signal lines 1 connect between adders 13 and 18. They are connected by 1 1 respectively.
  • the adder 2 operates in synchronization with the clock edge.
  • a signal indicating the end of the operation of the adder 2 is generated on the signal line 109, and the adder 8 starts the operation in response to the signal.
  • a signal indicating the end of the operation of the adder 8 is generated on the signal line 110, and the adder 13 receives the signal and starts operating.
  • a signal S indicating the end of the operation of the adder 13 is generated on the signal line 111, and the adder 18 receives the signal S and starts operating.
  • FIG. 28 is a block diagram relating to a second embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • This embodiment shows one example of how to supply a clock to the frequency division ratio controller 85 in the same configuration as the first embodiment of the fractional N-PLL synthesizer shown in FIG. is there.
  • the frequency division ratio controller 85 operates using the output signal of the integer frequency divider 86 as a clock.
  • a buffer circuit may be provided on the clock supply line 113 to the division ratio controller 85, or an inverter for inverting the sign may be provided.
  • FIG. 29 is a block diagram showing a third embodiment of a fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • the division ratio controller 85 operates using the reference signal 87 as a clock.
  • a buffer circuit may be provided on the clock supply line 114 to the frequency division ratio controller 85, or an inverter for inverting the polarity may be provided.
  • FIG. 30 is a block diagram of a fractional N-PLL synthesizer using a signal processing device according to a fourth embodiment of the present invention.
  • Reference numeral 115 denotes a delay unit for delaying a signal obtained by branching the output of the integer divider 86.
  • the division ratio controller 85 operates using a delay signal obtained by delaying the output signal of the integer frequency divider 86 as a clock.
  • FIG. 31 is a block diagram of a fifth embodiment of a fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • Reference numeral 116 denotes a delay device for delaying the reference signal 114 obtained by branching the reference signal 87.
  • the frequency division ratio controller 85 operates using the delayed signal obtained by delaying the reference signal 114 as a base.
  • FIG. 32 is a block diagram showing a sixth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
  • Reference numeral 115 denotes a delay unit for delaying the signal 117 obtained by branching the output of the integer divider 86. In order to keep the delay time of the delay unit 115 constant, the delay unit 115 receives the signal 118 from the integer divider 86.
  • Example of signal 1 1 8 passed from integer divider 8 6 to delay 1 1 5 Examples include the output of the prescaler that forms the integer frequency divider 86 and the output of the scalar counter that also forms the integer frequency divider 86.
  • the division ratio controller 85 operates using a signal 117 obtained by delaying the output signal of the integer divider 86 as a clock.
  • FIG. 33 is a block diagram of a fractional N-PLL synthesizer using a signal processing device according to a seventh embodiment of the present invention.
  • the integer divider 86 is an integer divider that generates a plurality of divided outputs having different phases.
  • the signal 120 which is one of the outputs of the integer frequency divider 86, is supplied to the PD 81, and the other signal is supplied to the frequency division ratio controller 85 as the clock signal 119.
  • the signal processing device By providing the signal processing device according to the present invention as a frequency division ratio control unit, it is possible to provide a fractional N-PLL synthesizer with a small circuit scale, and in particular, to reduce unnecessary spurious by suppressing unnecessary line spectrum. Can be suppressed.

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

明 細 書 信号処理装置及び非整数分周器並びにこれを用いたフラクショナル N— P L Lシ ンセサイザ 技術分野
本発明は信号処理装置及び非整数分周器並びにこれを用いたフラクショナル N 一 P L Lシンセサイザに関する。 背景技術
信号処理装置の一例として、 シグマデル夕変調器が知られている。 従来の典型 的な 4次シグマデル夕変調器の構成を図 4に示す。
図 4において、ディジタル信号が入力端子 5 7に入力される。 ここでは便宜上、 入力ディジタル信号は 2 0ビットであるとする。 この場合、 入力端子 5 7は 2 0 本の端子からなる。 5 8、 6 3、 6 8、 7 3は 2 0ビット入力、 2 0ビット出力 の加算器である。 6 0、 6 5、 7 0、 7 5は 2 0ビット入力、 2 0ビット出力の 遅延素子であり、 1クロック前の入力値を出力する。
加算器 5 8と遅延素子 6 0は 2 0ビット入力、 2 0ビッ卜出力のアキュムレー 夕を構成している。 即ち、 加算器 5 8では、 入力ディジタル信号 5 7と遅延素子 6 0の出力する 1クロック前の加算器 5 8の出力信号とを加算する。 加算結果は ライン 5 9に出力され、 また加算の結果オーバーフローが生じた場合はオーバー フローラインに 1ビットのオーバ一フロー信号 6 2が出力される。
加算器 6 3と遅延素子 6 5とからなるブロックもアキュムレータを構成してお り、 その入力は加算器 5 8の出力信号、 即ち加算器 5 8と遅延素子 6 0とからな るアキュムレータの出力信号である。 同様に、 加算器 6 8と遅延素子 7 0の組、 及び加算器 7 3と遅延素子 7 5の組もアキュムレータを構成しており、 以上 4つ のアキュムレータがカスケードに接続された構成になっている。 6 7、 7 2、 7 7はそれぞれ加算器 6 3、 6 8、 7 3のオーバ一フロー信号で ある。
構成要素 7 9の具体的構成例を図 5に示す。 3 5、 3 7、 3 9、 4 1、 4 3、 4 5は遅延素子であり、 1クロック前の入力値を出力する。 3 6、 3 8、 4 0、 4 2、 4 4、 4 6は減算器であり、 遅延素子を通した入力値を遅延素子を通さな い入力値から引き算し、 結果を出力する。 4 8はオーバ一フロー信号 6 2、 減算 器 3 6、 4 0、 4 6の出力を入力とする 4入力の加算器である。
以上の構成により、 この構成要素 7 9では、 アキュムレータ 5 8、 6 3、 6 8、 7 3の出力するオーバーフロー信号 6 2、 6 7、 7 2、 7 7を受け取り、 オーバ —フロ一信号 6 2と、 オーバーフ口一信号 6 7の一階微分結果と、 オーバ一フ口 一信号 7 2の二階微分結果と、 オーバ一フロー信号 7 7の三階微分結果の和を取 り、 端子 8 0より出力する作用を有する。
以上述べた、 4個のアキュムレータと構成要素 7 9とからなるブロック全体で、 1個の 4次シグマデルタ変調器が構成されている。 その入力端子は 5 7であり、 出力端子は 8 0である。 同様に、 n次のシグマデルタ変調器は、 n個のアキュム レー夕と各アキュムレータのオーバーフロ一信号を受け取って演算する構成要素 とからなる。
以上の従来技術によると、 例えば 2 0ビットのダイナミックレンジを有する入 力信号に対応する n次シグマデルタ変調器は、 n個の 2 0ビットアキュムレータ と n個の 2 0ビット遅延素子とを必要とするため、 回路規模が大きくなる。 この ことは、 チップ面積の増大、 消費電流の増加などのデメリットに繋がるだけでな く、 動作に伴い電源線やグランド線に漏れてくる雑音の増加などのデメリツ卜に 繋がる。
このようなシグマデル夕変調器は、 フラクショナル N - P L Lシンセサイザの 分数分周器の一構成要素としても広く用いられている。 これに関連する技術は、 米国特許 4 6 0 9 8 8 1号、 米国特許 4 7 5 8 8 0 2号、 米国特許 4 9 6 5 5 3 1号等に開示されている。 フラクショナル N -PLLシンセサイザの一般的構成を図 6に示す。 図 6にお いて、 VCO 84の出力は 2つに分岐され、 一方は PL Lシンセサイザの最終出 力 88となり、 もう一方は整数分周器 86に入力される。 整数分周器 86で分周 された出力は位相比較器 （以下、 PDと略称する） 81に入力される。 PD81 のもう一方の入力としてリファレンス信号 87が入力され、 リファレンス信号 8 7と整数分周器 86の出力信号の位相差がチャージポンプ （以下、 CPと略称す る） 82へ出力される。 CP 82は受け取った位相差情報を電流、 ないしは電圧 に変換し、 これがループフィル夕 （以下、 L. F. と略称する） 83を通った後、 VCO 84にフィードバックされる。 このフィードバックの作用により、 VCO 84の出力する信号の周波数は、 リファレンス信号 87の周波数の分周比倍に口 ックされる。
図 6の構成では、 整数分周器 86の分周比を、 分周比制御装置 85で時系列的 に変化させることで、 時間平均値として非整数の分周比を実現する。 シグマデル 夕変調器は、 この分周比制御装置として用いられる。 フラクショナル N— PLL シンセサイザの一構成要素としてシグマデル夕変調器を用いる場合も、 やはりそ の回路規模の大きさが、 チップ面積の増大、 消費電流の増加などのデメリットに 繋がるだけでなく、 動作に伴う電源線やグランド線に漏れてくる雑音がシンセサ ィザの C/Nを劣化させるなどのデメリットに繋がる。
以上述べた通り、 n次のシグマデルタ変調器は、 n個の加算器と n個の遅延素 子とを必要とすることから、その回路規模が大きくなるという欠点がある。また、 シグマデル夕変調器を利用したフラクショナル N -PLLシンセサイザでは、 シ ダマデル夕変調器の回路規模の大きさが、 チップ面積の増大、 消費電流の増加な どのデメリットに繋がると共に、 シグマデルタ変調器の動作に伴う電源線やダラ ンド線に漏れてくる雑音がシンセサイザの CZNを劣化させるなどのデメリット に繋がる。
本発明は、 以上述べた問題点を解決するものであり、 その課題は、 回路規模の 小さい信号処理装置を提供することにある。 本発明の他の課題は、 上記の信号処理装置を備えた非整数分周器を提供するこ とにある。
本発明の更に他の課題は、 上記の非整数分周器を備えたフラクショナル N— P L Lシンセサイザを提供することにある。 発明の開示
本発明の第 1の態様による信号処理装置は、 縦続接続された n段のアキュムレ 一夕と、 m段目 （ただし、 2≤m≤n) のアキュムレータのオーバフロー信号を (m-1) 階微分演算する手段と、 1段目のアキュムレータの出力と前記 2段目 から n段目までの前記微分演算結果とを全て加算して出力する加算手段とを備え る。 p (1) ビットからなる 1段目のアキュムレータには、 p (1) ビットの信 号入力が入力される。 p (m) ビット （ただし、 p (m) ≤p (m-D) 力 な る m段目のアキュムレータの上位には、 m— 1段目のアキュムレータの出力のう ち上位から Q (m-1) ビット （ただし、 l≤q (m-1) ≤p (m)) が入力さ れる。 さらに、 m段目のアキュムレータ 20mの残りの下位には、 m+1段目以 降の所定のアキュムレータの論理演算結果または外部から、 ランダムな信号とな るような p (m) -q (m-1) ビットの信号が入力端子を介して入力される。 この構成において、 P (1) >p (n) であることを特徴とする。
本発明の第 2の態様による信号処理装置は、 pビットの第 1の信号入力端子及 び kビットの第 2の信号入力端子を備えると共に、 Qを （p— 1) 以下の整数と して、 pビッ卜の第 1のアキュムレータ及び qビッ卜の第 2のアキュムレータと、 前記第 1のアキュムレータのオーバーフロー信号と前記第 2のアキュムレータの オーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、 前 記第 1の信号入力端子から入力される pビットの信号が前記第 1のアキュムレー 夕に入力され、 前記第 2のアキュムレータの入力のうちの上位 （Q— k) ビット には、 前記第 1のアキュムレータの出力信号のうちの上位 （d— k) ビットが入 力され、 前記第 2のアキュムレータの残りの kビットには前記第 2の信号入力端 子が接続されることを特徴とする。
本発明の第 3の態様による信号処理装置は、 p (1) ビットの第 1の信号入力 端子及び kビッ卜の第 2の信号入力端子を備えると共に、 nを 3以上の整数とし て、 第 1から第 nの n個のアキュムレータと、 1以上 n以下の全ての整数 mに対 し、 第 mのアキュムレータのオーバ一フロー信号を （m— 1) 階微分演算する手 段と、 前記第 1から第 nのアキュムレ一夕のオーバ一フロー信号の前記微分結果 を加算する加算手段とを備え、 第 mのアキュムレータのビット数は p (m) であ り、 かつ p (2) は p (1) 一 1以下の整数であり、 第 2のアキュムレータの入 力のうちの上位 p (2) 一 kビットには、 第 1のアキュムレータの出力信号のう ちの上位 p (2) 一 kビットが入力され、 前記第 2のアキュムレータの残りの k ビットには前記第 2の信号入力端子が接続され、 3以上 n以下の全ての整数 sに ついて、 p (s) は p (s— 1) 以下の整数であり、 第 sのアキュムレータには、 第 （s _l) のアキュムレータの出力信号のうちの上位 p (s) ビットが入力さ れることを特徴とする。
本発明の第 4の態様による信号処理装置は、 上記第 2、 第 3の態様のいずれか の信号処理装置において、 k=lとすることを特徴とする。
本発明の第 5の態様による信号処理装置は、 上記第 3、 第 4の態様のいずれか の信号処理装置において、 kビットの前記第 2の信号入力端子に入力する信号と して、 第 3番目以降のアキュムレータの出力信号から任意の kビットを選び出し て用いることを特徴とする。
本発明の第 6の態様による信号処理装置は、 上記第 3、 第 4の態様のいずれか の信号処理装置において、 kビッ卜の前記第 2の信号入力端子に入力する信号を、 第 3番目以降のアキュムレータ出力から選び出した任意の rビット信号の論理合 成手段により得ることを特徴とする。
本発明の第 7の態様による信号処理装置は、 pビットの第 1の信号入力端子及 び kビットの第 2の信号入力端子を備えると共に、 qを （p— 1) 以下の整数と して、 pビッ卜の第 1のアキュムレータ及び qビットの第 2のアキュムレータ 2 と、 前記第 1のアキュムレータの 1クロック前のオーバーフロ一信号と前記第 2 のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加 算手段とを備え、 前記第 1の信号入力端子から入力される pビッ卜の信号が pビ ッ卜の前記第 1のアキュムレータに入力され、 前記第 2のアキュムレータの入力 のうちの上位 （q— k) ビットには、 前記第 1のアキュムレータの 1クロック前 の出力信号のうちの上位 （Q— k ) ビットが入力され、 前記第 2のアキュムレー 夕の残りの kビットには前記第 2の信号入力端子が接続されることを特徴とする。 本発明の第 8の態様による信号処理装置は、 p ( 1 ) ビットの第 1の信号入力 端子 1及び kビッ卜の第 2の信号入力端子とを備えると共に、 nを 3以上の整数 として、 第 1から第 nの n個のアキュムレータと、 1以上 n以下の全ての整数 m に対して、 第 mのアキュムレータの （n— m) クロック前のオーバーフロー信号 を （m_ l ) 階微分演算する手段と、 前記第 1から第 nのアキュムレータのォー バーフロー信号の前記微分結果を加算する加算手段とを備え、 第 mのアキュムレ 一夕のビット数は p (m) であり、 かつ p ( 2 ) は p ( 1 ) 一 1以下の整数であ り、 第 2のアキュムレータの入力のうちの上位 p ( 2 ) —kビットには、 第 1の アキュムレータの 1クロック前の出力信号のうちの上位 p ( 2 ) — kビットが入 力され、 前記第 1のアキュムレータの残りの kビットには前記第 2の信号入力端 子が接続され、 3以上 n以下の全ての整数 sについて、 p ( s ) は p ( s— 1 ) 以下の整数であり、 第 sのアキュムレータには、 第 （s— 1 ) のアキュムレータ の 1クロック前の出力信号のうちの上位 p ( s ) ビットが入力されることを特徴 とする。
本発明の第 9の態様による信号処理装置は、 上記第 7、 第 8の態様のいずれか の信号処理装置において、 k = lとすることを特徴とする。
本発明の第 1 0の態様による信号処理装置は、 上記第 8、 第 9のいずれかの態 様の信号処理装置において、 kビットの前記第 2の信号入力端子に入力する信号 として、 第 3番目以降のアキュムレータの出力信号から任意の kビットを選び出 して用いることを特徴とする。 本発明の第 11の態様による信号処理装置は、 上記第 8、 第 9の態様のいずれ かの信号処理装置において、 kビットの前記第 2の信号入力端子に入力する信号 を、 第 3番目以降のアキュムレータ出力から選び出した任意の rビッ卜信号の論 理合成手段により得ることを特徴とする。
本発明の第 12の態様による信号処理装置は、 上記第 3〜第 6のいずれかの態 様の信号処理装置において、 Pビットの前記第 1の信号入力端子と kビッ卜の前 記第 2の信号入力端子に加えて k (1) ビットの第 3の入力端子を備え、 3以上 n以下のある整数 tに対して、 第 tのアキュムレータの入力の上位 p (t) — k (1) ビットには、 第 （t— 1) のアキュムレータにおける加算器の出力信号の うちの上位 p (t) -k (1) ビットが入力され、 前記第 tのアキュムレータの 残りの k (1) ビットには k (1) ビットの前記第 3の入力端子が接続されるこ とを特徴とする。
本発明の第 13の態様による信号処理装置は、 上記第 8〜第 11のいずれかの 態様の信号処理装置において、 Pビッ卜の前記第 1の信号入力端子と kビットの 前記第 2の信号入力端子に加えて k (1) ビットの第 3の入力端子を備え、 3以 上 n以下のある整数 tに対して、 第 tのアキュムレータの入力の上位 p (t) - k (1) ビットには、 第 （t— 1) のアキュムレータにおける加算器の 1クロッ ク前の出力信号のうちの上位 P (t) -k (1)ビットが入力され、残りの k (1) ビットには k (1) ビットの入力端子が接続されることを特徴とする。
本発明の第 14の態様による信号処理装置は、 上記第 12、 第 13のいずれか の態様の信号処理装置において、 k (1) ビットの前記第 3の入力端子に入力す る信号として、 第 （t + 1) 番目以降のアキュムレータの出力信号から任意の k (1) ビットを選び出して用いることを特徴とする。
本発明の第 14の態様による信号処理装置は、 上記第 1 1、 第 12のいずれか の態様の信号処理装置において、 k (1) ビットの前記第 3の入力端子に入力す る信号を、 第 （t + 1) 番目以降のアキュムレータ出力から選び出した任意の r ビット信号の論理合成手段により得ることを特徴とする。 本発明の第 16の態様による信号処理装置は、 上記第 12〜第 15のいずれか の態様の信号処理装置において、 k (1) =1とすることを特徴とする。
本発明の第 17の態様による信号処理装置は、 上記第 3〜第 6のいずれかの態 様の信号処理装置において、 3以上 n以下の範囲に含まれる （n— 2) 個の整数 値のうち V個を選び出し、 その値を小さい方から順に t (1)、 t (2)、 · · t (v) と表したときに、 1以上 V以下の任意の整数 wに対し、 k (w) ビット の入力端子を備え、 第 t (w) 番目のアキュムレータの入力の上位 p { t (w)} -k (w) ビットには、 第 { t (w) - 1 } 番目のアキュムレータの出力信号の うちの上位 p { t (w)} — k (w) ビットが入力され、 前記第 t (w) 番目のァ キュムレー夕の残りの k (w) ビットには k (w) ビットの入力端子が接続され ることを特徴とする。
本発明の第 18の態様による信号処理装置は、 上記第 8〜第 11のいずれかの 態様の信号処理装置において、 3以上 n以下の範囲に含まれる （n— 2) 個の整 数値のうち V個を選び出し、 その値を小さい方から順に t (1)、 t (2)、 · · t (v) と表したときに、 1以上 V以下の任意の整数 wに対し、 k (w) ビット の入力端子を備え、 第 t (w) 番目のアキュムレータの入力の上位 p { t (w)} 一 k (w) ビットには、 第 { t (w) — 1} 番目のアキュムレータの 1クロック 前の出力信号のうちの上位 P { t (w)} -k (w) ビットが入力され、 前記第 t (w) 番目のアキュムレータの残りの k (w) ビットには k (w) ビットの入力 端子が接続されることを特徴とする。
本発明の第 19の態様による信号処理装置は、 上記第 17、 第 18のいずれか の態様の信号処理装置において、 1以上 V以下のいくつか、 もしくは全ての整数 wに対し、 前記 k (w) ビットの入力端子に入力する信号として、 第 t (w) + 1番目以降のアキュムレータの出力信号から任意の k (w) ビットを選び出して 用いることを特徴とする。
本発明の第 20の態様による信号処理装置は、 上記第 17〜第 19のいずれか の態様の信号処理装置において、 1以上 V以下のいくつか、 もしくは全ての整数 wに対し、 前記 k (w) ビットの入力端子に入力する信号を、 第 t (w) +1番 目以降のアキュムレータの出力信号から選び出した任意の r (w) ビット信号の 論理合成手段により得ることを特徴とする。
本発明の第 21の態様による信号処理装置は、 上記第 17〜第 19のいずれか の態様の信号処理装置において、 1以上 V以下の全ての整数 wに対し、 k (w) =1とすることを特徴とする。
本発明の第 22の態様による信号処理装置は、 上記第 12〜第 21のいずれか の態様の信号処理装置において、 kビットの前記第 2の信号入力端子を備えず、 第 2のアキュムレータの入力のうちの上位 p (2) ビットには、 第 1のアキュム レー夕の出力信号のうちの上位 p (2) ビットが入力されることを特徴とする。 本発明の第 23の態様による信号処理装置は、 pビッ卜の第 1の信号入力端子 を備えると共に、 qを （p— 1) 以下の整数として、 pビットの第 1のアキュム レー夕と Qビッ卜の第 2のアキュムレータと、 前記第 1のアキュムレータのォー バーフロー信号と前記第 2のアキュムレータのオーバーフロー信号を一階微分演 算した信号とを加算する加算手段とを備え、 前記第 1の信号入力端子から入力さ れる！）ビッ卜の信号が pビッ卜の前記第 1のアキュムレータに入力され、 前記第 2のアキュムレータの入力のうちの上位 qビットには、 前記第 1のアキュムレー 夕の出力信号のうちの上位 Qビッ卜が入力されることを特徴とする。
本発明の第 23の態様による信号処理装置は、 p (1) ビットの第 1の信号入 力端子を備えると共に、 nを 3以上の整数として、 第 1から第 nの n個のアキュ ムレー夕と、 1以上 n以下の全ての整数 mに対して、 第 mのアキュムレータのォ —バ一フロー信号を （m_l) 階微分演算する手段と、 第 1から第 nのアキュム レー夕のオーバーフロー信号の前記微分結果を加算する加算手段とを備え、 第 m のアキュムレータのビット数は p (m) であり、 かつ p (2) は p (1) _1以 下の整数であり、第 2のアキュムレータの入力のうちの上位 p (2) ビットには、 第 1のアキュムレータの出力信号のうちの上位 p (2) ビットが入力され、 3以 上 n以下の全ての整数 sについて、 p (s) は p (s— 1) 以下の整数であり、 第 sのアキュムレータには、 第 （s _ l ) のアキュムレータの出力信号のうちの 上位 p ( S ) ビットが入力されることを特徴とする。
本発明の第 2 5の態様による信号処理装置は、 上記第 1〜第 2 4のいずれかの 態様の信号処理装置において、 該信号処理装置を構成するすべてのアキュムレー 夕、 すべての微分演算手段、 すべての加算演算手段が、 外部から供給されるクロ ック信号に同期して動作することを特徴とする。
本発明の第 2 6の態様によれば、 整数分周器と、 請求項 1〜2 5のいずれかに 記載した信号処理装置とを備え、 前記整数分周器の分周比を前記信号処理装置の 出力値で時系列的に制御することを特徴とする非整数分周器が提供される。 本発明の第 2 7の態様による非整数分周器は、 上記第 2 6の態様の非整数分周 器において、 前記信号処理装置のクロックとして前記整数分周器の出力信号を用 いることを特徴とする。
本発明の第 2 8の態様による非整数分周器は、 上記第 2 6の態様の非整数分周 器において、 前記信号処理装置のクロックを発生する手段として、 前記整数分周 器の動作に同期したク口ック発生装置を備えることを特徴とする。
本発明の第 2 9の態様による非整数分周器は、 上記第 2 6の態様の非整数分周 器において、 前記信号処理装置のクロックを発生させる手段として、 前記整数分 周器の出力信号を遅延させた信号を用いることを特徴とする。
本発明の第 3 0の態様によれば、 上記第 2 6〜第 2 9のいずれかの態様の非整 数分周器を備えたことを特徴とするフラクショナル N - P L Lシンセサイザが提 供される。
本発明の第 3 1の態様によるフラクショナル N— P L Lシンセサイザは、 上位 第 3 0の態様のフラクショナル N— P L Lシンセサイザにおいて、 前記信号処理 装置のクロックとして、 当該シンセサイザのリファレンス信号を用いることを特 徴とする。
本発明の第 3 2の態様によるフラクショナル N— P L Lシンセサイザは、 上記 第 3 1の態様のフラクショナル N—P L Lシンセサイザにおいて、 前記信号処理 装置のクロックを発生する手段として、 当該シンセサイザのリファレンス信号に 同期したク口ック発生装置を備えることを特徴とする。
本発明の第 3 3の態様によるフラクショナル N— P L Lシンセサイザは、 上記 第 3 1の態様のフラクショナル N— P L Lシンセサイザにおいて、 前記信号処理 装置のクロックとして、 当該シンセサイザのリファレンス信号を遅延させた信号 を用いることを特徴とする。 図面の簡単な説明
図 1は、本発明による信号処理装置の第 1の実施例を示したブロック図である。 図 2は、 図 1に示された信号処理部の例を示した回路図である。
図 3は、本発明による信号処理装置の第 2の実施例を示したブロック図である。 図 4は、 従来の信号処理装置の一例を示したプロック図である。
図 5は、 図 4に示された信号処理部の例を示した回路図である。
図 6は、 フラクショナル N _ P L Lシンセサイザの構成を示したブロック図で ある。
図 7は、 従来の信号処理装置における周波数一量子化ノイズ特性を説明するた めの図である。
図 8は、 本発明による信号処理装置における周波数一量子化ノイズ特性を説明 するための図である。
図 9は、 本発明による信号処理装置における周波数―量子化ノィズ特性を説明 するための図である。
図 1 0は、本発明による信号処理装置の第 3の実施例を示したプロック図であ る。
図 1 1は、 本発明による信号処理装置の第 4の実施例を示したブロック図であ る。
図 1 2ほ、 本発明による信号処理装置の第 5の実施例を示したプロック図であ る。 図 1 3は、 本発明による信号処理装置の第 6の実施例を示したブロック図であ る。
図 1 4は、 本発明による信号処理装置の第 7の実施例を示したブロック図であ る。
図 1 5は、 本発明による信号処理装置における信号処理部の第 2の例を示した 回路図である。
図 1 6は、 本発明による信号処理装置の第 8の実施例を示したブロック図であ る。
図 1 7は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 1の実施例を示したブロック図である。
図 1 8は、 本発明による分周比制御器の第 1の実施例を示した回路図である。 図 1 9は、 本発明による分周比制御器の第 2の実施例を示した回路図である。 図 2 0は、 本発明による分周比制御器の第 3の実施例を示した回路図である。 図 2 1は、 本発明による分周比制御器の第 4の実施例を示した回路図である。 図 2 2は、 図 1 8〜図 2 1に示された分周比制御器における信号処理部の第 1 の例を示した回路図である。
図 2 3は、 図 1 8〜図 2 1に示された分周比制御器における信号処理部の第 2 の例を示した回路図である。
図 2 4は、 本発明による分周比制御器の第 5の実施例を示した回路図である。 図 2 5は、 図 2 4に示された分周比制御器における信号処理部の第 1の例を示 した回路図である。
図 2 6は、 本発明による分周比制御器の第 6の実施例を示した回路図である。 図 2 7は、 本発明による分周比制御器の第 7の実施例を示した回路図である。 図 2 8は、 本発明による信号処理装置を用いたフラクショナル N—P L Lシン セサイザの第 2の実施例を示したブロック図である。
図 2 9は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 3の実施例を示したプロック図である。 図 30は、 本発明による信号処理装置を用いたフラクショナル N—
セサイザの第 4の実施例を示したプロック図である。
図 31は、 本発明による信号処理装置を用いたフラクショナル N— PLLシン セサイザの第 5の実施例を示したブロック図である。
図 32は、 本発明による信号処理装置を用いたフラクショナル N— PLLシン セサイザの第 6の実施例を示したプロック図である。
図 33は、 本発明による信号処理装置を用いたフラグショナル N—PLLシン セサイザの第 7の実施例を示したブロック図である。
図 34は、 本発明による信号処理装置の実施の形態を示すブロック図である。 発明を実施するための最良の形態
図 34は、 本発明による信号処理装置の実施の形態を示すブロック図である。 図 34において、信号処理装置は、縦続接続された n段のアキュムレータ 201、 202、 ···、 20m、 …ゝ 2 Onと、 m段目 （ただし、 2≤m≤n) のアキュム レー夕 2 Omのオーバフロー信号 Rmを（m— 1)階微分演算する手段 2 lmと、 1段目のアキュムレータ 201の出力 R1と 2段目から n段目までの微分演算結 果とを全て加算して出力端子 222に出力する加算手段 220とを備える。
このような信号処理装置において、 p (1) ビットからなる 1段目のアキュム レー夕 201には、 p (1) ビットの信号が入力 子 221から入力される。 ま た、 p (m) ビット （ただし、 p (m) ≤p (m- 1)) からなる m段目のアキュ ムレー夕 2 Omの上位には、 m— 1段目のアキュムレータ 20 (m— 1) の出力 のうち上位から d (m— 1) ビット （ただし、 l≤d (m- 1) ≤p (m)) が入 力される。 さらに、 m段目のアキュムレータ 2 Omの残りの下位には、 m+1段 目以降の所定のアキュムレータの論理演算結果または外部から、 ランダムな信号 となるような p (m) -q (m- 1) ビットの信号が入力端子 23mを介して入 力される。 なお、 p (m) =q (m— 1) の場合には、 入力端子 23mは、 存在 しないものとする。 このような構成において、 p (1) >p (n) となるように 各段のアキュムレータが構成されるものとする。
図 1に本発明による信号処理装置の第 1の実施例のプロック図を示す。 端子 1 が外部から信号を入力する端子である。 図 1の端子 1には 1 4本の線しか描かれ ていないが、実際には 2 0ビット分、即ち 2 0本の信号線が存在するものとする。 2は 2 0ビット入力の加算器で、 2 0ビットの遅延器 4と共に 2 0ビット入力の アキュムレータを構成する。 この 2 0ビットアキュムレータの入力信号は、 信号 端子 1から入力される 2 0ビッ卜の信号である。
8は 9ビット入力の加算器で、 9ビッ卜の遅延器 1 0と共に 9ビット入力のァ キュムレー夕を構成する。 このアキュムレータの 9ビッ卜入力のうち、 上位 8ビ ットには、 加算器 2の出力のうちの上位 8ビット、 即ち加算器 2と遅延器 4から なる 2 0ビットのアキュムレータの出力のうち、 上位 8ビットが入力される。 残 りの最下位ビット入力には、 端子 7が接続される。
1 3は 6ビッ卜入力の加算器で、 6ビッ卜の遅延器 1 5と共に 6ビット入力の アキュムレータを構成する。 この 6ビット入力のアキュムレータには、 加算器 8 の出力信号のうちの上位 6ビッ卜が入力される。
1 8は 4ビット入力の加算器で、 4ビッ卜の遅延器 2 0と共に 4ビッ卜入力の アキュムレータを構成する。 この 4ビット入力のアキュムレータには、 加算器 1 3の出力信号のうちの上位 4ビットが入力される。
各アキュムレータのオーバーフロー信号 2 2、 2 3、 2 4、 2 5は、 信号処理 部 2 7に入力される。 信号処理部 2 7の具体的構成例を図 2に示す。 信号処理部
2 7の基本的構成は図 5で説明した従来技術と同じである。つまり、 3 5、 3 7、
3 9、 4 1、 4 3、 4 5は遅延器であり、 1クロック前の入力値を出力する。 3 6、 3 8、 4 0、 4 2、 4 4、 4 6は減算器であり、 遅延器を通した入力値を遅 延器を通さない入力値から引き算し、 結果を出力する。 4 8は 4入力の加算器で ある。
以上の構成により、 この信号処理部 2 7では、 キャリー信号、 つまりオーバ一 フロ一信号 2 2と、 オーバーフロー信号 2 3の一階微分結果と、 オーバーフロー 信号 2 4の二階微分結果と、オーバ一フロー信号 2 5の三階微分結果の和をとり、 端子 2 8より出力する作用を有する。
以上述べた、 4個のアキュムレータと、 信号処理部 2 7からなるブロック全体 で、 1個の信号処理装置が構成されている。 その入力端子は 1であり、 出力端子 は 2 8である。 また、 入力端子 7は、 後で述べるように、 0と 1をランダムに発 生する外付けの信号源を接続するための端子である。
図 1に示す構成では、 アキュムレータ 2と遅延器 4は 2 0ビット、 アキュムレ —夕 8と遅延器 1 0は 9ビット、 アキュムレータ 1 3と遅延器 1 5は 6ビット、 アキュムレータ 1 8と遅延器 2 0は 4ビッ卜である。 回路規模はこれらのビット 数の和にほぼ比例する。即ち、 2 0 + 9 + 6 + 4 = 3 9ビット相当の規模となる。 これに対し、 図 4に示した従来技術による構成では、 2 0ビット X 4 = 8 0ビッ ト相当の規模となる。 即ち、 図 1に示す構成は、 図 4の構成に比べて同じ入力ビ ット数を維持しつつ、 その回路規模を半減できている。
図 3に本発明による信号処理装置の第 2の実施例のブロック図を示す。 図 1に 示したものと構成的にはほぼ同じであり、 9ビット入力のアキュムレータ 8の入 力のうちの最下位 1ビット入力端子 7に、 3入力 NANDゲート 3 0の出力信号 が入力される点が異なっている。 3入力 NANDゲート 3 0には、 4ビットの遅 延器 2 0の出力データのうちの下位 3ビットが入力される。 即ち、 図 1の入力端 子 7に入力する、 0と 1をランダムに発生する外付け信号源を、 1クロック前の アキュムレータ 1 8の出力信号である、 遅延器 2 0の出力信号の下位 3ビットを 入力とする 3入力 NANDゲート 3 0の出力で代用している。 これは、 図 1に示 す構成のように、 複数のアキュムレータをカスケードに接続した構成では、 後段 のアキュムレータになるほど、 その出力値の変動のランダム性が増すことを利用 したものである。 また、 3入力 NANDゲート 3 0を用いた理由は、 ランダム性 の増した後段のアキュムレータの信号を元に、 更にランダム性の大きい信号を得 ることにある。
図 7〜図 9を参照して、 本発明による信号処理装置の出カスペクトルについて 説明する。 図 7は、 図 4に示した従来構成による信号処理装置の量子化雑音スぺ クトルを示す。 シグマデルタ変調器の次数は 4次で、 入力信号のビット数は 2 0 ビット、 クロック周波数は 2 . 4 MH zである。 量子化ノイズのスロープは、 シ ダマデル夕変調器の次数が 4次であることから、 2 0 d b Z d e cの 4倍の、 8 0 d b / d e cとなっている。
図 1 0に本発明による信号処理装置の第 3の実施例のブロック図を示す。 図 8 は、 図 1 0の構成による信号処理装置の量子ィ匕ノイズスペクトルである。 図 1 0 の構成は、 2段目のアキュムレータへの入力端子 7が省略され、 アキュムレータ 2の出力で代用している以外は、 図 1に示した本願発明の例と同様の構成になつ ている。 アキュムレータのビット数は、 図 1 0の左側から順に、 2 0ビット、 9 ビット、 6ビット、 4ビットとなっている。
図 7に示した従来技術によるスぺクトルと比較すると、 多段にカスケード接続 するアキュムレータのビット数を減らすことにより、 3 0 KH z以下の領域の量 子化ノイズが平坦になっている。 図 8では、 これをフロアノイズ 9 1と表してい る。 また、 3 0 KH z以上の領域では、 従来技術と同様の S O d b Z d e cのス ロープが得られているが、 図 8にスプリアス 8 9、 9 0と記したような、 不要な 線スぺクトルがいくつか現れている。
まず、 低周波領域におけるフロアノイズの上昇については、 例えば図 8の場合 では、 このフロアノイズレベルは、最大出力レベルに比べて 1 2 O d b以上低く、 オーディオ用途などでは充分無視できるレベルにある。 また、 フロアノイズレべ ルは、 クロック周波数と、 多段にカスケード接続するアキュムレータのビット数 の減らし方に依存する。
従って、 本発明を応用する分野で要求されるスペックに応じ、 クロック周波数 と、 アキュムレータのビット数の減らし方を最適設計することにより、 フロアノ ィズを無視できるレベルに留めることが可能である。
一方、 スプリアス 8 9、 9 0等の不要な線スぺクトルは、 後段のアキュムレー 夕のビット数が少ないことにより、 出力信号の周期性が顕著になったために生じ たものである。 この線スペクトルは、 応用によって無視できる場合と無視できな い場合がある。 この不要な線スペクトルが実用上害を及ぼさない場合は、 図 1 0 のような構成をそのまま用いることができる。
図 9は、 本発明の第 2の実施例として示した、 図 3の構成による信号処理装置 の量子化ノイズスペクトルである。 図 8に示した例と同様、 3 0 KH z以下の領 域にはフロアノイズ 9 2が現れている。 このフロアノイズが実用上問題とならな いこと、 及びフロアノイズレベルをアキュムレータのビット数の選び方とクロッ ク周波数の選び方で設計できることは、 前述の通りである。
一方、 3 0 KH z以上の領域では、 図 8に示した例とは異なり、 不要な線スぺ クトルは一切見られ無いことが分かる。 これは 2段目のアキュムレ一夕の最下位 ビット入力端子 7に、 4段目のアキュムレータ 1 8の下位 3ビット信号 2 9を 3 入力 NANDゲート 3 0に入力して得られる信号を供給することにより、 出力信 号に明確な周期性が観測されなくなり、 結果として不要な線スぺクトルの発生が 抑制されたものである。 同様の効果は、 図 1に示す構成において、 入力端子 7に 0と 1をランダムに発生する外付けの信号源を接続することによつても実現され る。
なお、 入力端子 7が接続される 9ビットのアキュムレータ 8のオーバーフロー 信号 2 3は、 信号処理部 2 7において一階微分された後、 他のアキュムレータの オーバ一フロー信号もしくはその微分信号と加算され、端子 2 8より出力される。 従って、 入力端子 7に入力される信号成分は、 端子 2 8より出力される信号の直 流成分には影響を与えない。
以上述べた構成により、 まず従来技術による高次シグマデル夕変調器よりも小 さい回路規模で、 同様の機能を実現することが出来る。 また、 後段のアキュムレ 一夕出力から 2段目のアキュムレータ入力の最下位ビット入力にフィードバック をかけることにより、 カスケードに接続したアキュムレータの段数を順次減らす ことにより生じる、 不要な線スぺクトルを抑制することが出来る。
以上述べたような利点は、 本発明を分周比制御部として用いたフラクショナル N— P L Lシンセサイザについても得られる。 その場合、 図 1、 図 3に示した構 成による信号処理装置を、 図 6の分周比制御器 8 5として用いる。 その結果、 従 来技術による分周比制御部よりも小さい回路規模とすることができる。 また、 P L Lシンセサイザでは、 図 8に示したスプリァス 8 9、 9 0の様な不要な線スぺ クトルは、 シンセサイザ出力に不要なスプリアスを発生させる原因となる。 これ については、 図 1に示した構成のように、 2段目のアキュムレータの最下位ビッ 卜に、 0、 1をランダムに発生する外部信号源を接続する、 もしくは図 3に示し た構成のように、 後段のアキュムレータ出力から 2段目のアキュムレータ入力の 最下位ビットにフィードバックをかけることにより抑制することができる。 図 1 1は、本発明による信号処理装置の第 4の実施例を示すプロック図である。 端子 1が、 外部から信号を入力する端子である。 見掛け上、 本装置は図 1に示し た装置と同じであるが、 端子 1のビット数は 1 4ビットである。 2は 1 4ビット 入力の加算器で、 1 4ビッ卜の遅延器 4と共に 1 4ビット入力のアキュムレータ を構成する。 この 1 4ビット入力のアキュムレータの入力は、 信号端子 1に入力 される 1 4ビッ卜の信号である。
8は 9ビット入力の加算器で、 9ビットの遅延器 1 0と共に 9ビット入力のァ キュムレ一夕を構成する。 このアキュムレータの 9ビット入力のうち、 上位 8ビ ットには、 加算器 2と遅延器 4とからなる 1 4ビットのアキュムレータの出力の うち、 上位 8ビットが入力される。 残りの最下位ビット入力には、 入力端子 7が 接続される。
1 3は 6ビッ卜入力の加算器で、 6ビッ卜の遅延器 1 5と共に 6ビット入力の アキュムレータを構成する。 この 6ビット入力のアキュムレータには、 加算器 8 の出力信号のうちの上位 6ビッ卜が入力される。
1 8は 4ビット入力の加算器で、 4ビッ卜の遅延器 2 0と共に 4ビット入力の アキュムレータを構成する。 この 4ビット入力のアキュムレータには、 加算器 1 3の出力信号のうちの上位 4ビッ卜が入力される。 各アキュムレータのオーバーフロー信号 2 2、 2 3、 2 4、 2 5は、 信号処理 部 2 7に入力される。 信号処理部 2 7では、 加算器 4 8によりオーバーフロー信 号 2 2と、 オーバ一フロ一信号 2 3の一階微分と、 ォ一バーフロー信号 2 4の二 階微分と、 オーバーフロー信号 2 5の三階微分の和がとられ、 出力端子 2 8より 加算結果が出力される。
以上述べた、 4個のアキュムレータと、 信号処理部 2 7からなるブロック全体 で、 1個の信号処理装置が構成されている。 その入力端子は 1であり、 出力端子 は 2 8である。 また、 入力端子 7は、 0と 1をランダムに発生する信号源を接続 するための端子である。
作用のところで述べたとおり、 この入力端子 7に 0と 1をランダムに発生する 信号源を接続することにより、 この信号処理装置の出力に含まれる、 不要な線ス ぺクトルを抑制することができる。
図 1 2は、本発明による信号処理装置の第 5の実施例を示すブロック図である。 本実施例は、図 1 1に示した第 4の実施例とほぼ同じ構成を有している。違いは、 9ビット入力のアキュムレータ 8の最下位ビット入力端子 7に、 3入力 N AN D ゲート 3 0の出力信号が入力される点にある。 3入力 NANDゲート 3 0には、 4ビットの遅延器 2 0の出力データのうちの下位 3ビッ卜が入力される。 即ち、 図 1 1の入力端子 7に接続する、 0と 1をランダムに発生する外部信号源の代わ りに、 1クロック前のアキュムレータ 1 8の出力信号に相当する、 遅延器 2 0の 出力信号の下位 3ビッ卜の NANDゲート出力を入力端子 7に入力している。 図 1 3は、本発明による信号処理装置の第 6の実施例を示すブロック図である。 本実施例は、図 1 1に示した第 4の実施例とほぼ同じ構成を有している。違いは、 加算器 1 3と遅延器 1 5とからなる 6ピット入力の 1次シグマデルタ変調器の最 下位ビット入力が、 入力端子 3 2として外部に取り出されている点にある。 入力 端子 7と、 この入力端子 3 2は、 0と 1をランダムに発生する外部信号源を接続 するための端子である。
図 1 4は、本発明による信号処理装置の第 Ίの実施例を示すブロック図である。 図 1 4の第 4の実施例は、 図 1 3に示した第 6の実施例とほぼ同じ構成を有して いる。 違いは、 9ビット入力のアキュムレータ 8の最下位ビット入力端子 7に、 3入力 NANDゲート 3 0の出力信号が入力され、 かつ 6ビット入力のアキュム レ一夕 1 3の最下位ビット入力端子 3 2に、 3入力 NANDゲート 3 4の出力信 号が入力されている点にある。 加えて、 3入力 NANDゲート 3 0には、 4ビッ トの遅延器 2 0の出力デ一夕のうちの下位 3ビッ卜が入力され、 3入力 NAND ゲート 3 4には、 4ビッ卜の遅延器 2 0の出力デ一夕のうちの上位 3ビッ卜が入 力されている。 即ち、 図 1 3の入力端子 7と 3 2に接続する、 0と 1をランダム に発生する信号として、 1クロック前のアキュムレータ 1 8の出力信号を 3入力 NANDゲート 3 0、 3 4に入力して得られる信号を用いている。
なお、 上記の第 1〜第 7の実施例における信号処理部 2 7の第 1の例について 言えば、 図 2で説明した信号処理部 2 7とまったく同じ構成で良い。 従って、 図 示及び詳しい説明は省略するが、 信号処理部 2 7では、 オーバーフロー信号 2 2 と、 オーバ一フロー信号 2 3の一階微分結果と、 オーバーフロー信号 2 4の二階 微分結果と、 オーバーフロー信号 2 5の三階微分結果の和を取り、 端子 2 8より 出力する。
図 1 5は、 信号処理部 2 7の第 2の例を示す。 4 9、 5 0、 5 1、 5 2、 5 3、 5 4は遅延器である。 信号処理器 5 5では、 オーバーフロー信号 2 2の値と、 ォ —バーフロー信号 2 3の値と、 オーバーフロー信号 2 4の値と、 オーバ一フロー 信号 2 5の値と、 遅延器 4 9の出力を一 1倍した値と、 遅延器 5 0の出力を一 2 倍した値と、 遅延器 5 1の出力値と、 遅延器 5 2の出力を— 3倍した値と、 遅延 器 5 3の出力を 3倍した値と、 遅延器 5 4の出力を一 1倍した値の和をとり、 端 子 2 8より出力する。 この構成によっても、 キャリー信号、 つまりオーバーフロ —信号 2 2と、 オーバーフロー信号 2 3の一階微分結果と、 オーバーフロー信号 2 4の二階微分結果と、 オーバーフロー信号 2 5の三階微分結果の和を取り、 端 子 2 8より出力する作用が実現される。
図 1 6は、 本発明による信号処理装置の構成の第 8の実施例を示すプロック図 である。 端子 1力 外部から信号を入力する端子である。 端子 1のビット数は 1 4ビットである。 2は 1 4ビット入力の加算器で、 1 4ビットの遅延器 4と共に 1 4ビット入力のアキュムレータを構成する。 この 1 4ビット入力のアキュムレ 一夕の入力は、 信号端子 1に入力される 1 4ビッ卜の信号である。
8は 9ビット入力の加算器で、 9ビットの遅延器 1 0と共に 9ビット入力のァ キュムレー夕を構成する。 このアキュムレータには、 加算器 2と遅延器 4とから なる 1 4ビッ卜のアキュムレータの出力のうち、 上位 9ビットが入力される。
1 3は 6ビット入力の加算器で、 6ビットの遅延器 1 5と共に 6ビット入力の アキュムレータを構成する。 この 6ビット入力のアキュムレータには、 加算器 8 の出力信号のうちの上位 6ビットが入力される。
1 8は 4ビット入力の加算器で、 4ビッ卜の遅延器 2 0と共に 4ビット入力の アキュムレータを構成する。 この 4ビット入力のアキュムレータには、 加算器 1 3の出力信号のうちの上位 4ビッ卜が入力される。
各アキュムレータのオーバ一フロー信号 2 2、 2 3、 2 4、 2 5は、 信号処理 部 2 7に入力される。 信号処理部 2 7では、 オーバーフロー信号 2 2と、 オーバ —フロ一信号 2 3の一階微分と、 オーバーフ口一信号 2 4の二階微分と、 オーバ 一フロー信号 2 5の三階微分の和がとられ、出力端子 2 8より結果が出力される。 以上述べた、 4個のアキュムレータと、 信号処理部 2 7からなるブロック全体 で、 1個の信号処理装置が構成されている。 その入力端子は 1であり、 出力端子 は 2 8である。
図 1 7は、 本発明による信号処理装置を用いた、 フラクショナル N— P L Lシ ンセサイザの第 1の実施例に関わる説明図を示す。 V C 0 8 4の出力は 2つに分 岐され、 一方は P L Lシンセサイザの最終出力 8 8となり、 もう一方は整数分周 器 8 6に入力される。 整数分周器 8 6で分周された出力は位相比較器 （以下、 P Dと略称する） 8 1に入力される。 P D 8 1のもう一方の入力には、 リファレン ス信号 8 7が入力され、 リファレンス信号 8 7と、 整数分周器 8 6の出力信号と の位相差がチャージポンプ （以下、 C Pと略称する） 8 2へ出力される。 C P 8 2は、 受け取った位相差情報を電流、 ないしは電圧に変換し、 これがループフィ ル夕 （以下、 L . F . と略称する） 8 3を通った後、 V C 0 8 4にフィードバッ クされる。 このフィードバックの作用により、 V C O 8 4の出力する信号の周波 数は、 リファレンス信号 8 7の周波数の分周比倍にロックされる。 このとき、 整 数分周器 8 6の分周比を、 本発明による信号処理装置を応用した分周比制御器 8 5で時系列的に制御することで、 時間平均値として非整数の分周比を実現する。 結果として、 V C 0 8 4の出力周波数を、 リファレンス周波数 f ref の非整数倍 の値とすることができる。
なお、 図 1 7に示したブロックのうち、 整数分周器 8 6と分周比制御器 8 5の みを取り出せば、 これが非整数分周器として動作することは明白である。
図 1 8は、 本発明による信号処理装置を分周比制御器 8 5として見た場合の第 1の実施例に関わる回路図を示す。 本実施例は、 図 1 1に示した信号処理装置の 第 4の実施例とほぼ同じ構成を有している。 違いは、 信号処理部 1 2 1が、 信号 入力端子 2 6を備えている点にある。 信号処理部 1 2 1では、 信号入力端子 2 6 から入力される値と、 オーバーフロー信号 2 2と、 オーバーフロー信号 2 3の一 階微分と、 オーバーフロー信号 2 4の二階微分と、 オーバーフロー信号 2 5の三 階微分の和がとられ、 出力端子 2 8より結果が出力される。
信号入力端子 2 6に所望の分周比の整数部を、 信号入力端子 1に所望の分周比 の小数部のデータを入力することにより、 出力端子 2 8には時間と共に変動する 整数値が出力される。 その時間平均値は、 所望の、 非整数の分周比に等しい数値 となる。 この出力端子 2 8に現れる信号を、 分周比設定情報として整数分周器 8 6 (図 1 7 ) に入力し、 整数分周器 8 6の整数分周比を時系列的に変化させるこ とにより、 非整数分周動作が実現される。
なお、 非整数の分周比を、 その整数部と小数部に分割し、 それぞれ入力端子 2 6、 1に振り分ける方法は、 従来技術によるフラクショナル N— P L Lシンセサ ィザにおいて用いられている方法と何ら変わるところがないので、 ここでは詳細 は述べない。 図 1 9は、 本発明による分周比制御器 8 5の第 2の実施例に関わる回路図を示 す。 本実施例は、 図 1 2に示した信号処理装置の第 5の実施例とほぼ同じ構成を 有している。 違いは、 信号処理部 1 2 1が、 信号入力端子 2 6を備えている点に ある。 信号処理部 1 2 1では、 信号入力端子 2 6から入力される値と、 オーバー フロー信号 2 2と、 オーバーフロー信号 2 3の一階微分と、 ォ一バーフロー信号 2 4の二階微分と、 オーバーフロー信号 2 5の三階微分の和がとられ、 出力端子 2 8より結果が出力される。
図 2 0は、 本発明による分周比制御器 8 5の第 3の実施例に関わる回路図を示 す。 本実施例は、 図 1 3に示した信号処理装置の第 6の実施例とほぼ同じ構成を 有している。 違いは、 信号処理部 1 2 1が、 信号入力端子 2 6を備えている点に ある。 信号処理部 1 2 1では、 信号入力端子 2 6から入力される値と、 オーバー フロー信号 2 2と、 オーバーフロー信号 2 3の一階微分と、 オーバーフロー信号 2 4の二階微分と、 オーバーフロー信号 2 5の三階微分の和がとられ、 出力端子 2 8より結果が出力される。
図 2 1は、 本発明による分周比制御器 8 5の第 4の実施例に関わる回路図を示 す。 本実施例は、 図 1 4に示した信号処理装置の第 7の実施例とほぼ同じ構成を 有している。 違いは、 信号処理部 1 2 1力 信号入力端子 2 6を備えている点に ある。 信号処理部 1 2 1では、 信号入力端子 2 6から入力される値と、 オーバー フロー信号 2 2と、 オーバーフロー信号 2 3の一階! ¾分と、 ォ一バーフロー信号 2 4の二階微分と、 オーバーフ口一信号 2 5の三階微分の和がとられ、 出力端子 2 8より結果が出力される。
図 2 2は、 本発明による分周比制御器 8 5における信号処理部 1 2 1の第 1の 例に関わる回路図を示す。 本例は、 前に述べた信号処理部の第 1の例、 つまり図 2の信号処理部 2 7とほぼ同じ構成を有している。違レ：^は、加算器 4 8において、 信号入力端子 2 6に与えられる信号と、 オーバ一フロー信号 2 2と、 オーバーフ ロー信号 2 3の一階微分結果と、 オーバーフロー信号 2 4の二階微分結果と、 ォ 一パーフロー信号 2 5の三階微分結果の和が取られる点にある。 図 2 3は、 本発明による分周比制御器 8 5における信号処理部 1 2 1の第 2の 例に関わる回路図を示す。 本例は、 図 1 5に示した信号処理部 2 7の第 2の例と ほぼ同じ構成を有している。 違いは、 加算器 5 6において、 信号処理器 5 5の出 力と、 信号入力端子 2 6に与えられる信号の和が取られる点にある。
図 2 4は、 本発明による分周比制御器 8 5の第 5の実施例に関わる回路図を示 す。 本実施例は、 図 1 1に示した信号処理装置の第 4の実施例とほぼ同じ構成を 有している。 違いは、 加算器 8と遅延器 1 0からなる 2番目のアキュムレータの 入力が、加算器 2の出力からではなく、遅延器 4の出力から取られている。 また、 加算器 1 3と遅延器 1 5からなる 3番目のアキュムレータの入力が、 加算器 8の 出力からではなく、 遅延器 1 0の出力から取られている。 加えて、 加算器 1 8と 遅延器 2 0からなる 4番目のアキュムレータの入力が、 加算器 1 3の出力からで はなく、 遅延器 1 5の出力から取られている。 即ち、 2番目のアキュムレータに は、 1番目のアキュムレータの 1クロック前の出力値の上位 8ビッ卜が入力され、 3番目のアキュムレータには、 2番目のアキュムレータの 1クロック前の出力値 の上位 6ビットが入力され、 4番目のアキュムレータには、 3番目のアキュムレ 一夕の 1クロック前の出力値の上位 4ビットが入力されている。 各アキュムレ一 夕のオーバーフロー信号 2 2、 2 3、 2 4、 2 5は、 信号処理部 1 0 1に入力さ れる。
信号処理部 1 0 1では、 信号入力端子 2 6から入力される値と、 オーバーフロ 一信号 2 2と、 オーバーフロー信号 2 3の一階微分と、 オーバーフロー信号 2 4 の二階微分と、 オーバーフロー信号 2 5の三階微分の和がとられ、 出力端子 2 8 より結果が出力される。
図 2 5は、本発明における信号処理部 1 0 1の第 1の例に関わる回路図を示す。 1 0 2、 1 0 3、 1 0 4、 1 0 5、 1 0 6、 1 0 7は、 入力したデータを 1クロ ック遅延させて出力する遅延器である。 これらの遅延器が挿入されていることを 除けば、 本構成は、 図 2 2に示した信号処理部 1 2 1の第 1の例の構成と同じで ある。 以上の構成により、 信号処理部 1 0 1では、 信号端子 2 6より入力される 分周比の整数部分のデータと、 オーバーフロー信号 2 2を 3クロック遅延させた 信号と、 オーバーフロー信号 2 3の一階微分を 2クロック遅延させた信号と、 ォ 一バーフロー信号 2 4の二階微分を 1ク口ック遅延させた信号と、 オーバ一フロ 一信号 2 5の三階微分の和がとられ、 出力端子 2 8より結果が出力される。 図 2 6は、 本発明による分周比制御器 8 5の第 6の実施例に関わる回路図を示 す。 本実施例は、 図 2 4に示した分周比制御器 8 5の第 5の実施例と同様の構成 において、 そのクロックの与え方の一つの例を示したものである。 クロック信号 は入力端子 1 0 8より与えられ、 加算器 2、 8、 1 3、 1 8、 遅延器 4、 1 0、 1 5、 2 0、 信号処理部 1 0 1に分配される。 加算器 2、 8、 1 3、 1 8はクロ ックのアップエッジに同期して動作し、 遅延器 4、 1 0、 1 5、 2 0と信号処理 部 1 0 1はクロックのダウンエッジに同期して動作する。
図 2 7は、 本発明による分周比制御器 8 5の第 7の実施例に関わる回路図を示 す。 本実施例は、 図 1 9に示した分周比制御器 8 5の第 2の実施例と同様の構成 において、 そのクロックの与え方の一つの例を示したものである。 クロック信号 は入力端子 1 0 8より与えられ、 加算器 2、 遅延器 4、 1 0、 1 5、 2 0、 信号 処理部 1 2 1に分配される。 加算器 2と 8との間が信号線 1 0 9で接続され、 加 算器 8と 1 3との間は信号線 1 1 0で、 加算器 1 3と 1 8との間は信号線 1 1 1 でそれぞれ接続されている。
加算器 2はクロックのァヅプェッジに同期して動作する。 加算器 2の動作が終 了すると、 信号線 1 0 9に加算器 2の動作終了を表す信号が発生し、 加算器 8は これを受けて動作を開始する。 加算器 8の動作が終了すると、 信号線 1 1 0に加 算器 8の動作終了を表す信号が発生し、 加算器 1 3はこれを受けて動作を開始す る。 加算器 1 3の動作が終了すると、 信号線 1 1 1に加算器 1 3の動作終了を表 す信号力 S発生し、 加算器 1 8はこれを受けて動作を開始する。
以上の加算器 2、 8、 1 3、 1 8の一連の動作は、 クロック信号の半周期以内 に終了する。 遅延器 4、 1 0、 1 5、 1 8と信号処理部 1 2 1はクロックのダウ ：同期して動作する。 図 2 8は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 2の実施例に関わるブロック図を示す。 本実施例は、 図 1 7に示し たフラクショナル N— P L Lシンセサイザの第 1の実施例と同様の構成において、 分周比制御器 8 5へのクロックの与え方の一つの例を示したものである。 本実施 例では、 分周比制御器 8 5は、 整数分周器 8 6の出力信号をクロックとして動作 する。 なお、 分周比制御器 8 5へのクロック供給線 1 1 3に、 バッファ回路を設 けたり、 正負を反転するためのィンバ一夕を設けたりしても構わない。
図 2 9は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 3の実施例に関わるブロック図を示す。 本実施例では、 分周比制御 器 8 5は、 リファレンス信号 8 7をクロックとして動作する。 なお、 分周比制御 器 8 5へのクロック供給線 1 1 4に、 バッファ回路を設けたり、 正負を反転する ためのインバ一夕を設けたりしても構わない。
図 3 0は、 本発明による信号処理装置を用いたフラクショナル N—P L Lシン セサイザの第 4の実施例に関わるブロック図を示す。 1 1 5は、 整数分周器 8 6 の出力を分岐して得た信号を遅延させるための遅延器である。 分周比制御器 8 5 は、 整数分周器 8 6の出力信号を遅延させて得た遅延信号をクロックとして動作 する。
図 3 1は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 5の実施例に関わるブロック図を示す。 1 1 6は、 リファレンス信 号 8 7を分岐したリファレンス信号 1 1 4を遅延させるための遅延器である。 分 周比制御器 8 5は、 リファレンス信号 1 1 4を遅延させて得た遅延信号をク口ッ クとして動作する。
図 3 2は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 6の実施例に関わるブロック図を示す。 1 1 5は、 整数分周器 8 6 の出力を分岐して得た信号 1 1 7を遅延させるための遅延器である。 遅延器 1 1 5の遅延時間を一定に保っため、 遅延器 1 1 5は整数分周器 8 6から信号 1 1 8 を受け取つている。 整数分周器 8 6から遅延器 1 1 5へ渡される信号 1 1 8の例 としては、 整数分周器 8 6を構成するプリスケーラの出力や、 同じく整数分周器 8 6を構成するスヮロカウン夕の出力などが挙げられる。 分周比制御器 8 5は、 整数分周器 8 6の出力信号を遅延させて得た信号 1 1 7をクロックとして動作す る。
図 3 3は、 本発明による信号処理装置を用いたフラクショナル N— P L Lシン セサイザの第 7の実施例に関わるブロック図を示す。 整数分周器 8 6は、 位相の 異なる複数の分周出力を発生する整数分周器である。 整数分周器 8 6の出力の一 方である信号 1 2 0は P D 8 1へ、 もう一方は分周比制御器 8 5にクロック信号 1 1 9として供給される。 産業上の利用の可能性
以上説明してきたように、 本発明によれば同じ入力ビット数を維持しつつ回路 規模が小さくて済む信号処理装置を提供することができ、 チップ面積の増大、 消 費電流の増加の問題を解消することができる。
本発明による信号処理装置を分周比制御部として備えることで回路規模の小さ なフラクショナル N—P L Lシンセサイザを提供することができ、 特に、 不要な 線スぺクトルを抑制することで不要なスプリァスを抑制することができる。

Claims

1. 縦続接続された n段のアキュムレータと、
m段目 （ただし、 2≤m≤n) のアキュムレータのオーバフロー信号を （m — 1) 階微分演算する手段と、
1段目のアキュムレータの出力と 2段目から n段目までの前記微分演算結果 き口
とを全て加算して出力する加算手段とを備え、
p (1) ビットからなる 1段目のアキュムレータには、
の p (1) ビットの信 号入力が入力され、
p (m) ビット （ただし、 p (m) ≤p (m— 1)) からなる m段目のアキュ 囲
ムレー夕の上位には、 m— 1段目のアキュムレータの出力のうち上位から q
(m— 1) ビット （ただし、 l≤q (m- 1) ≤p (m)) が入力され、 前記 m段目のアキュムレータの残りの下位には、 m+ 1段目以降の所定のァ キュムレー夕の論理演算結果または外部から、 ランダムな信号となるような p (m) -q (m— 1) ビットの信号が入力され、
p (1) >p (n) であることを特徴とする信号処理装置。
2. pビッ卜の第 1の信号入力端子及び kビッ卜の第 2の信号入力端子を備える と共に、 Qを （p— 1) 以下の整数として、 pビットの第 1のアキュムレー 夕及び Qビットの第 2のアキュムレータと、 前記第 1のアキュムレータのォ —バーフロー信号と前記第 2のアキュムレータのオーバーフロー信号を一階 微分演算した信号とを加算する加算手段とを備え、
前記第 1の信号入力端子から入力される pビッ卜の信号が前記第 1のアキュ ムレー夕に入力され、 前記第 2のアキュムレータの入力のうちの上位 （q— k) ビットには、 前記第 1のアキュムレータの出力信号のうちの上位 （q— k) ビットが入力され、 前記第 2のアキュムレータの残りの kビットには前 記第 2の信号入力端子が接続されることを特徴とする信号処理装置。
3. p (1) ビットの第 1の信号入力端子及び kビットの第 2の信号入力端子を 備えると共に、 nを 3以上の整数として、 第 1から第 nの n個のアキュムレ 一夕と、 1以上 n以下の全ての整数 mに対し、 第 mのアキュムレータのォー バーフロー信号を （m— 1) 階微分演算する手段と、 前記第 1から第 nのァ キュムレー夕のオーバーフロー信号の前記微分結果を加算する加算手段とを 備え、
第 mのアキュムレータのビット数は p (m) であり、 かつ p (2) は p (1) — 1以下の整数であり、 第 2のアキュムレータの入力のうちの上位 p (2) 一 kビットには、 第 1のアキュムレータの出力信号のうちの上位 p (2) - kビッ卜が入力され、 前記第 2のアキュムレータの残りの kビットには前記 第 2の信号入力端子が接続され、 3以上 n以下の全ての整数 sについて、 p
(s) は!） （s— 1)以下の整数であり、第 sのアキュムレータには、第（s —1) のアキュムレ一夕の出力信号のうちの上位 p (s) ビットが入力され ることを特徴とする信号処理装置。
4. 請求の範囲第 2、 3項のいずれかに記載した信号処理装置において、 k=l とすることを特徴とする信号処理装置。
5. 請求の範囲第 3、 4項のいずれかに記載した信号処理装置において、 kビッ トの前記第 2の信号入力端子に入力する信号として、 第 3番目以降のアキュ ムレー夕の出力信号から任意の kビットを選び出して用いることを特徴とす る信号処理装置。
6. 請求の範囲第 3、 4項のいずれかに記載した信号処理装置において、 kビッ トの前記第 2の信号入力端子に入力する信号を、 第 3番目以降のアキュムレ 一夕出力から選び出した任意の rビット信号の論理合成手段により得ること を特徴とする信号処理装置。
7. Pビッ卜の第 1の信号入力端子及び kビットの第 2の信号入力端子を備える と共に、 qを （P—1) 以下の整数として、 pビットの第 1のアキュムレー 夕及び ciビッ卜の第 2のアキュムレータ 2と、 前記第 1のアキュムレータの 1クロック前のオーバーフロー信号と前記第 2のアキュムレー夕のオーバー フロー信号を一階微分演算した信号とを加算する加算手段とを備え、 前記第 1の信号入力端子から入力される Pビッ卜の信号が pビットの前記第 1のアキュムレータに入力され、 前記第 2のアキュムレータの入力のうちの 上位 （Q— k) ビットには、 前記第 1のアキュムレータの 1クロック前の出 力信号のうちの上位 （Q— k) ビットが入力され、 前記第 2のアキュムレー 夕の残りの kビットには前記第 2の信号入力端子が接続されることを特徴と する信号処理装置。
8. p (1) ビットの第 1の信号入力端子 1及び kビットの第 2の信号入力端子 とを備えると共に、 nを 3以上の整数として、 第 1から第 nの n個のアキュ ムレ一夕と、 1以上 n以下の全ての整数 mに対して、 第 mのアキュムレータ の （n— m) クロック前のオーバ一フロー信号を （m—l) 階微分演算する 手段と、 前記第 1から第 nのアキュムレー夕のオーバーフロー信号の前記微 分結果を加算する加算手段とを備え、
第 mのアキュムレータのビット数は p (m) であり、 かつ p (2) は p (1) —1以下の整数であり、 第 2のアキュムレータの入力のうちの上位 p (2)
— kビッ卜には、 第 1のアキュムレータの 1クロック前の出力信号のうちの 上位 P (2) —kビットが入力され、 前記第 1のアキュムレータの残りの k ビッ卜には前記第 2の信号入力端子が接続され、 3以上 n以下の全ての整数 sについて、 p (s) は p (s— 1) 以下の整数であり、 第 sのアキュムレ —夕には、 第 （s— 1) のアキュムレータの 1クロック前の出力信号のうち の上位 P (s) ビットが入力されることを特徴とする信号処理装置。
9. 請求の範囲第 7、 8項のいずれかに記載した信号処理装置において、 k=l とすることを特徴とする信号処理装置。
10. 請求の範囲第 8、 9項のいずれかに記載した信号処理装置において、 kビ ットの前記第 2の信号入力端子に入力する信号として、 第 3番目以降のアキ ュムレー夕の出力信号から任意の kビットを選び出して用いることを特徴と する信号処理装置。
1 1. 請求の範囲第 8、 9項のいずれかに記載した信号処理装置において、 kビ ットの前記第 2の信号入力端子に入力する信号を、 第 3番目以降のアキュム レー夕出力から選び出した任意の rビット信号の論理合成手段により得るこ とを特徴とする信号処理装置。
12. 請求の範囲第 3〜 6項のいずれかに記載した信号処理装置において、 pビ ットの前記第 1の信号入力端子と kビッ卜の前記第 2の信号入力端子に加え て k (1) ビットの第 3の入力端子を備え、 3以上 n以下のある整数 tに対 して、 第 tのアキュムレータの入力の上位 p (t) — k (1) ビットには、 第（ t一 1 )のアキュムレータにおける加算器の出力信号のうちの上位 p ( t ) -k (1) ビットが入力され、 前記第 tのアキュムレータの残りの k (1) ビットには k (1) ビットの前記第 3の入力端子が接続されることを特徴と する信号処理装置。
13. 請求の範囲第 8〜11項のいずれかに記載した信号処理装置において、 p ビッ卜の前記第 1の信号入力端子と kビッ卜の前記第 2の信号入力端子に加 えて k (1) ビットの第 3の入力端子を備え、 3以上 n以下のある整数 tに 対して、 第 tのアキュムレータの入力の上位 p (t) — k (1) ビットには、 第 （t— 1) のアキュムレータにおける加算器の 1クロック前の出力信号の うちの上位 p (t) — k (1) ビットが入力され、 残りの k (1) ビットに は k (1) ビットの入力端子が接続されることを特徴とする信号処理装置。
14. 請求の範囲第 12、 13項のいずれかに記載した信号処理装置において、 k (1) ビットの前記第 3の入力端子に入力する信号として、 第 （t + 1) 番目以降のアキュムレータの出力信号から任意の k (1) ビットを選び出し て用いることを特徴とする信号処理装置。
15. 請求の範囲第 12、 13項のいずれかに記載した信号処理装置において、 k (1) ピットの前記第 3の入力端子に入力する信号を、 第 （t + 1) 番目 以降のアキュムレータ出力から選び出した任意の rビッ卜信号の論理合成手 段により得ることを特徴とする信号処理装置。
16. 請求の範囲第 12〜15項のいずれかに記載した信号処理装置において、 k (1) =1とすることを特徴とする信号処理装置。
17. 請求の範囲第 3〜6項のいずれかに記載した信号処理装置において、 3以 上 n以下の範囲に含まれる （n— 2) 個の整数値のうち V個を選び出し、 そ の値を小さい方から順に t (1)、 t (2)、 · - ·、 t (v) と表したときに、
1以上 V以下の任意の整数 wに対し、 k (w) ビットの入力端子を備え、 第 t (w) 番目のアキュムレータの入力の上位 p { t (w)} 一 k (w) ビット には、 第 { t (w) —1} 番目のアキュムレータの出力信号のうちの上位 p { t (w)} 一 k (w) ビットが入力され、 前記第 t (w) 番目のアキュムレ 一夕の残りの k (w) ビットには k (w) ビッ卜の入力端子が接続されるこ とを特徴とする信号処理装置。
18. 請求の範囲第 8〜11項のいずれかに記載した信号処理装置において、 3 以上 n以下の範囲に含まれる （n— 2) 個の整数値のうち V個を選び出し、 その値を小さい方から順に t (1)、 t (2)、 · · ·、 t (v) と表したとき に、 1以上 V以下の任意の整数 wに対し、 k (w) ビットの入力端子を備え、 第 t (w) 番目のアキュムレータの入力の上位 p { t (w)} — k (w) ビッ 卜には、 第 { t (w) —1} 番目のアキュムレータの 1クロック前の出力信 号のうちの上位 p { t (w)} -k (w) ビットが入力され、 前記第 t (w) 番目のアキュムレータの残りの k (w) ビットには k (w) ビットの入力端 子が接続されることを特徴とする信号処理装置。
19. 請求の範囲第 17、 18項のいずれかに記載した信号処理装置において、 1以上 V以下のいくつか、 もしくは全ての整数 wに対し、 前記 k (w) ビッ トの入力端子に入力する信号として、 第 t (w) +1番目以降のアキュムレ 一夕の出力信号から任意の k (w) ビットを選び出して用いることを特徴と する信号処理装置。
20. 請求の範囲第 17〜19項のいずれかに記載した信号処理装置において、 1以上 V以下のいくつか、 もしくは全ての整数 wに対し、 前記 k (w) ピッ トの入力端子に入力する信号を、 第 t (w) +1番目以降のアキュムレータ の出力信号から選び出した任意の r (w) ビット信号の論理合成手段により 得ることを特徴とする信号処理装置。
21. 請求の範囲第 17〜19項のいずれかに記載した信号処理装置において、 1以上 V以下の全ての整数 wに対し、 k (w) =1とすることを特徴とする 信号処理装置。
22. 請求の範囲第 12〜21項のいずれかに記載した信号処理装置において、 kビットの前記第 2の信号入力端子を備えず、 第 2のアキュムレータの入力 のうちの上位 P (2) ビットには、 第 1のアキュムレータの出力信号のうち の上位 P (2) ビットが入力されることを特徴とする信号処理装置。
23. pビットの第 1の信号入力端子を備えると共に、 Qを （p— 1) 以下の整 数として、 pビッ卜の第 1のアキュムレータと qビッ卜の第 2のアキュムレ 一夕と、 前記第 1のアキュムレータのオーバーフロー信号と前記第 2のアキ ュムレ一夕のオーバーフロー信号を一階微分演算した信号とを加算する加算 手段とを備え、
前記第 1の信号入力端子から入力される pビッ卜の信号が!)ビッ卜の前記第 1のアキュムレータに入力され、 前記第 2のアキュムレータの入力のうちの 上位 qビッ卜には、 前記第 1のアキュムレータの出力信号のうちの上位 qビ ッ卜が入力されることを特徴とする信号処理装置。
24. p (1) ビットの第 1の信号入力端子を備えると共に、 nを 3以上の整数 として、 第 1から第 nの n個のアキュムレータと、 1以上 n以下の全ての整 数 mに対して、 第 mのアキュムレータのオーバーフロー信号を （m— 1) 階 微分演算する手段と、 第 1から第 nのアキュムレータのオーバーフロー信号 の前記微分結果を加算する加算手段とを備え、
第 mのアキュムレータのビット数は p (m) であり、 かつ p (2) は p (1) 一 1以下の整数であり、 第 2のアキュムレータの入力のうちの上位 p (2) ビットには、 第 1のアキュムレータの出力信号のうちの上位 p (2) ビット が入力され、 3以上 n以下の全ての整数 sについて、 p ( s ) は p ( s— 1 ) 以下の整数であり、 第 sのアキュムレータには、 第 （s— 1 ) のアキュムレ 一夕の出力信号のうちの上位 p ( s ) ビットが入力されることを特徴とする
2 5 . 請求の範囲第 1〜2 4項のいずれかに記載した信号処理装置において、 該 信号処理装置を構成するすべてのアキュムレータ、 すべての微分演算手段、 すべての加算演算手段が、 外部から供給されるクロック信号に同期して動作 することを特徴とする信号処理装置。
2 6 . 整数分周器と、 請求の範囲第 1〜 2 5項のいずれかに記載した信号処理装 置とを備え、 前記整数分周器の分周比を前記信号処理装置の出力値で時系列 的に制御することを特徴とする非整数分周器。
2 7 . 請求の範囲第 2 6項に記載した非整数分周器において、 前記信号処理装置
：、 前記整数分周器の出力信号を用いることを特徴とする非
2 8 . 請求の範囲第 2 6項に記載した非整数分周器において、 前記信号処理装置 のクロックを発生する手段として、 前記整数分周器の動作に同期したク口ッ ク発生装置を備えることを特徴とする非整数分周器。
2 9 . 請求の範囲第 2 6項に記載した非整数分周器において、 前記信号処理装置 のクロックを発生させる手段として、 前記整数分周器の出力信号を遅延させ た信号を用いることを特徵とする非整数分周器。
3 0 . 請求の範囲第 2 6〜2 9項のいずれかに E載した非整数分周器を備えたこ とを特徴とするフラクショナル N— P L Lシンセサイザ。
3 1 . 請求の範囲第 3 0項に記載したフラクショナル N— P L Lシンセサイザに おいて、 前記信号処理装置のクロックとして、 当該シンセサイザのリファレ ンス信号を用いることを特徴とするフラクショナル N— P L Lシンセサイザ。
3 2 . 請求の範囲第 3 1項に記載したフラクショナル N— P L Lシンセサイザに おいて、 前記信号処理装置のクロックを発生する手段として、 当該シンセサ ィザのリファレンス信号に同期したク口ック発生装置を備えることを特徴と するフラクショナル N— PL Lシンセサイザ。
33. 請求の範囲第 31項に記載したフラクショナル N—PLLシンセサイザに おいて、 前記信号処理装置のクロックとして、 当該シンセサイザのリファレ ンス信号を遅延させた信号を用いることを特徴とするフラクショナル N― P LLシンセサイザ。
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