WO2004010504A1 - Soi基板の加工方法 - Google Patents

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Toshiaki Takahashi
Kazuhisa Arai
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Definitions

  • the present invention relates to a method for processing an SOI substrate in which an insulating layer is formed on an upper surface of a back layer made of a semiconductor substrate, and a circuit is formed on a surface of a semiconductor thin film layer formed on the upper surface of the insulating layer.
  • This SOI substrate has a wafer bonding method in which semiconductor substrates made of silicon or the like having an insulating layer formed thereon such as an oxide film face to face and joined to each other, or oxygen atoms are introduced into a semiconductor substrate made of silicon or the like. It is formed by, for example, a SIMOX method in which an insulating layer such as an oxide film is formed inside by performing an implantation and then performing a heat treatment.
  • one semiconductor substrate side is thinned by polishing or the like to form a semiconductor thin film layer, and a circuit is formed on the surface of the semiconductor thin film layer.
  • the formed SOI substrate is formed on individual semiconductor chips by dicing each of the regions where the circuit strength is formed.
  • the semiconductor chip configured as described above has a thickness as small as possible to improve heat dissipation and electrical characteristics, and to form a multilayer semiconductor device by stacking a plurality of semiconductor chips. Forming force 'desirable. Therefore, before dividing the S / I substrate into individual semiconductor chips, the back surface layer made of the semiconductor substrate is polished and processed to a predetermined thickness.
  • the back layer made of the semiconductor substrate constituting the SOI substrate is mechanically ground with a grinding wheel, there is a possibility that the insulating layer such as an oxygen film may be damaged. Grinding is stopped at about ⁇ m. For this reason, there is a problem that a sufficiently thin semiconductor chip cannot be manufactured. In addition, stress remains in the ground back layer, causing problems such as warpage of the semiconductor chip and reduction of the bending strength. Disclosure of the invention
  • the present invention has been made in view of the above fact, and a main technical problem thereof is to provide a method for processing an SOI substrate that can be processed to be thin without leaving stress due to polishing.
  • a back layer composed of a semiconductor substrate, an insulating layer laminated on the upper surface of the back layer, and a semiconductor thin film laminated on the upper surface of the insulating layer And a circuit formed on the surface of the semiconductor thin film layer.
  • a method for processing an S 0 I substrate is provided. Further, according to the present invention, a back surface layer made of a semiconductor substrate, an insulating layer stacked on an upper surface of the back surface layer, a semiconductor thin film layer stacked on an upper surface of the insulating layer, A method for processing an SOI substrate, comprising: a formed circuit; and a grinding step of grinding the back surface layer to leave a predetermined thickness.
  • a method for processing an S 0 I substrate is provided.
  • the predetermined thickness of the back surface layer remaining in the grinding step is set to 100 to 10 m.
  • the back surface layer is formed of silicon (S i)
  • the insulating layer is formed of silicon oxide (S i O 2 ).
  • the chemical etching treatment in the above etching step is performed by etching containing fluorine and nitric acid. Performed by liquids.
  • FIG. 1 is a perspective view of an S 0 I substrate.
  • FIG. 2 is an enlarged cross-sectional view of the S0I substrate shown in FIG.
  • FIG. 3 is a simplified diagram showing an example of an etching apparatus used to carry out the present invention.
  • FIG. 4 is a perspective view of an essential part showing an example of a grinding device used for carrying out the present invention.
  • FIG. 1 is a perspective view of the S0I substrate
  • FIG. 2 is an enlarged cross-sectional view of the S0I substrate shown in FIG.
  • the illustrated SOI substrate 10 includes a back surface layer 11 made of a silicon (S i) substrate, an insulating layer 12 made of silicon oxide (S i 0 2 ) laminated on the upper surface of the back surface layer 11,
  • the semiconductor thin-film layer 13 is composed of a silicon (Si) substrate laminated on the upper surface of the insulating layer 12 and a circuit 14 formed on the surface of the semiconductor thin-film layer 13.
  • Such an SOI substrate 10 is formed by the wafer bonding method or the SIMOX method described above.
  • each layer constituting the substrate 10 is as follows: the back layer 11 has a thickness of about 400 ⁇ m, the insulating layer 12 has a thickness of about 0.1 to 0.5 m, the semiconductor thin film layer 13 and the circuit 1 4 is formed to be about 2-3 m.
  • the back surface layer 11 composed of the silicon (S i) substrate constituting the S 0 I substrate 10 is removed by a chemical etching treatment.
  • the etching apparatus 1 shown in FIG. 3 includes a spinner table 2 for holding an S 0 I substrate 10 to be etched. This spinner table 2 is rotatably arranged, and the The upper end has a substantially horizontal flat circular support surface 2a.
  • the transfer means 4 may be of a known form capable of transferring the SOI substrate 10 to the end of the movable arm by vacuum suction and transferring the SOI substrate 10 through a required path.
  • the transport means 4 transports one SOI substrate 10 onto the spinner table 2 and, after the etching step, rinsing and drying step described later, completes the S0I substrate 10 from the spinner table 2 at a required location. To be carried out.
  • the SOI substrate 10 carried on the spinner table 2 is carried over onto the spinner table 2 with its backside state, that is, with its back surface layer 11 facing upward.
  • a protective member 16 that can be formed from an appropriate rigid resin film is attached. Is being worn. Therefore, the protection member 16 is placed on the spinner table 2 and positioned on the upper surface of the back surface layer 11 of the SOI substrate 10. Note that the outer diameter of the SOI substrate 10 placed on the spinner table 2 is somewhat larger than the outer diameter of the circular support surface 2a of the spinner table 2.
  • an air blowing means 5 is attached to a spinner table 2.
  • the air blowing means 5 has a flow path 5 a extending from below the spinner table 2 to the periphery, and then extending along the lower surface of the SOI substrate 10 held on the spinner table 2.
  • the air supplied from a compressed air source flows from the periphery of the spinner table 2 along the lower surface of the SOI substrate 10, and the etching solution applied to the upper surface of the SOI substrate 10 becomes the SOI substrate. It is prevented from flowing to the lower surface of the substrate 10.
  • the spinner table 2 is further provided with etching liquid collecting means 6 for collecting an etching liquid applied to the upper surface of the SOI substrate 10 on the spinner table 2.
  • the etching solution collecting means 6 is composed of a stationary member 61 and a movable member 62 which cooperate to form a collecting tank.
  • Stationary part The material 61 has a cylindrical outer wall 61a, an annular bottom wall 61b, and a cylindrical inner wall 61c.
  • the movable member 62 has a cylindrical lower portion and an upper portion having an arc-shaped cross section. While the etching liquid is applied to the upper surface of the SOI substrate 10 on the spinner table 2, the movable member 62 is positioned at the ascending position indicated by the solid line in the figure, and the upper surface of the S0I substrate 10 is radiated.
  • the etching liquid flowing into the etching liquid collecting means 6 flows through the annular inlet 63 defined between the upper end of the inner wall 61 c of the stationary member 61 and the upper end of the movable member 62.
  • a cleaning solution which may be pure water
  • the movable member 62 is positioned at the lower position indicated by the two-dot chain line in the figure, the annular inlet 63 is closed, and the etching is performed.
  • the washing liquid is prevented from flowing into the liquid collecting means 6.
  • the illustrated etching apparatus 1 includes an etching liquid supply unit 7 that supplies an etching liquid to the SOI substrate 10 held on the spinner table 2.
  • the etching liquid supply means 7 in the illustrated embodiment includes an etching liquid storage tank 71.
  • An etching solution 72 to be applied to the upper surface of the SOI substrate 10 made of silicon and placed on the spinner table 2 is stored in the etching solution storage tank 71.
  • This etching solution 72 is an aqueous solution containing nitric acid and hydrofluoric acid.
  • the etching solution 72 in the etching solution storage tank 71 is sent out by the pump 73, and is supplied to the upper surface of the SOI substrate 10 on the spinner table 2 through the solution sending pipe 74.
  • the illustrated etchant supply means 7 includes an etchant supply nozzle 75 for supplying an etchant to the center of rotation of the S 0 I substrate 10 held on the spinner table 2.
  • the reference numeral 75 is connected to the above-mentioned liquid sending pipe 74. Note that the etching solution supply nozzle 75 is positioned between the operating position (the position shown in FIG. 3) above the S 0 I substrate 10 held on the spinner table 2 and the S 0 I substrate 10. And a non-working position separated from above.
  • the illustrated etching apparatus 1 is provided with an etching liquid discharging means 8 for discharging the etching liquid collected in the collecting tank of the etching liquid collecting means 6.
  • the etching liquid discharge means 8 includes a drain pipe 8 1 connected to a discharge port (not shown) provided on an annular bottom wall 6 1 b forming a recovery tank of the etching liquid recovery means 6, and a drain pipe 81.
  • the drain tank 82 contains the discharged etching liquid.
  • the illustrated etching apparatus 1 is configured as described above, and the etching process of the SOI substrate 10 will be described below.
  • the pump 73 of the etching liquid supply means 7 is operated, and the etching liquid 72 in the etching liquid storage tank 71 is passed through the liquid feed pipe 74.
  • Etching is performed by spraying the liquid toward the upper surface of the back surface layer 11 of the substrate 10.
  • an etching solution 72 containing nitric acid and hydrofluoric acid is sprayed on the upper surface of the back surface layer 11 of silicon S 0 I substrate 10, the back surface layer of silicon S 0 I substrate 10 1 1 Etching is
  • the etch rate is determined by the concentration of hydrofluoric acid and the temperature of the etchant 82. Therefore, in order to set the required etching rate, the temperature of the etching solution 82 is set to a predetermined value, and the nitric acid content in the etching solution 82 is set to an excessive value, and the hydrofluoric acid content is set to a predetermined value. It is important to.
  • etching is performed at a rate of 30 zm / min.
  • etching the silicon oxide (S i 0 2) by an etching solution mixing ratio described above, a 5 / zm / min the etching rate 0.5, the etching rate of the silicon oxide (S i 0 2) is silicon ( It is extremely slow, 1/60 of the etching rate of Si).
  • the spin Table 2 When the etching liquid 72 is supplied to the upper surface of the back layer 11 of the SOI substrate 10 held on the spin table 2 to etch the back layer 11, the spin Table 2 is rotated at a good speed of about 600 rpm, whereby the etching solution 72 jetted from the etching solution supply nozzle 75 spreads over the entire upper surface of the back surface layer 11 of the SOI substrate 10. Allows it to flow sufficiently evenly.
  • the air blowing means 5 attached to the spinner table 2 causes air to flow from the periphery of the spinner table 2 along the lower surface of the S0I substrate 10 and, thereby, the lower surface of the SOI substrate 10 Prevents the etching solution 72 from coming into contact.
  • the movable member 62 of the etching liquid recovery means 6 is positioned at the ascending position shown by the solid line in the figure, and the etching liquid 72 flowing on the upper surface of the S 0 I substrate 10 is recovered in the etching liquid recovery means 6. Is done.
  • the etching liquid 72 collected in the etching liquid collecting means 6 is discharged to the drain tank 82 through the drain pipe 81 of the etching liquid discharging means 8.
  • the back surface layer 11 of the S0I substrate 10 held on the spinner table 2 is formed of silicon (Si). Etching at a speed of Therefore, when the thickness of the back surface layer 11 is 400 zm as described above, it takes about 13.4 minutes to etch the back surface layer 11.
  • the back surface layer 11 of the SOI substrate 10 can be removed by performing the etching process for about 13.4 minutes, and the insulating layer 12 is exposed. Since the etching rate of silicon oxide (S i 0 2 ), which is the insulating layer 12, is 0.5 ⁇ / min as described above, the insulating layer 12 is partially insulated early due to uneven etching of the back layer 11. Even if there is a portion where the layer 12 is exposed, the insulating layer 12 functions as a stopper, and the back layer 11 can be completely removed. Since the insulating layer 12 can be completely removed as described above, the thickness of the SOI substrate 10 is reduced to the thickness of the insulating layer 12 (0.1 to 0.5 ⁇ m), the semiconductor thin film layer 13 and the circuit 1.
  • the SOI substrate 10 held on the spinner table 2 is configured. After the etching process of the back surface layer 11 is completed, the SOI substrate 10 on the spinner table 2 can be rinsed and dried if necessary. In the rinsing process, the supply nozzle 75 for supplying the etching liquid 72 is retracted from the working position on the S0I substrate 10 to the non-working position, and a jet nozzle (Fig.
  • the movable member 62 of the etching liquid collecting means 6 is lowered to the lowered position shown by the two-dot chain line in the figure, the annular inlet 63 of the etching liquid collecting means 6 is closed, and the cleaning liquid is supplied to the etching collecting means 6.
  • the drying of the SOI substrate 10 can be performed by so-called spin drying in which the spinner table 2 is rotated at a high speed of, for example, about 200 to 300 rpm.
  • the back surface layer 11 constituting the S0I substrate 10 is ground to have a predetermined thickness (for example, 100 to 10 / m) (grinding step). That is, a protective member 16 is adhered to the surface (see FIGS. 1 and 2) of the semiconductor thin film layer 13 on which the circuit 14 is formed as described above, and the S 0 I substrate 10 is shown in FIG.
  • the back layer 11 is held on the chuck table 9 1 of the grinding device 9 with the back surface layer 11 facing up. If the SOI substrate 10 is held on the chuck table 91 with the back layer 11 facing up, the grinding wheel 92 is rotated while the chuck table 91 is rotated at, for example, 300 rpm.
  • the SOI substrate 10 is rotated at a speed of 600 rpm so that the SOI substrate 10 comes into contact with the back surface layer 11 for polishing. Then, the back surface layer 11 is ground to a predetermined thickness force, for example, 70 ⁇ m.
  • the back surface layer 11 is etched and removed by performing the above-described etching step. The insulating layer 12 is exposed.
  • the back layer 11 of the SOI substrate 10 is subjected to the grinding step and the etching step.
  • the productivity can be improved as compared with the first embodiment in which the back surface layer 11 is etched away only by the etching step.
  • the back surface remaining at this uniform thickness is ground. Since the back layer 11 having a thickness of 70 zm is completely removed by etching in the etching step, etching is removed by etching for 140 seconds, which is the time required for etching, so that the finished thickness of the SOI substrate 10 is reduced. Can be made uniform.
  • the etching solution supplied to the center of rotation of the backside layer 11 of the SOI substrate 10 held on the spinner table 2 accumulates reaction heat and The temperature rises due to frictional heat due to rotation and active action.For example, about 20 ° C at the center of the S0I substrate 10 with a diameter of about 300 mm, but about 70 ° C at the outer periphery To rise.
  • the reaction rate is increased by the rise in the temperature of the etching solution, and the etching removal amount increases toward the outer periphery of the object to be processed.
  • the etching removal amount is different between the central portion, the intermediate portion, and the outer peripheral portion, when the diameter of the SOI substrate 10 is large, the entire back surface layer 11 (having a thickness of about 400 urn) is completely removed.
  • the entire back surface layer 11 can be removed by etching within a time (2 to 5 seconds) in which the insulating layer 12 can function as a stopper against the etching action. In some cases, the amount of etching cannot be controlled based on the etching rate.
  • the present invention has been described based on the illustrated embodiments. The present invention is not limited to only the embodiments.
  • etching was performed using an etching solution as the etching process in the etching process.
  • the present invention is applied to the etching process such as XeF2 or SF6. Dry etching such as plasma etching using gas may be employed.
  • the processing method of the S0I substrate according to the present invention utilizes the fact that the etching rates of a semiconductor member such as silicon and an insulating member formed by oxidizing a semiconductor member are extremely different. Since the backside layer of the SOI substrate is removed by etching to expose the insulating layer, it can be processed thin without leaving residual stress unlike grinding. Since the semiconductor chip formed by dicing the SOI substrate processed in this manner is extremely thin, thermal characteristics and electrical characteristics are improved. When a semiconductor device having a multi-layer structure is formed by connecting semiconductor chips up and down, around the electrodes so that they do not diffuse into metallic conductors such as copper that form electrodes from the circuit to the back surface.
  • SOI substrate processed by the present invention is an insulating layer is exposed as described above, need to form anew insulating film There is no. Further, in the method for processing an SOI substrate according to the present invention, after the back surface layer of the SOI substrate is ground and thinned by the grinding process, the thin remaining back surface layer is etched away in the etching process. The productivity can be improved as compared with the method in which the layer is removed by etching. Furthermore, since the thinner back surface layer is removed by etching as described above, there is no large difference in the time required to reach the insulating layer at the center, the middle, and the outer periphery. The entire back surface layer can be etched and removed within a time that can function as a stopper for, and the amount of etching can be controlled based on the etching speed.
  • S i 0 2 acid i arsenide silicon

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Abstract

半導体基板からなる裏面層と、該裏面層の上面に積層された絶縁層と、該絶縁層の上面に積層された半導体薄膜層と、該半導体薄膜層の表面に形成された回路とから構成されたＳＯＩ基板の加工方法であって、裏面層を研削し所定の厚さ残存せしめる研削工程と、該研削工程によって所定の厚さに形成された裏面層を化学的エッチング処理して除去し絶縁層を露出せしめるエッチング工程とを含む。

Description

明 細 書
S 0 I基板の加工方法 技術分野
本発明は、 半導体基板からなる裏面層の上面に絶縁層を形成し、 この絶縁層の 上面に形成された半導体薄膜層の表面に回路を形成した S 0 I基板の加工方法に 関する。 背景技術
近年、 信号処理速度を向上させる半導体チップを得るために、 半導体基板から なる裏面層の上面に絶縁層を形成し、 この絶縁層の上面に形成された半導体薄膜 層の表面に回路を形成した S O I基板力実用化されている。 この S O I基板は、 表面に酸ィ匕膜等の絶縁層力形成されたシリコン等の半導体基板同士を向かい合わ せて接合するゥェ一ハ張り合わせ法や、 シリコン等の半導体基板内に酸素原子を ィォン注入し、 続いて熱処理を施すことにより内部に酸化膜等の絶縁層を形成す る S I MO X法等によって構成される。 そして、 一方の半導体基板側を研磨等に より薄肉化して半導体薄膜層に形成し、 この半導体薄膜層の表面に回路を形成す る。 このように、 形成された S O I基板は、 回路力形成された各領域をダイシン グすることによって個々の半導体チップに形成される。 上述したように構成される半導体チップは、 放熱性および電気特性を良好にす るため、 また、 複数の半導体チップを積層して多層構造の半導体デバイスを構成 するために、 その厚さをできるだけ薄く形成すること力'望ましい。 そのため、 S 〇 I基板を個々の半導体チップに分割する前に、 半導体基板からなる裏面層を研 削して所定の厚さに加工している。 而して、 S O I基板を構成する半導体基板からなる裏面層を研削砥石によって 機械的に研削すると、 酸ィヒ膜等の絶縁層を傷つける虞があり、 絶縁層の手前 7 0 〃m程度で研削を止めている。 このため、 十分に薄い半導体チップを製造するこ とができないという問題がある。 また、 研削された裏面層にはストレスが残留し 、 半導体チップにソリが生じたり抗折強度力低下する等の問題もある。 発明の開示
本発明は上記事実に鑑みてなされたものであり、 その主たる技術的課題は、 研 削によるストレスを残留させることなく、 薄く加工することができる S O I基板 の加工方法を提供することにある。 本発明によれば、 上記主たる技術的課題を解決するために、 半導体基板からな る裏面層と、 該裏面層の上面に積層された絶縁層と、 該絶縁層の上面に積層され た半導体薄膜層と、 該半導体薄膜層の表面に形成された回路と、 から構成された
S 0 I基板の加工方法であって、
該裏面層を化学的ェッチング処理して除去し、 該絶縁層を露出せしめるエッチ ング工程を含んでいる、
ことを特徴とする S 0 I基板の加工方法が提供される。 また、 本発明によれば、 半導体基板からなる裏面層と、 該裏面層の上面に積層 された絶縁層と、 該絶縁層の上面に積層された半導体薄膜層と、 該半導体薄膜層 の表面に形成された回路と、 から構成された S O I基板の加工方法であって、 該裏面層を研削し所定の厚さ残存せしめる研削工程と、
該研削工程によって所定の厚さに形成された該裏面層を化学的ェッチング処理 して除去し、 該絶縁層を露出せしめるエッチング工程と、 を含む、
ことを特徴とする S 0 I基板の加工方法が提供される。 上記研削工程において残存する上記裏面層の所定の厚さは、 1 0 0〜1 0 m に設定されている。 また、 上記裏面層はシリコン （S i ) によって形成されてお り、 上記絶縁層は酸化珪素 （S i 02 ) によって形成されている。 また、 上記ェ ッチング工程における化学的ェッチング処理は、 フッ素と硝酸とを含むェッチン グ液によって遂行される。 図面の簡単な説明
図 1は、 S 0 I基板の斜視図。
図 2は、 図 1に示す S 0 I基板の断面拡大図。
図 3は、 本発明を実施するために用いるエッチング装置の一例を示す簡略図。 図 4は、 本発明を実施するために用いる研削装置の一例を示す要部斜視図。 発明を実施するための最良の形態
以下、 添付図面を参照して、 本発明による S O I基板の加工方法の好適実施形 態について、 更に詳細に説明する。 図 1には S 0 I基板の斜視図が示されており、 図 2には図 1に示す S 0 I基板 の断面が拡大して示されている。
図示の S O I基板 1 0は、 シリコン （S i ) 基板からなる裏面層 1 1と、 該裏 面層 1 1の上面に積層された酸化珪素 （S i 02 ) からなる絶縁層 1 2と、 該絶 縁層 1 2の上面に積層されたシリコン （S i ) 基板からなる半導体薄膜層 1 3と 、 該半導体薄膜層 1 3の表面に形成された回路 1 4とによって構成されている。 このような S O I基板 1 0は、 上述したゥェ一ハ張り合わせ法や S I M0 X法等 によって構成される。 8〇 1基板1 0を構成する各層の厚さは、 裏面層 1 1が 4 0 0〃m程度、 絶縁層 1 2が 0 . 1〜 0 . 5 m程度、 半導体薄膜層 1 3および 回路 1 4が 2〜 3 m程度に形成されている。 本発明による第 1の実施形態においては、 上記 S 0 I基板 1 0を構成するシリ コン （S i ) 基板からなる裏面層 1 1を化学的エッチング処理して除去する。 ここで、 エッチング装置について図 3を参照して説明する。 図 3に示すエッチ ング装置 1はェッチングすべき S 0 I基板 1 0を保持するスピンナ一テーブル 2 を具備している。 このスピンナ一テーブル 2は回転自在に配設されており、 その 上端には実質上水平である平坦な円形支持面 2 aを有する。 スピンナ一テーブル 2には適宜の動力伝達機構（図示していない） を介して駆動源としての電動モー タ 3が連結されている。 電動モータ 3が駆動されると、 スピンナーテーブル 2力 所要回転速度で回転せしめられる。 スピンナーテーブル 2に関連せしめて、 図 3に簡略に図示する搬送手段 4力 己 設されている。 この搬送手段 4は可動アームの先端に S O I基板 1 0を真空吸着 して所要径路を通して搬送することができる周知の形態のものでよい。 搬送手段 4は、 1枚の S O I基板 1 0をスピンナ一テーブル 2上に搬入し、 後述するエツ チングェ程とリンスおよび乾燥工程終了後に S 0 I基板 1 0をスピンナ一テープ ル 2上から所要場所に搬出する。 スピンナーテーブル 2上に搬入される S O I基 板 1 0は、 裏返し状態、 即ちその裏面層 1 1を上方に向けた状態でスピンナ一テ —ブル 2上に搬入される。 S O I基板 1 0の表面、 即ち回路 1 4が形成されてい る半導体薄膜層 1 3の表面 （図 1および図 2参照） には適宜の剛性樹脂フィルム から形成することができる保護部材 1 6が貼着されている。 従って、 保護部材 1 6がスピンナ一テーブル 2上に載置され、 S O I基板 1 0の裏面層 1 1力く上側に 位置付けられる。 なお、 スピンナーテーブル 2上に載置される S O I基板 1 0の 外径はスピンナ一テーブル 2の円形支持面 2 aの外径よりも幾分大きい。 図示のエツチング装置 1は、 スピンナーテ一ブル 2には空気吹き付け手段 5が 付設されている。 この空気吹き付け手段 5はスピンナ一テーブル 2の下方から周 縁に至り、 次いでスピンナーテ一ブル 2上に保持された S O I基板 1 0の下面に 沿って延びる流路 5 aを有している。 圧縮空気源 （図示していない） から供給さ れる空気は、 スピンナ一テーブル 2の周縁から S O I基板 1 0の下面に沿って流 動し、 S O I基板 1 0の上面に施されるエッチング液が S O I基板 1 0の下面に 流動するのを防止する。 スピンナーテーブル 2には、 更に、 スピンナーテーブル 2上の S O I基板 1 0の上面に施されたエッチング液を回収するためのエツチン グ液回収手段 6も付設されている。 このエッチング液回収手段 6は協働して回収 タンクを形成する静止部材 6 1および可動部材 6 2から構成されている。 静止部 材 6 1は、 円筒状外壁 6 1 a、 環状底壁 6 1 bおよび円筒状内壁 6 1 cを有する 。 可動部材 6 2は円筒形状の下部と断面形状が弧状である上部とを有する。 スピ ンナ一テーブル 2上の S O I基板 1 0の上面にエッチング液力施される間は、 可 動部材 6 2は図において実線で示す上昇位置に位置付けられ、 S 0 I基板 1 0の 上面を放射状に流動したエッチング液は、 静止部材 6 1の内壁 6 1 cの上端と可 動部材 6 2の上端との間に規定された環状入口 6 3からエッチング液回収手段 6 内に流入せしめられる。 なお、 S O I基板 1 0に純水でよい洗浄液を施してリン スする際には、 可動部材 6 2が図において 2点鎖線で示す下降位置に位置付けら れて環状入口 6 3が閉じられ、 エッチング液回収手段 6内に洗浄液が流入するこ とが防止される。 図示のエッチング装置 1は、 スピンナーテーブル 2に保持された S O I基板 1 0にエツチング液を供給するエツチング液供給手段 7を具備している。 図示の実 施形態におけるエッチング液供給手段 7は、 エッチング液収容タンク 7 1を備え ている。 このエッチング液収容タンク 7 1内には、 上記スピンナ一テーブル 2上 に載置されているシリコンからなる S O I基板 1 0の上面に施すべきエッチング 液 7 2が収容されている。 このエッチング液 7 2は、 硝酸とフッ化水素酸とを含 有する水溶液である。 エッチング液収容タンク 7 1内のエッチング液 7 2は、 ポ ンプ 7 3によって送出され、 送液管 7 4を通してスピンナ一テーブル 2上の S O I基板 1 0の上面に供給される。 図示のエッチング液供給手段 7は、 スピンナ一 テーブル 2に保持された S 0 I基板 1 0の回転中心部にェッチング液を供給する エッチング液供給ノズル 7 5を具備しており、 このエッチング液供給ノズル 7 5 は上記送液管 7 4に接続されている。 なお、 エッチング液供給ノズル 7 5は、 ス ピンナ一テーブル 2上に保持されている S 0 I基板 1 0の上方に位置する作用位 置 （図 3に図示する位置） と S 0 I基板 1 0の上方から離隔せしめられた非作用 位置とに選択的に位置付けられるように構成されて 、る。 なお、 図示のエッチング装置 1は、 上記エッチング液回収手段 6の回収タンク に回収されたェッチング液を排出するエツチング液排出手段 8を具備している。 このエツチング液排出手段 8は、 エツチング液回収手段 6の回収タンクを形成す る環状底壁 6 1 bに設けられた図示しない排出口に接続されたドレンパイプ 8 1 と、 該ドレンパイプ 8 1を通して排出されるエッチング液を収容するドレンタン ク 82とからなっている。 図示のエッチング装置 1は以上のように構成されており、 以下 SO I基板 1 0 のェッチング処理について説明する。
エツチング液供給手段 7のポンプ 73を作動せしめ、 エツチング液収容タンク 7 1内のエッチング液 72を送液管 74を通してエッチング液供給ノズル 7 5力、 らスピンナ一テーブル 2上に保持された上記 SO I基板 1 0の裏面層 1 1の上面 に向けて噴射せしめることによってエツチングが遂行される。 シリコンからなる S 0 I基板 1 0の裏面層 1 1の上面に硝酸とフッ化水素酸とを含有するェッチン グ液 72を噴射せしめると、 シリコンからなる S 0 I基板 1 0の裏面層 1 1のェ ツチングは、
S i + 2HN03 +6HF → H2 S i F6 + 3 H2 0 + N02 +NO で表示することができる。 充分な量の硝酸力存在する状況下においては、 エッチ ング速度は、 フッ化水素酸の濃度とエッチング液 82の温度によって定められる 。 従って、 所要エッチング速度を設定するためには、 エッチング液 82の温度を 所定値に設定し、 そしてエッチング液 82における硝酸含有量を過剰に設定する とともにフッ化水素酸の含有量を所定値に設定することが重要である。 例えば、 フッ化水素酸 （50%) と硝酸 （70%) とを 1 ： 4. 5の割合で混合したエツ チング液によってシリコン （S i) をエッチングすると、 30 zm/分の速度で エッチングされる。 一方、 上述した混合割合のエッチング液によって酸化珪素 （ S i 02 ) をエッチングすると、 そのエッチング速度が 0. 5 /zm/分であり、 酸化珪素 （S i 02 ) のエッチング速度はシリコン （S i) のエッチング速度の 1/60と極めて遅い。 スピンナーテ一ブル 2上に保持された SO I基板 1 0の裏面層 1 1の上面にェ ツチング液 72を供給して裏面層 1 1をエッチングする際には、 スピンナーテ一 ブル 2は 6 0 0 r p m程度でよい速度で回転せしめられ、 これによつてエツチン グ液供給ノズル 7 5から噴射されたエッチング液 7 2が S O I基板 1 0の裏面層 1 1の上面の全体に渡って充分均一に流動せしめられる。 スピンナ一テーブル 2 に付設されている空気吹き付け手段 5はスピンナーテ一ブル 2の周縁から S 0 I 基板 1 0の下面に沿って空気を流動せしめ、 これによつて S O I基板 1 0の下面 即ち表面にェッチング液 7 2が接触するのを防止する。 エツチング液回収手段 6 の可動部材 6 2は図において実線で示す上昇位置に位置付けられており、 S 0 I 基板 1 0の上面を流動せしめられたェッチング液 7 2はェッチング液回収手段 6 内に回収される。 エッチング液回収手段 6内に回収されたエッチング液 7 2は、 ェッチング液排出手段 8のドレンパイプ 8 1を通してドレンタンク 8 2へ排出さ れる。 上述したエツチング工程において、 スピンナ一テ一ブル 2上に保持された S 0 I基板 1 0の裏面層 1 1はシリコン （S i ) によつて形成されているので、 上述 したように 3 0 分の速度でエッチングされる。 このため、 裏面層 1 1の厚 さ力く上述したように 4 0 0 z mである場合には、 裏面層 1 1をエッチングするの に約 1 3 . 4分要する。 従って、 S O I基板 1 0の裏面層 1 1を約 1 3 . 4分ェ ツチング処理することにより除去することができ、 絶縁層 1 2が露呈する。 なお 、 絶縁層 1 2である酸化珪素 （S i 02 ) のエッチング速度は上述したように 0 . 5〃πι/分であるため、 裏面層 1 1のエッチングのバラツキにより部分的に早 く絶縁層 1 2が露呈する部分があっても、 絶縁層 1 2がストッパーとして機能し 、 裏面層 1 1を完全に除去することができる。 このように絶縁層 1 2を完全に除 去することができるので、 S O I基板 1 0の厚さは絶縁層 1 2 ( 0 . 1〜0. 5 ^m) と半導体薄膜層 1 3および回路 1 4 ( 2〜3 ^ m) を加算した 2. 1〜3 . 5 zm程度となる。 このように、 エッチング処理によって裏面層 1 1を除去す. るので、 研削のようにストレスを残留させることなく、 薄く加工することができ る。 上述したように、 スピンナーテ一ブル 2上に保持された S O I基板 1 0を構成 する裏面層 1 1のエッチング工程が終了した後においては、 必要に応じて、 スピ ンナ一テーブル 2上の S O I基板 1 0をリンスし、 乾燥することができる。 リン ス工程は、 ェッチング液 7 2を供給するための供給ノズル 7 5を S 0 I基板 1 0 上の作用位置から非作用位置に後退せしめ、 純水でよい洗浄液を噴射する噴射ノ ズル（図示していない） を S 0 I基板 1 0の上方に位置付け、 S 0 I基板 1 0の 上面に洗浄液を噴射せしめることによつて遂行することができる。 この際には、 ェッチング液回収手段 6の可動部材 6 2を図において 2点鎖線で示す下降位置に 下降せしめて、 エッチング液回収手段 6の環状入口 6 3を閉ざし、 洗浄液がエツ チング回収手段 6に進入するのを防止する。 S O I基板 1 0の乾燥は、 スピンナ —テーブル 2を例えば 2 0 0 0乃至 3 0 0 0 r p m程度の高速で回転せしめる所 謂スピン乾燥によつて遂行することができる。 次に、 本発明による S 0 I基板の加工方法の第 2の実施形態について説明する o
第 2の実施形態においては、 S 0 I基板 1 0を構成する裏面層 1 1を研削し所 定の厚さ （例えば、 1 0 0〜1 0 / m) 残存せしめる （研削工程） 。 即ち、 上述 したように回路 1 4力形成されている半導体薄膜層 1 3の表面 （図 1および図 2 参照） に保護部材 1 6が貼着され S 0 I基板 1 0を、 図 4に示す研削装置 9のチ ャックテーブル 9 1上に裏面層 1 1を上にして保持する。 このようにチャックテ 一ブル 9 1上に S O I基板 1 0を裏面層 1 1を上にして保持したならば、 チヤッ クテ一ブル 9 1を例えば 3 0 0 r p mで回転しつつ、 研削砥石 9 2を例えば 6 0 0 0 r p mで回転せしめて S O I基板 1 0を裏面層 1 1に接触することにより研 削する。 そして、 裏面層 1 1の厚さ力所定量例えば、 7 0〃mになるまで研削す る。 上記研削工程において、 S 0 I基板 1 0の裏面層 1 1の厚さが所定量例えば、 7 0 mになるまで研削されたら、 裏面層 1 1を上述したエツチング工程を遂行 してエッチング除去し、 絶縁層 1 2を露呈せしめる。 このように第 2の実施形態 においては、 S O I基板 1 0の裏面層 1 1を研削工程とエッチング工程によって 除去するので、 上述した第 1の実施形態のようにェッチング工程だけで裏面層 1 1をエッチング除去するものに比して生産性を向上することができる。 また、 第 の実施形態においては、 研削工程によって S 0 I基板 1 0の裏面層 1 1の厚さ が所定量例えば、 7 0 mになるまで研削した後に、 この均一厚さに残された裏 面層 1 1をエッチング工程において厚さ 7 0 z mの裏面層 1 1をエッチングによ つて全て除去できる時間である 1 4 0秒間ェツチングすることによってエツチン グ除去するので、 S O I基板 1 0の仕上がり厚さを均一にすることができる。 ここで、 上述したェッチング装置によるエツチング処理特性について説明する o スピンナ一テーブル 2上に保持された S O I基板 1 0の裏面層 1 1の回転中心 部に供給されたエッチング液は、 反応熱の蓄積および回転による摩擦熱と活性作 用によつて温度が高くなり、 例えば直径が 3 0 0 mm程度の S 0 I基板 1 0の中 心部で 2 0 ° C程度でも外周部では 7 0 ° C程度まで上昇する。 このエッチング 液の温度上昇によって反応速度が高まり、 被処理物の外周にいくに従ってエッチ ング除去量が増大する。 このように、 エッチング除去量が中心部と中間部と外周 部で異なるため、 S O I基板 1 0の径力く大きい場合には、 裏面層 1 1 (厚さが約 4 0 0 u rn) を全てエッチングによって除去すると、 中心部と中間部と外周部で 絶縁層 1 2に達する迄の時間に大きな差力く生じる。 この結果、 S 0 I基板 1 0の 径が大きい場合には絶縁層 1 2がエッチング作用に対するストツバ一として機能 できる時間 （2〜5秒） 内に裏面層 1 1を全てエッチング除去することができな いことがあり、 エッチング速度に基づくエッチング量の管理ができない。 しかる に、 第 2の実施形態においては、 研削工程によって S 0 I基板 1 0の裏面層 1 1 を研削して薄くした後に、 この薄く残された裏面層 1 1をエッチング工程におい てエッチング除去するので、 中心部と中間部と外周部で絶縁層 1 2に達する迄の 時間に大きな差が生ずることがないため、 絶縁層 1 2がエッチング作用に対する ストッパーとして機能できる時間 （2〜5秒） 内に裏面層 1 1を全てエッチング 除去することができ、 エツチング速度に基づくエツチング量の管理が可能となる 以上、 本発明を図示の実施形態に基づいて説明した力 本発明は実施形態のみ に限定されるものではない。 上述した実施形態においてはエッチング工程におけ るィ匕学的ェッチングとしてェッチング液によるゥエツトエツチングを適用した例 を示したが、 本発明はィ匕学的エッチングとしては例えば X e F 2， S F 6ガスを 用いたプラズマエッチング等のドライエッチングを採用してもよい。 産業上の利用可能性
以上のように本発明による S 0 I基板の加工方法においては、 シリコン等の半 導体部材と、 半導体部材を酸化して形成される絶縁部材とのエッチング速度が極 端に異なることを利用して、 S O I基板の裏面層をエッチング処理によって除去 して絶縁層を露出するので、 研削のようにストレスを残留させることなく、 薄く 加工することができる。 このようにして加工された S O I基板をダイシングして 形成された半導体チップは極めて薄いため、 熱的特性や電気的特性が良好となる 。 また、 半導体チップを上下に連結して多層構造の半導体デバイスを構成する場 合には、 回路から裏面に至る電極を形成する銅等の金属力伴導体内に拡散しない ように電極の回りには酸ィヒ珪素 （S i 02 ) 等の絶縁膜を形成する必要があるが 、 本発明によって加工された S O I基板は上記のように絶縁層が露出されるので 、 あらためて絶縁膜を形成する必要はない。 また、 本発明による S O I基板の加工方法においては、 研削工程によって S O I基板の裏面層を研削して薄くした後に、 この薄く残された裏面層をエッチング 工程においてェッチング除去するので、 ェッチング工程だけで裏面層をェッチン グ除去するものに比して生産性を向上することができる。 更に、 上記のように薄 く残された裏面層をェッチング除去するため、 中心部と中間部と外周部で絶縁層 に達する迄の時間に大きな差力生ずることがないので、 絶縁層がェッチング作用 に対するストッパーとして機能できる時間内に裏面層を全てェッチング除去する ことができ、 エツチング速度に基づくエツチング量の管理が可能となる。

Claims

請 求 の 範 囲
1 . 半導体基板からなる裏面層と、 該裏面層の上面に積層された絶縁層と 、 該絶縁層の上面に積層された半導体薄膜層と、 該半導体薄膜層の表面に形成さ れた回路と、 力、ら構成された S O I基板の加工方法であって、
該裏面層を化学的ェッチング処理して除去し、 該絶縁層を露出せしめるエツチ ング工程を含んでいる、
ことを特徵とする S 0 I基板の加工方法。
2 . 半導体基板からなる裏面層と、 該裏面層の上面に積層された絶縁層と 、 該絶縁層の上面に積層された半導体薄膜層と、 該半導体薄膜層の表面に形成さ れた回路と、 力、ら構成された S O I基板の加工方法であって、
該裏面層を研削し所定の厚さ残存せしめる研削工程と、
該研削工程によつて所定の厚さに形成された該裏面層を化学的ェッチング処理 して除去し、 該絶縁層を露出せしめるエッチング工程と、 を含む、
ことを特徴とする S 0 I基板の加工方法。
3 . 該研削工程において残存する該裏面層の所定の厚さは、 1 0 0〜1 0 z mに設定されている、 請求項 2記載の S O I基板の加工方法。
4. 該裏面層はシリコン （S i ) によって形成されており、 該絶縁層は酸 化珪素 （S i 02 ) によって形成されている、 請求項 1乃至 3のいずれかに記載 の S O I基板の加工方法。
5 . 該エッチング工程におけるィ匕学的エッチング処理は、 フッ素と硝酸と を含むェッチング液によつて遂行される、 請求項 1乃至 4のいずれかに記載の S 0 I基板の加工方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452309C (zh) * 2004-08-16 2009-01-14 株式会社东芝 晶片的制造方法及半导体器件的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1855309A4 (en) * 2005-02-28 2010-11-17 Shinetsu Handotai Kk METHOD FOR PRODUCING A BONDED WAFERS AND BONDED WAFER
JP4817291B2 (ja) * 2005-10-25 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体ウェハの製造方法
JP5565735B2 (ja) 2010-11-12 2014-08-06 国立大学法人東北大学 Ｓｏｉ基板のエッチング方法及びｓｏｉ基板上の裏面照射型光電変換モジュールの作製方法
JP2014179655A (ja) * 2010-11-12 2014-09-25 Tohoku Univ Ｓｏｉ基板のエッチング方法
CN102479674B (zh) * 2010-11-22 2014-12-31 比亚迪股份有限公司 一种晶圆制造方法
CN103730334B (zh) * 2012-10-11 2016-08-03 沈阳芯源微电子设备有限公司 一种适用于方形基板的化学液回收装置
CN107403778A (zh) * 2016-05-19 2017-11-28 胡川 半导体基板及半导体板制作方法
CN115233145A (zh) * 2022-06-14 2022-10-25 浙江山美机械制造有限公司 一种用于销轴的光中氮化装置及其制造工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563211A (ja) * 1991-08-30 1993-03-12 Mitsubishi Electric Corp 半導体装置の製造方法
EP0545694A2 (en) * 1991-12-02 1993-06-09 Canon Kabushiki Kaisha Image display device with reduced cell gap variation and method of manufacturing the same
WO1999048143A2 (en) * 1998-03-16 1999-09-23 Koninklijke Philips Electronics N.V. Method of manufacturing semiconductor devices with 'chip size package'

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE259098T1 (de) * 1990-08-03 2004-02-15 Canon Kk Verfahren zur herstellung eines soi-substrats
JP3092761B2 (ja) * 1991-12-02 2000-09-25 キヤノン株式会社 画像表示装置及びその製造方法
US5455202A (en) * 1993-01-19 1995-10-03 Hughes Aircraft Company Method of making a microelectric device using an alternate substrate
JPH06325991A (ja) * 1993-05-12 1994-11-25 Fuji Electric Co Ltd 半導体素子の製造方法
JPH1114832A (ja) * 1997-06-20 1999-01-22 Nippon Telegr & Teleph Corp <Ntt> 透明光学基板、光相互接続集積回路装置およびその作製方法
JPH11163309A (ja) * 1997-11-26 1999-06-18 Nippon Telegr & Teleph Corp <Ntt> 薄膜半導体装置およびその製造方法
DE19962763C2 (de) * 1999-07-01 2001-07-26 Fraunhofer Ges Forschung Verfahren zum Vereinzeln eines Wafers
US6403447B1 (en) * 1999-07-07 2002-06-11 Elantec Semiconductor, Inc. Reduced substrate capacitance high performance SOI process
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563211A (ja) * 1991-08-30 1993-03-12 Mitsubishi Electric Corp 半導体装置の製造方法
EP0545694A2 (en) * 1991-12-02 1993-06-09 Canon Kabushiki Kaisha Image display device with reduced cell gap variation and method of manufacturing the same
WO1999048143A2 (en) * 1998-03-16 1999-09-23 Koninklijke Philips Electronics N.V. Method of manufacturing semiconductor devices with 'chip size package'

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1427018A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452309C (zh) * 2004-08-16 2009-01-14 株式会社东芝 晶片的制造方法及半导体器件的制造方法

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