CN100452309C - 晶片的制造方法及半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 230000003746 surface roughness Effects 0.000 claims abstract description 17
- 238000007906 compression Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 71
- 238000000227 grinding Methods 0.000 claims description 45
- 238000005304 joining Methods 0.000 claims description 17
- 230000006835 compression Effects 0.000 claims description 13
- 238000009826 distribution Methods 0.000 claims description 12
- 238000004381 surface treatment Methods 0.000 claims description 12
- 238000005520 cutting process Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 235000012431 wafers Nutrition 0.000 description 82
- 238000005260 corrosion Methods 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 8
- 231100000241 scar Toxicity 0.000 description 8
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 4
- 229910052744 lithium Inorganic materials 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000033228 biological regulation Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910001651 emery Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
根据制造半导体晶片和半导体器件的方法,半导体晶片的背面接地,并通过干或湿腐蚀,使分割的半导体晶片上的半导体芯片的背面具有基本相等的表面粗糙度。通过突起采用热压缩和超声波振动将半导体芯片接合到引线框上。
Description
技术领域
本发明涉及晶片的制造方法及半导体器件的制造方法,更具体地说,涉及利用超声波并用热压缩形成封装的芯片的晶片的制造方法和使用该芯片的半导体器件的制造方法。
背景技术
通过突起接合电子元件的电极和布线基片的电极的倒装片接合,具有封装面积小、电路的配线长度缩短的特征。因此,倒装片接合适用于高密度封装和高频装置的封装。这种倒装片接合技术之一,有对突起处和电子元件的电极的接合利用超声波并用热压缩直接接合的方法(例如参照特许文献1及非特许文献1)。这种接合方法由于不要中间材料,而且工序少,接合时间也少,故具有能减少封装成本的优点。
【特许文献1】特开平8-330880号公报(第1页,图1)
【非特许文献1】Filp-Chip Assembly Technique for SAW Device(Proc.ISHM’95)
一般来说,作为电子元件的芯片(包含裸片、CSP等),将器件做入晶片中,用主轴磨削与器件形成面的相对侧的晶片内表面,直到成为例如到250μm左右的晶片规定的厚度,然后,进行小块切割使各个芯片个片化。
然而,通过用上述的主轴的磨削,如图15所示,在晶片100的内表面上形成例如螺旋形或放射状的微细伤痕101。而且,如图16所示,当沿着棋盘格子形状的切割线102、103进行切割时,芯片104内表面上形成的伤痕101的方向就随着切割前在晶片100内所处的位置的不同而不同。例如,图16中位于由圆a包围的区域的部分的芯片104如图17(a)所示,在芯片104的基准方向A(图中的箭头方向)上形成带状的伤痕101。与之相对,位于图16中由圆b包围的区域(与圆a包围的区域成90°旋转移动的区域)的部分的芯片104如17(b)所示,沿与基准方向A成直角的方向形成带状的伤痕101。这样,磨削方向随着切成个体芯片的104位于晶片100的哪个区域而不同,因此,伤痕101的方向和状态也就不同。
因此,在通过突起利用上述的超声波并用热压缩将作为电子元件的芯片104以器件形成面向下的状态接合到布线基片的电极上的方法中存在如下所述的问题。即,由于芯片104的磨削方向(伤痕101的方向)不同,因接合工具产生的超声波的振动方向与磨削方向之间的关系使芯片104与接合工具之间产生的摩擦力对每个芯片104是不同的。因此,在芯片104之间与布线基片的电极的接合强度发生偏差,使芯片104的封装稳定化是困难的。
发明内容
因此,本发明的目的在于一种提供能用超声波并用热压缩进行稳定的良好接合的半导体器件的制造方法。
另外。本发明的另一目的在于提供一种使能用超声波并用热压缩进行良好接合的芯片制造成为可能的半导体晶片的制造方法。
本发明的第一特征是晶片的制造方法,其要旨在于,在对其一个主表面上形成电路的晶片的另一主表面进行磨削之后,进行表面处理使由该晶片形成的芯片在与受到的超声波振动的方向对应的特定方向上的表面粗糙度均匀化。
另外,本发明的第二特征是半导体器件的制造方法,其要旨在于,具备工序:磨削一个主表面上形成电路的晶片的、另一个主表面的工序;进行表面处理,使在采用超声波将芯片封装至被接合体时沿超声波的振动方向的表面的粗糙度在芯片间实质上相同,使在晶片另一主表面上与振动方向对应的特定方向的表面粗糙度相同的工序;切断并分离已进行表面处理后的晶片,形成芯片的工序;通过突起处将芯片一个主侧面重合到被接合体上,配置具备超声波施加功能的接合工具使超声波振动方向与特定方向相一致,在加热状态下进行加压和施加超声波的工序。
发明的效果
根据本发明,利用超声波振动将晶片切成个体所形成的芯片接合到被接合体上时,能制作可得到芯片间稳定的接合状态的晶片。
根据本发明,能使成品率更高地制造芯片间接合状态稳定的可靠性高的半导体器件。
附图说明
图1示出根据本发明实施例的晶片制造方法中磨削工序的部分横截面图。
图2示出根据本发明实施例的晶片制造方法中的晶片与主轴的平面示图。
图3示出根据本发明实施例的晶片制造方法中的磨削工序中磨削后的晶片的内表面的平面图。
图4(a)和(b)示出根据本发明实施例的晶片制造方法中的湿腐蚀后的晶片的内表面的平面图。
图5示出根据本发明实施例的晶片制造方法和半导体器件的制造方法的流程图。
图6示出根据本发明实施例的半导体器件的制造方法中的晶片的内表面的平面图。
图7(a)和(b)示出利用切割切成个体的芯片的内表面的平面图。
图8示出根据本发明实施例的半导体器件的制造方法中的突起形成工序的斜视图。
图9示出根据本发明实施例的半导体器件的制造方法中的倒装片接合工序的部分剖开侧面图。
图10示出芯片切割前的晶片的位置与芯片的对被接合体的接合强度之间的关系的图。
图11示出芯片切割前的晶片的位置与芯片的内表面的表面粗糙度之间的关系的图。
图12(a)和(b)示出根据本发明另一实施例的晶片制造方法中的深腐蚀工序的工艺断面图。
图13为适用于根据本发明实施例的半导体器件的制造方法的电池部分的等效电路图。
图14示出根据适用本发明实施例的半导体器件的制造方法的电池部分的布线基片的断面图。
图15示出晶片内表面的磨削痕的平面图。
图16示出晶片的内表面的切割线与芯片形成区域的平面图。
图17(a)示出沿基准方向A形成磨削痕的芯片的内表面的平面图,(b)示出在与基准方向A成直角方向上形成磨削痕的芯片的内表面的平面图。
符号说明
1晶片 1A内表面 1C表面处理面 3转台 4主轴 5转盘 7砂轮 8磨削痕 9芯片形成区 10芯片 10A接合用电极 11引线框 11C、11D引线部 12A金粒突起处 15接合工具 16超声波喇叭
具体实施方式
下面根据附图说明本发明的实施例的晶片的制造方法和半导体器件的制造方法的细节。
【晶片的制造方法】
说明根据本发明的实施例的晶片的制造方法。根据本实施例的晶片制造方法,采用在表面(一侧的主表面)上将电路做入由分割线划分的多个芯片形成区域内的晶片。
首先,如图1所示,在每个芯片形成区域形成电路的晶片1的表面上,贴附树脂膜2以保护电路。然后将贴附树脂膜2的表面侧真空吸附于转台3之上。这里,晶片1相对于转台3同轴地配置。另外,转台3具备未图示的旋转驱动手段和真空吸附手段。
又,在转台3的上方配置主轴4。该主轴4在圆板形的转盘5的一个面的中央处,一体地形成由未图示的驱动手段驱动的驱动轴6。转盘5的另一个面上,形成沿周边旋转的突出部5A。在该突出部5A的端面上,一体地设置沿该突出部5A旋转的环形砂轮7。另外,设定主轴4的砂轮7使通过晶片1的旋转中心即转台3的旋转中心。
将如此放置并固定于转台3上的晶片1的内表面(另一主表面)1A,通过使转台3和主轴4自转,由砂轮7磨削整个表面。本实施例中,用转台3和主轴4磨削晶片的厚度直至达到例如260μm左右的厚度。结果,如图3中所示,在晶片1的内表面1A上,形成从中心出发的大致放射形的磨削痕(伤痕)8。该磨削痕8根据在晶片1的内表面1A中所处的位置,伤痕的形成方向不同。
其次,本实施例中,作为表面处理,对晶片1的内表面1A整个区域进行湿蚀刻和清洗。该湿蚀刻使用例如由氧化剂与氟化氢水溶液构成的蚀刻液。本实施例形态中,利用该湿蚀刻使晶片1的厚度为例如250μm左右。通过该工序,可使晶片1的内表面1A为图4(a)所示那样的平坦且平滑的面,或为图4(b)所示那样平坦且形成无数浅凹的面。结果,从晶片1的内表面上消除了具有图3所示那样的方向性的磨削痕。
根据这样的晶片的制造方法,则由于能利用湿蚀刻削除磨削工序中在晶片1内表面1A上形成磨削痕8,实现表面粗糙度的均匀化,故在下一工序中利用超声波振动使晶片切成个体形成的芯片接合到引线框、布线基片的接合用配线等之上时,因超声波振动方向上的芯片和工具之间的摩擦阻力在芯片间为相同大小,所以可以确保稳定的接合状态。
另外,如后面所述,在沿芯片10的基准方向(超声波的振动方向)A测定算术平均粗糙度Ra时,规定将晶片1中与磨削痕8成直角位置的位置作为晶片1中的0°的位置,规定将晶片1中磨削痕8为基准方向A的位置作为90°的位置的情况下,位于0°位置的芯片形成区域的内表面侧的算术平均粗糙度最好小于等于位于90°位置的芯片形成区域的内表面侧的算术平均粗糙度的1.3倍。
【半导体器件的制造方法】
下面,说明根据本实施例的半导体器件的制造方法。该半导体器件的制造方法中包含上述的晶片的制造方法,为便于说明,与上述部件相同的部件标注相同的符号。另外,本实施例是将芯片10接合到作为被接合体的引线框11上的例子。
本实施例中经过图5所示的各工序制造半导体器件。首先,如图5和图6所示,用众所周知的半导体制造技术在晶片1的表面(一个主表面)1B的各芯片形成区域9中形成电路和电极等(步骤S1)。
其次,以上述的条件磨削晶片1的内表面(另一个主表面)1A的整个表面(步骤S2)。
其后,作为表面处理,以上述的条件对晶片1的内表面1A全部区域进行湿腐蚀和清洗(步骤S3)。
其次,如图6所示,在上述的晶片制造方法制作的晶片1中沿划分用切割线切割芯片形成区域9,使芯片形成区域相互分离,从而切成个体的芯片10(步骤S4)。
图7(a)示出晶片1的内表面1A为平坦面时的芯片10的内表面侧,图7(b)示出晶片1的内表面1A为浅凹形的面时的芯片10的内表面侧。不论晶片1的内表面1A是平坦的面或浅凹形的面的情况,由于晶片1的内表面1A的表面粗糙度达到均匀化,故切成个体后的各芯片10的内表面侧的表面粗糙度也达到均匀化。
其次,如图8所示,在引线框上形成球形突起(步骤S5)。引线框11包括互相平行的框部11A、11B。在框部11A、11B的相对的位置上相对地形成各2条引线部11C和引线部11D。如图8所示,用插入金丝12的毛细管13相对于引线框11在引线部11C、11D的规定位置上形成金粒突起12A。具体地说,用超声波并热压缩将从毛细管的前端导出的金丝12接合到引线部11C、11D之后,使毛细管13从引线部11C、11D远离,摘下金丝12,从而在引线部11C、11D的上面留下金粒突起12A。
其后,如图9所示,将引线框11置于超声波并热压缩装置的工作台14的上面。然后,用接合工具15把芯片10接合于引线部11C、11D上(步骤S6)。另外,工作台14具备未图示的加热手段,加热到约200℃。另外,接合工具15具备用于吸附并固定芯片10的未图示的真空吸附手段。此外,接合工具15上装有施加超声波的超声波喇叭16。
这里,如图9所示,相对于这种接合工具15吸附并保持芯片10内表面侧使芯片10的基准方向A与超声波喇叭施加的超声波振动方向B平行。这时,使形成于芯片10的表面的接合用电极10A向下。然后,操作接合工具15,使引线框11的引线部11C、11D的金粒突起12A与接合用的电极10A相对。然后,使接合工具15下降,超声波喇叭施加超声波,同时进行热压缩。因此,这时的接合荷重定为例如12.5(N)。另外,超声波振动输出1W,施加200m秒。这样一来,可将芯片10接合到引线部11C、11D的规定位置上。
本实施例中,使用由上述的晶片制造方法制作的晶片制造芯片10,故在芯片10的内表面的基准方向A上的表面粗糙度在芯片10间是相同的,因此,不论用哪个芯片10,都可以使具备超声波喇叭16的接合工具15与芯片10的内表面之间的摩擦力相等。结果,将多个芯片10接合到引线框11时,能抑制芯片10的接合不良的发生。此外,本实施例中在把芯片10接合到引线框11之后,经过模制(转移模)工序(步骤S7)、搪磨(horning)工序(步骤S8)、引线电镀工序(步骤S9)、引线切断工序(步骤S10)等,完成半导体器件的制造。
根据上述的半导体器件的制造方法,为了使制成的多个芯片10间实现内表面的表面粗糙度一致化,可以把多个芯片10间随着施加超声波而产生的、接合工具15与芯片10的内表面之间的摩擦力变为相等。因此,能把多个芯片10可靠地接合到引线框11,提高成品率。
这里,说明在由晶片1制成的芯片10间的表面粗糙度偏差的容许范围。
只磨削晶片1的内表面1A后进行切割来制作芯片的情况中,在沿芯片的基准方向A测定算术平均粗糙度Ra时,位于图3所示的晶片1的0°位置的芯片形成区域的芯片磨削痕8与基准方向A成直角,位于晶片1的90°位置的芯片形成区域的芯片磨削痕8与基准方向A平行。
这里,图10中示出将位于晶片1的0°~90°各位置的芯片通过金粒突起接合到引线框上时的接合强度的测定的结果。如图10所示,位于90°位置的芯片的接合强度是1.8N,位于0°位置的芯片的接合强度是2.0N。
另外,当求出位于晶片1的0°~90°位置的芯片的算术平均粗糙度Ra时,就形成如图11的所示的图形。在晶片1中180°~270°的位置中的结果也与图10和图11所示的结果相同。另外,在90°~180°位置和270°~360°位置中的结果实质上也与0°~90°位置的结果相同。
在磨削晶片1的内表面1A之后,通过进行湿腐蚀使位于晶片1的0°位置的芯片10的内表面侧的表面粗糙度Ra小于等于0.065,从而可使位于晶片1的0°~90°之间的芯片10的因超声波和热压缩产生的接合强度大致一致。另外,当位于晶片1的0°位置的芯片10的内表面侧的表面粗糙度大于等于0.065时,会发生用1片晶片制成的芯片10之间的接合强度产生偏差的问题。
其结果,通过控制湿腐蚀使位于晶片1的0°位置的芯片10的经湿腐蚀后的表面粗糙度小于等于位于内表面磨削后的晶片1的90°位置的芯片10的内表面侧的表面粗糙度Ra的1.3倍,能抑制芯片10间的接合强度的偏差。此外,即使采用不同于上述的晶片1的磨削所用的主轴,表示位于晶片1的0°~90°范围的芯片10的内表面侧的表面粗糙度的曲线的趋势不变。
因此,施加湿腐蚀等的表面处理,使在用主轴磨削晶片的内表面侧的同时,沿对基准方向A(特定方向)实质上成直角的方向上形成切削痕的芯片形成区域的内表面侧的算术平均粗糙度,小于等于沿与基准方向A实质上相平行的方向上形成切削痕的芯片形成区域的内表面侧的算术平均粗糙度的1.3倍,是有效的。
如上所述,在本实施例的半导体器件的制造方法中,用超声波并热压缩将芯片10接合到引线框11时,为使沿芯片10的内表面的基准方向A的表面粗糙度(算术平均粗糙度Ra)均匀化,因此使由超声波喇叭16施加的振动方向与芯片10的基准方向相平行,从而能使不同芯片10间的接合强度均匀化。因此,根据本实施例的半导体器件的制造方法,能够成品率更高地制造半导体器件。
【其他的实施例】
作为上述的实施例揭示的一部分的论述和附图,不应理解为对本发明的限定。技术人员根据该揭示可以了解各种各样的替代实施例、实施例及运用技术。
此外,上述实施例中,在引线框11的引线部11C、11D上形成金粒突起12A,但也可以在芯片10的接合用电极10A上形成突起。又,上述实施例中,芯片10通过金粒突起12A接合到被接合体上,但作为突起,不限于金粒突起12A,当然也可以使用各种导电材料构成的突起。
又,上述实施例中,作为被接合体,芯片10接合到引线框11,但不用说本发明也适用于将芯片接合到布线基片的电极图形上的情况。
又,上述实施例中,在磨削晶片1的内表面1A后进行湿腐蚀,但也可以用如图12(a)和(b)所示那样的平坦化深腐蚀法进行晶片1的内表面1A的表面处理。即,该方法如图12(a)所示,在磨削晶片1的内表面1A后,在晶片1的内表面1A上平坦地涂覆腐蚀速度与晶片1相同的保护膜17,从保护膜17的表面进行腐蚀,只要除去晶片1的内表面1A上形成的磨削痕8,形成平坦的表面处理面1C就可。
又,上述实施例中,在将晶片1切成个体芯片10时,进行了切割,但也当然可以进行划线。
根据上述实施例的半导体器件的制造方法可特别适用于例如图13和图14所示那样的手机的电池部分。图13是电池部分20的等效电路图,图14是电池部分20的布线基片的主要部分的断面图。该电池部分20由锂电池21、与锂电池21并联接合的控制器IC22、串联接合到锂电池21上同时具备第1MOS型晶体管Q1和第2MOS型晶体管Q2并根据来自控制器22的信号电压进行锂电池的充放电控制的保护电路23所构成。
上述的控制器IC22和保护电路23如图14所示,封装于布线基片24上。控制器IC22众所周知用焊锡25接合保持。另外,保护电路芯片23,利用根据上述的实施例的半导体器件的制造方法,在引线部26、27通过多个突起28由超声波并热压缩形成未图示的芯片侧电极部。然后除引线部26、27外,成为用密封材料29密封的外壳。又,引线部26、27是引线框的一部分,在与引线框切断的状态下用焊料25接合于布线基片24上。
Claims (15)
1.一种制造半导体晶片的方法,其特征在于,包括:
在半导体晶片的切割好的主表面上形成多个电路,所述半导体晶片的所述主表面用作半导体芯片形成区;
磨削所述半导体晶片的背面;和
对所述半导体晶片的背面进行表面处理,使所述半导体晶片的背面的粗糙度一致,所述背面是所述主表面的相对的面,
当所述半导体晶片与磨盘一起旋转时,半导体晶片的背面被磨削,
所述半导体晶片的背面由绕半导体晶片的转动中心轴转动的磨盘磨削,
在任意方向、即第一方向上产生在所述半导体晶片的磨削背面的并经受背面处理的背面的第一刮痕的第1算术平均粗糙度是在垂直于第一方向的方向、即第二方向上产生在所述半导体晶片的磨削背面的并经受背面处理的背面的第二刮痕的第二算术平均粗糙度的1.3倍或更小,所述第二刮痕垂直于所述第一方向。
2.如权利要求1所述的制造半导体晶片的方法,其特征在于,在特定方向上对半导体晶片的背面进行表面处理,以当分割的半导体芯片用超声波振动接合到目标物体上时,在超声波振动的方向上使表面粗糙度一致。
3.如权利要求1所述的制造半导体晶片的方法,其特征在于,对半导体晶片的背面执行表面处理以均匀地减少磨削背面上的刮痕。
4.如权利要求1所述的制造半导体晶片的方法,其特征在于,所述背面处理是湿蚀刻处理。
5.如权利要求1所述的制造半导体晶片的方法,其特征在于,所述背面处理是微湿蚀刻处理。
6.如权利要求1所述的制造半导体晶片的方法,其特征在于,所述背面处理是干蚀刻处理。
7.如权利要求1所述的制造半导体晶片的方法,其特征在于,所述背面处理包括:在半导体晶片的背面上形成抗蚀层;使所述抗蚀层的蚀刻选择比等于所述半导体晶片的蚀刻选择比;以及通过干蚀刻处理除去所述抗蚀层,和干蚀刻所述半导体晶片的背面直至减少磨削半导体晶片上的刮痕。
8.一种制造半导体器件的方法,其特征在于,所述方法包括步骤:
在半导体晶片的切割好的主表面上形成多个电路,所述半导体晶片的所述主表面用作半导体芯片形成区;
磨削所述半导体晶片的背面;
对所述半导体晶片的背面进行处理,使所述半导体的背面的粗糙度一致,所述背面是所述主表面的相对的面;
为每个半导体芯片形成区切割所述半导体晶片,产生多个半导体芯片;和
利用突起使半导体芯片的主表面上的电极与目标物体相接触,通过从半导体芯片的背面施加超声波振动对电极和目标物体进行热压缩,从而利用突起将半导体芯片接合到目标物体上,
所述半导体晶片的背面随着半导体晶片和磨盘的转动而磨削,所述磨盘绕半导体晶片的中心转动轴转动。
在任意方向、即第一方向上产生在所述半导体晶片的磨削背面的并经受背面处理的背面的第一刮痕的第1算术平均粗糙度是在垂直于第一方向的方向、即第二方向上产生在所述半导体晶片的磨削背面的并经受背面处理的背面的第二刮痕的第二算术平均粗糙度的1.3倍或更小,所述第二刮痕垂直于所述第一方向。
9.如权利要求8所述的制造半导体器件的方法,其特征在于,通过将接合工具与半导体芯片的背面相接触来进行采用超声波振动的热压缩处理,所述接合工具对半导体芯片施加超声波振动。
10.如权利要求8所述的制造半导体器件的方法,其特征在于,在特定方向上对半导体晶片进行背面处理,以便当利用超声波振动将分割的半导体晶片上的半导体芯片接合到目标物体上时,在超声波振动的方向上使表面粗糙度均匀。
11.如权利要求8所述的制造半导体器件的方法,其特征在于,进行背面处理以均匀地减少半导体晶片的磨削背面上的刮痕。
12.如权利要求8所述的制造半导体器件的方法,其特征在于,所述背面处理是湿或干蚀刻处理。
13.如权利要求8所述的制造半导体器件的方法,其特征在于,所述背面处理是微湿蚀刻处理。
14.如权利要求8所述的制造半导体器件的方法,其特征在于,所述背面处理包括:在半导体晶片的背面上形成抗蚀层;使所述抗蚀层的蚀刻选择比等于所述半导体晶片的蚀刻选择比;以及通过干蚀刻处理除去所述抗蚀层,和干蚀刻所述半导体晶片的背面直至减少磨削半导体晶片上的刮痕。
15.如权利要求8所述的制造半导体器件的方法,其特征在于,利用突起与半导体芯片接合的目标物体是引线框或布线基片。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004236548A JP2006054390A (ja) | 2004-08-16 | 2004-08-16 | ウェハの製造方法および半導体装置の製造方法 |
JP2004236548 | 2004-08-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1738004A CN1738004A (zh) | 2006-02-22 |
CN100452309C true CN100452309C (zh) | 2009-01-14 |
Family
ID=35799002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB200510092145XA Expired - Fee Related CN100452309C (zh) | 2004-08-16 | 2005-08-16 | 晶片的制造方法及半导体器件的制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7205239B2 (zh) |
JP (1) | JP2006054390A (zh) |
CN (1) | CN100452309C (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4921016B2 (ja) * | 2006-03-31 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | リードカット装置および半導体装置の製造方法 |
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-
2004
- 2004-08-16 JP JP2004236548A patent/JP2006054390A/ja active Pending
-
2005
- 2005-08-15 US US11/203,097 patent/US7205239B2/en not_active Expired - Fee Related
- 2005-08-16 CN CNB200510092145XA patent/CN100452309C/zh not_active Expired - Fee Related
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Also Published As
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---|---|
CN1738004A (zh) | 2006-02-22 |
US20060032834A1 (en) | 2006-02-16 |
US7205239B2 (en) | 2007-04-17 |
JP2006054390A (ja) | 2006-02-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090114 Termination date: 20120816 |