WO2003101017A1 - Verfahren und schaltung zur taktumschaltung zwischen zwei bereitgestellten takten, insbesondere für peripherie-baugruppen von telekommunikationssystemen - Google Patents

Verfahren und schaltung zur taktumschaltung zwischen zwei bereitgestellten takten, insbesondere für peripherie-baugruppen von telekommunikationssystemen Download PDF

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WO2003101017A1
WO2003101017A1 PCT/DE2002/001945 DE0201945W WO03101017A1 WO 2003101017 A1 WO2003101017 A1 WO 2003101017A1 DE 0201945 W DE0201945 W DE 0201945W WO 03101017 A1 WO03101017 A1 WO 03101017A1
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clk
clock
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clock signals
signal
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PCT/DE2002/001945
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Athanase Mariggis
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Siemens Aktiengesellschat
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

Definitions

  • the invention relates to a method for switching between two clocks provided with the generic features of claim 1, 2 and 3 and circuits for performing such a method.
  • the clock failure detection circuit is based on an external local clock oscillator.
  • the local oscillator has, for example, a clock frequency of 25 MHz and is intended to recognize that the failure of clocks with a clock rate of, for example, 414 MHz It means that at least 17 consecutive clock pulses of the clock with 414 MHz must be missing before the clock failure can be recognized.
  • the object of the invention is to improve a method or a circuit for switching the clock between two provided clocks, that is, from an active clock to a redundant clock.
  • Clock selection signal is used primarily for routine checks of the clocks of the circuit.
  • the switching process is carried out synchronized with a falling edge of the two clock signals to be subsequently output.
  • An externally supplied signal can be used as the clock selection signal, but an internal signal can also be used if an external specification is undesirable or not necessary.
  • the signal of the detector circuits is also to be regarded as an internal signal, on the basis of whose change the other clock is selected as the clock to be output.
  • the fact that the switchover signal is synchronized with the respective reference clock and thereby also with the falling edge of this reference clock prevents the spikes caused by the hard switchover.
  • the use of two flip-flops per switching direction of the signal used for clocking enables the avoidance of so-called metastability effects.
  • the active clock can advantageously be switched off immediately with the synchronized clock selection signal, and the passive clock can be switched on after two separate clock periods. This leads to a very rapid switchover from the faulty or to the redundant clock when the selection button is not disturbed.
  • the circuit or method preferably has an external oscillator which monitors both clocks. In this case, an error message is issued to a central instance, since the circuit will not work at all.
  • a clocking known per se can be carried out particularly expediently, this being carried out both with the positive and with the negative clock edge of the redundant clock.
  • the active clock can advantageously be doubled in terms of the clock duration by means of a divider device. At first glance, this leads to a delay in the detection of a clock failure that is delayed by half a clock period, but offers increased security due to a sufficient phase difference.
  • Switching from one to the other clock cycle within two clock cycles after a change in the clock selection signal or after the detection of an error in the detector circuit enables a rapid switchover. This advantageously enables spikes to be prevented if there is at least one clock period between switching off the one clock signal and switching on the other clock signal.
  • FIG. 1 shows a flowchart with a large number of different clocks or clock signals related to one another to illustrate the basic sequence of clock monitoring
  • Fig. 3 shows such a diagram, in which the active clock for a comparison with the passive clock additionally divided by two, with a low failure
  • Fig. 5 shows a circuit for performing a preferred method.
  • two reference clocks Clk_l and Clk_2 are provided for a circuit arrangement.
  • the first clock cycle Clk__l which is subsequently assumed to be the initially active clock cycle, a failure should occur after four and a half clock cycle periods shown so that it remains in the low state.
  • the illustrated second clock cycle Clk_2, which is subsequently assumed to be the initially redundant or passive clock cycle, is to run continuously and, in the simplest case shown, is offset by 90 ° from the first active clock cycle Clk_l.
  • the respective states of the first, active clock Clk_1 are clocked by clocking the first, active clock Clk_l with the second, redundant clock Clk_2 on the rising and falling edges of the redundant clock Clk_2.
  • the clocking result when clocking with the positive or rising edges is shown as the third clock signal FF_P, the clocking with the negative or falling edges is shown as the fourth clock signal FF_N.
  • the corresponding clock result or clock signal FF_N changes for the negative edge not, but remains constantly in a low state.
  • the clock signal FF__P changes for clocking with the rising edge from the high to the low state.
  • the EXOR output signal of the EXOR circuit is shown in the fifth line of the diagram.
  • the lower half of the illustration in FIG. 1 shows the case in which the first, active clock Clk_l fails half a clock period earlier, that is to say remains in the high state.
  • the failure during clocking with the negative edge is detected, which is determined by a corresponding switching of the clock signal FF_N for clocking with the negative edge three-quarter clock periods after the last switching process and is identified by a high state.
  • the EXOR circuit recognizes this again when comparing the two clock signals FF_P and FF_N.
  • An OR circuit which is arranged behind the EXOR circuits of the undelayed arrangement and the delayed arrangement, outputs the signal OR, which is used as a switchover signal.
  • the corresponding detector circuit D1 is doubled, as can also be seen in FIG. 5, so that a second detector circuit D2 is available in parallel with the first detector circuit Dl.
  • the inputs of the second detector circuit D2 are switched in reverse, so that the moment the first detector circuit D1 clocks the first clock Clk_l with the second clock Clk_2, the second detector circuit D2 clocks the second clock Clk_2 with the first clock Clk_l.
  • one of the clock signals in FIG. 2 the active clock signal Clk_l, is first passed through a delay circuit and accordingly delayed by the amount DELAY. This can be carried out within each of the detector circuits, but can also be carried out if the detector circuit is doubled a common preliminary stage of these two detector circuits D1, D2.
  • time diagrams are shown in the critical case in which the two reference clocks Clk_l and Clk_2 are in phase.
  • the third line shows the clock signal Clk_l / 2 of an active clock Clk_l divided by two.
  • a divider circuit which can be seen in Fig. 5, e.g. can be constructed by means of a flip-flop FF1.
  • the clock signal Clk_l to be divided is applied to the clock input of the flip-flop FF1, while the output signal of the inverted output of this flip-flop FF1 is applied to the other input D.
  • the reference clock Clk_2 and the divided clock signal Clk_l / 2 applied to two flip-flop circuits each consisting of two flip-flops FF2 and FF3 or FF4 and FF5.
  • the reference clock Clk_2 is applied to the first clock input of both the first and the second flip-flops FF2 and FF3 or FF4 and FF5 of each flip-flop circuit
  • the divided clock signal Clk_l / 2 to be clocked is applied to the respective second input.
  • the output of the first flip-flop FF2 or FF3 leads to the input of the second flip-flop FF3 or FF5 of the corresponding flip-flop circuit.
  • the flip-flops FF2 and FF3 of the first flip-flop circuit clock the divided clock Clk_l / 2 each on the rising edge of the second or reference clock Clk_2 and the flip-flops FF4 and FF5 of the second flip-flop circuit each clock at the falling edge of the reference clock Clk_2.
  • the output signal FFP1 of the first flip-flop FF2 and the output signal FFP2 of the second flip-flop FF3 of the first flip-flop circuit which are shown as clock signals FF_P1, FF_P2 in the fourth and fifth lines in FIGS. 3 and 4 , are fed to the two inputs of an EXCLUSIVE-OR circuit, the output signal EXOR1 of which is shown as the sixth signal.
  • the output signal FFN1 of the first flip-flop FF4 and the output signal FFN2 of the second flip-flop FF5 of the second flip-flop circuit which are shown as clock signals FF_N1, FF_N2 in the seventh and eighth lines in FIGS. 3 and 4 , are also fed to the two inputs of an EXCLUSIVE-OR circuit, the output signal EX0R2 of which is shown as the ninth signal.
  • the two output signals EXOR1 and EX0R2 of the two EXCLUSIVE-OR circuits are supplied to an OR circuit, the output signal OR of which is shown in the tenth line.
  • This output signal OR is ultimately applied to a flip-flop FF6, to the switching input of which the reference clock Clk_2 is applied and which samples with the falling edge.
  • This final flip-flop FF6 is switched so that the switching process is synchronized with the falling edge of the second signal Clk_2 to be output after a disturbance of the first signal Clk_l.
  • the circuit has a second, double detector D2, the structure of which is advantageously identical to the detector D1 described. At the second detector D2, however, the inputs are occupied in reverse to those of the first detector D1 in order to also enable the second clock Clk_2 to be monitored by clocking with the first clock Clk_l.
  • the clock signals Clk_l and Clk_2 entering the overall arrangement are also applied to a further detector D3 with a local oscillator, which monitors whether both applied signals Clk_l and Clk_2 have failed.
  • a corresponding error alarm is output for both clocks Clk_l and Clk_2 and is preferably fed to a central microprocessor ⁇ P for controlling the entire system.
  • the microprocessor ⁇ P then at least switches this arrangement off.
  • OR signals OR_N of the two detectors D1 and D2 are each fed to AND circuits, the second input of which is connected to a corresponding output
  • Synchronization device SY is present, which is preferably controlled with the aid of a clock selection signal CLK_WAHL to determine a desired active clock.
  • the outputs of the two AND circuits are in turn supplied to two further AND circuits, the second input of which is fed with the first clock signal Clk_l or Clk_2.
  • the outputs of these two AND circuits are fed to an OR circuit whose The final output signal is the clock signal CLK_AUS, which is output from the overall circuit arrangement.
  • the clock selection signal CLK_WAHL is present at the synchronization device SY to define one of the two active clock cycles Clk__l or Clk_2 desired as standard. This permanently has one of two states, e.g. high for the first clock signal Clk_l as the active clock and low for the second clock signal Clk_2 as the active clock.
  • the clock selection signal CLK_WAHL is applied to two flip-flop circuits FF10 - FF13 or FF14 - FF17, at whose clock input the first or the second clock Clk_l, Clk_2 is applied.
  • an inverter is advantageously interposed at the input of the clock selection signal CLK_WAHL.
  • Each of the flip-flop circuits consists of four flip-flops FF10 - FF13 or FF14 - FF17, which are each connected in series, so that the output of a front flip-flop is present at the input of the subsequent flip-flop, that is for the first flip-flop circuit FF10 to FF11, FF11 to FF12, FF12 to FF13.
  • the first clock Clk_1 is applied to the switching input in all flip-flops FF10-FF13 of the first flip-flop circuit
  • the second clock Clk_2 is applied to all flip-flops FF14-FF17 in the second flip-flop circuit.
  • the flip-flops FF10 - FF17 each switch on the falling edge.
  • the output of the second flip-flop FF11 and the last flip-flop FF13 of the first flip-flop circuit are present at the two inputs of an AND circuit.
  • a corresponding AND circuit is also provided for the second flip-flop circuit.
  • the output of the first AND circuit is applied to an input of an OR circuit
  • the output of the second of these AND Circuits is applied to an input of a second OR circuit.
  • a signal is present at the two further inputs of these two OR circuits, which comes from an EXCLUSIVE OR circuit, at the inputs of which the two OR signals OR_N of the two detectors D1 and D2 are present.
  • the outputs of the two OR circuits are fed to the AND circuits which are connected downstream of the two detectors D1 and D2.
  • these last circuit elements correspond to a multiplexer MUX, which, on the basis of the signals input from the two detectors D1 and D2 and the two signals from the synchronization device SY, decide which clock pulse Clk_l or Clk_2 entered in the overall circuit arrangement at the output as an active clock pulse for further processing circuits is issued.
  • MUX multiplexer

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Taktumschaltung zwischen zwei bereitgestellten Taktsignalen (Clk_1, Clk_2), bei dem das eine der beiden Taktsignale (Clk_1) als Ausgangs-Taktsignal (Clk_Aus) entsprechend einer Vorgabe durch ein Taktwahlsignal (Clk_Wahl) ausgegeben wird und das andere der beiden Taktsignale (Clk_2) als Ausgangs-Taktsignal (Clk_Aus) nach Änderung des Taktwahlsignals (Clk_Wahl) und/oder einer Umschaltung durch eine Detektorschaltung (D1, D2) ausgegeben wird. Zum Vermeiden von Spikes beim Ausgangs-Taktsignal (Clk_Aus) wird vorgeschlagen, dass der Umschaltvorgang mit dem anschliessend auszugebenden der beiden Taktsignale (Clk_2) synchronisiert (SY) durchgeführt wird. Besonders vorteilhaft ist dabei den Umschaltvorgang mit einer abfallenden Flanke des anschliessend auszugebenden der beiden Taktsignale (Clk_2) zu synchronisieren.

Description

Verfahren und Schaltung zur Taktumschaltung zwischen zwei bereitgestellten Takten, insbesondere für Peripherie- Baugruppen von Telekommunikationssystemen
Die Erfindung bezieht sich auf ein Verfahren zur Taktumschaltung zwischen zwei bereitgestellten Takten mit den oberbegrifflichen Merkmalen des Patentanspruchs 1, 2 bzw. 3 sowie Schaltungen zum Durchführen eines solchen Verfahrens.
Bei einer Vielzahl von elektronischen Systemen, insbesondere bei Telekommunikationssystemen ist eine redundante Versorgung der Gesamtsysteme oder einzelner Baugruppen mit einem Takt erforderlich, um die Zuverlässigkeit des Systems in ausreichendem Maße gewährleisten zu können. Daher werden zwei redundante Referenztakte bereitgestellt, von denen ein erster für die Taktsteuerung aktiv verwendet wird, während der zweite passiv als redundanter Takt bereitgestellt wird. Im Fall einer Störung des ersten Taktes wird automatisch auf den zweiten Takt umgeschaltet. Probleme treten dann auf, wenn die beiden Takte unterschiedliche Phase zueinander aufweisen. Dadurch können verschiedene Probleme auftreten.
Bei einem sogenannten harten Umschalten zwischen den beiden Takten, was z.B. durch eine Mikroprozessorsteuerung durchgeführt werden kann, können kurze Impulse bzw. sogenannte Spikes entstehen, welche zeitkritische Schaltungsteile stören können.
Zwar wird beim Ausfall des aktiven Taktes automatisch auf den bereitstehenden redundanten Takt umgeschaltet, jedoch erfolgt eine derartige Umschaltung zeitverzögert und somit für viele Funktionen zu langsam. Bei einer üblichen Anordnung basiert die Taktausfall-Erkennungsschaltung auf einem externen lokalen Taktoszillator. Der lokale Oszillator weist z.B. eine Taktfrequenz von 25 MHz auf und soll dabei den Ausfall -von Takten mit einer Taktrate von z.B. 414 MHz erkennen, dass heißt es müssen kontinuierlich mindestens 17 aufeinanderfolgende Taktimpulse des Taktes mit 414 MHz fehlen, bevor der Taktausfall erkannt werden kann.
Bei komplexen Baugruppen, wie beispielsweise LICs (Line Interface Card / Leitungsschnittstellenkarten) , bei denen zusätzlich Phasenregelkreise (PLLs / Phase Locked Loops) zwischengeschaltet sind, kann es vorkommen, dass bei asynchronen Schnittstellen die eine Seite einer Baugruppe einen Takt erhält, während die andere Seite der Baugruppe für eine längere Zeit keinen Takt erhält . Dadurch können komplexe Zustandsmaschinen, insbesondere solche, die mit mehreren Takten arbeiten, Zustände annehmen, die nicht vorgesehen bzw. definiert sind, wenn beim Entwurf der Schaltungen nicht extrem auf derartig mögliche Störsituationen geachtet wird.
Derzeitige Lösungen für diese Probleme werden durch das Puffern aller benötigter Takte mit analogen PLLs gelöst. Eine solche Lösung ist jedoch teuer und bei beispielsweise anwendungsspezifisch-integrierten Schaltungen (ASICs / Application Specific Integrated Circuits) schwer integrierbar. Daher wurde ursprünglich bis zum Auftreten der vorstehend aufgeführten Probleme zunächst nur die harte Umschaltung implementiert.
Die Aufgabe der Erfindung besteht darin, ein Verfahren bzw. eine Schaltung zur Taktumschaltung zwischen zwei bereitgestellten Takten, also von einem aktiven Takt auf einen redundanten Takt zu verbessern.
Diese Aufgabe wird durch Verfahren zur Taktumschaltung zwischen zwei bereitgestellten Takten mit den Merkmalen des Patentanspruchs 1, 2 bzw. 3 bzw. Schaltungen zum Durchführen eines solchen Verfahrens mit den Merkmalen des Patentanspruchs 9, 10 bzw. 11 gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand von abhängigen Ansprüche .
Bei einem solchen Verfahren zur Taktumschaltung zwischen zwei bereitgestellten Taktsignalen, bei dem das eine der beiden Taktsignale als Ausgangs-Taktsignal entsprechend einer Vorgabe durch ein Takt ählsignal ausgegeben wird und das andere der beiden Taktsignale als Ausgangs-Taktsignal nach Änderung des Taktwahlsignals und/oder einer Umschaltung durch eine Detektorschaltung ausgegeben wird, ist es somit vorteilhaft, wenn der Umschaltvorgang durch gegenseitiges Überwachen und Erkennen einer Störung des aktiven Taktsignals durch das redundante Taktsignal der beiden Taktsignale aktiviert wird.
Besonders vorteilhaft ist es gemäß einem Aspekt mit eigenständiger erfinderischer Bedeutung, wenn der
Umsehaltvorgang mit dem anschließend auszugebenden der beiden
Taktsignale synchronisiert durchgeführt wird. Das
Taktwahlsignal dient dabei in erster Linie Routineprüfungen der Takte der Schaltung.
Insbesondere ist es gemäß einem weiteren Aspekt mit eigenständiger erfinderischer Bedeutung auch vorteilhaft, wenn der Umschaltvorgang mit einer abfallenden Flanke des anschließend auszugebenden der beiden Taktsignale synchronisiert durchgeführt wird.
Als Taktwählsignal kann dabei ein von außen zugeführtes Signal verwendet werden, aber auch ein internes Signal verwendet werden, wenn eine Vorgabe von außen unerwünscht oder nicht erforderlich ist. Als internes Signal ist insbesondere auch das Signal der Detektorschaltungen anzusehen, aufgrund dessen Änderung der jeweils andere Takt als auszugebender Takt gewählt wird. Dadurch, dass das Umschaltesignal auf den jeweiligen Referenztakt und dabei außerdem auf die jeweils fallende Flanke von diesem Referenztakt synchronisiert wird, werden die Spikes vermieden, die durch das harte Umschalten verursacht werden. Die Verwendung von jeweils zwei Flip-Flops pro Schaltrichtung des zum Abtakten verwendeten Signals ermöglicht die Vermeidung von sogenannten Metastabilitätseffekten.
Der aktive Takt kann vorteilhafterweise sofort mit dem synchronisierten Taktwahl-Signal ausgeschaltet werden, der passive Takt jeweils nach zwei eigenen Taktperioden eingeschaltet werden. Dies führt zu einer sehr schnellen Umschaltung von dem gestörten oder bei Betätigung des Auswahltasters nicht gestörten aktiven auf den redundanten Takt.
Für den Fall, dass beide Takte gestört sind, weist die Schaltung bzw. Verfahrensweise vorzugsweise einen externen Oszillator auf, welcher beide Takte überwacht. In diesem Fall wird eine Fehlermeldung an eine zentrale Instanz ausgegeben, da die Schaltung dann gar nicht funktioniert.
Besonders zweckmäßig kann für die Überwachung des aktiven Taktes ein für sich bekanntes Abtakten erfolgen, wobei dies sowohl mit der positiven als auch mit der negativen Taktflanke des redundanten Taktes durchgeführt wird. Um eine ausreichende Phasendifferenz zwischen den beiden Referenztakten zu ermöglichen, kann der aktive Takt vorteilhafterweise mittels einer Dividierereinrichtung hinsichtlich der Taktdauer verdoppelt werden. Dies führt zwar auf den ersten Blick zu einer um eine halbe Taktperiode verzögerten Erkennung eines Taktausfalls, bietet aber eine erhöhte Sicherheit durch eine ausreichende Phasendifferenz.
Möglich ist insbesondere auch, den aktiven Takt in der Überwachungsschaltung hinsichtlich der Dauer zu verdoppeln oder freguenzmäßig zu halbieren oder einen der beiden Takte, insbesondere den aktiven Takt mittels einer VerzögerungsSchaltung zu verzögern. Falls die beiden Referenztakte phasengleich sind, verhindert eine solche Verzögerung des aktiven Taktes die Probleme des Abtaktens im Undefinierten Zustand.
Das Umschalten von dem einen auf den anderen Takt innerhalb von zwei Taktperioden nach einer Änderung des Taktwahlsignals bzw. nach dem Erkennen eines Fehlers in der Detektorschaltung durchzuführen ermöglicht eine schnelle Umschaltung. Dabei wird vorteilhafterweise ermöglicht, dass Spikes verhindert werden, wenn zwischen dem Ausschalten des einen Taktsignals und dem Einschalten des anderen Taktsignals zumindest eine Taktperiode liegt.
Anwendungen sind insbesondere bei KommunikationsSystemen vorteilhaft, z.B. bei Vorrichtungen und Baugruppen des GSM, des UMTS, 3GPP-Mobilfunksystemen, allgemeinen Transporttechnologie-Systemen (ATM Asynchronous Transfer Mode) , Datennetzen, Intra- und Internetsystemen.
Ein Ausfuhrungsbeispiel wird nachfolgend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Ablaufdiagramm mit einer Vielzahl von verschiedenen im Bezug zueinander stehenden Takten bzw. Taktsignalen zur Veranschaulichung des Grundablaufs einer Taktüberwachung;
Fig. 2 ein solches Diagramm mit der Darstellung einer ausreichenden Phasendifferenz zwischen zwei Referenztakten;
Fig. 3 ein solches Diagramm, bei dem der aktive Takt für einen Vergleich mit dem passiven Takt zusätzlich durch zwei geteilt wird, wobei ein Ausfall im niedrigen Zustand erfolgt;
Fig. 4 ein solches Diagramm, bei dem der aktive Takt für einen Vergleich mit dem passiven Takt zusätzlich durch zwei geteilt wird, wobei ein Ausfall im hohen Zustand erfolgt, und
Fig. 5 eine Schaltung zum Durchführen eines bevorzugten Verfahrens .
Wie aus Fig. 1 ersichtlich, sind für eine Schaltungsanordnung zwei Referenztakte Clk_l bzw. Clk_2 bereitgestellt. Dabei soll bei dem ersten Takt Clk__l, der nachfolgend als anfänglich aktiver Takt angenommen wird, nach viereinhalb dargestellten Taktperioden ein Ausfall so auftreten, dass er im niedrigen Zustand verbleibt. Der dargestellte zweite Takt Clk_2 , der nachfolgend als der anfänglich redundante bzw. passive Takt angenommen wird, soll kontinuierlich durchlaufen und im dargestellten einfachsten Fall um 90° zum ersten, aktiven Takt Clk_l versetzt laufen.
In einem Detektor werden durch Abtakten des ersten, aktiven Taktes Clk_l mit dem zweiten, redundanten Takt Clk_2 bei den ansteigenden und den abfallenden Flanken des redundanten Taktes Clk_2 die jeweiligen Zustände des ersten, aktiven Taktes Clk_l abgetaktet. Das Abtaktergebnis beim Abtakten mit den positiven bzw. ansteigenden Flanken ist als drittes Abtaktsignal FF_P dargestellt, das Abtakten mit den negativen bzw. abfallenden Flanken ist als viertes Abtaktsignal FF_N dargestellt.
Da der dargestellte erste Takt Clk_l beim Abtakten mit der abfallenden Flanke des zweiten Taktes Clk_2 stets im niedrigen Zustand ist, ändert sich das entsprechende Ab aktergebnis bzw. Abtaktsignal FF_N für die negative Flanke nicht sondern bleibt fortwährend im niedrigen Zustand. Dahingegen wird beim Abtakten mit der positiven Flanke des zweiten, redundanten Taktes Clk_2 dreiviertel Taktzyklen nach dem Ausfall des ersten, aktiven Taktes Clk_l festgestellt, dass kein hoher sondern ebenfalls ein niedriger Zustand vorliegt. Entsprechend ändert sich das Abtaktsignal FF__P für das Abtakten mit der ansteigenden Flanke vom hohen in den niedrigen Zustand.
Durch einen Vergleich der beiden Abtaktsignale FF_P und FF_N mit Hilfe einer EXOR-Schaltung zum Bestimmen des EXCLUSIV- ODER-Zustandes kann der Ausfall bereits sicher festgestellt werden. Das Ausgangssignal EXOR der EXOR-Schaltung ist in der fünften Zeile des Diagramms dargestellt.
Die untere Hälfte der Darstellung auf Fig. 1 zeigt den Fall, bei dem der erste, aktive Takt Clk_l bereits eine halbe Taktperiode früher ausfällt, dass heißt im hohen Zustand verbleibt. In diesem Fall wird das Ausfallen beim Abtakten mit der negativen Flanke erfasst, was durch ein entsprechendes Umschalten des Abtaktsignals FF_N für das Abtakten mit der negativen Flanke dreiviertel Taktperioden nach dem letzten Umschaltvorgang festgestellt und durch einen Hochzustand kenntlich gemacht wird. Die EXOR-Schaltung erkennt dies wiederum bei einem Vergleich der beiden Abtaktsignale FF_P und FF_N.
Fig. 2 stellt in der oberen Hälfte die kritische Situation dar, in der die beiden Referenztakte, also der erste, aktive Takt Clk_l und der zweite, redundante Takt Clk_2 phasengleich sind. In diesem Fall entstehen bei den beiden Abtaktsignalen Undefinierte Zustände, da jeweils das Abtakten mit Hilfe der ansteigenden Flanke des zweiten, redundanten Taktes Clk_2 auf das entsprechende Umschalten mit der ansteigenden Flanke des ersten, aktiven Taktes Clk_l trifft bzw. umgekehrt die beiden abfallenden Flanken gleichzeitig liegen. Erst eine Periode nach dem letzten UmschaltVorgang des aktiven Taktes ist ein sicher definierter Zustand für das Signal EXOR der EXOR- Schaltung gegeben, wie dies aus der entsprechenden fünften Zeile ersichtlich ist.
In der unteren Hälfte der Fig. 2 ist der Fall dargestellt, dass das Taktsignal des ersten, aktiven Taktes Clk_l um eine Verzögerungszeit DELAY gegenüber dem Signal des zweiten, redundanten Taktes Clk_2 versetzt ist, so dass ein Phasenversatz entsteht. In diesem Fall ist eine eindeutige Erfassung der Zustände jederzeit durch die einzelnen Signalkomponenten bzw. AbtaktSignale und das daraus folgende Signal EXOR der EXOR-Schaltung gegeben.
Eine ODER-Schaltung, die hinter den EXOR-Schaltungen der unverzögerten Anordnung und der verzögerten Anordnung angeordnet ist, gibt das Signal OR aus, welches als Umschaltsignal verwendet wird.
Um zu ermöglichen, dass beide Takte als aktive bzw. redundante Takte verwendbar sind, wird die entsprechende Detektorschaltung Dl gedoppelt, wie dies auch aus Fig. 5 ersichtlich ist, so dass eine zweite Detektorschaltung D2 parallel der ersten Detektorschaltung Dl bereitsteht. Die Eingänge der zweiten Detektorschaltung D2 werden umgekehrt geschaltet, so dass in dem Moment, in dem die erste Detektorschaltung Dl den ersten Takt Clk_l mit dem zweiten Takt Clk_2 abtaktet, die zweite Detektorschaltung D2 den zweiten Takt Clk_2 mit dem ersten Takt Clk_l abtaktet .
Um die Situation einer phasengleichen Lage der Takte und damit eines nicht eindeutigen Ergebnisses zu verhindern, wird eines der Taktsignale, in Fig. 2 das aktive Taktsignal Clk_l zuerst durch eine Verzögerungsschaltung geführt und entsprechend um den Betrag DELAY verzögert. Dies kann innerhalb jeder der Detektorschaltungen ausgeführt werden, kann bei einer Doppelung der Detektorschaltung aber auch in einer gemeinsamen Vorstufe dieser beiden Detektorschaltungen Dl, D2 ausgeführt werden.
Die Fig. 1 und 2 stellen somit die Situationen dar, bei denen die Überwachung des aktiven Taktes Clk_l durch Abtakten mit der positiven und der negativen Taktflanke des redundanten zweiten Taktes Clk_2 durchgeführt wird. Dabei ist dargestellt, dass bei dieser Lösung eine ausreichende Phasendifferenz zwischen den beiden Referenztakten Clk_l und Clk_2 vorliegen oder für das Abtaktsignal als dann drittes Taktsignal (z.B. Clk_l/2 in Fig. 3) erzeugt werden sollte. Der aktive Takt Clk_l oder alternativ der redundante Takt Clk_2 sollte entsprechend zum Abtakten durch Erzeugen einer ausreichenden Phasendifferenz ausreichend verzögert werden.
Um den Einsatz von Verzδgerungsschaltungen zu vermeiden oder zusätzlich zu solchen ist es auch möglich, einen der beiden Takte, insbesondere den aktiven Takt Clk__l durch zwei zu teilen und dadurch pro halber Periode des geteilten Taktes Clk_l/2 sowohl mit der negativen als auch der positiven Flanke des anderen Taktes Clk_2 die Abtaktung durchzuführen, wie dies auch aus den Fig. 3 und 4 ersichtlich ist.
Sowohl in Fig. 3 als auch in Fig. 4 sind Zeitdiagramme im kritischen Fall dargestellt, bei dem die beiden Referenztakte Clk_l und Clk_2 phasengleich sind. In der dritten Zeile ist jeweils das Taktsignal Clk_l/2 eines durch zwei geteilten aktiven Taktes Clk_l dargestellt. Zur Erzeugung des derart geteilten Taktes Clk_l/2 dient eine Dividiererschaltung, die wie aus Fig. 5 ersichtlich, z.B. mittels eines Flip-Flops FF1 aufgebaut sein kann. Das zu teilende Taktsignal Clk_l wird an dem Takteingang des Flip-Flops FF1 angelegt, während an dem anderen Eingang D das Ausgangssignal des invertierten Ausgangs dieses Flip-Flops FF1 angelegt wird.
Nachfolgend werden die beiden zu vergleichenden TaktSignale, hier der Referenztakt Clk_2 und das geteilte Taktsignal Clk_l/2 an zwei Flip-Flop-Schaltungen aus jeweils zwei Flip- Flops FF2 und FF3 bzw. FF4 und FF5 angelegt. An den ersten Takteingang sowohl des ersten als auch des zweiten Flip-Flops FF2 und FF3 bzw. FF4 und FF5 jeder Flip-Flop-Schaltung wird der Referenztakt Clk_2 angelegt, an den jeweiligen zweiten Eingang entsprechend das abzutaktende geteilte Taktsignal Clk_l/2. Der Ausgang des jeweils ersten Flip-Flops FF2 bzw. FF3 führt in den Eingang des jeweils zweiten Flip-Flops FF3 bzw. FF5 der entsprechenden Flip-Flop-Schaltung. Die Flip- Flops FF2 und FF3 der ersten Flip-Flop-Schaltung takten den geteilten Takt Clk_l/2 jeweils bei der ansteigenden Flanke des zweiten bzw. Referenztaktes Clk_2 ab und die Flip-Flops FF4 und FF5 der zweiten Flip-Flop-Schaltung takten jeweils bei der abfallenden Flanke des Referenztaktes Clk_2 ab.
Das Ausgangssignal FFP1 des ersten Flip-Flops FF2 und das Ausgangssignal FFP2 des zweiten Flip-Flops FF3 der ersten Flip-Flop-Schaltung, die als Abtaktsignal FF_P1, FF_P2 in der vierten bzw. fünften Zeile in Fig. 3 und Fig. 4 dargestellt sind, werden den beiden Eingängen einer EXCLUSIV-ODER- Schaltung zugeführt, deren Ausgangssignal EXOR1 als sechstes Signal abgebildet ist. Das Ausgangssignal FFN1 des ersten Flip-Flops FF4 und das Ausgangssignal FFN2 des zweiten Flip- Flops FF5 der zweiten Flip-Flop-Schaltung, die als Abtaktsignal FF_N1, FF_N2 in der siebten bzw. achten Zeile in Fig. 3 und Fig. 4 dargestellt sind, werden ebenfalls den beiden Eingängen einer EXCLUSIV-ODER-Schaltung zugeführt, deren Ausgangssignal EX0R2 als neuntes Signal abgebildet ist.
Die beiden Ausgangssignale EXORl und EX0R2 der beiden EXCLUSIV-ODER-Schaltungen werden einer ODER-Schaltung zugeführt, deren Ausgangssignal OR in der zehnten Zeile abgebildet ist. Dieses Ausgangssignal OR wird letztendlich einem Flip-Flop FF6 angelegt, an dessen Schalteingang der Referenztakt Clk_2 angelegt ist und der mit der fallenden Flanke abtastet . Das mit der negativen Flanke abgetaktete Ausgangssignal OR N dieses abschließenden Flip-Flops FF6 wird als Ausgangssignal aus dem Detektor Dl ausgegeben. Dieser abschließende Flip-Flop FF6 wird dabei so geschaltet, dass eine Synchronisierung des Umschaltvorgangs mit der abfallenden Flanke des nach einer Störung des ersten Signals Clk_l auszugebenden zweiten Signals Clk_2 erfolgt.
Wie dargestellt, weißt die Schaltung einen zweiten, gedoppelten Detektor D2 auf, dessen Aufbau vorteilhafterweise identisch zu dem beschriebenen Detektor Dl ist . An dem zweiten Detektor D2 werden die Eingänge jedoch umgekehrt zu denen des ersten Detektors Dl belegt, um auch eine Überwachung des zweiten Taktes Clk_2 durch Aktakten mit dem ersten Takt Clk_l zu ermöglichen.
Die in die Gesamtanordnung eingehenden Taktsignale Clk_l und Clk_2 werden außerdem einem weiteren Detektor D3 mit einem lokalen Oszillator angelegt, der eine Überwachung durchführt, ob beide angelegten Signale Clk_l und Clk_2 ausgefallen sind. Für diesen Fall wird ein entsprechender Fehleralarm für beide Takte Clk_l und Clk_2 ausgegeben und vorzugsweise einem zentralen Mikroprozessor μP zur Steuerung des Gesamtsystems zugeführt . Der Mikroprozessor μP schaltet dann zumindest diese Anordnung aus .
Die ODER-Signale OR_N der beiden Detektoren Dl bzw. D2 werden jeweils UND-Schaltungen zugeführt, deren zweiter Eingang an einem entsprechenden Ausgang einer
Synchronisierungseinrichtung SY anliegt, die zur Festlegung eines gewünschten aktiven Taktes vorzugsweise mit Hilfe eines Taktwählsignals CLK_WAHL angesteuert wird.
Die Ausgänge der beiden UND-Schaltungen werden wiederum entsprechend zwei weiteren UND-Schaltungen zugeführt, deren jeweils zweiter Eingang mit dem ersten Taktsignal Clk_l bzw. Clk_2 gespeist wird. Die Ausgänge dieser beiden UND- Schaltungen werden einer ODER-Schaltung zugeführt, deren Ausgangssignal letztendlich das Taktsignal CLK_AUS ist, welches aus der Gesamt-Schaltungsanordnung ausgegeben wird.
An der Synchronisierungseinrichtung SY liegt zur Festlegung eines als Standard gewünschten der beiden aktiven Takte Clk__l oder Clk_2 das Taktwahlsignal CLK_WAHL an. Dieses weist dauerhaft einen von zwei Zuständen auf, z.B. hoch für das erste Taktsignal Clk_l als aktiver Takt und niedrig für das zweite Taktsignal Clk_2 als aktiver Takt.
Das Taktwahlsignal CLK_WAHL wird zwei Flip-Flop-Schaltungen FF10 - FF13 bzw. FF14 - FF17 angelegt, an deren Takteingang der erste bzw. der zweite Takt Clk_l, Clk_2 anliegt. In einer der beiden Flip-Flop-Schaltungen ist am Eingang des Taktwählsignals CLK_WAHL zweckmäßigerweise ein Invertor zwischengeschaltet .
Jede der Flip-Flop-Schaltungen besteht aus vier Flip-Flops FF10 - FF13 bzw. FF14 - FF17, die jeweils in Reihe geschaltet sind, so dass jeweils der Ausgang eines vorderen Flip-Flops an dem Eingang des nachfolgenden Flip-Flops anliegt, also für die erste Flip-Flop-Schaltung FF10 an FF11, FF11 an FF12, FF12 an FF13. An dem Schalteingang liegt bei allen Flip-Flops FF10 - FF13 der ersten Flip-Flop-Schaltung jeweils der erste Takt Clk_l an, an allen Flip-Flops FF14 - FF17 der zweiten Flip-Flop-Schaltung jeweils der zweite Takt Clk_2. Die Flip- Flops FF10 - FF17 schalten jeweils bei der abfallenden Flanke .
Der Ausgang des jeweils zweiten Flip-Flops FF11 und des letzten Flip-Flops FF13 der ersten Flip-Flop-Schaltung liegen an den beiden Eingängen einer UND-Schaltung an. Ebenso ist eine entsprechende UND-Schaltung für die zweite Flip-Flop- Schaltung bereitgestellt.
Der Ausgang der ersten UND-Schaltung ist einem Eingang einer ODER-Schaltung angelegt, der Ausgang der zweiten dieser UND- Schaltungen ist einem Eingang einer zweiten ODER-Schaltung angelegt . An den beiden weiteren Eingängen dieser beiden ODER-Schaltungen liegt ein Signal an, welches aus einer EXCLUSIV-ODER-Schaltung stammt, an deren Eingängen die beiden ODER-Signale OR_N der beiden Detektoren Dl bzw. D2 anliegen. Die Ausgänge der beiden ODER-Schaltungen werden, wie bereits ausgeführt den UND-Schaltungen zugeführt, die den beiden Detektoren Dl bzw. D2 nachgeschaltet sind.
Diese letzten Schaltungselemente entsprechen funktioneil einem Multiplexer MUX, welcher anhand der eingegebenen Signale der beiden Detektoren Dl und D2 und der beiden Signale aus der Synchronisierungseinrichtung SY entscheiden, welcher in die Gesamt-Schaltungsanordnung eingegebene Takt Clk_l oder Clk_2 an dem Ausgang als aktiver Takt für weitere Bearbeitungsschaltungen ausgegeben wird.
Wie aus Fig. 3 und Fig. 4 ersichtlich, kommt es in dem Detektor Dl bei der Verwendung einer solchen Anordnung selbst bei zwei absolut synchron eingehenden Taktsignalen Clk_l und Clk_2 zu Undefinierten Zuständen nur in entweder der ersten Flip-Flop-Schaltung für die Überwachung mit der ansteigenden Flanke des abtastenden Signals Clk_2 oder der zweiten Flip- Flop-Schaltung für die Überwachung mit der abfallenden Flanke des abtastenden Signals Clk_2. Dies ist in den Fig. 3 und 4 durch schraffierte Bereiche kenntlich gemacht. Entsprechend ist auch das Ausgangssignal OR der ODER-Schaltung hinter diesen beiden Flip-Flop-Schaltungen nur für eine halbe Taktperiode Undefiniert, wenn das Beispiel mit der Taktteilung durch zwei betrachtet wird.

Claims

Patentansprüche
1. Verfahren zur Taktumschaltung zwischen zwei bereitgestellten Taktsignalen (Clk_l, Clk_2) , bei dem
- das eine der beiden Taktsignale (Clk_l) als Ausgangs- Taktsignal (Clk_Aus) ausgegeben wird und
- das andere der beiden Taktsignale (Clk_2) als Ausgangs- Taktsignal (Clk_Aus) nach Änderung eines Taktwählsignals (Clk_Wahl) und/oder einer Umschaltung durch eine
Detektorschaltung (Dl, D2) ausgegeben wird, dadurch g e k e n n z e i c h n e t , dass
- sich die beiden Taktsignale (Clk_2) zum Feststellen eines erforderlichen Umschaltvorgangs gegenseitig überwachen.
2. Verfahren, insbesondere nach Anspruch 1, zur Taktumschaltung zwischen zwei bereitgestellten Taktsignalen (Clk_l, Clk_2) , bei dem
- das eine der beiden Taktsignale (Clk_l) als Ausgangs- Taktsignal (Clk_Aus) ausgegeben wird und
- das andere der beiden Taktsignale (Clk_2) als Ausgangs- Taktsignal (Clk_Aus) nach Änderung eines Taktwahlsignals (Clk_Wahl) und/oder einer Umschaltung durch eine Detektorschaltung (Dl, D2) ausgegeben wird, dadurch g e k e n n z e i c h n e t , dass
- der Umschaltvorgang mit dem anschließend auszugebenden der beiden Taktsignale (Clk_2) synchronisiert (SY) durchgeführt wird.
3. Verfahren, insbesondere nach Anspruch 1 oder 2, zur Taktumschaltung zwischen zwei bereitgestellten Taktsignalen (Clk_l, Clk_2) , bei dem
- das eine der beiden Taktsignale (Clk_l) als Ausgangs- Taktsignal (Clk_Aus) ausgegeben wird und
- das andere der beiden Taktsignale (Clk_2) als Ausgangs- Taktsignal (Clk_Aus) nach Änderung eines Taktwahlsignals (Clk_Wahl) oder einer Umschaltung durch eine
Detektorschaltung (Dl, D2) ausgegeben wird, dadurch g e k e n n z e i c hn e t , dass - der Umschaltvorgang mit einer abfallenden Flanke des anschließend auszugebenden der beiden Taktsignale (Clk_2) synchronisiert (FF6) durchgeführt wird.
4. Verfahren nach einem vorstehenden Anspruch, bei dem das als Ausgangs-Taktsignal (Clk_Aus) ausgegebene der beiden Taktsignale (Clk_l) zum Feststellen einer Störung von diesem mit dem anderen der beiden Taktsignale (Clk_2) in taktabhängig zeitlichen Abständen verglichen wird.
5. Verfahren nach Anspruch 4, bei dem eines der beiden Taktsignale (Clk__l) als Vergleichssignal (Clk_l/2) für das Vergleichen mit dem anderen der beiden Taktsignale (Clk_2) hinsichtlich des Taktes verzögert (DELAY) , hinsichtlich der Taktdauer vervielfacht und/oder hinsichtlich der Taktdauer dividiert (/2) wird.
6. Verfahren nach Anspruch 4 oder 5 , bei dem in einer Detektorschaltung (Dl) eines der beiden Taktsignale (Clk_2) als Abtaktsignal verwendet wird und ein erstes Abtaktsignal (FFP; FFP1, FFP2) zum Zeitpunkt seiner ansteigenden Flanke und ein zweites Abtaktsignal (FFN; FFN1, FFN2) zum Zeitpunkt seiner abfallenden Flanke durch Abtakten des anderen Takt- bzw. Vergleichsignals (Clk_l bzw. Clk_l/2) erzeugt wird.
7. Verfahren nach einem vorstehenden Anspruch, bei dem beide der Taktsignale (Clk_l, Clk_2) auf eine gleichzeitige Störung von beiden überwacht werden und in einem solchen Fall ein entsprechender Fehler signalisiert wird.
8. Verfahren nach einem vorstehenden Anspruch, bei dem das Umschalten von dem einen auf den anderen Takt (Clk_l, Clk_2) innerhalb von zwei Taktperioden nach einer Änderung des Taktwählsignals (Clk__Wahl) bzw. nach dem Erkennen eines Fehlers in der Detektorschaltung (Dl, D2) durchgeführt wird.
9. Schaltung zum Umschalten zwischen zwei bereitgestellten Taktsignalen (Clk_l, Clk_2) , insbesondere zum Durchführen eines vorstehenden Verfahrens, mit
- zwei Eingängen zum Eingeben der beiden Taktsignale (Clk_l, Clk_2) ,
- einem Eingang oder einer internen Quelle für ein Taktwählsignal (Clk_Wahl) ,
- einem Ausgang zum Ausgeben eines der beiden Taktsignale (Clk_l oder Clk_2) als Ausgangs-Taktsignal (Clk_Aus) entsprechend einer Vorgabe durch das Taktwählsignal
(Clk_Wahl) und
- einer Umschaltungsanordnung (Dl, D2) zum Umschalten auf das andere der beiden Taktsignale (Clk_2) als Ausgangs-Taktsignal (Clk_Aus) nach Änderung des Taktwählsignals (Clk_Wahl) oder einer Änderung des Zustands einer Detektorschaltung (Dl, D2) , dadurch g e k e n n z e i c hn e t ,
- dass die Detektorschaltung (Dl, D2) zum gegenseitigen Überwachen der beiden Taktsignale (Clk_l, Clk_2) aufgebaut ist und eine erste und eine zweite, gedoppelte Detektorschaltung (Dl und D2) aufweist, wobei
- die erste Detektorschaltung (Dl) zum Abtakten des ersten der beiden Taktsignale (Clk_l) mit dem zweiten der beiden Taktsignale (Clk_2) ausgelegt ist und
- die zweite Detektorschaltung (D2) zum Abtakten des zweiten der beiden Taktsignale (Clk_2) mit dem ersten der beiden Taktsignale (Clk_l) ausgelegt ist.
10. Schaltung, insbesondere nach Anspruch 9, zum Umschalten zwischen zwei bereitgestellten TaktSignalen (Clk_l, Clk_2) , insbesondere zum Durchführen eines vorstehenden Verfahrens, mit
- zwei Eingängen zum Eingeben der beiden Taktsignale (Clk_l, Clk_2) ,
- einem Eingang oder einer internen Quelle für ein Taktwählsignal (Clk_Wahl) ,
- einem Ausgang zum Ausgeben eines der beiden Taktsignale (Clk_l oder Clk_2) als Ausgangs-Taktsignal (Clk_Aus) entsprechend einer Vorgabe durch das Taktwählsignal (Clk_Wahl) und
- einer Umschaltungsanordnung (Dl, D2) zum Umschalten auf das andere der beiden Taktsignale (Clk_2) als Ausgangs-Taktsignal (Clk_Aus) nach Änderung des Taktwählsignals (ClkJWahl) oder einer Änderung des Zustands einer Detektorschaltung (Dl, D2) , g e k e nn z e i c hn e t durch
- eine Synchronisierungseinrichtung (SY) zum Synchronisieren des Taktwahlsignals (Clk_Wahl) und/oder des Ausgangssignals
(OR_N) der Detektorschaltung (Dl, D2) mit dem anschließend auszugebenden der beiden Taktsignale (Clk_2) .
11. Schaltung, insbesondere nach Anspruch 9 oder 10, zum Umschalten zwischen zwei bereitgestellten Taktsignalen (Clk_l, Clk_2) , insbesondere zum Durchführen eines vorstehenden Verfahrens, mit
- zwei Eingängen zum Eingeben der beiden Taktsignale (Clk_l, Clk_2) ,
- einem Eingang oder einer internen Quelle für ein Taktwählsignal (Clk_Wahl) ,
- einem Ausgang zum Ausgeben eines der beiden Taktsignale (Clk_l oder Clk_2) als Ausgangs-Taktsignal (Clk_Aus) entsprechend einer Vorgabe durch das Takt ählsignal (Clk_Wahl) und
- einer Umschaltungsanordnung (Dl, D2) zum Umschalten auf das andere der beiden Taktsignale (Clk_2) als Ausgangs-Taktsignal (Clk_Aus) nach Änderung des Taktwählsignals (Clk_Wahl) oder einer Änderung des Zustands einer Detektorschaltung (Dl, D2) , g e k e nn z e i c h n e t durch
- eine Flanken-Synchronisierungseinrichtung (FF13, FF17) zum Synchronisieren des Taktwählsignals (Clk_Wahl) und/oder des Ausgangssignals (OR_N) der Detektorschaltung (Dl, D2) mit einer abfallenden Flanke des anschließend auszugebenden der beiden Taktsignale (Clk 2) .
12. Schaltung nach einem der Ansprüche 9 - 11, bei der die Synchronisierungseinrichtung (SY) bzw. die Flanken- Synchronisierungseinrichtung (FF6) für zumindest die abfallende Flankenrichtung des zum Abtakten verwendeten der beiden Signale (Clk_l, Clk_2) eine Anordnung aus zwei in Reihen angeordneten Flip-Flops (FF2-FF3; FF4-FF5; FF11-FF12; FF15-FF16) aufweist.
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