WO2003090362A1

WO2003090362A1 - Codeur et decodeur de detection d'erreur, et diviseur

Info

Publication number: WO2003090362A1
Application number: PCT/JP2002/003965
Authority: WO
Inventors: Kazuhisa Obuchi; Tetsuya Yano; Takaharu Nakamura
Original assignee: Fujitsu Limited
Priority date: 2002-04-22
Filing date: 2002-04-22
Publication date: 2003-10-30
Also published as: US20050097432A1; EP1499024A1; EP2175559A1; EP1499024A4; US7428693B2; EP1499024B1; JPWO2003090362A1; DE60236896D1; JP3930479B2

Description

明細書

誤り検出符号化及び復号装置並びに除算装置技術分野

本発明は、誤り検出符号化及ぴ復号装置並びに除算装置に係わり、特に、入力データ列の誤り検出用パリティビットを生成して該データ列に付加する誤り検出符号化装置およびパリティビッ卜が付加された入力.データ列に誤り検出処理を施して入力データ列の誤りを検出する誤り検出復号装置並びにこれら誤り検出符号化及ぴ復号装置に使用できる除算装置に関する。

背景技術

誤り検出符号は、移動通信、 F A X、銀行のキャッシュデイスペンサ等、データ通信を行う際にデータを誤りなく伝送することが要求されるシステムに、あるいは、磁気ディスク、 C Dなどの大容量データ保存を行う際にデータを誤りなく読み出すことが要求されるシステムに適用される。また、誤り検出'符号は、通常、誤り訂正符号と併用され、誤り訂正で完全に訂正できなかった誤りの検出を行うためのもので、誤りを検出すれば再送制御や再読み出し制御などが行われる。

' 誤り検出を適用したシステム

図 4 2 は誤り検出を適用したシステムの構成例である。送信側 1において、誤り検出符号化部 1 bは、情報生成部 1 a が生成した所定ビット長のデータ列に誤り検出符号化処理を施し、誤り訂正符号化部 1 cは畳み込み符号化あるいはターボ符号化処理などにより入力データ列を誤り訂正符号化して通信路 2を介して受信側 3 に送信する。受信側 3において、誤り訂正復号部 3 a は入力した符号化データ列を誤り訂正復号処理により復号し、復号データ列を誤り検出復号部 3 b に入力する。誤り検出復号部 3 bは復号データ列に誤り検出復号処理を施して誤りの有無を検出し、誤りが有れば送信側に再送要求信号 RRQ を送出する。情報抽出部 3 cは誤りが無ければデータを抽出して出力する。以下、巡回符号による誤り検出である CRC(Cyclic Redundancy Check)について説明する。

• CRC

CRCは、簡単に言うと、送信側で、所定ビット長のデータ列を多項式に見立ててこれを誤り検出符号生成用の多項式（生成多項式）で除算し、余りが 0 となるように符号化する。受信側では、受信データ列を多項式に見立ててこれを送信側と同一の生成多項式で除算し、余りが◦であれば誤り無し、余りが 0 でなければ誤り有りと判定する。

すなわち、送信側では、 k ビットの情報を多項式と見なして K(x)とし、該多項式 Κ(χ)を生成多項式 G(x)で除算して剰余が 0 となるようにパリティビットを付加する。たとえば、生成多項式 G(x) を 16 ビットとし、

x"K(x) ÷ G(x) = Q(x) あまり R(x)

であれば、

を符号語とする。ここで χΐ⁶Κ(χ)は k ビットのデータ列の低次側に 16 ビットの" 0" を付加したデータ列を意味する。

受信側では、この符号語 W(x)に誤り E(x)が付加された (X) = W(x)+E(x)を受信すると、 W' (X)を G(x)で除算し、その剰余が 0であれば誤りなし、 0以外であれば誤りありと検出する。具体的には、

W (X) / G(x)

を演算し、割り切れるかどうかを検出する。

以下、 32bitのオール " 1 " の信号を

生成多項式 G(X) =_X16 + _X12 _{+ X}5₊1

で誤り検出符号化、復号化を行う場合について示す。

- CRC演算装置

図 4 3は生成多項式 G(x) =χΐ 6+_χΐ 2_{+ χ}5+ι とした場合の CRC演算装置の第 1、第 2の構成例である。

①第 1の CRC演算装置

図 4 3 (Α)は通常の CRC演算装置、すなわち、 G(x) =χΐ⁶+χΐ²+χ⁵+1 としたときの除算器の例である。この CRC演算装置は、 1 6段のシフ卜レジスタ SR と、 0 ビット位置、 5 ビッ卜位置、 12 ビッ卜位置の入力側に設けられ、前段の出力データとブイ一ドパックデータの排他的論理和演算を行う排他的論理和回路（Exclusive OR 回路） EORl〜EOR 3 と、 15 ビット位置の出力側に設けられたスィッチ SW で構成されている。スィッチ SW をフィードパック側（A 側）に切り替えた状態でデータ列 χΐ⁶Κ(χ) を高次から 1 ビッ卜づっ EOR1に入力することで除算を行うことができる。すなわち、誤り検出符号化において、符号化する前のデータ列 K(_X)を例えば 32 ビットとすれば χΐ⁶Κ(χ)は 48 ビットになり、この 48 ビットのデータ列を高次よりシフ卜レジスタ SRを動作させながら入力する。 48 ビッ卜入力し終わったときのレジスタ SRの中身が剰余 R(x)となるため、これをパリティビットとして K(x)の低次側に付加して W(x)として出力する。

誤り検出復号に際して、 W' (X)が 48 ビットであれば、図 4 3 (A)と同一構成の CRC演算装置の EOR1 にシフトレジスタ SRを動作させながら高次より 48 ビッ卜の信号を入力する。 48 ビット入力し終わったときのレジスタ SRの中身が剰余 R(x)となるため、これが全て " 0 " であれば誤り無しと判定し、 1つでも " 0 " でなければ誤りありと判定する。

②第 2の GRC演算装置

図 43(B)は、図 43(A)のデータ入力位置を修正することで演算回数を少なくした CRC 演算装置（G(x)

としたときの除算器）であり、データ入力用の EOR 1 の位置が左端から右端に移動している。データ入力は図 2(A)の場合と同様に、デ一タ列の高次側から 1 ビットづっ EOR1 に入力することで除算を行う。図 2(A)と比べて EOR1 の位置を左端から右端に移動させただけだが、これは入力データ列に _χ ΐ ⁶ を乗算しながら入力しているのに等しい。すなわち、シフトレジスタ SRを動作させながら高次より 32 ビットのデータ列 Κ(χ)を EOR1に入力すれば、 32 ビッ卜のデータ列 Κ(χ)を入力し終わったときのレジスタ SRの中身が剰余 R(x)となるため、該剰余 R(x)をパリテイビッ卜（16 ビット）として K(x)の低次側に付加して W(x)として出力する。

誤り検出復号に際して、入力データ列 (X)がパリティビッ卜付きの 48 ビット（低次側の 16 ビットがパリティビット）であれば、図 4 3 ( B )と同一構成の CRC 演算装置の EOR1 にシフトレジスタ SRを動作させながら高次より 32 ビットのデータ列を入力する。 32 ビット入力し終わったときのレジスタ SRの中身は剰余となるため、この剰余と残り 16 ビットのパリティと比較し、完全一致であれば誤り無しと判定し、完全一致しない場合には誤りありと判定する。これにより、演算回数を 32回と少なくすることができる。

又、以下のように誤り検出復号を行うこともできる。すなわち、入力データ列 W (X)がパリティビット付きの 48ビット（低次側の 16ビットがパリティビット）であれば、図 43 (B)と同一構成の CRC演算装置の EOR1にシフトレジスタ SR を動作させながら高次より 48 ビットのデータ列を全て入力する。この場合、シフトレジスタ SRの中身が全て " 0 " であれば誤り無しと判定し、全て " 0 " でなければ、誤りありと判定する。なお、この誤り検出復号方式におけるレジスタ SR の中身は剰余でなく、一致検出の結果を示している。

• 符号器の従来例

図 43(B)の CRC演算装置において、初期状態時、シフトレジスタ SRの値を全て" 0"にする。スィツチ SWを A側にして 1ビットづっデータ列 K(x)を EOR1に順次入力する。全てのデータ列を入力し終わったときのレジスタ値 R(x)が G(x) の剰余、すなわち余りとなる。ここでスィツチ SW を B側に倒してレジスタ SR の値 R(x)を出力することでパリティビットを得ることができる。

32ビットのオール" Γ"のデータ列 K(x)を生成多項式 G(x)

で CRC 符号化する例を示す。 32ビット入力し終えたときのシフトレジスタ SRの値 R(x) をパリティビットとする。この場合、 Κ(χ)、 χΐ6 K(x)、 R(x)、 W(x)以下に示すようになる。

K(x) = _Χ31+_Χ30 _{+ Χ}29 _{+ Χ}28₊ , · , +χ2 + _χ1 + 1

X¹·⁶ Κ(χ) = Χ 7 + Χ46 + Χ45+Χ + · · · +_χ18 _{+ χ}17_+χ16

R(x) = χ15 + χ12 + _χΠ + _χ8 _{+ χ}7 _{+ χ}6 _{+ χ}3 + _χ2 + _χ+1

= (χ47+χ46+_χ45+_χ44+ ... _+χ18+_χ17+_χ16 + ( ΐ 5 + χ12 _{+ χ} 11 _+χ8+_χ7+χ6+χ3+_χ2+χ+ 1 ) 図 44はデータ列 χΐ⁶ Κ(χ) における高次側 32ビッ卜のオール "1 "のデータ列を 1クロックで 1 ビッ卜づっ図 43 (Β)の EOR1に入力したときのレジスタ SRの內容を示すもので、 32 ビッ卜入力し終えたときのシフトレジスタ SRの値 R(x)がパリティビットになる。

* 復号器の第 1従来例（一致検出復号方法）

図 43 (B)の CRC演算装置において、初期状態時、レジスタ SRの値を全て" 0" にする。スィッチ SWを A側にして入力データ列 W(x)' のうちパリティビットを除いた情報ビッ卜のみを順次入力する。情報ビッ卜のみを入力し終わったときのレジスタ SR の値と、入力データ列の残りのビットであるパリティビットとの一致検出を行う。一致であれば誤りなし、一致しなければ誤りありと判定する。図 4 5は、 32bit のオール" のデータ列に 16bit のパリティビットが付カロ'された符号化データを、 1 クロックで 1 ビットづっ髙次側より図 4 3 (B)の EOR1に入力したときのレジスタ SRの内容を示すものである。符号化データを 32 ビット入力し終えたときのシフ卜レジスタ SR,の値 R1と入力データ列の残り 16ビット（パリティビット） P 1 とが一致しているかにより誤り検出を行う。以上のように、演算されたパリティと入力データ列に付加されているパリティとが一致しているか否かにより、誤り検出する復号方法を一致検出復号方法という。

- 復号器の第 2従来例（オール" 0"検出復号方法）

図 4 3 ( B )の CRC演算装置において、初期状態時、レジスタ SRの値を全て" 0 "にする。スィッチ SWを A側にして入力データ列 W(x)' の情報ビットを順次入力し、続いてパリティビットを入力する。パリティビットを入力し終わったときのレジスタ SR の値が全て 0であるか否かをチェックし、全て 0であれば誤りなし、一つでも 1 があれば誤りありと判定する。

図 4 6 は、 32bit のオール" Γのデータ列に 16bit のパリティビットが付加された符号化データを、 1 クロックで 1 ビットづっ高次側より図 4 3 (B)の EOR1に入力したときのレジスタ SRの内容を示すものである。符号化データ 32 ビット及ぴパリティ 16ビットを入力し終えたときのシフトレジスタ SRの値が全て 0であるか否かをチェックし、全て 0であれば誤りなし、一つでも 1があれば誤りありと判定する。以上のように、全て" 0"であれば誤りなし、一つでも" Γがあれば誤り有りと判定する復号方法をオール" 0"検出復号方法という。

図 4 4〜図 4 6 に示すように CRC演算では、少なくとも情報ビット長の演算が必要となる。すなわち、図 4 4〜図 4 6 の誤り検出符号器及び復号器では、少なくとも 32 クロック必要になる。ところで、第 4世代（新世代）の移動通信システムは総務省によれば、最大情報レートを 100Mbps以上（無線 LANは lGbps以上）にすると言われている。情報レート 100Mbpsの信号の場合、 CRC演算するには 100MHzのクロックが必要になる。この場合でも CRC誤り検出だけで 1パケット長遅延することになる。これに更に再送制御を考慮すると再送信号要求生成に時間を要するため、データ伝送速度の著しい低下につながる。

又、 CRC 演算を低速クロック、例えば 25MHz とすれば CRC演算器が 4っ必要になる。 CRC演算器はもともと小規模なのでハ一ドウァ規模は問題にならないが、演算遅延が 4パケット長になるため、再送まで考えるとデータ伝送速度が大きく低下する。図 4 7にかかる場合における受信側のタイムチャートを示す。バケツト #1を受信してそれが NGであった場合に、再送要求するのはパ.ケット #7 以降になることがわかる。なお、 CRC演算が高速に行われていればそれ以前に再送要求を行うことができる。

又、情報レート iGbpsであれば、 100Mbpsのクロックで動作する CRC演算回路を 10個使用したとしても、 CRC演算による遅延は 10バケツト長となり、再送制御は現実的でない。

以上より本発明の目的は、 CRC演算に要する時間を短縮することである。

本発明の別の目的は、再送制御する場合でもパケットの遅延時間を短くすることである。

発明の開示

本発明の第 1 は、誤り検出符号化処理によりパリティビットを作成し、該パリテイビットを入力データ列に付加して符号化する誤り検出符号化装置である。この誤り検出符号化装置において、データ分割手段は誤り検出符号化対象の入力データ列を複数に分割し、除算手段は分割したサブデータ列を生成多項式で除算してその剰余を演算し、変換手段は前記剰余毎に、サブデータ列の分割位置に応じた変換処理を該剰余に施し、合成手段は前記変換処理により得られた各変換値を合成してパリティビットを出力する。本発明の誤り検出符号化処理によれば、データ分割手段によりデータ列を n分割するものとすれば、 CRC 演算（パリティビット演算）に要する時間を略 1 / nに短縮することができる。

本発明の第 2、第 3は、パリティビットが付加された入力データ列に誤り検出処理を施して入力データ列の誤りを検出する誤り検出復号装置である。

第 2の発明の誤り検出復号装置において、データ分割手段は入力データ列を複数に分割し、除算手段は分割したサブデータ列を生成多項式で除算してその剰余を演算し、変換手段は前記剰余毎に、サブデータ列の分割位置に応じた変換処理を該剰余に施し、合成手段は前記変換処理により得られた各変換値を合成してパリティビットを出力し、誤り検出部は該パリティビットと入力データに付加されているパリティビッ卜が一致しているか否かにより入力データの誤りの有無を検出する。

第 3の発明の誤り検出復号装置において、データ分割手段はパリティビットを含めて入力データ列を複数に分割し、除算手段は分割したサブデータ列を所定の生成多項式で除算してその剰余を演算し、変換手段は前記剰余毎に、サブデータ列の分割位置に応じた変換処理を該剰余に施し、合成部は前記変換処理により得られた各変換値を合成し、誤り検出部は合成結果が全ビット " 0 "であるか否かにより入力データの誤りの有無を検出する。

第 2、第 3 の誤り検出復号装置によれば、データ分割手段によりデータ列を n分割するものとすれば、 CRC 演算（パリテイビット演算）に要する時間を略 1 に短縮すること'ができ、誤り検出を短時間で行うことができる。又、再送制御する場合でもパケットの遅延時間を短くすることができる。

第 4 の発明は、 K ビッ卜の入力データ列を第 1 の多項式と見立てて第 2の多項式で除算してその剰^を演算する除算装置である。この除算装置において、データ分割手段は入力データ列を複数に分割し、除算手段は分割したサブデータ列毎に、サブデータ列の情報ビットを多項式と見立てて前記第 2の多項式で除算してその剰余を演算し、変換手段は前記剰余毎に、サブデータ列の分割位置に応じた変換処理を該剰余に施し、合成部は前記変換処理により得られた各変換値を合成し、合成結果を Kビットの入力データ列を前記第 2の多項式で除算したときの剰余とする- この除算装置によれば、データ分割手段によりデータ列を η分割するものとすれば除算時間を、略 1 Ζ ηに短縮することができる。

図面の簡単な説明

図 1 は本発明の誤り検出符号器のプロック構成図ある。

図 2は CRC演算装置において、 1ビットシフ卜を行う 16 X 16の行列の説明図で図 3は 2 ビッ卜シフ卜行列 A ² (= A X A) 及び 4 ビットシブト行列 A ⁴ ( = A X A ²) の説明図である。

図 4は 8 ビットシフ卜 ί亍歹 ij A ⁸ ( = A⁴ X A⁴) 及び 1 6 ビットシフト行列 A w (= A ⁸ X A ⁸) の説明図である。

図 5は 24ビットビットシフト行列 A 24 ( = A16X A ⁸) の説明図である。

図 6 は 32ビットシフト行列 A32 ( = Α2 χ A⁸) 及ぴ 40ビットシフト行列 A« ( = Α32 χ A⁸) の説明図である。

図 7は CRC演算装置と 8 ビットシフト装置の接続構成図である。

図 8は CRC演算装置と 16 ビットシフト装置の接続構成図である。

図 9は CRC演算装置と 24ビットシフト装置の接続構成図である。

図 1 0は誤り検出符号器の第 1の動作説明図である。

図 1 1 は誤り検出符号器の第 2の動作説明図である。

図 1 2は誤り検出符号器の第 3の動作説明図である。

図 1 3は誤り検出符号器の第 4の動作説明図である。

図 1 4は誤り検出符号器の第 5の動作説明図である。

図 1 5は本発明の誤り検出復号器のプロック構成図である。

図 1 6 は誤り検出復号器の第 1の動作説明図である。

図 1 7は誤り検出復号器の第 2の動作説明図である。

図 1 8は誤り検出復号器の第 3の動作説明図である。

図 1 9は誤り検出復号器の第 4の動作説明図である。

図 2 0は誤り検出復号器の第 5の動作説明図である。

図 2 1 は本発明の別の誤り検出復号器のプロック構成図である。

図 2 2は誤り検出復号器の第 1の動作説明図である。

図 2 3は誤り検出復号器の第 2の動作説明図である。

図 2 4は誤り検出復号器の第 3の動作説明図である。 ■ 図 2 5は誤り検出復号器の第 4の動作説明図である。

図 2 6は誤り検出復号器の第 5の動作説明図である。

図 2 7は誤り検出復号器の第 6の動作説明図である。

図 2 8は誤り検出復号器の第 7の動作説明図である。図 2 9は本発明の利点説明図である。

図 3 0は第 1実施例である誤り検出符号器の構成図である。

図 3 1 は第 2実施例である誤り検出復号器の構成図である。

図 3 2は第 3実施例である誤り検出復号器の構成図である。

図 3 3は第 4実施例の誤り検出復号器の構成図である。

図 3 4は第 5実施例の誤り検出復号器の構成図である。

図 3 5は第 6実施例の誤り検出復号器の構成図である。

図 3 6は第 7実施例の誤り検出復号器の構成図である。

図 3 7はシステム全体の構成図及びデータ処理説明図である。

図 3 8は第 7実施例の適用例である誤り検出復号器の構成図である。

図 3 9は第 8実施例の誤り検出復号器の構成図である。

図 4 0はデータ処理説明図である。

図 4 1 は第 8実施例の誤り検出復号器の別の構成図である。

図 4 2は誤り検出を適用したシステムの構成例である。

図 4 3は生成多項式 G(x) =χΐδ+χ ΐ2+_χε+1 とした場合の CRC演算装置の第 1、第 2の構成例である。

図 4 4は誤り検出符号器の動作説明図である。

図 4 5は一致検出復号方法説明図である。

図 4 6はオール" 0"検出復号方法説明図である。

図 4 7は従来の問題点説明図である。

発明を実施するための最良の形態

( Α ) 本発明の概略

( a ) 本発明の原理

受信語 W'(x)を生成多項式 G(x) ( =χ16+_Χ12+χ5+ΐ) で除算したどきの剰余すなわちパリティビットは以下のように求めることができる。受信語 W'(x)を 32Tbitとし例えば、 8bitづっ

W' (x) = χ24Α( ) + χΐ6Β(χ) + _x8C(x) + D(x)

に分割し、該受信語 W'(x)を G(x)で除算する。除算式を

W' (x)/ G(x)= X²* A(x)/ G(x) + xi6B(x)/ G(x) + x⁸C(x)/ G(x) + D(x)/ G(x) と表現し、

A(x)/G(x), B(x)/G(x), C(x)ZG(x)、 D(x)/G(x),

を演算し、それぞれの剰余を順に

RA(X) RB(X)、 RC(X)、 RD(X)、

とする。次に

©RA(X) から x'MA ZG x)の剰余 R_A'(x)を演算し、

② RB(X)から xisB(x)/G(x)の剰余 RB'(X)を演算し、

③ Rc(x)から x⁸C(x)/G(x)の剰余 Rc'(x)を演算し、

④ RD(X) = RD'(X)とする。

RA' (X), RB' (X), Re' (x) , RD' (x)が求まれば次式

RA' (X) + RB' (X) + Rc' (x) + RD' (X)

により、受信語 W'(x)を生成多項式 G(x)で除算したときの剰余すなわちパリティビッ卜が求まる。

RA(X)

から RA'(X)の演算は以下のようにして行う。 RA'(X)は

X2 A( )/ G(x)の剰余であり、 X24A(_X)の 3次以下の係数は 0である。従って、 R_A(X)

( = A(x)/G(x)) から RA'(X)の変換は、まず、図 43 (B) の CRC演算装置に A(x) を入力して RA(X)を演算し（I (x)はシフトレジスタ SRに記憶される）、ついで、 CRC演算装置の入力を 24 ビットオール" 0"としてシフトレジスタ SRを 24回シフトすれば、該シフトレジスタの中身が R_A'(x)となる。しかし、実際に 24回シフ卜するとそれだけ演算時間を要するため、後述するようにそれと等価な処理を行うことで演算時間を削減する。尚、以下では Nビッ卜の" 0"入力によるシフトレジスタ SR のシフ卜動作を単に Nビットシフ卜あるいは Nビットシフ卜処理という。

同様に、 RB(X) ( = B(X)/G(X)) から RB'(X)の変換は、図 43 (B) の CRC演算装置に B(x)を入力して RB(X)を演算し（RB(X)はシフトレジスタ SRに記憶される）、ついで、シフトレジスタ SRを 16 ビットシフトすれば該シフトレジスタの中身が RB'(X)となる。

又、 Rc(x)(=C(x)ZG(x)) から Rc'(x)の変換は、図 43 (B) の CRC演算装置に C(x)を入力して Rc(x〉を演算し（Rc(x)はシフトレジスタ SRに記億される）、ついで、シフ卜レジスタ SRを 8 ビットシフトすれば該シフトレジスタの中身が RG' (X) となる。

( ) 誤り検出符号器

図 1 は誤り検出符号化対象が 32 ビットのデ一タ列 b0〜b31 とした場合の本発明の誤り検出符号器のブロック構成図である。入力データ分割部 11は、 32 ビッ卜の入力データ歹 U b0~b31 を 8 ビッ卜づつの b0〜b7、 b8〜！ D 15、 bl6~b23, b24 〜b31 に分割して

2 Α(χ) + ΐ^ΒΒ(χ) + _xsc(x) + D(x)

とする。ただし、 b24〜b31の 8 ビット情報で表現される多項式を A(x)、bl6〜！ 323 の 8 ビット情報で表現される多項式を B(x)、 b8〜！) 15の 8 ビット情報で表現される多項式を C(x)、 b0~b7の 8 ビット情報で表現される多項式を D(x)とする。

CRC 演算装置 12A, 12B , 12C, 12D はそれぞれ図 4 3 (B)に示す構成を備え、

₁を生成多項式として

Α(χ)ノ G(x)、 B(x)/ G(x)、 C(x)/ G(x)、 D(x)/ G(x)

の除算演算を実行し、それぞれの剰余

RA(X)、 RB(X)、 RC(X)、 RD(X)

を出力する。

24 ビットシフト装置 13A は剰余 RA(X)を 24 ビットシフト処理して χ24Α(χ)/ G(x)の剰余 RA'(X)を演算し、 16 ビットシフト装置 13B は剰余 RB(X)を 16 ビットシフ卜処理して χΐ⁶Β(χ)ノ G(x)の剰余 RB'(X)を演算し、 8 ビットシフト装置 13C は剰余 Rc(x) を 8 ビットシフト処理して xsCOOZ GOc)の剰余 Rc'(x)を演算する。合成部 14は、 RA' (x)， RB' (X) , RC' (X) ， R_D' (x)が求まれば次式

RA' (X) + RB' (X) + Rc' (x) + RD' (X)

により剰余を合成し（ビット毎の排他的論理和（EX- OR) 演算し）、 32 ビットの入力データ列を生成多項式 G(x)で除算したときの余り、すなわち、 16 ビットの CRC パリティビットを出力する。

図 1の誤り検出符号化器によれば、 CRG演算（パリティビット演算）に要する時間を従来の 1 / 4に短縮することができ、入力データ列を n 分割するものとすれば、 1 nに短縮することができる。 ( c ) N ビットシフト装置

図 2 は、図 43 (B)の CRC演算装置において、" 0"を 1個入力してシフトレジスタ SRの内容を 1 ビットシフトするのと等価な 1 ビットシフト処理演算を行う 16 X 16 の行列説明図である。この行列の見方は、シフトレジスタ SR におけるシフト後の各ビッ卜がシフ卜前のどのビッ卜の EX-OR 演算により求まるかを示している。 EX-OR 演算の対象となるシフト前のビットは" 1 "が立つているビットである。例えば、シフト後の第 5 ビットは、シフト前の第 4 ビットと第 15 ビットの EX-OR により求まり、シフト後の第 12 ビットはシフト前の第 11 ビッ卜と第 15 ビットの EX-OR により求まる。なお、シフト後の第 0 ビットは" Γが 1 つしか立つていないからシフト前の第 15 ビッ卜の値となる。同様に、シフト後の第 1 ビットはシフト前の第 0 ビット、シフト後の第 2 ビットはシフト前の第 1 ビットの値となる。

従って、図 2の 16 X 16の 1 ビットシフト演算行列に、 16 ビッ卜のシフトレジスタ SR の内容を 16X1 の行列にして乗算すれば、 1 ビットシフト後のシフトレジスタ SRの内容が 16X1の行列として求まる。ここで行列演算における加算は排他的論理和演算 EX-ORである。

1ビットシフト演算行列を N回乗算することにより Nビットシフトを実現できる。すなわち、 1 ビットシフト演算行列を Aと表現すれば、 N ビットシフトを実現する演算行列は A^Nとなる。従って、 2ビットシフト行列 A ² (= A X A) 及び 4ビットシフト行列 A⁴ ( = A² X A²) は図 3 (A), (B)に示すようになり、 8 ビットシフト行列 A ³ (= A ⁴ X A ) 及ぴ 1 6 ビットシフト行列 A is ( = A ⁸ X A ⁸ ) は図 4 (A), (B)に示すようになる。又、 24 ビッ卜ビットシフト行列 Α24(= Αΐ6χ A ⁸ ) は図 5 に示すようになり、 32 ビットシフト行列 A ³2 ( = A X A ⁸ ) 及び 40 ビットシブト行列 A ( = Α32χ A ⁸ ) は図 6 (A), (B)に示すようになる。

以上から、図 1 の 8 ビットシフト装置 13 Cは、 CRC演箅装置 12Cから出力する 16 ビッ卜の剰余 Rc(x) (16X 1 の行列で表現する）を図 4(A)の右側の変換行列 A⁸に乗算する乗算回路により実現することができる。図 7 は CRC 演算装置 12C と 8 ビットシフ卜装置 13Cの接続構成図である。 8ビットシフ卜装置 13Cは、変換行列 A⁸ と剰余 RcG との乗箅結果である 16 ビットの Rc'(x) を 16 個の EOR 回路を用いて出力する構成になっている。

又、図 1 の 1 6 ビットシフト装置 13Bは、 CRC演算装置 12B から出力する 16 ビットの剰余 RB(X) (16X 1 の行列で表現する〉を図 4(B)の右側の変換行列 A に乗算する乗算回路により実現することができる。図 8 は CRC 演算装置 12B と 16 ビッ卜シフ卜装置 13B の接続構成図である。 16 ビッ卜シフト装置 13Bは、変換行列 A と剰余： RB(X)との乗算結果である 16 ビットの RB'(X) を 16個の EOR 回路を用いて出力する構成になっている。

同様に図 1 の 24 ビットシフト装置 13Aは、 CRC演算装置 12Aから出力する 16 ビッ卜の剰余 R X)を 16X 1 の行列で表現し、これを図 5 の右側の変換行列 A2 に乗算する回路により構成することができる。図 9は CRC演算装置 12Aと 24 ビットシフト装置 13Aの接続構成図である。 24 ビットシフト装置 13Aは、図示しないが、図 7、図 8 と同様に変換行列 A²⁴と剰余 RA(X)との乗算結果である 16 ビッ卜の RA'(X) を 16個の EOR回路を用いて出力する構成になっている。

図 10〜図 14 は誤り検出符号器の各部動作説明図であり、入力データは 32 ビットオール" Γであるとしている。

図 10(A), (B)はそれぞれ CRC演算装置 12A及び 24 ビットシフト装置 13Aの動作説明図であり、 CRC演算装置 12B には高次側より 8 クロックで順次 χ3ΐ〜_χ24 が入力し、 24 の入力が完了したときのシフトレジスタ SR の内容が A(x)/G(x) の剰余 RA(X)となる。 24 ビットシフト装置 13A は変換行列 A²⁴ と 16X1 の行列 RA(X)を掛け合わせて x²⁴A(x)ZG(x)の剰余 RA'(X) を出力する。尚、図中の x^Amは X ^mを意味する。

図 11(A)，（B)はそれぞれ CRC演算装置 12B及び 16 ビットシフト装置 13Bの動作説明図であり、 CRC演算装置 12B には高次側より 8 クロックで順次 X ²³〜x" が入力し、 xis の入力が完了したときのシフトレジスタ SR の内容が B(x)/G(x) の剰余 RB(X)となる。 16 ビットシフト装置 13B は変換行列と 16X1 の行列 RB(X)を掛け合わせて x^lsB (_X)/G(x)の剰余 R_B'(x) を出力する。

図 12(A), (B)はそれぞれ CRC演算装置 12C及び 8 ビットシフト装置 13C の動作説明図であり、 CRC 演算装置 12Cには高次側より 8 クロックで順次 X i⁵〜x⁸ が入力し、 χ8の入力が完了したときのシフトレジスタ SRの内容が C(x)ZG(x)の剰余 Rc(x)となる。 8 ビッ卜シフト装置 13C は変換行列 A⁸と 16X1 の行列 Hc(x) を掛け合わせて x⁸C(x)_ G(x)の剰余 Rc'(x) を出力する。

図 13は CRC演算装置 12Dの動作説明図であり、 CRC演算装置 12Dには高次側より 8 クロックで順次 X ⁷〜χ⁰が入力し、 X。の入力が完了したときのシフトレジスタ SRの内容が D(x)/G(x)の剰余 RD(X) ( = RD'(X)) となる。

図 14 は合成部 1 4 の動作説明図である。合成部 1 4は上記演算された剰余 RA'(X) RB'(X)、 RC'(X)、 RD(X)のビット対応の EX-OR演算を行って 16 ビットの CRCパリティを出力する。

( d ) 誤り検出復号器

図 1 5は 32 ビッ卜の入力データの低次側に 16 ビッ卜の CRCパリティビットが付加されている場合の本発明の誤り検出復号器のプロック構成図である。デ一タ分割部 21は、 CRCパリティビッ卜を除いた 32ビッ卜の入力データ列 bl6〜！ )47 を 8 ビッ卜づつの bl6〜b23、 b24〜！ )31、 b32〜b39、 b40〜！ )47に分害！）して χ24 Α(χ) + χΐ6 Β(χ) + χ⁸ C(x) + D(x)

とする。なお、 b40〜b47 の 8 ビット情報で表現される多項式を A(x)、b32〜！ 339 の 8 ビット情報で表現される多項式を B(x)、 b24~b31の 8 ビット情報で表現される多項式を C(x)、bl6〜！ )23の 8ビット情報で表現される多項式を D(x)とする。又、データ分割部 21は b0〜bl5の CRCパリティビット P(x)を分離して出力'する。

CRC 演算装置 22A,22B,22C，22D はそれぞれ図 43 (B)に示す構成を備え、

を生成多項式として '

A(x)/G(x)、 B(x)/G(x)、 C(x)/G(x), D(x)/G(x)

の除算演算を実行し、それぞれの剰余

RA(X)、 RB(X)、 RC(X)、 RD(X)

を出力する。

24 ビットシフト装置 23A は剰余 I (x)を 24 ビットシフト処理して χ24Α(_χ)/ G(x)の剰余を演算し、 16 ビットシフト装置 23B は剰余 R_B(x)を 16 ビットシフト処理して xi⁶B(x)/G(x)の剰余 RB'(X)を演算し、 8 ビットシフト装置 23C は剰余 Rc(x) を 8 ビッ卜シフ卜処理して x8C(x)ZG(x)の剰余 R_c'(x)を演算する。尚、各シフト装置 23A〜23は誤り検出符号化器と同様に構成することができる合成部 24は、 R_A' (x)， RB' (X), RC' (X) , RD' (x)が求まれば次式

RA' (X) + RB' (X) + Rc' (x) + R_D' (X)

により剰余を合成（ビット毎の EX-OR 演算）し、 32 ビットの入力データ列を生成多項.式 G(x)で除算したときの余り、すなわち、パリティビット P'(x)を出力する。比較部 25 は算出された 16 ビットのパリティビット P '(χ)と入力データに付加されている 16ビットのパリティビット P(x)をビット対応に比較し、全て一致すれば誤り無しと判定し、 1つでも一致しなければ誤りありと判定する。

図 16〜図 2 0は誤り検出復号器の各部動作説明図であり、 48 ビットの入力デ —タのうち低次側の 16 ビット χθ〜_χΐ5は CRCパリティビットであり、高次側の 32 ビット χΐ6〜_Χ4?はオール" 1 "であるとしている。

図 16 (A) ,(Β)はそれぞれ CRC演算装置 22Α及び 24 ビットシフト装置 23Α の動作説明図であり、 CRC 演算装置 22Α には高次側より 8 クロックで順次 X ⁴⁷ 〜。が入力し、 _χ«の入力が完了したときのシフトレジスタの内容が Α(χ)/ G(x)の剰余 RA(X)となる。 24 ビットシフト装置 23Aは変換行列と 16X1 の行列 RA(X)を掛け合わせて x²⁴A(x)ZG(x)の剰余 RA'(X) を出力する。

図 17 (A) ，（B)はそれぞれ CRC演算装置 22B及び 16 ビットシフト装置 23B の動作説明図であり、 CRC 演算装置 22B には高次側より 8 クロックで順次 X ³⁹ ~_X32が入力し、 X³²の入力が完了したときのシフトレジスタ SR の内容が Β(χ)/ G(x)の剰余 RB(X)となる。 16 ビットシフト装置 23Bは変換行列 A^⁶と 16X1の行列 RB(X)を掛け合わせて xisB (x) "G(x)の剰余 RB'(X) を出力する。

図 18 (A) ,(B)はそれぞれ CRC演算装置 22C及び 8 ビットシフト装置 23Cの動作説明図であり、 CRC 演算装置 22Cには高次側より 8 クロックで順次 xsi〜 χ24が入力し、 X²⁴の入力が完了したときのシフトレジスタ SRの内容が C(x)/G(x) の剰余 Rc(x)となる。 8ビットシフト装置 23Cは変換行列 A⁸と 16X1の行列 Rc(x) を掛け合わせて x⁸C(x) G(x)の剰余 Rc'(x) を出力する。

図 19は CRC演算装置 22Dの動作説明図であり、 CRC演算装置 22Dには高次側より 8 クロックで順次 X ²³〜χΐ?が入力し、 ⁷の入力が完了したときのシフトレジスタ SR の内容が D(x)/G(x)の剰余 RD(X) ( = RD'(X)) となる。

図 20は合成部 24の動作説明図である。合成部 24は上記演算された剰余 R_A'(x)、 RB'(X)、 RC'(X)、 RD(X)のビッ卜対応の EX-OR演算を行って 16 ビッ卜の CRCパリティ Ρ' (X)を出力する。

本発明の誤り検出復号器によれば、誤り有無検出に要する時間を従来の 1ノ 4 に短縮することができ、入力データ列を 1 / ηに分割するものとすれば誤り有無検出に要する時間を 1 / ηに短縮することができる。したがって、再送制御する場合でもパケッ卜の遅延時間を短くすることができる。

( e ) 誤り検出復号器の別の例

図 21 は本発明の別の誤り検出復号器のプロック構成図である。データ分割部 31は、 16 ビットの CRCパリティを含む 48 ビットの入力データ列 b0〜！ 347を 8 ビッ卜づつの b0〜b7、 b8〜bl5、 bl6〜b23、 b24~b31, b32~b39, b40~b47 に分割して

χ4ο A(x) + χ32 Β(χ) + 24 C(x) + D(x) χΐ6+ E(x) X^s + F(x)

とする。なお、 b40〜！ )47 の 8 ビッ卜情報で表現される多項式を A(x)、b32〜b39 の 8 ビット情報で表現される多項式を B(x)、 b24~b31 の 8 ビット情報で表現される多項式を C(x)、 bl6~b23の 8 ビット情報で表現される多項式を D(x)、 b8〜 bl5 の 8 ビット情報で表現される多項式を E(x)、 b0〜b7の 8 ビット情報で表現される多項式を F(X)とする。

CRC演算装置 32A,32B,32C,32D，32E,32Fはそれぞれ図 43 (B)に示す構成を備え、

を生成多項式として

A(x)/G(x)、 B(x)ZG(x)、 C(x)ZG(x)、 D(x)/G(x)、 E(x)/G(x)、 P(x)/G(x) の除算演算を実行し、それぞれの剰余

RA(X)S RB(X)、 RC(X)、 RD(X)、 RE(X)、 RF(X)

を出力する。

40 ビッ卜シフト装置 33A は剰余 I (x)を 40 ビットシフト処理して χ40Α(χ)/ G(x)の剰余 RA'(X)を演算し、 32 ビットシフト装置 33B は剰余 RB(X)を 32 ビットシフト処理して x³²B(x)/G(x)の剰余 RB'(X)を演算し、 24 ビットシフ卜装置 33C は剰余 Rc(x) を 24 ビットシフト処理して x²⁴C(x)/G(x)の剰余 Rc'(x)を演算し、 16ビッ卜シフ卜装置 33Dは剰余 R_D(x)を 16ビットシフ卜処理して xi6D(x)/G(x) の剰余 RD'(X)を演算し、 8 ビットシフ卜装置 33Eは剰余 RE(X) を 8ビットシフト処理して x⁸ E(x)/G(x)の剰余 RE'(X)を演算する。なお、 40 ビットシフト装置 33A は CRC演算装置 32Aから出力する 16 ビッ卜の剰余 (16 1 の行列で表現する）を図 6(B)の右側の変換行列 A« に乗算する乗算回路により実現でき、 32 ビットシフト装置 33Bは CRC演算装置 32Bから出力する 16ビッ卜の剰余 RB(X) (16 1 の行列で表現する）を図 6(A)の右側の変換行列 A³²に乗算する乗算回路により実現できる。また、 24 ビットシフト装置 33C、 16 ビットシフト装置 33D、 8 ビットシフト装置 33Eは誤り検出符号器と同様に構成することができる。

合成部 34は、 RA' (X), RB' (X), RC' (X) , RD' (x), RE' (X) , RF' (X)が求まれば次式

(X) + RB' (X) + Rc' (x) + RD' (X) + RE' (X) + RF' (X)

により剰余を合成（ビット毎の EX-OR演算）し、 48 ビットの入力データ列を生成多項式 G(x)で除算したときの余り、すなわち、パリティビッ卜 P'(x)を出力する。誤り検出部 35は算出された 16 ビットのパリティビット P '(χ)の全ビットが" 0"であるかチェックし、全て" 0"であれば誤り無しと半リ定し（CRC O ) 、1 つでも" 0" でなければ誤り有りと判定する (CRC NG)_D

図 22〜図 28は図 21の誤り検出復号器の各部動作説明図であり、 48 ビットの入力データのうち低次側の 16 ビット χθ〜χΐ5は CRCパリティビットであり、高次側の 32 ビット χΐ6〜χ47はオール" 1"であるとしている。

図 22(A), (Β)はそれぞれ CRC演算装置 32Α及び 40ビットシフト装置 33Αの動作説明図であり、 CRC演算装置 32Αには高次側より 8 クロックで順次 X ⁴⁷〜χ⁴⁰ が入力し、 χ«の入力が完了したときのシフトレジスタ SR の内容が A(x)/G(x) の剰余となる。 40 ビットシフト装置 33A は変換行列 A⁴。と 16X1 の行列 RA(X)を掛け合わせて x⁴oA(x)ZG(x)の剰余 R_A'(x) を出力する。

図 23(A),(B)はそれぞれ GRC演算装置 32B及び 32ビットシフト装置 33Bの動作説明図であり、 CRC演算装置 32B には髙次側より 8 クロックで順次 X 39〜_Χ32 が入力し、 X³² の入力が完了したときのシフトレジスタ SR の内容が B(x)/G(x) の剰余 RB(X)となる。 32 ビットシフト装置 33B は変換行列 A³² と 16X1 の行列 RB(X)を掛け合わせて χ32Β (_X)/G(x)の剰余 RB'(X) を出力する。

図 24(A), (B)はそれぞれ CRC演算装置 32C及び 24ビットシフ卜装置 33Cの動作説明図であり、 CRC演算装置 32Cには高次側より 8クロックで順次 χ³ΐ〜χ24 が入力し、 X²⁴の入力が完了したときのシフトレジスタ SR の内容が C(x)/G(x) の剰余 Hc(x)となる。 8ビットシフト装置 33Cは変換行列 A²⁴と 16X1の行列 Rc(x) を掛け合わせて x C(x)ZG(x)の剰余 Rc'(x) を出力する。

図 25(A)ズ B)はそれぞれ CRC演算装置 32D及び 16ビッ卜シフ卜装置 33Dの動作説明図であり、 CRC演算装置 32Dには高次側より 8クロックで順次 X ²³〜x¹⁶ が入力し、 χΐ6 の入力が完了したときのシフトレジスタ SRの内容が D(x)/G(x) の剰余 RD(X)となる。 16 ビットシフト装置 33D は変換行列 A と 16X1 の行列 RD(X)を掛け合わせて xi⁶D(x)/G(x)の剰余 RD'(X) を出力する。

図 26(A)，(B)はそれぞれ CRC演算装置 32E及び 8ビットシフト装置 33Eの動作説明図であり、 CRC演算装置 32E には高次側より 8 クロックで順次 X i⁵〜x⁸ が入力し、 X⁸の入力が完了したときのシフトレジスタ SRの内容が E(x)/G(x) D 剰余 RE(X)となる。 8 ビッ卜シフト装置 33Eは変換行列 A^Sと 16X1 の行列 RE(X) を掛け合わせて x⁸E(x)/G(x)の剰余 RE'(X) を出力する。

図 27は CRC演算装置 32Fの動作説明図であり、 CRC演算装置 32Fには高次側より 8 クロックで順次 X ⁷〜χθが入力し、 _χοの入力が完了したときのシフトレジスタ SRの内容が F(x)/G(x)の剰余 RF(X)

となる。

図 28 は合成部 3 4の動作説明図である。合成部 34 は上記演算された剰余 I '(x)、 RB'(X)、 RG'(X), RD'(X)、 RE'(X)、 RF(X)のビット対応の EX-OR演算を行つて 16 ビットの CRCパリティ P' (X)を出力する。誤り検出部 35は CRCパリティ Ρ' (X)の全ビッ卜力 "0"であれば誤り無しと判定し、 1 つでも" Γが有れば誤り有りと判定する。

( f ) 本願発明と従来例の比較

データ長が 32ビットの場合、従来例の誤り検出符号器ではパリティを生成するのに 32 クロック必要である。しかし、図 1 の本発明の誤り検出符号器では必要クロック数は 8クロックであるため、演算時間が 1/4に短縮する。

又、データ長が 32 ビット、パリティが 16 ビットの場合、従来例の一致検出復号方法による誤り検出復号器では 32クロック必要である。しかし、図 15の本発明の誤り検出復号器では、必要ク口ック数は 8クロックであるため、演算時間が 1/4 に短縮する。

又、データ長が 32ビット、パリティが 16 ビッ卜の場合、従来例のオール" 0"検出復号方法による誤り検出復号器では 48 クロック必要である。しかし、本発明の図 21 の誤り検出復号器では、必要ク口ック数は 8 クロックであるため演算時間が 1/6 に短縮する。

ところで、本発明の符号器、復号器は、演算時間に反比例してハードウエア規模がそれぞれ、 4倍、 4倍、 6倍となる。これは演算を直列に行っていたものを並列に行ったからである。しかしながら、例えば、情報レ一ト 100Mbpsを 25MHz のクロックで CRC演算する場合を考えるとノ、一ドゥエア規模は従来例と同等になる。

すなわち、情報レート 100Mbp s を 25MHz のクロックで CRC演算するためには、従来例では図 4 7で説明したように誤り検出復号器が 4つ必要になる。一方、本発明では図 29に示すように演算速度が 4倍であるため 1つの誤り検出復号器のみで十分である。この結果、従来例及び本発明において、①誤り検出復号器のハ一ドゥエア規模、 ②情報レート 100Mbp sを. 25MHzのクロックで CRC演算するために必要なハードウエア数、③演算時間は表 1に示すようになる。これより、本発明によれば合計のハードゥエア規模を変えることなく演算時間の高速化を実現できることがわかる。以上では誤り検出復号器について説明したが誤り検出符号器についても同様である。

( B) 第 1実施例

図 30 は第 1 実施例の誤り検出符号器の構成図であり、生成多項式 G(x) = χΐ6_{+ χ}ΐ 2_{+ χ5 + 1}により 32bitのデータ列 _xo〜_X3 iの CRCノリティを生成する場合である。図 30において図 1 と同一部分には同一符号を付している。又、 32 ビッ卜の入力データは 8 ビットづつの Χ⁰〜Χ⁷、 8~_Χ15, χ16〜_χ23、 _X24〜 _x3iに分割され、以下の多項式

χ24Α( ) + χΐ6β(χ) + χ80(χ) + D(x)

で表現されるものとする。

全ての CRC演算装置 12A〜12Dにおけるシフトレジスタ SRの初期値を " 0 " にしておく。図示しないデータ分割部は、 32 ビットのデータ列を 8ビットづつの

Χ。〜χ7、 Χ⁸〜χ1⁵、 Χΐ6〜χ23、 _Χ24〜 _χ31に分割して各 CRC演算装置に入力する。

CRC演算装置 12Aのシフトレジスタへは 8クロックで _xsi〜x²⁴が高次側より入力し、演算した結果（A(x)/G(x)の剰余 RA(X)) は 24 ビットシフト装置 13Aで 24 ビットシフト処理されて χ24Α(_χ) /G(x)の剰余 RA'(X)に変換される。

CRC演算装置 12Bのシフトレジスタへは 8クロックで χ²³〜_χΐ⁶が高次側より入力し、演算した結果（B(x)/G(x)の剰余 RB(X)) は 16 ビットシフト装置 13B で 16 ビッ卜シフ卜処理されて x"B(x) /G(x)の剰余 RB'(X)に変換される。

CRC演算装置 12Cのシフトレジスタへは 8クロックで X 〜 X⁸が高次側より入力し、演算した結果（C(x)/G(x)の剰余 Rc(x)) は 8ビットシフト装置 13Cで 8ビットシフト処理されて x⁸C(x) /G(x)の剰余 Rc (X)に変換される。

CRC演算装置 12Dのシフトレジスタへは 8クロックで χ⁷〜χθを高次側より入力して、 D(x)/G(x)の剰余 RD(X)を演算する。

以上の演算を同時に行い、合成部 1 4はこれらの演算結果である剰余 RA'(X)， RB'(X), RC'(X), RD(X)をビットごとに EX-ORをとり CRCパリティ P(x)を出力する。

(C) 第 2実施例

図 31は、第 2実施例である誤り検出復号器の構成図で、図 15 と同一部分には同一符号を付している。 32ビッ卜の入力データの低次側に 16ビットの CRCパリティが付加されており、この CRCノリティは生成多項式 G(X) = χ16_+χ12 _{+ Χ}5+1を用いて生成されて入力データ列に付加されている。従って、誤り検出復号器はこの生成多項式 G(X) = _X16 _{+ X}12 _{+ X}5 _{+ 1} を用いてで 32ビットの情報ビットと 16ビットの CRCノリティが正しいかどうか検出する。

全ての CRC演算装置 22A〜22Dにおけるシフトレジスタ SRの初期値を " 0 " にしておく。図示しないデータ分割部は、 48 ビットのデータ列を低次側 16 ビットの CRC ノリティ χθ〜χΐ5と高次側の 32 ビッ卜の入力デ一タ _χ 〜χ⁴⁷に分離し、更に、 32 ビットの入力データを 8 ビットづつの Χ¹⁶〜Χ²³、 _Χ24〜χ31、 _χ32〜χ39、 _χ40

〜χ⁴⁷に分割して各 CRC演算装置に入力する。

CRC演算装置 22Aのシフトレジスタへは 8 クロックで x⁴⁷〜x«が高次側より入力し、該 CRC演算装置 22Aの演算結果（A(x)/G(x)の剰余 RA(X)〉は 24 ビットシフト装置 23Aに入力し、ここで 24 ビットシフト処理されて x²⁴A(x) /G(x)の剰余 RA'(X)に変換される。 - 又、 CRC演算装置 22Bのシフトレジスタへは 8クロックで X 〜 X³²が高次惻より入力し、該 CRC演算装置 22Bの演算結果（B(x)/G(x)の剰余 RB(X)) は 16 ビットシフト装匱 23B に入力し、ここで 16 ビットシフト処理されて x"B(x) /G(x)の剰余 RB'(X)に変換される。

又、 CRC演算装置 22Cのシフトレジスタへは 8クロックで _xsi〜 ⁴が高次側より入力し、該 CRC演算装置 22Cの演算結果 (C(x)/G(x)の剰余 RG(X)) は 8 ビットシフ卜装置 23C に入力し、ここで 8 ビットシフト処理されて x⁸C(x) /G(x)の剰余 Rc (X)に変換される。

CRC演算装置 22D のシフトレジスタへは 8 クロックで x²³~xieが高次側より入力し、 D(x)/G(x)の剰余 RD(X)が演算される。

以上の演算を同時に行い、合成部 24はこれらの演箅結果である剰余 RA'(X), RB'(X), RC'(X), RD(X)をビッ卜ごとに EX-ORをとり CRCパリティ P'(x)を出力する。比較部 25 は、この 16 ビットの CRCパリティ P'(x)と、入力データに付加されている CRCノヽ。リティビット Ρ(χ) (χΐ5〜_χο)とビッ卜毎に EX-ORをとつて加算 (論理和）することで誤りを検出する。すなわち、演算結果である CRCパリティビット Ρ'(χ)と入力データに付加されている GRCパリティビット Ρ(χ)が全て等しく、誤りが無ければ比較部 25は " 0 " を出力し、誤りが有れば' 'Γを出力する。

( D ) 第 3実施例

図 32は第 3実施例である誤り検出復号器の構成図であり、図 21 と同一部分には同一符号を付している。図 32 において、 32 ビットの入力データの低次側には 16 ビットの CRC ノ、。リティが付加されており、この CRC ノ、。リティは生成多項式 G(x) = _Χ16 + χ12 + χ5+ 1を用いて生成されて入力データ列に付加されている。従って誤り検出復号器は生成多項式 G(X) = χ 16 _{+ χ}12_+χ5+1を用いて 32 ビットの情報ビットと 16 ビットの CRCパリティが正しいかどうか検出する。

48 ビットのデータ列は、 8 ビットづつの χΟ〜Χ?、 χ8〜_χ15、 χ 16〜χ23、 χ24〜_χ31、 χ³²〜χ³⁹、 χ⁴0〜χ⁴⁷に分割され以下の多項式

χ4。 Α(χ) + χ3² Β(χ) + χ2 C (χ) + D (χ) χΐ 6+· Ε (χ) χ⁸ + F(x)

で表現される。

全ての CRC演算装置 32A〜32Fにおけるシフトレジスタ SRの初期値を " 0 " にしておく。図示しないデータ分割部は、 48 ビットのデ一タ列を 8 ビットづつの χΟ〜Χ⁷、 Χ8〜χ 15、 χ 16〜χ23、 _Χ24〜χ31、 _χ32〜χ39、 χ40〜 _χ47に分割して各 CRC演算装置に入力する。

CRC演算装置 32Aのシフトレジスタへは 8 クロックで x⁴⁷〜x«が高次側より入力し、 CRC演算装置 32Aの演算結果（A(x)/G(x)の剰余 RA(X)) は 40 ビットシフト装置 33Aに入力し、ここで 40 ビットシフト処理されて x⁴。A(x) G(x)の剰余 RA' (X)に変換される。

C C演算装置 32B のシフトレジスタへは 8 クロックで x³⁹〜x³²が高次側より入力し、該 CRC演算装置 32B の演算結果（B(x)/G(x)の剰余 RB (X)) は 32 ビットシフト装置 33B に入力し、ここで 32 ビットシフト処理されて x³²B(x) /G(x)の剰余 RB'(X)に変換される。

CRC演算装置 32C のシフトレジスタへは 8 クロックで x³i〜x が高次側より入力し、該演算装置 32Cの演算結果（C(x)/G(x)の剰余 Rc(x)) は 24 ビットシフト装置 23Cに入力し、ここで 24 ビットシフト処理されて x²⁴G(x) /G(x)の剰余 Rc'(x)に変換される。

CRC演算装置 32D のシフ卜レジスタへは 8 クロックで x²³〜xisが高次側より入力し、該 CRC演算装置 32D の演算結果（D(x)/G(x)の剰余 RD(X)) は 16 ビットシフト装置 33D に入力し、ここで 16 ビットシフト処理されて xi⁶D(x) /G(x)の剰余 RD' (X)に変換される。

CRC演算装置 32Eのシフトレジスタへは 8クロックで x ⁵〜x⁸が高次側より入力し、該 CRC演算装置 32E の演算結果（E(x)/G(x)の剰余 R_E(x)) は 8 ビットシ 28 フ卜装置 33E に入力し、ここで 8 ビットシフ卜処理されて x⁸E(x) /G(x)の剰余 RE'(X)に変換される。

CRC演算装置 32Fのシフ卜レジスタへは 8クロックで χ⁷ χθが高次側より入力し、 F(x)/G(x)の剰余 RF(X)が演算される。

以上の演算を同時に行い、合成部 34はこれらの演算結果である剰余 RA'(X), RB'(X), RC'(X), RD'(X), RE'(X), RF(X)をビット毎に EX-ORをとり、 16 ビットの CRCパリティ P'(x)を出力し、誤り検出部 35は P'(x)の全ビットの ORを計算する。 CRCノリティ F(x)の全ビットが" 0"であれば誤りはなく、誤り検出部 35は" 0" を出力する。しかし、 1 つでも" 1 "であれば誤りが有り、誤り検出部 35 は" を出力する。

(E)第 4実施例

図 33 は第 4実施例の誤り検出復号器の別の構成図であり、復号方式は図 2 1 の復号方式と同じである。図 33の誤り検出復号器では、 4台の CRC演算装置 42A 42D を備えている。かかる場合、入力データ分割制御部 4 1は各 CRG演算装置 42A 42D 入力するビット長を

[全体の入力ビット長ノ 4 ]

とし、一般に CRC演算装置を n台備えている場合、入力ビット長を

[全体の入力ビット長ノ n ]

とする。例えば、 CRC誤り検出符号化ビット長が CRCパリティを含めて 40bit であったとすれば、入力データ分割制御部 41は入力データを 10Wtずつ

χ39 ν38 _χ37 _χ31 y30

χ29, χ28, _χ27_; ， _Χ21, _χ20

χ19, χ18, χ1?, , Χΐΐ, 1°

X⁹, X^s, χ7, , χΐ, °

に分割し、それぞれを入力ビット数（演算回数） 1 0 と共に CRC演算装置 42Α, 42Β, 42C, 42D に入力する。また、入力データ分割部 41 は各シフ卜変換装置 43Α, 43Β, 43Cにビットシフト量を入力する。上 IB例では、シフト変換装置 43A に 30 ビッ卜シフトを指示し、シフト変換装置 43B に 20 ビットシフ卜を指示し、シフト変換装置 43Cに 10ビットシフトを指示する。以上により、CRC演算装置 42A, 42B, 42C, 42Dは指示されたビット数のデータが入力された時点におけるシフトレジスタの内容を剰余 RA(X), RB(X), RC(X), RD(X)として出力する。又、シフト変換装置 43Aは入力する剰余 RA(X)に 30 ビットシフト処理を行って剰余 i '(x)に変換し、シフト変換装 ¾ 43B は入力する剰余 RB(X)に 20 ビットシフ卜処理を行って剰余 RB'(X)に変換し、シフ卜変換装置 43C は入力する剰余 Rc(x)に 10ビッ卜シフト処理を行って剰余 Rc'(x〉に変換する。合成部 44は剰余 R_A'(x), RB'(X), RC'(X), RD(X)をビット毎に EX-OR演算して合成し、全ビットが" 0"であるか否かにより誤り検出を行う。

又、次の CRC誤り検出符号化ビット長が CRCパリティを含めて 50bitであつたとすれば、入力データ分割制御部 41は該入力データを 13,13,12,12 ビットずつ x49 y48 y47 _χ38 _χ37

χ36 _χ35 _χ34 _χ25， _χ24

χ23 _χ22 _χ21 _χ】3 _χ12

X¹¹, X¹⁰, X⁹, , X¹, Χ°

に分割し、それぞれを入力ビット数（演算回数） 13,13,12,12 と共に CRC 演算装置 42Α, 42Β, 42C, 42Dに入力する。また、入力データ分割制御部 41は各シフト変換装置 43Α, 43Β, 43Cにビットシフト量を入力する。上記例では、シフト変換装置 43Αに 37 ビットシフトを指示し、シフト変換装置 43Βに 24 ビッ卜シフトを指示し、シフ卜変換装置 43Cに 12 ビットシフトを指示する。

以上により、CRC演算装置 42A, 42B, 42C, 42Dは指示されたビット数のデータが入力された時点におけるシフトレジスタの内容を剰余 RA(X), RB(X), RC(X), RD(X)として出力する。又、シフ卜変換装置 43Aは入力する剰余 RA(X)に 37 ビットシフト処理を行って剰余 RA'(X)に変換し、シフ卜変換装置 43Bは入力する剰余 RB(X)に 24 ビットシフト処理を行って剰余 RB'(X)に変換し、シフト変換装置 43C は入力する剰余 Rc(x)に 12 ビッ卜シフト処理を行って剰余 Rc'(x)に変換する。合成部 44は剰余 RA'(X), RB'(X), RC'(X), RD(X)をビット毎に EX-OR演算して合成し、全ビットカ 0"であるか否かにより誤り検出を行う。

以上、入力データ列を 1/nに略等分割することにより、各 CRC演算装置の演算時間を均一にできるため、 CRC演算時間を短縮することができる。なお、以上の入力データ列を 1/nに略等分割する思想は、図 15 の誤り検出復号器や図 1 の誤り検出符号器にも適用することができる。すなわち、図 1 及び図 15のデータ分割分 11、21は、分割後のデータ列のビッ卜長が等しくなるように入力データ列を分割し、各分割データ列を高次側より 1ビットづっ CRC演算装置（除算手段）に入力する。

(F) 第 5実施例

図 34 は第 5 実施例の誤り検出復号器の別の構成図であり、復号方式は図 2 1 の復号方式と同じである。誤り検出復号器において、

①最大の CRC誤り検出符号化ビット長が 60 ビットであり、

② 4台の CRC演算装置 52A〜52Dが備えられており、

③各 CRC演算装置 52A〜52Dへの最大入力ビット数が 15 ビットであり、

④シフ卜変換装置 53A〜53Cがそれぞれ 45 ビットシフト処理、 30 ビットシフ卜処理、 15 ビットシフト処理を行うものとする。

上記構成において、 CRC 誤り検出符号化ビッ卜長が 40 ビットであったとすれば、入力データ分割制御分 51 は、この 40 ビットを低次側から 15 ビットづっ分割し、順に CRC演算装置 52D、 CRC演算装置 52Cに入力し、残りの 10 ビットを CRC演算装置 52B に入力し、 CRC演算装置 A には入力しない。すなわち、入力データ分割部 51 は、 CRC 演算装置 52A にデータを入力せず、 CRC 演算装置 52B_;52C,52D にそれぞれ

y39 ν38 37 _x36 y35 _χ34 y33 _y32 y31 v30

χ29 _χ28 _x27 _χ26 χ26 _χ24 _χ23 _χ22 _χ21 _Υ20 _χ19 _χ18 _χ17 _χ16 _χ1Ε

X", _Χ13, _Χ12， _Χ11, _Χ10, _Χ9 , _Χ8 , _Χ7 , _Χ6 , _Χ5 , _Χ4 , _Χ3 , _Χ2 , _Χ1 , _χΟ

を入力する。又、入力データ分割部 51 は、各 CRC演算装置 52A,52B,52C,52D に入力ビット数（演算回数） 0,10,15,15 を入力する。

以上により、 CRC演算装置 52A， 52B, 52C, 52Dは指示されたビット数のデータが入力された時点におけるシフトレジスタの内容を剰余 RA(X) 0 ) , RB(X), RG(X), RD(X)として出力する。又、 45 ビットシフト変換装置 53Aは入力する剰余 RA(X) (= 0 ) に 45 ビッ卜シフ卜処理を行って剰余 RA'(X)(=0)に変換し、 30 ビットシフト変換装置 53B は入力する剰余 RB(X)に 30 ビットシフト処理を行って剰余 RB'(X)に変換し、 15ビットシフト変装置 53Cは入力する剰余 Rc(x)に 15 ビットシフ卜処理を行って剰余 Rc'(x)に変換する。合成部 54 は剰余 RA'(X), RB'(X), RG'(X), RD(X)をビット毎に EX-OR 演算して合成し、全ビットカ 0"であるか否かにより誤り検出を行う。

また、 CRC mり検出符号化ビッ卜長の入力が 50 ビッ卜であったとすれば、入力デ一タ分割制御部 51は、入力デタを低次側より 15,15，15,5づっ分割し、 CRC 演算装置 52A,52B,52C，52Dにそれぞれ

χ44 _χ43 _χ42 _χ41 _χ40 _χ39 _χ38 _χ37 _χ36 _χ35 _χ34 _χ33 _χ32 _χ31 _χ30

χ29 _χ28 _χ27 _χ26 _χ25 _χ24 _χ23, _χ22 _χ21 _χ20 _χ19 _χ18 _χ17, _χ16 _χ15 χ", χΐ3_; χ¹², χ¹¹, χΐ°, X⁹ , χ8 , X⁷ , X^s _; X⁵ , , X³ , X² , X¹, °

を入力する。又、入力データ分割制御部 51は、各 CRC演算装置 52A，52B,52C,52D に入力ビット数（演算回数） 5，15,15，15を入力する。

以上により、 CRC演算装置 52A, 52B, 52C, 52Dは指示されたビット数のデータが入力された時点におけるシフトレジスタの内容を剰余 I (x)， RB(X), RC(X), RD(X)として出力する。又、 45 ビットシフト変換装置 53A は入力する剰余 I (x) に 45 ビットシフト処理を行って剰余 RA'(X)に変換し、 30 ビットシフト変換装置 53B は入力する剰余 RB(X)に 30 ビットシフト処理を行って剰余 RB'(X)に変換し、 15 ビットシフト変換装置 53Cは入力する剰余 Rc(x)に 15 ビットシフト処理を行つて剰余 Rc'(x)に変換する。合成部 54は剰余 R_A'(x), RB'(X), RC'(X), RD(X)をビッ卜毎に EX-OR 演算して合成し、全ビッ卜力 0"であるか否かにより誤り検出を行う。

第 5 実施例によれば、各ビットシフト変換装置は常に一定数のビッ卜シフ卜処理を行うだけで良いため、構成を簡単にすることができる。

尚、以上の分割データ列のビット長が設定長となるように入力データ列を分割するという思想は、図 15の誤り検出復号器や図 1の誤り検出符号器にも適用することができる。すなわち、図 1及び図 15のデータ分割分 11、 21は、分割後のデータ列のビット長が設定長となるように入力データ列を分割し、各分割データ列を高次側より 1 ビットづっ CRC演算装置（除算手段）に入力する。 (G ) 第 6実施例

図 35は第 6 実施例の誤り検出復号器の別の構成図であり、復号方式は図 2 1 の復号方式と同じである。誤り検出復号器において、

①最大の CRC誤り検出符号化ビット長が 60 ビッ卜であり、

② 4台の CRC演算装置 62A〜62Dが備えられており、

③各 CRC演算装置 62A〜62Dへの最大入力ビット数が 15 ビットであり、

④シフト変換装置 63A〜63Cがそれぞれ 45 ビットシフト処理、 30 ビットシフト処理、 15 ビットシフト処理を行うものとする。

上記構成において、 CRC 誤り検出符号化ビット長が 40 ビットであったとすれば、入力データ分割制御部 61 は、この 40 ビットを低次側から 15 ビットづっ分割し、順に CRC演算装置 62D、 CRC演算装置 62Cに入力し、 15 ビットに満たない装置へは高次側に" 0"を埋め込んでトータル 15 ビッ卜を入力する。従って、入力データ分割制御部 61は、 CRC演算装置 62A,62B,62C,62Dにそれぞれ

0 , 0 , 0 , 0 , 0 , 0 , 0 , 0 , 0 , 0 , 0 , 0 , 0, 0 , 0

0 , 0 , 0， 0 , 0 ,x³⁹， X³⁸, X³⁷, X³⁶, X³⁵, X³⁴, X³³, χ32, χ31, _χ30

Χ29_{; χ}28, _χ27, _Χ26_{; χ}25_{; χ}24, _χ23, χ22, _χ21, χ20, χ19， _χ18， _χ17' χ16, χ15

Χ"， _Χ13_{; Χ}12, _Χ11' _Χ10' _χ9 , _χ8, _Χ7 , _Χ6 , _χδ， _χ4， _χ3' _χ2 , _χ1 , _Χ0

を入力する。

以上により、 CRG演算装置 62Α, 62B, 62C, 62Dは 15 ビットのデータが入力された時点におけるシフトレジスタの内容を剰余 RA(X) (= 0 ), R_B(x), RC(X), RD(X)として出力する。又、 45 ビッ卜シフ卜変換装置 63A は入力する剰余 RA(X) ( = 0 ) に 45 ビットシフト処理を行って剰余 RA'(X)(=0)に変換し、 30 ビットシフト変換装置 63Bは入力する剰余 RB(X)に 30ビットシフト処理を行って剰余 RB'(X) に変換し、 15 ビットシフト変換装置 63Cは入力する剰余 Rc(x)に 15 ビッ卜シフ卜処理を行って剰余 Rc'(x)に変換する。合成部 64は剰余 RA'(X), RB'(X), RC'(X), RD(X)をビット毎に EX-OR演算して合成し、全ビット力 0"であるか否かにより誤り検出を行う。

また、 CRC誤り検出符号化ビッ卜長が 50 ビッ卜であつたとすれば、入力データ分割制御部 61は、入力データを低次側より 15,15,15,5づっ分割し、 CRC演算装置 62A，62B,62C,62Dにそれぞれ

0 , 0, 0, 0, 0, 0, 0， 0, 0, 0, χ49, _Χ48_{; Χ}47_{; Χ}46_{; χ} 5

χ44 χ43 _χ42 _χ41 _χ40 _χ39' _χ38 _χ37 ν36 _χ3Β _χ34 _χ33 _χ32 _χ81 _χ30

χ29 γ28 _χ27 _χ26 _χ25 _χ24 _χ23 _χ22 ν21 _χ20 _χ19 _χ18 _χ17 _χ16 _χ15

X", _Χ13, _Χ12， _Χ11, _χ10, _Χ9 , _Χ8 , _Χ7 , _Χ6 , _Χ5, _χ4 , _χ3, χ2 , _χ1, _χ0

を入力する。

以上により、 CRC演算装置 62Α, 62B, 62C, 62Dは 15ビットのデータが入力された時点におけるシフトレジスタの内容を剰余 I (x), RB(X), RC(X), RD(X)として出力する。又、 45 ビットシフト変換装置 63Aは入力する剰余 RA(X)に 45 ビッ卜シフ卜処理を行って剰余 RA'(X)に変換し、 30 ビットシフト変換装置 63Bは入力する剰余 RB(X〉に 30 ビッ卜シフト処理を行って剰余 RB'(X)に変換し、 15 ビットシフ卜変換装置 63C は入力する剰余 Rc(x)に 15 ビットシフ卜処理を行って剰余 RG'(X)に変換する。合成部 64は剰余 I '(x), RB'(X), RG'(X), RD(X)をビット毎に EX-OR演算して合成し、全ビットカ 0 "であるか否かにより誤り検出を行う。第 6実施例によれば、各 CRC演算装置には常に一定数のデータが入力するため構成を簡単にできる。又、各ビッ卜シフト変換装置は常に一定数のビットシフト処理を行うだけで良いため、ますます構成を簡単にすることができる。

以上のビット長が設定長に満たない分割データ列の高次側に前記満たない分 " 0 " を付加する思想は、図 15の誤り検出復号器や図 1の誤り検出符号器にも適用することができる。すなわち、図 1及び図 15のデータ分割分 11、 21は、分割後のデ一タ列のビッ卜長が設定長となるように入力データ列を分割し、ビッ卜長が設定長に満たない分割データ列の高次側に前記満たない分 "0" を付加して各分割データ列を高次側より 1 ビットづっ CRC演算装置（除算手段）に入力する。

(H) 第 7実施例

図 36は第 7実施例の誤り検出復号器の構成図であり、図 31の誤り検出復号器と同一部分には同一符号を付している。異なる点は、①ビットシフ卜処理により得られた剰余 RA'(X), RB'(X), RC'(X), RD(X)を記憶する記憶装置 26A〜26D を設けている点、②誤り検出により再入力された 8 ビットの分割データのみ再度剰余を計算し、該剰余と保存されている他の分割データの剩余を合成して CRCパリティを出力する点である。

第 7実施例の誤り検出復号器において、最初の誤り検出は、図 31 と同様の方法で行うが、誤りが検出されて、データが部分的に再入力がされた場合には、再入力された 8 ビットの分割データのみ再度剰余を計算し、該剰余と保存されている他の分割データの剰余を合成して CRCパリティを出力する。

初期時には、全ての CRC演算装置 22A〜 22Dにおけるシフトレジスタの初期値を " 0 " にしておく。図示しないデータ分割部は、 48 ビットのデータ列を低次側 16 ビットの CRCパリティ χθ〜χΐ 5と高次側の 32ビットの入力データ χΐ6〜_Χ47に分離し、更に、 32 ビッ卜の入力データを 8 ビットづつの Χΐ 6〜 χ23、 _Χ24〜_χ31、 χ32

〜 ⁹、 χ⁴ο〜χ⁴⁷に分割して各 CRC演算装置 22A〜 22D に入力する。

CRC 演算装置 22A のシフトレジスタへは 8 クロックで x"〜x«が高次側より入力し、該 CRC演算装置 22Aの演算結果（A(x)/G(x)の剰余 R_A(x)) は 24 ビットシフ卜装置 23Aに入力し、ここで 24 ビットシフ卜処理されて x«A(x) /G(x)の剰余 I '(X)に変換され，記憶装置 26Aに記億される。

又、 CRC演算装置 22Bのシフトレジスタへは 8クロックで X 〜 X³²が高次側より入力し、該 CRC演算装置 22B の演算結果（B(x)/G(x)の剰余 RB(X)) は 16 ビッ卜シフト装置 23B に入力し、ここで 16 ビットシフト処理されて χΐ⁶Β(χ) /G(x)の剰余 RB' (X)に変換され，記憶装置 26Bに記憶される。

又、 CRC演算装置 22 Cのシフトレジスタへは 8クロックで x³i~x²⁴が高^側より入力し、該 CRC演算装置 22C の演算結果（C(x)/G(x)の剰余 Rc(x)) は 8 ビットシフト装置 23Cに入力し、ここで 8 ビットシフト処理されて x⁸C(x) /G(x)の剰余 Rc'G )に変換され，記憶装置 2 6 Cに記憶される。

CRC演算装置 22D のシフトレジスタへは 8 クロックで χ²³〜χ が高次側より入力し、 D(x)/G(x)の剰余 RD(X)が演算され，記憶装置 26Dに記憶される。

以上の演算を同時に行い、合成部 2 4はこれちの演算結果である剰余 R_A'(x), RB' (X) , RG' (X) , RD(X)をビットごとに EX- O Rをとつて合成し、 CRCパリティビット P' (x)を出力する。比較部 25は、この CRC ノリティビット P'(x)と、入力データに付加されている CRC ビットビット Ρ(χ) ( χΐ 5〜_χο)とをビット毎に EX-ORをとつて加算（論理和）することで誤りを検出する。すなわち、演算結果である CRCパリティビッ卜 P'(x)と入力データに付加されている CRCパリティビット P(x)が全て等しく、誤りが無ければ比較部 25 は" 0"を出力し、誤りが有れば" Γを出力する。ここで誤りがあった場合、例えば ⁹〜 X³²のみが再入力された場合、 CRC演算装置 22Bのシフトレジスタのみに 8クロックで 8ビットデータ x³⁹〜x³²が再入力し、該 CRC演算装置 22B の演算結果（B(x)/G(x)の剰余 RB (X) ) は 16 ビットシフ卜装置 23B に入力し、ここで 16 ビットシフトして χΐ6Β(χ) /G(x)の剰余 RB' (X)に変換される。

合成部 24は、記憶装置 26A, 26C, 26Dに記憶されている剰余 RA' (X) , RG' (X) , RD(X)を読出し、これらと 16 ビットシフト回路 23Bで 16 ビットシフト処理して得られた結果 RB'(X)とをビットごとに EX- ORをとる。比較部 25 は、この 16 ビットの CRCパリティ P'(x〉と、入力データに付加されている CRC ビット： Ρ(χ) (χΐ⁵ 〜χθ)とビッ卜毎に EX- ORをとつて加算（論理和）することで誤りを検出する。

次に第 7実施例の適用例について示す。 CRCが 2重にかけられている場合について図 3 7 ( A) , (Β)に従って説明する。尚、図 37(A)はシステム全体の構成図、図 37(B)はデータ処理説明図である。

送信側 101は、情報全体に対して L2 レイヤの CRC誤り検出符号化を行う。ついで、誤り検出符号化されたデータ（L2 レイヤの CRCパリティ付きのデータ）を複数 a〜dに分割し、各分割データに L 1 レイヤの CRC誤り検出符号化を行い、最後に誤り訂正符号化を行って送信する。

受信側 102は、誤り訂正復号後、復号データを複数 A〜Dに分割し、各分割データに L 1 レイヤの CRC誤り検出処理を施す。 LI CRC誤り検出の結果、全て誤り検出なしと判断されてから L2レイヤの CR C誤り検出処理を行うと演算を 2回に分けて行うため効率が悪い。そこで L 1 レイヤ及び L2 レイヤにおける誤り検出処理を両方同時に行う。ところが、 L 1 レイヤの CRC誤り検出によりデータ列 A〜 Dのうちどこか一つでも誤りが検出されてしまうと L2レイヤでの CRC誤り検出処理は無駄になつてしまい、 L 1 レイヤの誤った部分だけ再送されたとしても最初から同じ演算を行うことになる。

そこで、第 7実施例の方法を適用する。すなわち、 L2 レイヤの CRC誤り検出の演算単位を a〜d とすることにより、 L 1 レイヤの誤り検出の CRC演算単位と同じ長さにして行ない、演算結果を保存し、データが部分的に再送された場合にその部分のみを演算する。このようにすれば、効率のよい L2 レイヤの CRC 誤り検出を行うことができる。 L2 レイヤ以上の高位レイャは処理をソフトウエアで行うことが多いため、部分的な演算で結果が得られることは、プロセッサの処理効率が向上して好ましい。

図 38 は第 7実施例の適用例である誤り検出復号器の構成図である。入力データ分割制御部 71 は入力デ一タ列を L1 レイヤの CRC演算単位 A〜D (図 37(B)参照）に分割し、それぞれを LI CRC誤り検出装置 72A〜72Dに入力すると共に、 L2 CRC誤り検出装置 70の CRC演算装置 74A〜74Dに入力する。 Ll CRC誤り検出装置 72A〜72D及ぴ L2 CRC誤り検出装置 70は同時に誤り検出処理を行う。

Ll CRC誤り検出装置 72A〜72Dは分割データ列 A〜Dについて CRC演算を行レ、、演算結果を出力する。 CRC監視部 73は Ll CRC誤り検出装置 72A〜72Dの誤り検出結果に基いて L1 レイヤの誤りの有無を監視し、誤りがなければ合成許可信号を L2 CRC誤り検出装置 70の合成部に入力する。

以上と並行して L2 CRC誤り検出装置 70の CRC演算装置 74A〜74Dは入力データ列 A〜Dに含まれる Ll CRCパリティを除いたデータ部分を生成多項式で除算した剰余を出力する。シフト変換装置 75A〜75Cはデータ A〜C列の分割位置に応じたビットシフ卜分、 CRC演算装置 74A〜74Cで求めた剰余にビットシフト処理を施して変換し、記憶部 76 A〜76D に保存する。合成部 77 は、 CRC 監視部 73 からの合成許可信号により記憶部 76 A〜76D に記憶されている剰余を合成（ビット毎の EX-OR 演算）し、誤り検出部 7 8は合成結果に基づいて L2 レイヤの CRC 誤り検出を行う。

Ll CRC誤り検出装置 72A〜72D のいずれかの誤り検出結果が誤りを示していれぱ、 CRC監視部 73は送信側に誤っているデータ部分の再送を要求する。例えばデータ列 Bに誤りが含まれていれば、該データ列 Bの再送を要求する。入力デ一タ分割制御部 71はデ一列タ Bが再送されてくれば Ll CRC検出装置 72Bと L2 CRC 誤り検出装置 70 の CRC演算装置 74Bに入力する。

Ll CRC誤り検出装置 72Bは分割データ列 Bについて CRC演算を行い、演算結果を出力する。 CRC監視部 73は Ll CRC誤り検出装置 72A〜72Dの誤り検出結果に基いて L1 レイヤの誤りの有無を監視し、誤りがなければ合成部 77 に合成を許可する。以上と並行して、 CRC 演算装置 74B は，入力デ一タ Bに含まれる L 1 CRCパリティを除いたデータ部分を生成多項式で除算した剰余を出力し、シフト変換装置 75Bはデータ Bの分割位置に応じたビットシフト分、 CRC演算装置 74B で求めた剰余にビットシフト処理を施して変換して記憶部 76B に記憶する。合成部 77は CRC監視部 73 からの許可信号により、記憶部 76 A〜 76Dに記憶されている剰余を合成（ビット毎の EX-OR演算）し、誤り検出部 7 8は合成結果に基づいて L2 レイヤの GRC誤り検出を行う。

( I ) 第 8実施例

図 3 9は第 8実施例の誤り検出復号器の別の構成図で、 CRCを 2重にかける図 3 7 ( A) に示すシステム構成において適用できるもの、図 40 はデータ処理説明図である。

誤り検出符号器側では図 40 に示すように、 112 ビッ卜の情報全体に対して L2 レイヤの CRC誤り検出符号化を行って 16ビットの L2 CRCノリティを付加する。ついで、誤り検出符号化された 128 ビットのデータ（L2 CRCパリティ付きのデータ）を 32 ビットづつの複数のデータ列 A〜 Dに分割し、各分割データ列 A〜 D に 16 ビッ卜の LI CRCパリティを付加し、最後に誤り訂正符号化を行って送信する。

受信側に設けられた LI CRC演算部 80(図 39)は、一致検出復号方法により L1 CRC演算を行う。尚、 LI CRC演算部 80はオール" 0"検出復号方法や本発明の復号方法など任意の復号方法を用いることができる。また、 L2 CRC 演算部 90 は、図 21 に示す復号方法により L2 CRC演算を行うものとする。

L I CRC演算部 80は、まず、最初の LI CRC演算をおこなう。すなわち、 32bit のデータ A ( _Χ 191 , _Χ 190_{; Χ}189 _{; χ} 188 _> . . · , _Χ161， χ160) を除算器 81 のシフトレジスタ SRに入力する。シフトレジスタへの入力が完了したとき、誤り検出部 82は、シフ卜レジスタ SR の値（剰余 RA(X))と LI CRC ノリティ（X159, _Χ158, _Χ157_; _xi 5e, . . . _{) X} 5_{; x}i44 ) を比較し、全ビット一致しているか否かで LI CRC誤り検出を行う。これと同時に、シフトレジスタの値（剰余 RA(X))を L2 CRC 演算部 90に引き渡す。 L2 CRC演算部 90はスィッチ 91 を制御することでこの値を記憶装置 92Aに格納する。

ついで、 LI CRC演算部 80は、シフトレジスタ SRをクリアして次の LI CRC 演算を行う。すなわち、 32Tbitのデータ B(x"3, _x" 2, _xi 4i , _x"o, . . . , _x iis， _χιΐ2) をシフトレジスタ SR に入力する。シフトレジスタへの入力が完了したとき、誤り検出部 82は、シフトレジスタ SRの値（剰余 RB(X))と L I CRC ノヽ。リティ（_xm , _X no_;

_X109， _X108， . . · , _X97, _χ96〉とを比較し、全ビット一致しているか否かで L 1 CRC 誤り検出を行う。これと同時に、シフトレジスタの値（剰余 RB (X))を L2 CRC演算部 90に引き渡す。 L2 CRC演算部 90 はスィツチ 91 を制御することでこの値を記憶装置 92B に格鈉する。

ついで、 LI CRC演算部 80は、シフトレジスタ SRをクリアして次の LI CRC 演算を行う。すなわち、 32bitのデータ Β(χ⁹⁵, χΜ, ³, ², . . · , χ⁶⁵，をシフトレジスタ SR に入力する。シフ卜レジスタへの入力が完了したとき、誤り検出部 82 は、シフトレジスタ SR の値（剰余 Rc(x))と LI CRCパリティ（xss, _xes_{; x}si, _X60, · · · , _X49, _χ48) とを比較し、全ビット一致しているか否かで L】 CRC誤り検出を行う。これと同時に、シフトレジスタの値（剰余 Rc(x))を L2 CRC 演算部 90に引き渡す。 L2 C C演算部 90はスィッチ 91を制御することでこの値を記憶装置 92C に格納する。

ついで、 LI CRC演算部 80 は、シフトレジスタ SRをクリアして次の LI CRC 演算を行う。すなわち、 32bitのデータ Β(χ47, χ46 , _Χ45 , _Χ44 , · . . , _X17 , _χ16)をシフトレジスタ SR に入力する。シフトレジスタへの入力が完了したとき、誤り検出部 82 は、シフトレジスタ SR の値（剰余 RD(X))と LI CRC ノヽ。リティ（x s, _xi 4_{; x}ュ 3 , x¹², · · · ,χΐ, χθ) とを比較し、全ビット一致しているか否かで； LI CRG誤り検出を行う。これと同時に、シフトレジスタの値 (剰余剰余 RD(X))を L2 CRC演算部 90に引き渡す。 L2 CRC演算部 90はスィッチ 91を制御することでこの値を記憶装置 92Dに格納する。

以上により LI CRC誤り検出が終了すれば、 L2 CRC演算部 90は L2 CRC演算を開始する。すなわち、 96ビットシフト部 93Aは記憶装置 92Aから記憶データ（剰余 RA(X))を読出し、該剰余に 96 ビットシフト処理を施す。 64 ビットシフト部 93B は記憶装置 92Bから記憶データ（剰余 RB(X))を読出し、該剰余に 64 ビットシフ卜処理を施す。 32 ビッ卜シフ卜部 93Cは記憶装置 92Cから記憶データ（剰余 Rc(x)) を読出し、該剰余に 32 ビットシフト処理を施す。合成部 94はビットシフト後の RA'(X), R_B'(X), RC'(X), RD(X) をビット毎に EX-OR演算し、誤り検出部 9 5は合成結果が全ビット 0であるか否かにより L2 レイヤの CRC誤り検出を行う。

尚、図 39では、 LI CRC演算部 80が直列的に剰余 RA(X), R_B(X), RC(X), RD(X) を演算したが、図 41 に示すように入力データ分割部 83 と 4台の LI CRC演算部 80A〜80Dを設け、それぞれで LI CRCチェックを行うと共に剰余 RA(X)，R_B(X), Rc(x)， RD(X)を演算するように構成することもできる。尚、 LI CRC演算部 80A〜 80Dは図 39の LI CRC演算部 80 と同一の構成を有している。

以上第 8実施例によれば、 L2 CRC演算部のシフトレジスタ演算を不要に出来、ハードウェア構成を簡単にできる。

( J ) 第 9実施例

以上では、誤り検出符号器及ぴ誤り検出復号器について説明したが、図 1の誤り検出符号器はそのまま K ビットの入力データ列を第 1 の多項式 KG と見立てて第 2の多項式（生成多項式 G(x))で除算してその剰余を演算する除算装置として用いることができる。すなわち、除算装置は、①入力データ列を複数に分割するデータ分割手段 1 1 、②分割したサブデータ列毎に、サブデータ列の情報ビットを多項式と見立てて第 2 の多項式で除算してその剰余を演算する除算手段 12A〜12D、 ③前記剰余毎に、サブデータ列の分割位置に応じた変換処理（ビットシフト処理）を該剰余に施す変換手段 13A〜13 ④前記変換処理により得られた各変換値を合成し、合成結果を K ビットの入力デ一タ列を前記第 2の多項式で除算したときの剰余とする合成部 1 4、とで構成することができる。

かかる除算装置は、誤り検出符号器に限定されず種々の符号化において利用することができる。

Claims

請求の範囲

1 .誤り検出符号化処理によりノリティビットを作成し、該パリティビットを入力データ列に付加して符号化する誤り検出符号化装置において、

入力データ列を複数に分割するデータ分割手段、

分割したサブデータ列を生成多項式で除算してその剰余（第 1 の剰余）を演算する除算手段、

前記剰余毎に、サブデータ列の分割位置に応じた変換処理を該剰余に施す変換手段、

前記変換処理により得られた各変換値を合成してパリティビットを出力する合成手段、

を備えたことを特徵とする誤り検出符号化装置。

2 . 前記サブデータの末尾に" 0"を 1個付加したデータ列を前記生成多項式で除算したときの剰余を第 2の剰余とし、前記第 1 の剰余を第 2の剰余に変換するための変換行列を Aとするとき、前記サブデータの分割位置が Sビット目であれば、前記変換手段は行列 A ^sと第 1 の剰余を乗算することにより前記変換処理を実行する、 '

ことを特徴とする請求項 1記載の誤り検出符号化装置。

3 . 行列 Aを S回乗算して得られる変換行列 A ^sをハ一ドウエアで構成し、第 1 の剰余を該ハードウェアに入力して前記変換処理を実行する、

ことを特徴とする請求項 2記載の誤り検出符号化装置。

4 .前記データ分割手段は、前言己各サブデータ列のビット長が等しくなるように入力データ列を分割し、各サブデータ列を高次側より 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 1記載の誤り検出符号化装置。

5 .前記データ分割手段は、サブデータ列のビット長が設定長となるように入力データ列を分割し、各サブデータ列を高次側より 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 1記載の誤り検出符号化装置。

6 .前記データ分割手段は、ビッ卜長が前記設定長に満たないサブデ一タ列の高次側に前記満たない分 " 0 " を付加し、高次側よりサブデータ列を 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 5記載の誤り検出符号化装置。

7 . パリティビットが付加された入力データ列に誤り検出処理を施して入力データ列の誤りを検出する誤り検出復号装置において、

入力データ列を複数に分割するデータ分割手段、

該パリテイビットと入力データに付加されているパリティビットが一致しているか否かにより入力データの誤りの有無を検出する誤り検出部、

を備えたことを特徴とする誤り検出復号装置。

8 .前記サブデータの末尾に" 0"を 1個付加したデータ列を前記生成多項式で除算したときの剰余を第 2の剰余とし、前記第 1の剰余を第 2の剰余に変換するための変換行列を Aとするとき、前記サブデータの分割位置が Sビット目であれば、前記変換手段は行列 A ^sと第 1 の剰余を乗算することにより前記変換処理を実行する、

ことを特徴とする請求項 7記載の誤り検出復号装置。

9 . 行列 Aを S回乗算して得られる変換行列 A ^sをハ一ドウエアで構成し、第 1 の剰余を該ハ一ドウエアに入力して前記変換処理を実行する、

ことを特徴とする請求項 8記載の誤り検出復号装置。

1 0 .前記データ分割手段は、前記各サブデータ列のビット長が等しくなるように入力データ列を分割し、各サブデータ列を高次側より 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 7記載の誤り検出復号装置。

1 1 .前記データ分割手段は、サブデータ列のビット長が設定長となるように入力データ列を分割し、各サブデータ列を高次側より 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 7記載の誤り検出復号装置。

1 2 .前記データ分割手段は、ビット長が前記設定長に満たないサブデータ列の高次側に前記満たない分 " 0 " を付加し、高次側よりサブデータ列を 1 ビットづつ前記除算手段に入力する、

ことを特徴とする請求項 1 1記載の誤り検出復号装置。

1 3 . 前記変換処理により得られた各変換値を保存する保存手段を備え、誤りのために再入力されたサブデータのみ再度剰余を計算し、該剰余の変換結果と保存されている他のサブデータの変換結果を合成してパリティビットを出力する、

ことを特徴とする請求項 7記載の誤り検出復号装置。

1 4 . ノリティビットが付加された入力データ列に誤り検出処理を施して入力データ列の誤りを検出する誤り検出復号装置において、

パリティビットを含めて入力データ列を複数に分割するデータ分割手段、分割したサブデータ列を生成多項式で除算してその剰余（第 1 の剰余）を演算する除算手段、

前記変換処理により得られた各変換値を合成する合成部、

合成結果が全ビット " 0 " であるか否かにより入力データの誤りの有無を検出する誤り検出部、

を備えたことを特徴とする誤り検出復号装置。

1 5 .前記サブデータの末尾に" 0"を 1個付加したデータ列を前記生成多項式で除算したときの剰余を第 2の剰余とし、前記第 1の剰余を第 2の剰余に変換するための変換行列を A とするとき、前記サブデータの分割位置が S ビット目であれば、前記変換手段は行列 A ^sと第 1の剰余を乗算することにより前記変換処理を実行する、

ことを特徴とする請求項 1 4記載の誤り検出復号装置。

1 6 . 行列 Aを S 回乗算して得られる変換行列 A ^sをハードウァで構成し、第 1 の剰余を該ハードクエアに入力して前記変換処理を実行する、

ことを特徴とする請求項 1 5記載の誤り検出復号装置。

1 7 .前記データ分割手段は、前記各サブデータ列のビット長が等しくなるように入力データ列を分割し、各サブデータ列を高次側より 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 1 4記載の誤り検出復号装置。

1 8 .前記データ分割手段は、サブデータ列のビット長が設定長となるように入力データ列を分割し、各サブデータ列を高次側より 1 ビットづっ前記除算手段に入力する、

ことを特徴とする請求項 1 4記載の誤り,検出復号装置。

1 9 .前記データ分割手段は、ビット長が前記設定長に満たないサブデータ列の高次側に前記満たない分 " 0 " を付加し、高次側よりサブデータ列を： I ビットづつ前記除算手段に入力する、

ことを特徴とする請求項 1 8記載の誤り検出復号装置。

2 0 . 前記変換処理により得られた各変換値を保存する保存手段を備え、誤りのために再入力されたサブデータのみ再度剰余を計算し、該剰余の変換結果と保存されている他のサブデータの変換結果を合成し、合成結果が全ビット " 0 " であるか否かにより入力データの誤りの有無を検出する、

ことを特徴とする請求項 1 4記載の誤り検出復号装置。

2 1 . パリティビッ卜が付加された入力データ列に誤り検出処理を施して入力データ列の誤りを検出する誤り検出復号装置において、

所定の生成多項式を用いて生成された第 1 のパリティビッ卜が付加されたデータ列を複数に分割し、かつ、分割により得られたサブデータ列毎に前記生成多項式を用いて生成された第 2のパリティビットを該サプデータ列に付加してなるデータ列が入力したとき、該入力データ列を第 2 のパリティを含む前記サブデータ列毎に分割するデータ分割手段、

前記サブデータ列を前記生成多項式で除算し、その剰余をパリティビットとして出力し、該パリティビッ卜と前記サブデータに付加されている第 2 のパリティビッ卜とを比較してサブデータの誤りを検出する第 1 の誤り検出部、前記剰余毎に、サブデータ列の分割位置に応じた変換処理を該剰余に施す変換手段、 ' 前記変換処理により得られた各変換値を合成し、合成結果が全ビット " 0 " であるか否かにより入力データの誤りの有無を検出する第 2の誤り検出部、を備えたことを特徴とするの誤り検出復号装置。

2 2 . Kビットの入力データ列を第 1 の多項式と見立てて第 2 の多項式で除算してその剰余を演算する除算装置において、

入力データ列を複数に分割するデータ分割手段、

分割したサブデータ列毎に、サブデータ列の情報ビットを多項式と見立てて前記第 2の多項式で除算してその剰余を演算する除算手段、

前記変換処理により得られた各変換値を合成し、合成結果を K ビットの入力デ一タ列を前記第 2 の多項式で除算したときの剰余とする合成部、

を備えたことを特徴とする除算装置。