WO2002056513A1 - Procede de detection d'erreurs de voie et dispositif correspondant - Google Patents

Procede de detection d'erreurs de voie et dispositif correspondant Download PDF

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WO2002056513A1
WO2002056513A1 PCT/JP2000/009312 JP0009312W WO02056513A1 WO 2002056513 A1 WO2002056513 A1 WO 2002056513A1 JP 0009312 W JP0009312 W JP 0009312W WO 02056513 A1 WO02056513 A1 WO 02056513A1
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Akihiko Kimoto
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Fujitsu Limited
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0057—Operations, administration and maintenance [OAM]
    • H04J2203/006—Fault tolerance and recovery

Definitions

  • the present invention relates to a path error monitoring method and a device thereof, and more particularly to a path error monitoring method and a device thereof for appropriately monitoring an error in a communication path.
  • SDH Serial Digit 1 Hierarchy
  • SONET Synchronous Optica 1 Ne two rk
  • Figure 1 shows the SDH's STM-1 (Synchronous Trans- port Module Level 1) interface (155 Mbps).
  • the STM-1 interface can accommodate one AU (Admi s rat i ve U n i t) 4 or three AU 3, and Fig. 1 shows the case where three AU 3 are accommodated.
  • VC 3 Virtual Cont ai ne r 3) + FS (Fixed Staffbyte) plus AU PTR (AU point) is AU 3
  • the three AUs 3 are byte interleaved multiplexed. It is. Note that, in the figure, a broken line x mark in SOH (Secion on Overhead) is not used.
  • AUPTR consisting of the Hl, H2, and H3 bytes in S0H indicates the relative phase (position) with respect to each VC3 + FS frame, in this case, SOH.
  • SOH the relative phase (position) with respect to each VC3 + FS frame, in this case, SOH.
  • the position of the Jl byte of POH PassoverHead
  • path error monitoring is performed using the 3 bytes of B in P ⁇ H.
  • Each VC 3 (+ FS) in Fig. 1 has a BIP (Bit intel ave d P d) at the path termination point on the transmitting side within the calculation range indicated by the satin in Figs. 2 (A) and (B). arity) is calculated, and the calculation result is inserted into the B3 byte of P ⁇ H of the next frame.
  • FIG. 2 (A) shows the case of SDH VC 3
  • FIG. 2 (B) shows the case of SONET ST S-1.
  • the same BIP calculation as that on the transmitting side is performed, and the result of the calculation is compared with the received B3 bytes to check for errors in the communication path for each path.
  • the operation range shown in Figs. 2 (A) and (B) is divided into bytes (8 bits), and the least significant bit of each byte b Even parity operation result of b0 is calculated as the least significant bit of B3 bytes Enter b 0. Similar processing is performed for the other bits bl to b7.
  • the B3 byte is only inserted in the transmission device at the end point of the path, and the B3 byte is not inserted in the transmission device that performs path cross-connection or switching in the middle of the communication path. .
  • a B LSR Bitdirection Online Switch Line
  • the path termination points exist in the transmission apparatuses A and D, and the transmission apparatuses B and C in the middle monitor the 3 bytes of B, and perform path switching by detecting a path error. If an error occurs between the transmission devices A and B, switching is not necessary because the path cannot be recovered even if the transmission device C originally performs path switching. Due to the delay difference, a time lag occurs in path error detection in the transmission device C. If an error is first detected in the current communication path, a spare error that has not yet been detected is detected. Unnecessary path switching of switching to a communication path occurs. This unnecessary path switching is not required, but the administrator is notified as a system failure.
  • the present invention provides a path error monitoring method for monitoring an error in a communication path of a synchronous network using an error detection code inserted into a first predetermined byte in an overhead of transmission information.
  • an error detection code operation is performed on a predetermined range of the transmission information on the transmission side, and the obtained error detection code is converted into a second predetermined byte different from the first predetermined byte in the overhead of the transmission information.
  • the receiving side performs an error detection code operation on a predetermined range of the received transmission information, and compares the obtained error detection code with a second predetermined byte of the received transmission information for transmission / reception. It is configured to monitor errors in the communication path between them.
  • FIG. 1 is a diagram for explaining the STM-1 interface of the SDH.
  • FIG. 2 is a diagram illustrating a BIP calculation range.
  • FIG. 3 is a configuration diagram of a network partially having a redundant communication path.
  • FIG. 4 is a block diagram of a first embodiment of the transmission side circuit of the present invention.
  • FIG. 5 is a signal timing chart of each part of the transmission-side circuit.
  • FIG. 6 is a diagram illustrating an example of the E ⁇ R operation.
  • FIG. 7 is a block diagram of a first embodiment of the receiving side circuit of the present invention.
  • FIG. 8 is a signal timing chart of each part of the receiving side circuit.
  • FIG. 9 is a diagram illustrating an example of path selection control by the selection control unit.
  • FIG. 10 is a block diagram of an example of a conventional transmission-side circuit that performs non-stop switching.
  • FIG. 11 is a diagram showing a multi-frame pattern generated by the multi-frame generating unit.
  • FIG. 12 is a block diagram of an example of a conventional receiving-side circuit that performs non-stop switching.
  • FIG. 13 is a block diagram of a second embodiment of the transmitting-side circuit for performing instantaneous interruption switching according to the present description.
  • FIG. 14 is a diagram showing the contents inserted into the J1 byte in the present invention.
  • FIG. 15 is a block diagram of a receiving-side circuit for performing instantaneous interruption switching according to the second embodiment of the present invention.
  • the transmitting side in the middle of the communication path performs a BIP operation in the same (or different) operation range as the BIP operation using the normal B 3 bytes, and a BIP operation such as the j1 byte in the POH. Equipped with an insertion circuit to insert into unused bytes other than 3 bytes, and the receiving side during communication verifies the BIP operation result with unused bytes, such as J 1 byte, newly inserted on the transmitting side.
  • the second problem can be solved.
  • the first problem can also be solved by periodically (even parity) / inverting (odd parity) the BIP calculation result to be input / checked.
  • FIG. 4 is a block diagram showing a first embodiment of the transmission-side circuit according to the present invention.
  • FIG. 5 shows a signal timing chart of each part of the transmission-side circuit. This transmitting side circuit is shown in Fig. 3. It is provided in the feeder B.
  • the pointer detection unit (PTRDET) 20 detects an AUPTR (AU pointer) from the transmission path data shown in FIG. 5A supplied in 8-bit parallel, and when the AUPTR is all “1”. Detects path alarms (AU_AIS, AU-LOP). If there is no path alarm, various timings are generated from the pointer value. As a result, the path alarm information and the phase information of the J1 byte shown in FIG.
  • AUPTR AU pointer
  • J1 detection / insertion section (J1DET / Ins.) 22 is supplied to the J1 detection / insertion section (J1DET / Ins.) 22, and the B3 detection / insertion section (B1 3DET / Ins.) 24 is supplied with path alarm information and phase information of 3 bytes B shown in FIG. 5 (E), and is supplied with BIP calculation unit 26 with calculation range information.
  • the J1 detection / insertion unit 22 supplies the transmission path data other than the J1 byte to the B3 detection / insertion unit 24 as it is.
  • the J1 detection / insertion unit 22 holds the J1 byte shown in FIG. 5B in the transmission path data based on the phase information shown in FIG.
  • the result of the BIP operation shown in FIG. 5B from the BIP operation unit 26 is inserted into the byte phase.
  • the difference information between the retained J1 byte and the inserted BIP operation result (Fig. 5 (D)
  • the bit-by-bit E (R (exclusive or) operation result is stored in the B3 detection / insertion unit.
  • Supply 24 if the pointer detection unit 20 notifies that the path is in the alarm state, the above operation is not performed, and all the transmission path data is supplied to the B3 detection / insertion unit 24 as it is.
  • the transmission path data other than the B3 byte is
  • the difference information is reflected on the B3 byte by EOR operation because the BIP operation value is inserted into the J1 byte within the operation range of the B3 byte,
  • the error of B3 byte does not occur because the error of B3 byte occurs.
  • the value of B3 byte is determined according to the value of J1 byte in which the BIP operation value is inserted.
  • the BIP calculation unit 26 performs a BIP calculation based on the calculation range from the pointer detection unit 20, and supplies the calculation result shown in FIG. 5 (I) to the J1 detection / insertion unit 22.
  • the signal shown in FIG. 5 (H) is simply branched into two and transmitted to the communication path 13 only.
  • FIG. 6 shows an example of the EOR operation.
  • the J1 detection / insertion unit 22 calculates the difference between the 1 byte shown in Fig. 6 (C) by the EOR operation of the J1 byte shown in Fig. 6 (A) and the BIP operation result shown in Fig. 6 (B). get information.
  • the B3 detection / insertion unit 24 performs an E ⁇ R operation on the difference information shown in FIG. 6C and the B3 byte held data shown in FIG. Obtain the difference and insert it again into B 3 bytes.
  • FIG. 7 is a block diagram of a first embodiment of the receiving side circuit of the present invention.
  • FIG. 8 shows a signal timing chart of each part of the receiving side circuit.
  • This receiving side circuit is provided in the transmission device C in FIG.
  • the pointer detection unit 3 OA detects an AU point from the reception path data shown in FIG. 8 (A) supplied in 8-bit parallel from the communication path CK, and a path alarm is generated when AUPTR is all “1”. (AU—AIS, AU-LOP) is detected. If there is no path alarm, various timings are generated from the pointer value.
  • A reception path data supplied in 8-bit parallel from the communication path CK
  • the calculation range information is supplied to the BIP calculation section 32A, the error detection timing is supplied to the error detection section (ERRORDET) 34A, and the path alarm information and the J1 detection / insertion section 36A are supplied to FIG. (D) supplies the phase information of 1 byte J, supplies the path alarm information and the phase information of 3 bytes B shown in FIG. 8 (H) to the B3 detection / insertion section 38A, and selects the selection control section (SELC0NT ) Supply path alert information to 40.
  • ERPET error detection section
  • the BIP operation unit 32A performs a BIP operation based on the operation range from the pointer detection unit 3OA, and supplies the operation result shown in FIG. 8B to the error detection unit 34A.
  • the error detection unit 34A calculates the calculation result from the BIP calculation unit 32A and the J1 byte shown in Fig. 8 (F) in the reception path data extracted and held by the J1 detection / insertion unit 36A. Is supplied to the selection control unit 40, which is the result of the comparison shown in FIG. 8C.
  • the J1 detection / insertion unit 36A supplies the reception path data other than the J1 byte to the B3 detection / insertion unit 38A as it is.
  • the J1 detector / inserter 36A holds the J1 byte in the reception path data as shown in FIG. 8 (F), and supplies it to the error detector 34A.
  • the fixed data shown in Fig. 8 (E) (for example, the value "FF" in hexadecimal notation) is inserted into the phase of J1 byte. This is an operation to return the J1 byte with the BIP operation value inserted to the original value on the transmitting side.
  • a fixed data indicating the original value of the J 1 byte is set via a terminal 37 from a circuit for controlling the entire apparatus. That is, if the original value of the J1 byte is, for example, a value “00” in hexadecimal notation, a value “0 0” in hexadecimal notation is set from the terminal 37.
  • the J1 detection / insertion unit 36A detects the difference information between the held J1 byte and the input fixed data, specifically, the bit-wise EOR operation result shown in FIG. Supply to insertion section 38 A. However, if the pointer detector 30A notifies that the path is in the alarm state, the above operation is not performed, and all transmission data is supplied as it is to the B3 detector / inserter 38A. .
  • the B3 detection / insertion unit 38A supplies the received path data other than the B3 byte to the path switching unit (SEL) as it is.
  • the B 3 detection / insertion unit 38 A extracts and holds the B 3 byte shown in FIG. 8 (H) in the reception path data based on the phase information shown in FIG. 8 (H) from the pointer detection unit 3 OA, Reflect the difference from the difference information from the J1 detection / insertion unit 36A. Specifically, an EOR operation is performed in bit units, and the difference shown in FIG. 8 (J) is inserted into the B3 byte again to obtain a signal shown in FIG. 8 (K).
  • the difference information is reflected on the B3 byte by EOR calculation because the BIP calculation value is inserted into the J1 byte within the calculation range of the B3 byte, This is to prevent an error of the above B 3 bytes from occurring because a 3-byte error will occur.
  • the pointer detection unit 30A notifies the B3 detection / insertion unit 38A that it is in the path alarm state, the B3 detection / insertion unit 38A does not perform the above operation. All received path data is supplied to the path switching unit 42 as it is.
  • the pointer detection unit 30B detects the AU pointer from the reception path data shown in FIG. 8 (A), which is supplied in 8-bit parallel from the communication path, and when the AUPTR is all “1”, the path alarm (AU-A IS, AU-LOP). If there is no path warning, various timings are generated from the evening evening value.
  • the calculation range information is supplied to the BIP calculation part 32B, the error detection timing is supplied to the error detection part (ERRORDET) 34B, and the path alarm information and the J1 detection / insertion part 36B are shown in FIG. D) supplies phase information of 1 byte shown in J), supplies path alarm information and phase information of 3 bytes B shown in FIG. ELCONT) 40 to provide path alarm information.
  • the operation unit 328 performs the BIP operation based on the operation range from the pointer detection unit 30B, and supplies the operation result shown in FIG. 8B to the error detection unit 34B.
  • the error detection unit 34B calculates the J1 byte shown in FIG. 8 (F) in the reception path data extracted and held by the J1 detection / insertion unit 36B and the calculation result from the BIP calculation unit 32B. Then, the presence or absence of an error shown in FIG.
  • the J1 detection / insertion unit 36B supplies the reception path data other than the J1 byte to the B3 detection / insertion unit 38B as it is. Based on the phase information from the pointer detector 30B, the J1 detector / inserter 36B holds the J1 byte during the reception path as shown in FIG. 8 (F) and supplies it to the error detector 34B. At the same time, the fixed data shown in Fig. 8 (E) (for example, the value "FF" in hexadecimal notation) is inserted into the phase of the J1 byte. The fixed data indicating the original value of the J1 byte is set via the terminal 37 from the circuit that controls the entire device.
  • the J1 detection / insertion unit 36B detects the difference information between the held J1 byte and the inserted fixed data, specifically, the bit-wise EOR operation result shown in FIG. / Insert ⁇ ⁇ ⁇ Supply to 1538 B. However, when the pointer detection unit 30B notifies that the path is in the alarm state, the above operation is not performed, and all the transmission data is sent to the B3 detection / insertion unit 38B as it is. Supply.
  • B 3 detection / insertion unit 38 B passes the receive path data other than B 3 bytes as is. Supply to the switch (SEL) 42.
  • the B3 detection / insertion unit 38B extracts the B3 byte shown in Fig. 8 (H) in the reception path data based on the phase information shown in Fig. 8 (H) from the boy / night detection unit 30B. It is stored and reflected by the difference from the difference information from the J1 detection / insertion unit 36B. Specifically, an EOR operation is performed in bit units, and the difference shown in FIG. 8 (J) is inserted into the B3 byte again to obtain a signal shown in FIG. 8 (K). However, if the pointer detector 30B notifies that the path is in the alarm state, the above operation is not performed and all the received path data is supplied to the path switcher 42 as it is. .
  • the path switching unit 42 performs path switching based on the switching information from the selection control unit 40.
  • the selection control unit 40 generates path switching information based on the path alarm information from the bus detection unit 3OA and 30B and the error presence / absence information from the error detection units 34A and 34B.
  • FIG. 9 shows an example of path selection control by the selection control unit 40.
  • ⁇ represents selection on the communication channel side
  • 3 represents selection on the communication channel iS side
  • H represents retention of the selected system.
  • even parity / odd parity is synchronized by the error detectors 34 A and 34 B of the receiving circuit, and the J 1 byte is inverted and compared for the even parity frame, and the J is determined for the odd parity frame. It is configured to compare by inverting one byte. With this configuration, even if a failure that is fixed to “0” or “1” occurs in a part where parallel processing is being performed during communication, the failure can be detected.
  • the BIP operation result and the J1 byte are all bits in the previous frame. If all bits do not match in the current frame, even parity
  • FIG. 10 shows a block diagram of an example of a transmission-side circuit that performs conventional hitless switching.
  • the pointer detection unit 50 detects AUPTR from the transmission path data supplied in 8-bit parallel and detects a path alarm. If there is no path alarm, various timings are generated from the pointer value. As a result, the path alarm information and the phase information of the J1 byte are supplied to the J1 detection / insertion section 52, and the path alarm information and the phase information of the B3 byte are supplied to the B3 detection / insertion section 54. I do.
  • the multi-frame generator (MFGEN) 56 generates a 1-byte multi-frame pattern as shown in FIG. 11 for each frame, and supplies the multi-frame pattern to the J ′ 1 detector / inserter 52.
  • 1 to 62 frames are all "0”
  • 63 frames are "0 1 0 1 0 1 0 1 0 1”
  • 64 frames are 1 0 1 0 1 0 1 0 "fixed patterns. It is one.
  • the J1 detection / insertion unit 52 supplies the transmission path data other than the J1 byte to the B3 detection / insertion unit 54 as it is.
  • the J1 detection / insertion section 52 holds the J1 byte in the transmission path data based on the phase information from the boyne detection section 50, and inserts the multiframe pattern from the multiframe generation section 56 into the phase. .
  • the difference information between the held J1 byte and the inserted multi-frame pattern, specifically, the bit-wise EOR operation result, is supplied to the B3 detection / insertion unit 54.
  • Boy If the path detection section 50 notifies that the path is in the alarm state, the above operation is not performed, and all transmission path data is supplied to the B3 detection / insertion section 54 as it is.
  • the transmission path data other than the B3 byte is supplied as it is to the distribution
  • the B3 detection / insertion unit 54 extracts and holds the B3 byte in the transmission path data based on the phase information from the pointer detection unit 50, and calculates the difference from the difference information from the J1 detection / insertion unit 52. To reflect. Specifically, a bit-wise EOR operation is performed, and the difference is inserted again into the B3 byte. However, if the point detection unit 50 notifies that the path is in the alarm state, the above operation is not performed, and all transmission path data is supplied to the distribution unit 58 as it is.
  • FIG. 12 is a block diagram of an example of a conventional receiving-side circuit that performs non-stop switching.
  • the pointer detector 60 detects the AU pointer from the received path data provided in 8-bit parallel from the communication path, and when the AUPTR is all "1", the path alarm (AU-A IS, AU-LOP). If there is no path alarm, various timings are generated from the point value.
  • the calculation range information is supplied to the BIP operation unit 62A, the error detection timing is supplied to the error detection unit 64A, and the error detection timing is supplied to the J1 detection unit 66A and the multi-frame detection unit (MFDET) 7OA.
  • the path alarm information is supplied to the selection control unit (SE LCONT) 80.
  • the BIP calculation unit 62A performs a BIP calculation based on the calculation range from the pointer detection unit 60A, and supplies the calculation result to the error detection unit 64A.
  • the B3 detector 68A holds the B3 byte in the reception path data based on the phase information of the B3 byte, and supplies it to the error detector 64A.
  • the error detection unit 64A compares the calculation result from the BIP calculation unit 62A with the B3 byte from the B3 detection unit 68A, and supplies the comparison result to the selection control unit 80.
  • the J1 detector 66A holds the J1 byte in the reception path data based on the phase information of the J1 byte from the pointer detector 6OA, and supplies the J1 byte to the multiframe detector 7OA. Pay.
  • the multi-frame detector 7OA synchronizes the multi-frame inserted in the J1 byte with the phase information of the J1 byte from the pointer detector 6OA, and synchronizes the synchronization information with the write controller 72A. This is supplied to the comparison control unit 76.
  • the write control unit 72A stores the path alarm information and the pointer value from the pointer detection unit 6OA and the write address and the write enable generated based on the multiframe synchronization information from the multiframe detection unit 7OA. Supply 4 A.
  • the pointer detector 60B detects the AU pointer from the received path data supplied in 8-bit parallel from the communication path, and detects the path alarm (A UA IS, AU-LOP) when AUPTR is all “1”. ⁇ . If there is no path alarm, various timings are generated from the point value. As a result, the operation range information is supplied to the BI operation unit 62, the error detection timing is supplied to the error detection unit 64, and the path alarm information is supplied to the J 1 detection unit 66 B and the multi-frame detection unit (MFDET) 70 B. And phase information of J1 byte, supply B3 byte phase information to B3 detection section 68B, supply path alarm information and pointer value to write control section 72B, select control section (SELC ONT) Supply path alarm information to 80.
  • the path alarm A UA IS, AU-LOP
  • the BIP calculation unit 62B performs a BIP calculation based on the calculation range from the pointer detection unit 60B, and supplies the calculation result to the error detection unit 64B.
  • the B3 detection unit 68B holds the B3 byte in the reception path data based on the B3 byte phase information, and supplies the B3 byte to the error detection unit 64B.
  • the error detection unit 64B compares the calculation result from the BIP calculation unit 62B with the B3 byte from the B3 detection unit 68B, and supplies the comparison result to the selection control unit 80.
  • the J1 detection unit 66B holds the J1 byte in the reception path data based on the phase information of the J1 byte from the pointer detection unit 60B, and supplies the J1 byte to the multi-frame detection unit 70B.
  • the multi-frame detector 70B synchronizes the multi-frame inserted in the J1 byte based on the phase information of the J1 byte from the pointer detector 60B, and sends the synchronization information to the write controller 72B.
  • the writing control unit 72B stores the path alarm information and the pointer value from the boy / night detection unit 60B and the write address and write enable generated based on the multiframe synchronization information from the multiframe detection unit 70B in the memory 74. Supply to B.
  • the comparison processing unit 76 compares the multi-frame synchronization information from the multi-frame detection units 70 A and 7 OB to determine a read phase that can be read with the same phase, and supplies the read phase to the read control unit 78.
  • the read controller 78 supplies the read address and read enable information generated based on the read phase to the memories 74A and 74B.
  • the selection control unit 40 generates path switching information based on the path alarm information from the pointer detection units 6 OA and 6 OB and the error presence / absence information from the error detection units 64 A and 64 B to generate a path. Supply to switching unit 82.
  • the path switching unit 82 performs path switching based on the switching information from the selection control unit 80.
  • FIG. 13 shows a block diagram of a second embodiment of the transmitting-side circuit for performing the instantaneous interruption switching of the present description.
  • This transmitting side circuit is provided in the transmission device B in FIG.
  • the same parts as those in FIG. 10 are denoted by the same reference numerals.
  • the pointer detection unit 50 detects AUPTR from transmission path data supplied in 8-bit parallel and detects a path alarm. If there is no path alarm, various timings are generated from the pointer value.
  • the path alarm information and the phase information of the J1 byte are supplied to the J1 detection / insertion section 90, and the path alarm information and the phase information of the B3 byte are supplied to the B3 detection / insertion section 54.
  • the calculation range information is supplied to the BIP calculation unit 92.
  • the BIP calculation section 92 performs a BIP calculation based on the calculation range from the pointer detection section 50, and supplies the calculation result to the J1 detection / insertion section 90.
  • the multi-frame generation unit 94 supplies multi-frame information representing 1 to 64 frames to the J1 detection / insertion unit 90.
  • the J1 detection / insertion unit 90 supplies the transmission path data other than the J1 byte to the B3 detection Z input unit 54 as it is.
  • the J1 detection / insertion unit 90 holds the J1 byte in the transmission path data based on the phase information from the Thus, when the multi-frame pattern from the multi-frame generator 94 represents 1 to 63 frames, the BIP operation result supplied from the BIP operation unit 92 is inserted into the above J1 byte phase, When the frame pattern represents a 64 frame, the BIP calculation result supplied from the BIP calculation unit 92 is inverted and inserted into the above J1 byte phase.
  • the difference information between the held J1 byte and the inserted BIP operation result (or its inverted data), specifically, the EOR operation result in bit units, is supplied to the B3 detection / input unit 54.
  • the pointer detection unit 50 notifies that it is in the path alarm state, the above operation is not performed, and all transmission path data is passed through to the B3 detection / insertion unit 54 as it is. Supply by
  • the transmission path data other than the B3 byte is supplied as it is to the distribution unit 58 as it is.
  • the B3 detection / insertion section 54 extracts and holds the B3 byte in the transmission path data based on the phase information from the pointer detection section 50, and compares it with the difference information from the J1 detection / insertion section 90. Reflect the difference. Specifically, an EOR operation is performed in bit units, and the difference is re-entered into the B3 byte.
  • the difference information is reflected by the EOR operation in the B3 byte because the BIP operation value is inserted in the J1 byte within the operation range of the B3 byte, Since a 3-byte error occurs, the value of the B3 byte is determined according to the value of the J1 byte into which the BIP operation value is inserted so that the error of the B3 byte does not occur.
  • the B3 detection / insertion unit 54 receives a notification from the pointer detection unit 50 that it is in the path alarm state, the above operation is not performed, and all transmission path data is left as it is. It is supplied to the distribution unit 58 through.
  • the distribution unit 58 splits the supplied signal into two as it is and sends it out to the communication path.
  • FIG. 15 is a block diagram of a receiving-side circuit for performing instantaneous interruption switching according to the second embodiment of the present invention.
  • This receiving side circuit is provided in the transmission device C in FIG.
  • the point detection unit 6 OA detects the AU pointer from the reception path data supplied in 8-bit parallel from the communication path a, and when AUPTR is all “1”, the path alarm (AU-AIS, AU- LOP) is detected. If there is no path alarm, various timings are generated from the pointer value. As a result, the calculation range information is supplied to the BIP operation unit 62A, the error detection timing is supplied to the error detection unit 10OA, and the J1 detection / insertion is performed.
  • the path alarm information and the J 1 byte phase information are supplied to the section 102A and the multi-frame detection section 104A, and the B3 byte phase information is supplied to the B3 detection / insertion section 106A. It supplies the path alarm information and the pointer value to the write control section 72A, and supplies the path alarm information to the selection control section 80.
  • the BIP calculation unit 62A performs a BIP calculation based on the calculation range from the pointer detection unit 6OA, and supplies the calculation result to the error detection unit 64A.
  • the J1 detection / insertion unit 102A supplies the reception path data other than the J1 byte to the B3 detection / insertion unit 106A as it is.
  • the J1 detection / insertion unit 102A holds the J1 byte in the reception path data based on the phase 'I green signal from the pointer detection unit 6OA and supplies it to the error detection unit 10OA.
  • the fixed data (for example, the value “FF” in hexadecimal notation) is inserted into the phase of the J1 byte.
  • fixed data indicating the original value of J1 byte is set from a circuit for controlling the entire apparatus via a terminal 103.
  • the J1 detection / insertion unit 102 A uses the difference information between the held J1 byte and the inserted fixed data, specifically, the bit-wise EOR operation result. Supply to A. However, if the pointer detection unit 6 OA notifies that the status is the path alarm, the above operation is not performed, and all the transmission data is passed through to the B3 detection / insertion unit 106A as it is. Supply.
  • the B3 detection / insertion unit 106A extracts and holds the B3 byte in the reception path data based on the phase information from the boyne detection unit 60B, and determines whether the J1 detection / insertion unit 36B These differences are reflected in the difference with the I green report. Specifically, EOR operation is performed in bit units, and the difference is inserted back into B3 bytes.
  • the difference information is reflected by the EOR operation on the B3 byte because the BIP operation value is inserted in the J1 byte within the operation range of the B3 byte, so that the B3 operation is performed as it is. This is to prevent the error of B3 byte from occurring because the byte error occurs.
  • the B3 detection / insertion unit 106A receives a notification from the pointer detection unit 60B that it is in the path alarm state, the above operation is not performed, and all the reception path data is left as it is. It is supplied to the path switching unit 82 through.
  • the error detection unit 100 A outputs the calculation result from the BIP calculation unit 62 A and the J1 detection / It compares the J1 byte from the input unit 102A and supplies the result of the comparison, that is, the error state, to the multiframe detecting unit 104A. In addition, based on the multi-frame information from the multi-frame detector 104A, the J1 byte is compared as it is in the 1 to 63 frames with the BIP operation result, and the J1 byte is inverted in the 64 frame. The result is compared with the result of the BIP operation and supplied to the selection control unit 80.
  • the multiframe detection unit 104A From the comparison result from the error detection unit 100A, for example, when all bits do not match in the previous frame and all bits match in the current frame, the multiframe detection unit 104A The multiframe is synchronized as a frame, and the synchronization information is supplied to the write control unit 72A and the comparison control unit 76. If the pointer detector 60A notifies that the path is in the alarm state, the multiframe synchronization state at that time is held, and the multiframe synchronization is performed again when the alarm is released.
  • the write control unit 72A outputs the write address and write enable generated based on the path alarm information and the bus evening value from the boyne detector 70A and the multiframe synchronization information from the multiframe detector 70A.
  • Supply memory 74 A supplies the write address and write enable generated based on the path alarm information and the bus evening value from the boyne detector 70A and the multiframe synchronization information from the multiframe detector 70A.
  • the pointer detector 60B detects the AU pointer from the received path data supplied in 8-bit parallel from the communication path, and when AUPTR is all "1", the path alarm (AU-AIS, AU-LOP) Is detected. 'If there is no path alarm, various timings are generated from the point value. As a result, the calculation range information is supplied to the BIP calculation unit 62B, the error detection timing is supplied to the error detection unit 100B, and the J1 detection / insertion unit 102B and the multi-frame detection unit 100 are supplied.
  • the BIP operation unit 62B performs a BIP operation based on the operation range from the pointer detection unit 60B, and supplies the operation result to the error detection unit 64B.
  • the J1 detection / insertion unit 102B supplies the reception path data other than the J1 byte to the B3 detection / insertion unit 106B as it is.
  • the J1 detection / insertion unit 102B holds the J1 byte in the reception path data based on the phase information from the pointer detection unit 60B, and 0 Supply to the OB and insert fixed data (for example, value "FF" in hexadecimal notation) into the J1 byte phase.
  • fixed data indicating the original value of J1 byte is set from a circuit for controlling the entire apparatus via a terminal 103.
  • the J1 detection / insertion unit 102B stores the difference information between the held J1 byte and the inserted fixed data, specifically, the bitwise EOR operation result. To supply. However, if the pointer detection unit 60B notifies that it is in the path alarm state, the above operation is not performed and all transmission data is passed through to the B3 detection / insertion unit 106B as it is. Supply by
  • the B3 detection / insertion unit 106B extracts and holds the B3 byte in the reception path data based on the phase information from the pointer detection unit 60B, and outputs the B3 byte from the J1 detection / insertion unit 36B.
  • the difference from the difference blue report is reflected. Specifically, an EOR operation is performed in bit units, and the difference is reinserted into the B3 byte.
  • the pointer detection unit 60B is notified that the path is in the path alarm state, the above operation is not performed, and all the received path data is supplied to the path switching unit 82 as it is.
  • the error detection unit 100B compares the operation result from the BIP operation unit 62B with the J1 byte from the J1 detection / input unit 102B, and compares the comparison result, that is, the error state. This is supplied to the frame detector 104B. In addition, based on the multi-frame information from the multi-frame detection unit 104 B, the J 1 byte in frames 1 to 63 is compared as it is with the BIP operation result, and the J 1 byte is inverted in frame 64. The result is compared with the result of the BIP operation and supplied to the selection control unit 80.
  • the multi-frame detection unit 104 B determines that, for example, when all bits do not match in the previous frame and all bits match in the current frame, The multiframe is synchronized as the first frame, and the synchronization information is supplied to the write control unit 72B and the comparison control unit 76.
  • the pointer detection unit 60B notifies that the path is in the alarm state, the multiframe synchronization state at that time is maintained, and the multiframe synchronization is performed again when the alarm is released.
  • the write controller 72B is generated based on the path alarm information and the pointer value from the boyne detector 60B and the multiframe synchronization information from the multiframe detector 70B.
  • the write address and the write enable are supplied to the memory 74B.
  • the comparison processing unit 76 compares the multiframe synchronization information from the multiframe detection units 104A and 104B, determines a readout phase that can be read out with the same phase, and supplies the readout phase to the readout control unit 78.
  • the read control unit 78 supplies the read address and read enable information generated based on the read phase to the memories 74 A and 74 B.
  • the selection control unit 40 provides the path alarm information from the boyne detectors 60 A and 60 B. Error switching information is generated based on the error presence / absence information from the error detecting units 64A and 64B, and supplied to the path switching unit 82.
  • the path switching unit 82 performs path switching based on the switching information from the selection control unit 80.
  • the transmitting side inserts the BIP operation result into the J1 byte in 1 to 63 frames, and outputs 64 frames. Since the BIP calculation result is inverted and inserted in J1 byte, it is possible to detect the above failure.
  • the J1 detection / insertion units 21, 90 correspond to the second predetermined byte insertion means described in the claims, and the error detection units 34A, 34B, 100A, 100B compare the second predetermined byte.
  • J1 detection / insertion unit 90 has built-in inversion means, multi-frame detection units 104 A and 104 B support synchronization means, and B3 detection / insertion units 24 and 54
  • the B3 detection / insertion section 38A, 38B, 106A, 106B corresponds to the second correction means corresponding to the first correction means
  • the J1 detection / insertion section 36A, 36B, 10 2A, 102B incorporates fixed value input means, pointer detection units 20, 50 correspond to the first pass alarm detection means, and pointer detection units 30A, 3OB, 6OA, 60O B is second). Corresponding to the alarm detection means.

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Description

明細書 パスエラ一監視方法及びその装置 技術分野
本発明は、 パスエラー監視方法及びその装置に関し、 通信路におけるエラーを 適切に監視するパスエラ一監視方法及びその装置に関する。 背景技術
通信の重要性が高くなるにつれ、 品質の高い通信路が、 安定的に提供されるこ とへの要望が、 弓蛍くなりつつある。 そのため、 通信路を冗長構成とするようなシ ステムが、 一般的に採用され、 また、通信路におけるエラ一を適切に監視し、 ェ ラ一を極力排除することが、重要になってきている。
近年、 特に中糸 網においては、 SDH (Synchr onous D i g i t a 1 H i e r a r c h y) というインタフェースを用いることが同期網として は主流となっており、 北米では S ONET (Synchr onous Op t i c a 1 Ne two rk) として採用されている。 S D Hは、 パス単位でのクロ スコネクトゃ切り替えを行っている。
例えば SDHの STM— 1 (Synchr onous Tr ansp o r t Modu l e Leve l 1 ) インタフェース （ 155 Mb p s ) について図 1に示す。 STM— 1ィンタフエースでは AU (Admi s t rat i ve U n i t) 4を一つ、 または AU 3を 3つ収容可能であり、 図 1では AU 3を 3つ 収容する場合について示している。 VC 3 (V i r tua l Cont a i ne r 3) +F S (F i xed S t a f f b y t e ) に AU P TR ( AUポイン 夕） を付加したものが AU 3であり、 3つの AU 3はバイトインタリーブ多重さ れる。 なお、 図中、 SOH (Se c t i on Ove rHe d)内の破線 x印 は未使用である。
図中、 S0H内の Hl， H2， H3バイトよりなる AUPTRは、 個々の VC 3+FSのフレーム、 この場合は SO Hに対する相対位相 （位置） を示し、 具体 的には P OH (Pas s Ove rHead) の J lバイ 卜の位置が示される。 また、 P〇H内の B 3バイトを用いて、 パスのエラー監視を行っている。
図 1の各 VC 3 (+F S) は、 送信側のパス終端点において、 図 2 (A)， (B )に梨地で示すような演算範囲で、 B IP(B i t I nt e r l e ave d P a r i t y) を演算し、 次フレームの P〇Hの B 3バイトに、 その演算結果を揷 入する。 なお、 図 2 (A) は SDHの VC 3の場合を示し、 図 2 (B) は SON ETの ST S— 1の場合を示している。
受信側のパス終端点において、 送信側と同様の B I P演算を行い、 その演算結 果と受信した B 3バイトを比較して、 パス単位での通信路のエラ一を監視してい る。 B I P演算は、 図 2 (A)， (B) の演算範囲をバイト （8ビット） 単位に区 切り、 各バイ卜の最下位ビット b 0の偶パリティ演算結果を B 3バイ卜の最下位 ビット b 0に揷入する。 他のビット b l〜b 7についても、 同様の処理を行う。 また、 あくまで B 3バイトの揷入は、 パス終端点の伝送装置のみであり、 通信路 の途中でパスのクロスコネクトや、 切り替えを実施する伝送装置では、 B 3バイ トの揷入は行わない。
伝送装置内の信号処理においては、 2n (多くは 8) ビッ トのパラレル処理を 行う部位が多数存在する。 このパラレル処理をしている部分で例えば短絡等によ り、 あるビットを処理している部分が" 0" または" 1"固定となるような故障 が発生した場合に、 通常の B I P演算では検出できないという第 1の問題があつ た。
また、 図 3に示すように伝送装置 A， B, C， Dが接続されたネッ トワークに おいて、 伝送装置 B, C間は例えば B LSR (B i d i r e c t i ona l L i n e Swi t che d R i ng :光双方向リング切り替え方式） 等の冗長 通信路で構成されている。 ここで、 伝送装置 A， Dにパス終端点が存在し、 途中 の伝送装置 B， Cは B 3バイトをモニタし、 パスエラー検出によるパス切替を行 う。 伝送装置 A， B間でエラーが発生した場合は、 本来伝送装置 Cでパス切替を 行っても復旧できないために切替は必要ないが、実際には伝送装置 B, C間の冗 長通信路の遅延差により、 伝送装置 Cでのパスエラ一検出にタイムラグが生じ、 現用の通信路で先にエラーを検出した場合、 まだエラーを検出していない予備の 通信路に切り替えるという不要なパス切替が発生してしまう。 この不要なパス切 替は必要がないにも拘わらず管理者にシステム不具合として通知されるという第
2の問題があった。 発明の開示
本発明は、 通信路途中に冗長通信路を持つ場合であつても冗長通信路部分のみ のエラー有無を確認でき、通信途中のパラレル処理をしている部分で、" 0 "また は" 1 " 固定となるような故障が発生しても、 その故障を検出することが可能と なるパスエラ一監視方法及びその装置の提供を総括的な目的とする。
この目的を達成するため、本発明は、伝送情報のオーバーへッド内の第 1所定 バイ卜に挿入した誤り検出符号を用いて同期網の通信パスのエラ一を監視するパ スエラ一監視方法において、送信側で伝送情報の所定範囲について誤り検出符号 演算を行い、 得られた誤り検出符号を伝送情報のォ一バーへッド内の前記第 1所 定バイトとは異なる第 2所定バイトに揷入して送信し、受信側で受信した伝送情 報の所定範囲について誤り検出符号演算を行い、 得られた誤り検出符号と受信し た伝送情報の第 2所定バイ卜とを比較して送受信間の通信パスのエラ一を監視す るよう構成される。
このようなパスエラ一監視方法によれば、 通信路途中に冗長通信路を持つ場合 であっても冗長通信路部分のみのエラー有無を確認でき、 冗長通信路部分より前 で発生したエラ一により無用な冗長通信路の切替を防止できる。 図面の簡単な説明
本発明の他の目的、 特徴及び利点は添付の図面を参照しながら以下の詳細な説 明を読むことにより一層明瞭となるであろう。
図 1は、 S D Hの S T M— 1インタフェースを説明するための図である。
図 2は、 B I P演算範囲を示す図である。
図 3は、 一部に冗長通信路を持つネットワークの構成図である。
図 4は、 本発明の送信側回路の第 1実施例のプロック図である。
図 5は、 送信側回路各部の信号タイミングチャートである。 図 6は、 E〇R演算の一例を示す図である。
図 7は、本発明の受信側回路の第 1実施例のプロック図である。
図 8は、受信側回路各部の信号タイミングチャートである。
図 9は、選択制御部によるパス選択制御例を示す図である。
図 1 0は、 従来の無瞬断切替を行う送信側回路の一例のプロック図である。 図 1 1は、 マルチフレーム発生部が発生するマルチフレームパターンを示す図 である。
図 1 2は、 従来の無瞬断切替を行う受信側回路の一例のブロック図である。 図 1 3は、 本説明の無瞬断切替を行う送信側回路の第 2実施例のプロック図で ある。
図 1 4は、本発明で J 1バイ卜に挿入される内容を示す図である。
図 1 5は、 本説明の無瞬断切替を行う受信側回路の第 2実施例のブロック図で ある。 発明を実施するための最良の形態
以下、本発明の実施例を図面に基づいて説明する。
本発明では、 通信路途中の送信側では、 通常の B 3バイトを用いた B I P演算 と同一 （または異なる） 演算範囲の B I P演算を行う演算回路と、 それを P O H 内の j 1バイト等の B 3バイト以外の未使用バイ卜に挿入する挿入回路を具備し 、 通信途中の受信側では、 送信側で新たに揷入された、 J 1バイト等の未使用バ イトと B I P演算結果を照合する回路を具備することにより、 第 2の問題を解決 できる。 また、 この時、 揷入/チヱックする B I P演算結果を、周期的に、 その まま （偶パリティ） /反転 （奇パリティ） することにより、 第 1の問題点も解決 できる。 これらは、 通信路途中の伝送装置間に限らず、 例えば、 同一伝送装置の 入力部と出力部間に採用することにより、装置内エラーの監視も可能である。 以下、 通常の B 3バイトを用いた B I P演算と演算範囲が同一で、 それを次フ レームの P 0 Hの J 1バイトに揷入する場合を例に、 本発明の説明を行う。
図 4は、本発明の送信側回路の第 1実施例のブロック図を示す。 図 5は、 送信 側回路各部の信号タイミングチャートを示す。 この送信側回路は図 3における伝 送装置 Bに設けられる。 図 4において、 ポインタ検出部 （PTRDET) 20で は、 8ビットパラレルに供給される図 5 (A) に示す送信パスデータから AUP TR (AUポインタ） を検出し、 AUPTRが全" 1"のときパス警報 （AU_ A I S， AU— LOP) の検出を行う。 また、 パス警報の無い場合はポインタ値 から各種タイミングを生成する。 その結果、 J 1検出/挿入部 ( J 1DET/I ns.) 22にパス警報情報と、図 5 (B)に示す J 1バイ卜の位相情報を供給し 、 B 3検出/挿入部 （B 3DET/I ns.) 24にパス警報情報と、 図 5 (E) に示す B 3バイトの位相情報を供給し、 B I P演算部 26に演算範囲情報を供給 する。
J 1検出/挿入部 22は、 J 1バイト以外の送信パスデータを、 そのまま B 3 検出/挿入部 24にスルーで供給する。 J 1検出/挿入部 22はボイン夕検出部 20からの図 5 (B) に示す位相情報により、 送信パスデータ中の図 5 (B) に 示す J 1バイトを保持し、 また、 その J 1バイ卜の位相に B I P演算部 26から の図 5 (B) に示す B I P演算結果を揷入する。 また、 保持した J 1バイトと挿 入した B I P演算結果の差分情報 （図 5 (D))、具体的にはビット単位の E〇R (イクスクルーシブオア） 演算結果を B 3検出/挿入部 24に供給する。 ただし 、 ポインタ検出部 20部からパス警報状態であるとの通知があった場合は、上記 操作は行われず、全ての送信パスデータは、 そのまま B 3検出/挿入部 24にス ルーで供給する。
B 3検出/挿入部 24では、 B 3バイト以外の送信パスデータは、 そのまま B
1 P演算部 26と分配部 (D I S) 28にスルーで供給する。 B 3検出/挿入部
24はポインタ検出部 20からの図 5 (E) に示す位相情報により、 図 5 (F) に示す送信パスデータ中の B 3バイトを抜き出して保持し、 この B 3バイ卜に J 1検出/挿入部 22からの図 5 (D) に示す差分情報との差分をとつて反映させ る。 具体的にはビヅト単位の E〇R演算を行い、 この図 5 (G) に示す差分を再 度 B 3バイトに挿入して図 5 (H) に示す信号とする。
このように、 B 3バイ トに差分情報を E OR演算して反映させるのは、 B 3バ ィ卜の演算範囲内にある J 1バイ卜に B I P演算値を挿入したため、 そのままで は受信側で B 3バイ卜のエラ一となるので、 上記 B 3バイトのエラーが発生しな いよう B I P演算値を揷入した J 1バイ卜の値に応じて B 3バイ卜の値を決定す るためである。 ところで、 B 3検出/挿入部 24は、 ポインタ検出部 20からパ ス警報状態であるとの通知があった場合は、 上記操作は行われず、全ての送信パ スデ一夕は、 そのまま B I P演算咅 6と分配部 28にスルーで供給する。
B I P演算部 26では、 ポインタ検出部 20からの演算範囲をもとに、 B I P 演算を行い、 図 5 (I) に示す演算結果を J 1検出/挿入部 22に供給する。 分 配部 28では、 図 5 (H) に示す信号を、 そのまま二分岐して通信路ひ、 13に送 出するだけである。
ここで、 図 6に、 E OR演算の一例を示す。 J 1検出/挿入部 22は、 図 6 ( A) に示す J 1バイトと、 図 6 (B) に示す B I P演算結果との E OR演算によ り図 6 (C) に示す 1バイトの差分情報を得る。 そして、 B 3検出/挿入部 24 は、 図 6 (C) に示す差分情報と図 6 (D) に示す B 3バイト保持データとの E 〇R演算により図 6 (C) に示す 1バイトの差分を得て、 再度 B 3バイトに揷入 する。
図 7は、 本発明の受信側回路の第 1実施例のプロック図を示す。 図 8は、 受信 側回路各部の信号タイミングチヤ一トを示す。 この受信側回路は図 3における伝 送装置 Cに設けられる。 図 7において、 ポインタ検出部 3 OAは、通信路 CKから 8ビットパラレルに供給される図 8 (A) に示す受信パスデータから AUポイン 夕を検出し、 AUPTRが全" 1 " のときパス警報 （AU— A I S, AU-LO P) の検出を行う。 また、 パス警報の無い場合はポインタ値から各種タイミング を生成する。 その結果、 B I P演算部 32 Aに演算範囲情報を供給し、 エラ一検 出部 （ERRORDET) 34 Aにエラ一検出タイミングを供給し、 J 1検出/ 挿入部 36 Aにパス警報情報と図 8 (D) に示す J 1バイトの位相情報を供給し 、 B 3検出/挿入部 38 Aにパス警報情報と図 8 (H) に示す B 3バイトの位相 情報を供給し、 選択制御部 （SELC0NT) 40にパス警報情報を供給する。
B IP演算部 32 Aは、 ポインタ検出部 3 OAからの演算範囲をもとに、 B I P演算を行い、 図 8 (B) に示す演算結果をエラー検出部 34 Aに供給する。 ェ ラー検出部 34 Aは、 B I P演算部 32 Aからの演算結果と、 J 1検出/挿入部 36 Aで抜き出され保持された受信パスデータ中の図 8 (F) に示す J 1バイト とを比較し、 その比較結果である図 8 (C) に示すエラー有無を選択制御部 4 0 に供給する。
J 1検出/挿入部 36 Aは、 J 1バイト以外の受信パスデータを、 そのまま B 3検出/挿入部 38 Aにスルーで供給する。 J 1検出/挿入部 36 Aはポインタ 検出部 3 OAからの位相情報により、 受信パスデータ中の J 1バイトを図 8 (F ) に示すように保持し、 エラー検出部 34 Aに供給するとともに、 その J 1バイ 卜の位相に図 8 (E) に示す固定データ （例えば 1 6進表示の値「FF」） を揷入 する。 これは送信側で B I P演算値が挿入された J 1バイトを元の値に戻すため の操作である。 なお、装置全体を制御する回路から端子 37を介して J 1バイト の元の値を示す固定デ一夕が設定される。 つまり、 J 1バイ卜の元の値が例えば 1 6進表示の値 「00」 であれば、 端子 37から 1 6進表示の値 「0 0」 が設定 される。
また、 J 1検出/挿入部 36 Aは保持した J 1バイトと揷入した固定データの 差分情報、 具体的には、 図 8 (G) に示すビット単位の EOR演算結果を B 3検 出/挿入部 38 Aに供給する。 ただし、 ボインタ検出部 30 Aからパス警報状態 であるとの通知があった場合は、 上記操作は行われず、全ての送信データは、 そ のまま B 3検出/挿入部 38 Aにスルーで供給する。
B 3検出/挿入部 38 Aでは、 B 3バイト以外の受信パスデータをそのままパ ス切替部 (SEL) にスルーで供給する。 B 3検出/挿入部 3 8 Aは、 ポインタ 検出部 3 OAからの図 8 (H) に示す位相情報により、受信パスデータ中の図 8 (H) に示す B 3バイトを抜き出して保持し、 J 1検出/挿入部 36 Aからの差 分情報との差分をとつて反映させる。 具体的にはビット単位の EOR演算を行い 、 この図 8 ( J) に示す差分を再度 B 3バイトに挿入して図 8 (K) に示す信号 とする。
このように、 B 3バイ卜に差分情報を EOR演算して反映させるのは、 B 3バ ィ卜の演算範囲内にある J 1バイ卜に B I P演算値が挿入されていたため、 その ままでは B 3バイ卜のエラーとなるので、 上記 B 3バイトのエラーが発生しない ようするためである。 ところで、 B 3検出/挿入部 38 Aは、 ポインタ検出部 3 0 Aからパス警報状態であるとの通知があった場合は、上記操作は行われず、 全 ての受信パスデータを、 そのままパス切替部 42にスルーで供給する。
また、 ポインタ検出部 30Bは、 通信路 から 8ビットパラレルに供給される 図 8 (A) に示す受信パスデ一夕から A Uポインタを検出し、 AUPTRが全" 1" のときパス警報 (AU-A I S, AU-LOP) の検出を行う。 また、 パス 警報の無い場合はボイン夕値から各種タイミングを生成する。 その結果、 B I P 演算部 3 2 Bに演算範囲情報を供給し、 エラ一検出部 （ERRORDET) 34 Bにエラ一検出タイミングを供給し、 J 1検出/挿入部 36Bにパス警報情報と 図 8 (D) に示す J 1バイトの位相情報を供給し、 B 3検出/挿入部 38Bにパ ス警報情報と図 8 (H) に示す B 3バイ卜の位相情報を供給し、 選択制御部 (S ELCONT) 40にパス警報情報を供給する。
：61 ?演算部328は、 ポインタ検出部 30Bからの演算範囲をもとに、 B I P演算を行い、 図 8 (B) に示す演算結果をエラ一検出部 34 Bに供給する。 ェ ラ一検出部 34 Bは、 B I P演算部 32 Bからの演算結果と、 J 1検出/挿入部 36 Bで抜き出され保持された受信パスデータ中の図 8 (F) に示す J 1バイト とを比較し、 その比較結果である図 8 (C) に示すエラ一有無を選択制御部 40 に供給する。
J 1検出/挿入部 36 Bは、 J 1バイト以外の受信パスデ一夕を、 そのまま B 3検出/挿入部 38 Bにスルーで供給する。 J 1検出/挿入部 36 Bはボインタ 検出部 30Bからの位相情報により、 受信パスデ一夕中の J 1バイトを図 8 (F ) に示すように保持し、 エラ一検出部 34 Bに供給するとともに、 その J 1バイ トの位相に図 8 (E) に示す固定データ （例えば 1 6進表示の値「FF」） を揷入 する。 なお、 装置全体を制御する回路から端子 37を介して J 1バイトの元の値 を示す固定デー夕が設定される。
また、 J 1検出/挿入部 36 Bは保持した J 1バイトと挿入した固定デ一夕の 差分情報、 具体的には、 図 8 (G) に示すビット単位の EOR演算結果を B 3検 出/挿入咅 1538 Bに供給する。 ただし、 ポインタ検出部 30Bからパス警報状態 であるとの通知があった場合は、 上記操作は行われず、 全ての送信デ一夕は、 そ のまま B 3検出/挿入部 38 Bにスル一で供給する。
B 3検出/挿入部 38 Bでは、 B 3バイト以外の受信パスデータをそのままパ ス切替部 ( S E L ) 4 2にスルーで供給する。 B 3検出/挿入部 3 8 Bは、 ボイ ン夕検出部 3 0 Bからの図 8 ( H ) に示す位相情報により、 受信パスデータ中の 図 8 ( H ) に示す B 3バイトを抜き出して保持し、 J 1検出/挿入部 3 6 Bから の差分情報との差分をとつて反映させる。 具体的にはビット単位の E O R演算を 行い、 この図 8 ( J ) に示す差分を再度 B 3バイトに挿入して図 8 ( K ) に示す 信号とする。 ただし、 ポインタ検出部 3 0 Bからパス警報状態であるとの通知が あった場合は、上記操作は ί亍われず、 全ての受信パスデータを、 そのままパス切 替部 4 2にスルーで供給する。
パス切替部 4 2は、 選択制御部 4 0からの切替情報をもとに、 パス切替を行う 。 選択制御部 4 0はボイン夕検出部 3 O A , 3 0 Bからのパス警報情報と、 エラ —検出部 3 4 A， 3 4 Bからのエラー有無情報をもとに、 パス切替情報を生成し て選択制御部 4 0に供給する。 図 9は、 選択制御部 4 0によるパス選択制御例を 示す。 同図中、 αは通信路ひ側の選択を表し、 ）3は通信路 iS側の選択を表し、 H は既選択系の保持を表している。
このように、 J 1バイトを用いて隣接伝送装置間のエラ一検出が可能であるた め、 通信路途中に冗長通信路を持つ場合であつても冗長通信路部分のみのエラ一 有無を確認可能となり、 冗長通信路部分より前で発生したエラーにより無用な冗 長通信路の切替を防止することが可能となる。
なお、 上記の実施例では、 B I P演算結果をそのまま J 1バイトに揷入するも のとして説明したが、 送信側回路の J 1検出/挿入部 で、 B I P演算結果を そのまま即ち偶パリティとして挿入するフレームと、 B I P演算結果を反転即ち 奇パリティとして揷入するフレームとを 1フレーム毎に交互に交替させる。 そし て、 受信側回路のエラー検出部 3 4 A , 3 4 Bで偶パリティ/奇パリティの同期 を取り、 偶パリティのフレームでは J 1バイ トを反転させて比較し、 奇パリティ のフレームでは J 1バイ トを反転させて比較するように構成する。 この構成では 、通信途中のパラレル処理をしている部分で、" 0 " または" 1 "固定となるよう な故障が発生しても、 その故障を検出することが可能となる。
受信側回路のエラー検出部 3 4 A， 3 4 Bでの、 偶パリティ /奇パリティの同 期方法としては、例えば前回のフレームで B I P演算結果と J 1バイトが全ビッ トー致であり、 今回のフレームで全ビット不一致という場合、 前回は偶パリティ
、 今回は奇パリティと判断し、 以降、 全ビット不一致が 2回連続しない限り、 偶 ノ、。リティ/奇パリティを交互に受信しているものとして、 比較を行うようにすれ ばよい。
ところで、 近年、 冗長通信路部分を無瞬断で切替る無瞬断切替方式を採用する システムが多くなつてきている。 これは、 送信側で P0Hの特定バイ 卜にフレ一 ムの順番が認識できる情報を挿入し、 受信側では、 そのフレームの順番の同期を とり、 メモリを使用してパス切替のセレクタの前で冗長通信路間の信号の順番を 合わせておく。 そして、各信号 （パス） を B 3バイトによりエラー監視を行い、 選択系に 1ビットでもエラーがあり、 かつ、 非選択系にエラ一が無い場合には、 即時パス切替を行うことにより、 冗長通信路でのエラ一発生時に瞬断を防止する ような方法である。
図 1 0は.、 従来の無瞬断切替を行う送信側回路の一例のブロック図を示す。 同 図中、 ポインタ検出部 50では、 8ビットパラレルに供給される送信パスデ一夕 から AUPTRを検出し、 パス警報の検出を行う。 また、 パス警報の無い場合は ポインタ値から各種タイミングを生成する。 その結果、 J 1検出/挿入部 5 2に パス警報情報と J 1バイ卜の位相情報を供給し、 B 3検出/挿入部 5 4にパス警 報情報と B 3バイ卜の位相情報を供給する。
マルチフレーム発生部 （MFGEN) 5 6は、 フレーム単位で図 1 1に示すよ うな各 1バイ トのマルチフレームパターンを発生し、 J' 1検出/挿入部 52に供 給する。 このマルチフレームパターンは、 1〜62フレームが全" 0" で、 6 3 フレームが" 0 1 0 1 0 1 0 1"、 64フレームが，， 1 0 1 0 1 0 1 0"の固定パ 夕一ンである。
J 1検出/挿入部 52は、 J 1バイト以外の送信パスデータを、 そのまま B 3 検出/挿入部 54にスルーで供給する。 J 1検出/挿入部 5 2はボイン夕検出部 50からの位相情報により、 送信パスデータ中の J 1バイトを保持し、 その位相 にマルチフレーム発生部 5 6からのマルチフレームパターンを揷入する。 また、 保持した J 1バイトと挿入したマルチフレームパターンの差分情報、 具体的には ビッ ト単位の EOR演算結果を B 3検出/挿入部 54に供給する。 ただし、 ボイ ン夕検出部 50部からパス警報状態であるとの通知があった場合は、 上記操作は 行われず、 全ての送信パスデータは、 そのまま B 3検出/挿入部 54にスルーで 供給する。
B 3検出/挿入部 54では、 B 3バイト以外の送信パスデータは、 そのまま分 配咅 |55 8にスルーで供給する。 B 3検出/挿入部 54はボインタ検出部 50部か らの位相情報により、送信パスデータ中の B 3バイトを抜き出して保持し、 J 1 検出/挿入部 5 2からの差分情報との差分をとつて反映させる。 具体的にはビッ ト単位の EOR演算を行い、 差分を再度 B 3バイトに揷入する。 ただし、 ポイン 夕検出部 5 0からパス警報状態であるとの通知があった場合は、上記操作は行わ れず、 全ての送信パスデータは、 そのまま分配部 58にスルーで供給する。 分配 部 5 8は、供給される信号をそのまま二分岐して通信路 α、 に送出する。 図 1 2は、 従来の無瞬断切替を行う受信側回路の一例のブロック図を示す。 同 図中、 ボインタ検出部 60 Αは、 通信路ひから 8ビットパラレルに供^ i合される受 信パスデータから AUポインタを検出し、 AUPTRが全" 1" のときパス警報 (AU-A I S, AU-LOP) の検出を行う。 また、 パス警報の無い場合はポ ィン夕値から各種タイミングを生成する。 その結果、 B I P演算部 6 2 Aに演算 範囲情報を供給し、 エラ一検出部 64 Aにエラ一検出タイミングを供給し、 J 1 検出部 6 6 Aとマルチフレーム検出部 （MFDET) 7 OAにパス警報情報と J 1バイ卜の位相情報を供給し、 B 3検出部 68 Aに B 3バイ卜の位相情報を供給 し、 書込制御部 72 Aにパス警報情報とボインタ値を供給し、 選択制御部 （S E LCONT) 80にパス警報情報を供給する。
B I P演算部 62 Aは、 ポインタ検出部 60 Aからの演算範囲をもとに、 B I P演算を行い、 演算結果をエラ一検出部 64 Aに供給する。 B 3検出部 68 Aは 、 B 3バイトの位相情報により受信パスデータ中の B 3バイトを保持しエラー検 出部 64 Aに供給する。 エラー検出部 64 Aは、 B I P演算部 62 Aからの演算 結果と、 B 3検出部 68 Aからの B 3バイ卜とを比較し、 その比較結果を選択制 御部 80に供給する。
J 1検出部 66 Aは、 ポインタ検出部 6 OAからの J 1バイ卜の位相情報によ り、 受信パスデータ中の J 1バイトを保持し、 マルチフレーム検出部 7 OAに供 給する。 マルチフレーム検出部 7 OAは、 ポインタ検出部 6 O Aからの J 1バイ 卜の位相情報により J 1バイトに揷入されているマルチフレームの同期をとり、 その同期情報を書込制御部 72 Aと比較制御部 76に供給する。 書込制御部 72 Aはポインタ検出部 6 OAからのパス警報情報とポインタ値、 及びマルチフレー ム検出部 7 OAからのマルチフレーム同期情報を基に生成したライトアドレス及 びライ トイネーブルをメモリ Ί 4 Aに供給する。
ポインタ検出部 60Bは、 通信路 から 8ビットパラレルに供給される受信パ スデータから AUポインタを検出し、 AUPTRが全" 1" のときパス警報 (A U-A I S, AU-LOP) の検出を ί亍ぅ。 また、 パス警報の無い場合はポイン 夕値から各種タイミングを生成する。 その結果、 B I Ρ演算部 62 Βに演算範囲 情報を供給し、 エラー検出部 64 Βにエラー検出タイミングを供給し、 J 1検出 部 6 6 Bとマルチフレーム検出部 （MFDET) 70Bにパス警報情報と J 1バ ィトの位相情報を供給し、 B 3検出部 6 8Bに B 3バイトの位相情報を供給し、 書込制御部 72 Bにパス警報情報とポインタ値を供給し、 選択制御部 （SELC ONT) 80にパス警報情報を供給する。
B I P演算部 62 Bは、 ポインタ検出部 60 Bからの演算範囲をもとに、 B I P演算を行い、 演算結果をエラー検出部 64 Bに供給する。 B 3検出部 6 8Bは 、 B 3バイトの位相情報により受信パスデータ中の B 3バイトを保持しエラー検 出部 64 Bに供給する。 エラー検出部 64 Bは、 B I P演算部 6 2 Bからの演算 結果と、 B 3検出部 68 Bからの B 3バイトとを比較し、 その比較結果を選択制 御部 8 0に供給する。
J 1検出部 66 Bは、 ポインタ検出部 60 Bからの J 1バイトの位相情報によ り、 受信パスデータ中の J 1バイトを保持し、 マルチフレーム検出部 70 Bに供 給する。 マルチフレーム検出部 70Bは、 ポインタ検出部 6 0 Bからの J 1バイ 卜の位相情報により J 1バイトに揷入されているマルチフレームの同期をとり、 その同期情報を書込制御部 72 Bに供給する。 書込制御部 72 Bはボイン夕検出 部 6 0 Bからのパス警報情報とポインタ値、 及びマルチフレーム検出部 70Bか らのマルチフレーム同期情報を基に生成したライトアドレス及びライトイネーブ ルをメモリ 74 Bに供給する。 比較処理部 7 6は、 マルチフレーム検出部 7 0 A， 7 O Bからのマルチフレー ム同期情報を比較して、 同じ位相で読み出し可能な読み出し位相を決定し、 読出 制御部 7 8に供給する。 読出制御部 7 8ではこの読み出し位相を基に生成したリ —ドアドレス及びリードィネーブル情報をメモリ 7 4 A , 7 4 Bに供給する。 選択制御部 4 0はポインタ検出部 6 O A , 6 O Bからのパス警報情報と、 エラ —検出部 6 4 A , 6 4 Bからのエラ一有無情報を基にパス切替情報を生成してパ ス切替部 8 2に供給する。 パス切替部 8 2は、 選択制御部 8 0からの切替情報を もとに、 パス切替を行う。
上記の従来方法でも、 B 3バイトによる 1ビットエラー検出時に無瞬断切替が 可能であるものの、 あるビットを処理している部分が" 0 " となるような故障が 発生した場合に、通常の B I P演算では検出できないという第 1の問題、 及び冗 長通信路に至るまでのエラーにより無用なパス切替が発生するという第 2の問題 が生じる。 この第 1、 第 2の問題を解決するのが、 次に説明する第 2実施例であ る。
図 1 3は、 本説明の無瞬断切替を行う送信側回路の第 2実施例のブロック図を 示す。 この送信側回路は図 3における伝送装置 Bに設けられる。 同図中、 図 1 0 と同一部分には同一符号を付す。 図 1 3において、 ポインタ検出部 5 0では、 8 ビットパラレルに供給される送信パスデータから A U P T Rを検出し、 パス警報 の検出を行う。 また、 パス警報の無い場合はポインタ値から各種タイミングを生 成する。 その結果、 J 1検出/挿入部 9 0にパス警報情報と J 1バイ卜の位相情 報を供給し、 B 3検出/挿入部 5 4にパス警報情報と B 3バイトの位相情報を供 給し、 B I P演算部 9 2に演算範囲情報を供給する。
B I P演算部 9 2は、 ポインタ検出部 5 0からの演算範囲をもとに B I P演算 を行い、 その演算結果を J 1検出/挿入部 9 0に供給する。 マルチフレーム発生 部 9 4は、 1〜6 4フレームを表すマルチフレーム情報を J 1検出/挿入部 9 0 に供給する。
J 1検出/挿入部 9 0は、 J 1バイト以外の送信パスデータを、 そのまま B 3 検出 Z揷入部 5 4にスルーで供給する。 J 1検出/挿入部 9 0はボイン夕検出部 5 0からの位相情報により送信パスデータ中の J 1バイトを保持し、 図 1 4に示 すように、 マルチフレーム発生部 9 4からのマルチフレームパターンが 1〜6 3 フレームを表すとき、 上記 J 1バイ卜の位相に B I P演算部 9 2から供給される B I P演算結果を挿入し、 マルチフレームパターンが 6 4フレ一ムを表すとき、 上記 J 1バイ卜の位相に B I P演算部 9 2から供給される B I P演算結果を反転 して挿入する。 また、 保持した J 1バイ トと挿入した B I P演算結果 （またはそ の反転データ） の差分情報、 具体的にはビッ ト単位の E O R演算結果を B 3検出 /揷入部 5 4に供給する。 ただし、 ポインタ検出部 5 0部からパス警報状態であ るとの通知があった場合は、 上記操作は行われず、 全ての送信パスデータは、 そ のまま B 3検出/挿入部 5 4にスルーで供給する。
B 3検出/挿入部 5 4では、 B 3バイ ト以外の送信パスデータは、 そのまま分 配部 5 8にスルーで供給する。 B 3検出/挿入部 5 4はボインタ検出部 5 0部か らの位相情報により、 送信パスデータ中の B 3バイトを抜き出して保持し、 J 1 検出/挿入部 9 0からの差分情報との差分をとつて反映させる。 具体的にはビッ ト単位の E O R演算を行い、 差分を再度 B 3バイトに揷入する。
このように、 B 3バイトに差分情報を E O R演算して反映させるのは、 B 3バ ィ卜の演算範囲内にある J 1バイ 卜に B I P演算値を挿入したため、 そのままで は受信側で B 3バイトのエラーとなるので、 上記 B 3バイトのエラーが発生しな いよう B I P演算値を揷入した J 1バイ トの値に応じて B 3バイ トの値を決定す るためである。 ところで、 B 3検出/挿入部 5 4は、 ポインタ検出部 5 0からパ ス警報状態であるとの通知があつた場合は、 上記操作は行われず、 全ての送信パ スデ一タは、 そのまま分配部 5 8にスルーで供給する。 分配部 5 8は、 供給され る信号をそのまま二分岐して通信路ひ、 ^に送出する。
図 1 5は、 本説明の無瞬断切替を行う受信側回路の第 2実施例のブロック図を 示す。 この受信側回路は図 3における伝送装置 Cに設けられる。 同図中、 ポイン 夕検出部 6 O Aは、 通信路 aから 8ビッ トパラレルに供給される受信パスデータ から A Uポインタを検出し、 A U P T Rが全" 1 " のときパス警報 ( A U - A I S , A U - L O P ) の検出を行う。 また、 パス警報の無い場合はポインタ値から 各種タイミングを生成する。 その結果、 B I P演算部 6 2 Aに演算範囲情報を供 給し、 エラー検出部 1 0 O Aにエラ一検出タイミングを供給し、 J 1検出/挿入 部 1 0 2 Aとマルチフレーム検出部 1 0 4 Aにパス警報情報と J 1バイトの位相 情報を供給し、 B 3検出/挿入部 1 0 6 Aに B 3バイトの位相情報を供給し、書 込制御部 7 2 Aにパス警報情報とポインタ値を供給し、 選択制御部 8 0にパス警 報情報を供給する。
B I P演算部 6 2 Aは、 ポインタ検出部 6 O Aからの演算範囲をもとに、 B I P演算を行い、 演算結果をエラー検出部 6 4 Aに供給する。 J 1検出/挿入部 1 0 2 Aは、 J 1バイト以外の受信パスデータを、 そのまま B 3検出/挿入部 1 0 6 Aにスルーで供給する。 J 1検出/挿入部 1 0 2 Aはポインタ検出部 6 O Aか らの位相' I青報により、 受信パスデータ中の J 1バイトを保持し、 エラ一検出部 1 0 O Aに供給するとともに、 その J 1バイ卜の位相に固定データ （例えば 1 6進 表示の値「F F」）を挿入する。 これは送信側で B I P演算値が挿入された J 1バ ィトを元の値に戻すための操作である。 なお、 装置全体を制御する回路から端子 1 0 3を介して J 1バイ卜の元の値を示す固定データが設定される。
また、 J 1検出/挿入部 1 0 2 Aは保持した J 1バイトと挿入した固定デ一夕 の差分情報、 具体的には、 ビット単位の E O R演算結果を B 3検出/挿入部 1 0 6 Aに供給する。 ただし、 ポインタ検出部 6 O Aからパス警報状態であるとの通 知があった場合は、上記操作は行われず、 全ての送信データは、 そのまま B 3検 出/挿入部 1 0 6 Aにスルーで供給する。
B 3検出/挿入部 1 0 6 Aは、 ボイン夕検出部 6 0 Bからの位相情報により、 受信パスデ一タ中の B 3バイトを抜き出して保持し、 J 1検出/挿入部 3 6 Bか らの差分' I青報との差分をとつて反映させる。 具体的にはビット単位の E O R演算 を行い、 差分を再度 B 3バイ卜に挿入する。
このように、 B 3バイトに差分情報を E O R演算して反映させるのは、 B 3バ ィ卜の演算範囲内にある J 1バイ卜に B I P演算値が挿入されていたため、 その ままでは B 3バイトのエラ一となるので、 上記 B 3バイ卜のエラーが発生しない ようするためである。 ところで、 B 3検出/挿入部 1 0 6 Aは、 ポインタ検出部 6 0 Bからパス警報状態であるとの通知があった場合は、 上記操作は行われず、 全ての受信パスデ一夕を、 そのままパス切替部 8 2にスルーで供給する。
エラー検出部 1 0 0 Aは、 B I P演算部 6 2 Aからの演算結果と、 J 1検出/ 揷入部 1 0 2 Aからの J 1バイ卜とを比較し、 その比較結果つまりエラー状態を マルチフレーム検出部 1 0 4 Aに供給する。 なお、 マルチフレーム検出部 1 0 4 Aからのマルチフレーム情報を基に、 1〜6 3フレームでは J 1バイ トをそのま ま B I P演算結果と比較し、 6 4フレームでは J 1バイトを反転して B I P演算 結果と比較して選択制御部 8 0に供給する。
マルチフレーム検出部 1 0 4 Aは、 エラ一検出部 1 0 O Aからの比較結果から 、 例えば前フレームでは全ビッ ト不一致で、 現フレームでは全ビッ トー致である とき、 現フレームは 1番目のフレームとしてマルチフレームの同期をとり、 その 同期情報を書込制御部 7 2 Aと比較制御部 7 6に供給する。 なお、 ポインタ検出 部 6 0 Aからパス警報状態であるとの通知があった場合は、 その時点のマルチフ レーム同期状態を保持し、警報が解除した時点で、 再度マルチフレーム同期をと る。
書込制御部 7 2 Aはボイン夕検出部 6 0 Aからのパス警報情報とボイン夕値、 及びマルチフレーム検出部 7 0 Aからのマルチフレーム同期情報を基に生成した ライ トァドレス及びライトイネーブルをメモリ 7 4 Aに供給する。
ポインタ検出部 6 0 Bは、通信路 から 8ビッ トパラレルに供給される受信パ スデ一夕から A Uポインタを検出し、 A U P T Rが全" 1 " のときパス警報 ( A U - A I S , A U - L O P ) の検出を行う。'また、 パス警報の無い場合はポイン 夕値から各種タイミングを生成する。 その結果、 B I P演算部 6 2 Bに演算範囲 情報を供給し、 エラー検出部 1 0 0 Bにエラー検出タイミングを供給し、 J 1検 出/挿入部 1 0 2 Bとマルチフレーム検出部 1 0 4 Bにパス警報情報と J 1バイ 卜の位相情報を供給し、 B 3検出/挿入部 1 0 6 Bに B 3バイ卜の位相情報を供 給し、 書込制御部 7 2 Bにパス警報情報とポインタ値を供給し、 選択制御部 8 0 にパス警報情報を供給する。
B I P演算部 6 2 Bは、 ポインタ検出部 6 0 Bからの演算範囲をもとに、 B I P演算を行い、 演算結果をエラ一検出部 6 4 Bに供給する。 J 1検出/挿入部 1 0 2 Bは、 J 1バイ卜以外の受信パスデータを、 そのまま B 3検出/挿入部 1 0 6 Bにスルーで供給する。 J 1検出/挿入部 1 0 2 Bはボインタ検出部 6 0 Bか らの位相情報により、 受信パスデータ中の J 1バイトを保持し、 エラー検出部 1 0 O Bに供給するとともに、 その J 1バイトの位相に固定データ （例えば 1 6進 表示の値「F F」） を挿入する。 なお、装置全体を制御する回路から端子 1 0 3を 介して J 1バイ卜の元の値を示す固定データが設定される。
また、 J 1検出/挿入部 1 0 2 Bは保持した J 1バイトと揷入した固定データ の差分情報、具体的には、 ビット単位の E O R演算結果を B 3検出/挿入部 1 0 6 Bに供給する。 ただし、 ポインタ検出部 6 0 Bからパス警報状態であるとの通 知があった場合は、 上記操作は行われず、 全ての送信データは、 そのまま B 3検 出/挿入部 1 0 6 Bにスルーで供給する。
B 3検出/挿入部 1 0 6 Bは、 ボインタ検出部 6 0 Bからの位相情報により、 受信パスデータ中の B 3バイトを抜き出して保持し、 J 1検出/挿入部 3 6 Bか らの差分青報との差分をとつて反映させる。 具体的にはビット単位の E O R演算 を行い、 差分を再度 B 3バイトに揷入する。 ただし、 ポインタ検出部 6 0 B力、ら パス警報状態であるとの通知があった場合は、 上記操作は行われず、 全ての受信 パスデータを、 そのままパス切替部 8 2にスルーで供給する。
エラー検出部 1 0 0 Bは、 B I P演算部 6 2 Bからの演算結果と、 J 1検出/ 揷入部 1 0 2 Bからの J 1バイ卜とを比較し、 その比較結果つまりエラー状態を マルチフレーム検出部 1 0 4 Bに供給する。 なお、 マルチフレーム検出部 1 0 4 Bからのマルチフレーム情報を基に、 1〜6 3フレームでは J 1バイ トをそのま ま B I P演算結果と比較し、 6 4フレームでは J 1バイトを反転して B I P演算 結果と比較して選択制御部 8 0に供給する。
マルチフレーム検出部 1 0 4 Bは、 エラ一検出部 1 0 0 Bからの比較結果から 、 例えば前回のフレームでは全ビット不一致で、 今回のフレームでは全ビッ トー 致であるとき、 今回のフレームは 1番目のフレームとしてマルチフレームの同期 をとり、 その同期情報を書込制御部 7 2 Bと比較制御部 7 6に供給する。 なお、 ボインタ検出部 6 0 Bからパス警報状態であるとの通知があつた場合は、 その時 点のマルチフレーム同期状態を保持し、警報が解除した時点で、再度マルチフレ ーム同期をとる。
書込制御部 7 2 Bはボイン夕検出部 6 0 Bからのパス警報情報とボインタ値、 及びマルチフレーム検出部 7 0 Bからのマルチフレーム同期情報を基に生成した ライトァドレス及びライトイネーブルをメモリ 74 Bに供糸合する。
比較処理部 76は、 マルチフレーム検出部 1 04 A, 1 04 Bからのマルチフ レーム同期情報を比較して、 同じ位相で読み出し可能な読み出し位相を決定し、 読出制御部 78に供給する。 読出制御部 78ではこの読み出し位相を基に生成し たリードアドレス及びリードイネ一ブル情報をメモリ 74 A, 74 Bに供給する 選択制御部 40はボイン夕検出部 60 A, 60 Bからのパス警報情報と、 エラ —検出部 64 A, 64 Bからのエラー有無情報を基にパス切替情報を生成してパ ス切替部 8 2に供給する。 パス切替部 82は、 選択制御部 80からの切替情報を もとに、 パス切替を行う。
上記の実施例では、 冗長通信路に至るまでのエラーがあつたとしても、 J 1バ イトによる 1ビットエラー検出を行うことにより、 冗長通信路部分のみのエラ一 有無を確認可能となり、 無用なパス切替をなくして無瞬断切替が可能である。 また、 あるビットを処理している部分が" 0" となるような故障が発生した場 合に、 送信側では 1〜 6 3フレームで J 1バイトに B I P演算結果を揷入し、 6 4フレームで J 1バイ卜に B I P演算結果を反転して揷入しているため、 上記の 故障を検出することが可能となる。
なお、 J 1検出/挿入部 21, 90が請求項記載の第 2所定バイト挿入手段に 対応し、 エラー検出部 34 A, 34 B, 1 00 A, 1 00 Bが第 2所定バイ ト比 較手段に対応し、 J 1検出/挿入部 90が反転手段を内蔵しており、 マルチフレ —ム検出部 1 04 A, 104 Bが同期手段に対応し、 B 3検出/挿入部 24， 5 4が第 1補正手段に対応し、 B 3検出/挿入部 38 A, 38B, 1 0 6 A, 1 0 6 Bが第 2補正手段に対応し、 J 1検出/挿入部 36 A， 36B, 1 0 2 A, 1 0 2 Bが固定値揷入手段を内蔵しており、 ボインタ検出部 20， 50が第 1パス 警報検出手段に対応し、 ポインタ検出部 30 A， 3 O B, 6 OA, 6 0 Bが第 2 )、。ス警報検出手段に対応する。

Claims

請求の範囲
1 . 伝送情報のオーバ一へッド内の第 1所定バイ卜に挿入した誤り検出符号を 用いて同期網の通信ノ、。スのエラーを監視するパスエラー監視方法において、 送信側で伝送情報の所定範囲について誤り検出符号演算を行い、得られた誤り 検出符号を伝送情報のオーバ一へッド内の前記第 1所定バイトとは異なる第 2所 定バイ卜に挿入して送信し、 受信側で受信した伝送情報の所定範囲について誤り 検出符号演算を行い、 得られた誤り検出符号と受信した伝送情報の第 2所定バイ トとを比較して送受信間の通信パスのエラ一を監視するパスエラ一監視方法。
2 . 伝送情報のオーバ一へッド内の第 1所定バイトに揷入した誤り検出符号を 用いて同期網の通信パスのエラーを監視するパスエラー監視方法を適用した送信 側装置において、
伝送情報の所定範囲について誤り検出符号演算を行い、 得られた誤り検出符号 を伝送情報のオーバ一へッド内の前記第 1所定バイ卜とは異なる第 2所定バイト に挿入する第 2所定バイト揷入手段を有する送信側装置。
3 . 伝送情報のオーバーへッド内の第 1所定バイトに揷入した誤り検出符号を 用いて同期網の通信パスのエラ一を監視するパスエラ一監視方法を適用した受信 側装置において、
受信した伝送情報の所定範囲について誤り検出符号演算を行い、得られた誤り 検出符号と受信した伝送情報の第 2所定バイ卜とを比較する第 2所定バイト比較 手段を有する受信側装置。
4 . 請求項 2記載の送信側装置において、
前記第 2所定バイト揷入手段は、演算により得られた誤り検出符号を所定周期 毎に反転して前記第 2所定バイトに挿入する反転手段を有する送信側装置。
5 . 請求項 3記載の受信側装置において、 前記第 2所定バイト比較手段の比較結果が全ビットー致と不一致との切り替わ りで同期をとる同期手段を有する受信側装置。
6 . 請求項 1記載の送信側装置において、
前記第 1所定バイトが前記第 1所定バイトの演算範囲内にあり、
元の第 2所定/ イトの内容と前記誤り検出符号演算で得られた誤り検出符号と の差分情報を求め、前記差分と元の第 1所定バイ卜の内容との差分を前記第 1所 定バイトに揷入して前記第 1所定バイ卜の内容を補正する第 1補正手段を有する
7 . 請求項 3記載の受信側装置において、
前記第 2所定バイトが前記第 1所定バイトの演算範囲内にあり、
受信した伝送情報の第 2所定ノ イトの内容と前記誤り検出符号演算で得られた 誤り検出符号との差分情報を求め、 前記差分と受信した伝送情報の第 1所定バイ 卜の内容との差分を前記第 1所定バイトに揷入して前記第 1所定バイ卜の内容を 補正する第 2補正手段と、
前記受信した伝送情報の第 所定バイトに固定値を挿入する固定値挿入手段を 有する受信側装置。
8 . 請求項 7記載の受信側装置において、
前言己固定値挿入手段は、前記固定値を可変設定できる受信側装置。
9 . 請求項 6記載の送信側装置において、
伝送情報のォ一バーへッドの内容からパス警報を検出する第 1パス警報検出手 段を有し、
前記パス警報の検出時には前記第 2所定バイト揷入手段及び第 1補正手段の動 作を停止させる送信側装置。
1 0 . 請求項 3記載の受信側装置において、 受信した伝送情報のォ一バ一^、ッドの内容からパス警報を検出する第 2パス警 報検出手段を有し、
前記パス警報の検出時には前記第 2補正手段及び固定値挿入手段の動作を停止 させる受信側装置。
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