WO2001097205A1 - Dispositif d'affichage et procede de commande de ce dispositif et dispositif d'affichage a projection - Google Patents

Dispositif d'affichage et procede de commande de ce dispositif et dispositif d'affichage a projection Download PDF

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WO2001097205A1
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sampling
pixel
clock signal
display device
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Tomohiro Kashima
Katsuhide Uchino
Junichi Yamashita
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Sony Corporation
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    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to a display device and a method of driving the same, and a projection display device (projector), and more particularly to an active matrix type display device of a dot-sequential drive system employing a so-called clock drive system for a horizontal drive circuit, and a method of driving the same.
  • the present invention relates to a projection display device.
  • a configuration in which, for example, a clock drive method is employed as a dot sequential drive type horizontal drive circuit is known.
  • Fig. 1 shows a conventional example of a clock drive type horizontal drive circuit.
  • the horizontal drive circuit 100 has a configuration including a shift register 101, a clock sampling switch group 102, and a sampling switch group 103.
  • the shift register 101 consists of n shift stages (transfer stages).
  • a horizontal start pulse HST When a horizontal start pulse HST is applied, the shift operation is performed in synchronization with the horizontal clocks HCK and HCKX that are in opposite phases to each other.
  • the shift pulses Vs] to Vs having the same pulse width as the period of the horizontal clocks HCK and HCKX are output from each shift stage of the shift register 101.
  • n is output sequentially.
  • These shift pulses V s1 to V s11 are the respective switches 102-;! Of the clock sampling switch group 102. ⁇ 102-II.
  • Each of the switches 102-1 and 102- ⁇ of the clock sampling switch group 102 is a clock line 104-1, 104-2 at one end of which receives a horizontal clock HCKX, HCK.
  • the horizontal clocks HCKX and HCK are sequentially extracted by turning on sequentially.
  • These extracted pulses are given to the respective switches 103- :! to 103-n of the sampling switch group 103 as sampling pulses Vhl to Vhn as shown in FIGS. 2G to 2I.
  • Sampling switch group] 03 switch] 03- ;! ⁇ ] 03- ⁇ has one end connected to the video line 105 for transmitting the video signal VDO, and the clock sampling switch group 102 switches 102- :!
  • the video signal VDO is sampled by sequentially turning on in response to the sampling pulses Vh 1 to V hn extracted and sequentially given by ⁇ to 102-n, and the pixel portion (not shown) Signal line 1 06-; I ⁇ ] 06- ⁇ .
  • the horizontal clocks HCKX and HCK are the respective switches 102- :! of the clock extraction switch group 102.
  • ⁇ ] Sampling switch group extracted in 02- ⁇ ]
  • the waveform of the sampling pulses Vh1 to Vhn is rounded due to the pulse delay in this transmission process.
  • the sampling pulse Vh2 of the second stage focusing on, for example, the sampling pulse Vh2 of the second stage, as is apparent from the timing charts of FIGS. 3A to 3C, the sampling pulse Vh2 of the second stage and the first and second stages before and after the sampling pulse Vh2 Waveform overlap occurs between the third-stage sampling pulses Vh1 and Vh3.
  • the video line 105 is connected to the signal line 103-1-1 ⁇ 103-n. Due to the potential relationship, charge and discharge noise is applied as shown in Fig. 3D.
  • the sampling pulse Vh 2 is If the subsequent stages overlap, at the second sampling timing based on the sampling pulse Vh2, the charge / discharge noise generated by turning on the third-stage sampling switch 103-3 will be sampled. .
  • the sampling switches 103-1 to 103-n are connected to the potential P 105 of the video line 105 at the timing when the sampling pulses Vhl to Vhn become “L” level. Will be sampled and held.
  • the video signal VD 0 input by one system is limited to a limited horizontal effective period. It is difficult to secure a sufficient sampling time for sampling all the pixels in order within the range. Therefore, in order to secure a sufficient sampling time, as shown in Fig. 4, video signals are input in parallel in m channels (m is an integer of 2 or more), while m pixels are set in units of m pixels in the horizontal direction. A method is adopted in which writing is performed in units of m pixels by providing ⁇ sampling switches simultaneously with one sampling switch and simultaneously driving ⁇ sampling switches with one sampling pulse.
  • the video signal VDO has a pulse shape at the black level BLVL, as shown in FIG. 5A, and the pulse width becomes the sampling width as shown in FIG. 5B.
  • Pulse Input as a waveform equal to the pulse width of SMPL.
  • this pulse-like video signal VD0 is a square wave, but due to the wiring resistance and parasitic capacitance of the video line transmitting the video signal VD0, as shown in FIG. The rising and falling edges of the source waveform are distorted (video signal VDO ').
  • BGL VL in FIGS. 5A and 5C indicates the background gray level.
  • the video signal VDO ′ which is originally pulsed with the sampling pulse Vhk at the k-th stage
  • the sampler and sampler holds the rising edge of the video signal VDO with the sampling pulse Vhk-1 at the previous stage, or samples and holds the falling portion of the video signal VDO 'with the sampling pulse Vhk + 1 at the next stage.
  • ghosts occur.
  • the ghost refers to an undesired disturbing image that overlaps with the normal image.
  • BLVL in FIG. 7A indicates a black level
  • BGLVL indicates a background gray level.
  • the pulse signal VD0 is sampled and held by the sampling pulse Vhk, whereby a black signal is written to the k-th signal line, and a black line BLN is generated as shown in FIG. Is displayed.
  • the black signal portion (pulse portion) of the video signal VDO overlaps with the sampling pulse Vhk-1 at the k-th stage, so the black signal is also written to the signal line at the k-th first stage It is.
  • a ghost GST occurs before the horizontal scanning direction HSCND (VSCND indicates the vertical scanning direction)).
  • SZH 0, the sampling pulse Vhk-1 of the k-th stage and the black signal portion of the video signal VDO overlap, and a ghost GST occurs before the horizontal scanning direction HSCND. I will.
  • BL VL indicates a black level
  • BGLVL indicates a background gray level.
  • the video black signal overlaps with the k + 1st sampling pulse Vhk + 1.
  • a black signal is written to the k + 1st signal line when the sampling switch is turned on, and then tries to return to the gray level.
  • the potential of the signal line cannot return to the gray level BGLVL by the amount indicated by N RTN in FIG. 9G. Therefore, as shown in FIG. 10, a ghost GST is generated at the position of the (k + 1) th stage, that is, at the rear side of the horizontal scanning direction HSCND.
  • a ghost occurs due to the overlap between the video signal VDO and the sampling pulse.
  • the video signal VDO can be processed even if the waveform rounding problem that occurs at the rise and fall of the pulsed video signal VD ⁇ due to the wiring resistance and parasitic capacitance of the video line cannot be avoided.
  • the pixel portion is synchronized with a first clock signal.
  • the period is the same as that of the second clock signal and the duty is A configuration in which a second clock signal with a small ratio is generated, a second clock signal is extracted based on the shift pulse, and the extracted second clock signal is used as a sampling pulse.
  • the video signal is sampled by the sampling pulse and supplied to the signal line of the pixel section. Has been adopted.
  • each switch of the first switch group sequentially extracts the second clock signal in response to a shift pulse sequentially output from the shift register in synchronization with the first clock signal.
  • the second switch group is supplied with the second clock signal having a smaller duty ratio than the first clock signal as a sampling signal.
  • each switch of the second switch group In response to the signal, the input video signal is sampled and held sequentially and supplied to the signal line of the pixel section. At this time, since the duty ratio of the sampling signal is smaller than that of the first clock signal, complete non-overlap sampling can be realized.
  • FIG. 1 is a block diagram illustrating an example of a configuration of a clock drive type horizontal drive circuit according to a conventional example.
  • 2A to 2I are evening charts for explaining the operation of the clock drive type horizontal drive circuit according to the conventional example.
  • 3A to 3D are timing charts at the time of a sampling operation of a video signal in a clock drive type horizontal drive circuit according to a conventional example.
  • FIG. 4 is a diagram illustrating a configuration of a sampling switch group when video signals are input in parallel in m systems.
  • 5A to 5C are waveform diagrams showing a state in which a video signal having a pulse collapse is dull.
  • FIG. 8 is a diagram showing a state where a ghost has occurred on the near side in the horizontal scanning direction.
  • 9A to 9G are timing charts showing the phase relationship between the video signal VDO and the overlapping sampling pulses Vhk-1, Vhk, Vhk + 1 and the potential change of the signal line at S / H-5. is there.
  • FIG. 10 is a diagram showing a state in which a ghost has occurred behind the horizontal scanning direction.
  • FIG. 11 is a circuit diagram showing a configuration example of an active matrix type liquid crystal display device of a dot sequential drive system according to an embodiment of the present invention.
  • 12A to 12D are timing charts showing the timing relationship between the horizontal clocks HCK and HCKX and the clocks DCK and DCKX.
  • FIGS. 13A to 13D are timing charts for explaining the operation of the clock drive type horizontal drive circuit according to the present embodiment.
  • 14D to 14D are timing charts at the time of the sampling operation of the video signal in the clock drive type horizontal drive circuit according to the present embodiment.
  • FIGS 16A to 16G show the timing relationship between the video signal VDO and the completely non-overlapping sampling pulse Vhk—: I, Vhk, Vhk +] at 1 and the potential change of the signal line. It is a chart.
  • Figures 17A-17G are This is a timing chart showing the phase relationship between the video signal VDO and the completely non-overlapping sampling pulses Vhk-1, Vhk, and Vhk + 1 and the potential change of the signal line.
  • FIG. 8 is a block diagram showing a system configuration of a projection type liquid crystal display device according to the present invention.
  • FIG. 19 is a schematic configuration diagram illustrating an example of a configuration of an optical system of a projection type color liquid crystal display device.
  • FIG. 11 shows an example where a liquid crystal cell is used as a pixel display element (electro-optical element).
  • FIG. 1 is a circuit diagram showing a configuration example of a dot-sequential drive type active matrix liquid crystal display device according to an embodiment of the present invention. Here, for simplification of the drawing, a case of a 4-by-4 pixel array is shown as an example.
  • a thin film transistor (TFT) is usually used as a switching element of each pixel.
  • each of the four rows and four columns of pixels (PXL) 11 arranged in a matrix has a thin film transistor TFT as a pixel transistor and a pixel electrode connected to the drain electrode of the thin film transistor TFT. And a storage capacitor C s with one electrode connected to the drain electrode of a thin-film transistor TFT.
  • signal lines ⁇ 2-:! to 12-4 are wired in each column along the pixel arrangement direction, and a gate line 13-;! 3 to 4 are wired along the pixel array direction for each row.
  • the source electrode (or drain electrode) of the thin film transistor TFT is connected to the corresponding signal line 12- ;! To 12-4.
  • Gate electrodes of the thin film transistor TFT are connected to gate lines 13-1 to 13-4, respectively.
  • the opposite electrode of the liquid crystal cell LC and the other electrode of the storage capacitor Cs are commonly connected to the Cs line 14 between the pixels.
  • a predetermined DC voltage is applied to the Cs line 14 as a common voltage Vcom.
  • the pixels 11 are arranged in a matrix, and the signal lines 12-1 to I 2-4 are wired for each column and the gate lines 13-1 to 13 are arranged for the pixels 11.
  • the pixel section (PXLP) 15 is formed by wiring -4 for each row.
  • the gate line 13-:! 3-4 are connected to the output terminals of each row of a vertical drive circuit (VDRV) 16 disposed on the left side of the pixel section 15, for example.
  • VDRV vertical drive circuit
  • the vertical drive circuit 16 performs a process of scanning in the vertical direction (row direction) every field period and sequentially selecting the pixels 11 connected to the gate lines 13-1 to 13-4 in row units. .
  • a horizontal drive circuit (HDRV) 17 is arranged, for example, above the pixel section 15.
  • a clock generation circuit (CLKGEN: timing generator) 18 for providing various clock signals to the vertical drive circuit 16 and the horizontal drive circuit 17 is provided.
  • the duty ratio is a ratio of a pulse width t to a pulse repetition period T in a pulse waveform.
  • the duty ratio (t 1 ZT 1) of the horizontal clocks HCK and HCK (t 1ZT 1) is 50%, and the duty ratios (t 2 / T 2) of the clocks DCK and DCKX are smaller than this.
  • DCKX pulse width t2 is set narrower than horizontal clock HCK, HCKX pulse width t1.
  • the horizontal drive circuit 17 sequentially samples the input video signal V DO every 1 H (H is a horizontal scanning period), and outputs a signal to each pixel 11 selected by the vertical drive circuit 16 in a row unit.
  • a clock drive method is adopted, and a shift register 21, a group of clock sampling switches 22, and a group of sampling switches 23 are provided.
  • the shift register 21 corresponds to the pixel column 15 (4 columns in this example). Shift stage (SZR stage) 21- ;! When the horizontal start pulse HST is applied, the shift operation is performed in synchronization with the horizontal clocks HCK and HCK (of opposite phases to each other. As a result, each shift stage 21-1 to 21 of the shift register 21 is performed. As shown in the timing charts of FIGS. 13A to 13M, shift pulses Vs1 to Vs4 having the same pulse width as the period of the horizontal clocks HCK and HCKX are sequentially output from -4.
  • the clock sampling switch group 22 is composed of four switches 22-1 to 22-4 corresponding to the pixel columns of the pixel section 15. One end of each of the switches 22- ;! to 22-4 is connected to a clock generation circuit. From 18 are connected alternately to clock lines 24-1, 24-2 for transmitting clocks DCKX, DCK. That is, one end of each of the switches 22-1 and 22-3 is connected to the clock line 24-1, and one end of each of the switches 22-2 and 22-4 is connected to the clock line 24-2.
  • Each of the switches 22-1 to 22-4 of the clock sampling switch group 22 includes a shift stage 21-of the shift register 21; To 21-4 are sequentially provided.
  • Each switch 22- of the clock sampling switch group 22 ! When the shift pulses Vsl to Vs4 are given from the shift stages 21-1 to 21-4 of the shift register 21, the on / off states are sequentially turned on in response to the shift pulses Vsl to Vs4. As a result, clocks DCKX and DCK having opposite phases to each other are extracted alternately.
  • the sampling switch group 23 is composed of four switches 23-1 to 23-4 corresponding to the pixel rows of the pixel unit 15, and one end of each of the switches 23-1 to 23-4 inputs a video signal VDO. Connected to video line 25.
  • Each switch 23-;! To 23-4 of the sampling switch group 23 is clock sampling.
  • Switch group 2 2 each switch 22- ;! When the sampling pulses Vh 1 to Vh 4 are given from 2 2 2 to 4, they are sequentially turned on in response to the sampling pulses Vh 1 to Vh 4, so that the video signal V input through the video line 25 DO is sampled sequentially, and the pixel section] 5 signal lines 12; ⁇ Supply to 2-4
  • the shift pulses Vsl to Vs4 sequentially output from the shift register 21 are not used as the sampling pulses Vh1 to Vh4, but the sampling pulses Vhl In synchronization with ⁇ Vh4, clocks DCKX and DCK having opposite phases are alternately extracted, and these clocks DCKX and DCK are used directly as sampling pulses Vhl ⁇ Vh4.
  • the variation of Vh 4 can be suppressed. As a result, it is possible to remove the ghost caused by the variation of the sampling pulses Vhl to Vh4.
  • the horizontal clocks HCKX and HCK serving as the reference of the shift operation of the shift register 21 are extracted and the sampling pulses Vh1 to Vh4
  • clocks DCKX and DCK with the same period and a small duty ratio are generated separately for the horizontal clocks HCKX and HCK, and these clocks: DCKX and DCK are extracted and the sampling pulses Vhl to Since it is used as Vh 4, the following effects can be obtained.
  • the clocks DCKX and DCK are the switches 22- of the clock sampling switch group 22 and the switches 22- :!
  • a delay in the pulse occurs due to distribution resistance, parasitic capacitance, etc. Therefore, even if the waveforms of the extracted clocks DCKX and DCK are distorted, it is particularly clear from the timing charts in FIGS. 14A to 14D that each of the extracted clocks DCKX and DCK Is the pulse before and after And a completely non-overlapping waveform.
  • FIG. 14D shows the potential P 25 of the video line 25.
  • the sampling switch group 23 By using the clocks DCKX and DCK of the complete non-overlap waveform as the sampling pulses Vhl to Vh4, in the sampling switch group 23, when focusing on a certain k-th stage, the k + 1-th sampling switch Before the switch is turned on, the sampling of the video signal VDO by the k-th sampling switch can be completed.
  • BL VL in Fig. 16A indicates the black level
  • BGLVL indicates the background gray level.
  • SMPL sampling pulse
  • the overlap amount is smaller and the black level to be written is lower, so the signal line potential can return to the gray level. Therefore, no ghost occurs behind the horizontal scanning direction.
  • an analog video signal is input, and this is sampled.
  • the present invention is applied to a liquid crystal display device equipped with an analog interface drive circuit that drives each pixel in a dot-sequential manner is described.
  • a digital video signal is input, latched, and then converted to an analog video signal.
  • the present invention is similarly applicable to a liquid crystal display device equipped with a digital interface drive circuit that converts the analog video signal, samples the analog video signal, and drives each pixel in a dot-sequential manner.
  • the present invention is applied to an active matrix type liquid crystal display device using a liquid crystal cell as a display element (electro-optical element) of each pixel has been described as an example.
  • the dot-sequential drive system adopts a clock drive system for the horizontal drive circuit, such as an active matrix EL display device that uses EL elements as display elements for each pixel.
  • the present invention is applicable to all active matrix type display devices.
  • the dot sequential driving method in addition to the well-known 1H inversion driving method and dot inversion driving method, in the pixel array after the video signal is written, the pixel polarity becomes the same for the adjacent left and right pixels, and A so-called dot-line inversion drive method in which video signals of opposite polarities are simultaneously written to two rows separated by an odd number of rows between adjacent pixel columns, for example, pixels of the upper and lower rows, so that the upper and lower pixels have opposite polarities. is there.
  • the point-sequential driving type active matrix liquid crystal display device can be used as a display panel of a projection type liquid crystal display device (liquid crystal projector), that is, an LCD (liquid crystal display) panel.
  • liquid crystal projector liquid crystal projector
  • LCD liquid crystal display
  • FIG. 18 is a block diagram showing a system configuration of the projection type liquid crystal display device.
  • the projection type liquid crystal display device according to the present example has a configuration including a video signal source 3K system board 32 and an LCD panel 33.
  • the system board 32 performs signal processing such as the adjustment of the sample and hold position described above on the video signal output from the video signal source 31.
  • the system board 32 has a clock generation circuit (Tie Mining generator)] 8 will also be installed.
  • the LCD panel 33 the dot-sequential driving type active matrix liquid crystal display device according to the above-described embodiment is used. In the case of color, LCD panels 33 are provided corresponding to R (red), G (), and B (blue), respectively.
  • FIG. 19 is a schematic configuration diagram showing an example of a configuration of an optical system of a projection type color liquid crystal display device.
  • the white light emitted from the light source 41 passes through the first beam splitter 42 so that only a specific color component, for example, the B (blue) light component having the shortest wavelength is transmitted, and the remaining color light is emitted.
  • the components are reflected.
  • the light component of B transmitted through the first beam splitter 42 has its optical path changed by a mirror 43, and is irradiated on a B LCD panel 45 B through a lens 44.
  • the G (green) light component is reflected by the second beam splitter 46, and the R (red) light component is transmitted.
  • the G light component reflected by the second beam splitter 46 is applied to the G LCD panel 45 G through the lens 47.
  • the R light component transmitted through the second beam splitter 46 has its optical path changed by mirrors 48 and 49, and is irradiated on the R LCD panel 45 R through the lens 50.
  • Each of the LCD panels 45R, 45G, and 45B has a first substrate in which a plurality of pixels are arranged in a matrix, and a second substrate in which a plurality of pixels are arranged to face the first substrate at a predetermined interval. , A liquid crystal layer held between the substrates, and a filter layer corresponding to each color.
  • the R, G, and B lights passing through the LCD panels 45R, 45G, and 45B are combined by the cross prism 51.
  • the combined light emitted from the cross prism 51 is projected on a screen 53 by a projection prism 52.
  • the liquid crystal display device has a horizontal configuration.
  • Complete in driveline By realizing non-overlap sampling, it is possible to suppress the occurrence of vertical stripes due to overlap sampling and to increase the ghost margin, thereby realizing higher quality image display.
  • the rear type projection type liquid crystal display device is used as a projection TV for moving images
  • the front type projection type liquid crystal display device is generally used as a data projection device.
  • the dot-sequential drive type active matrix liquid crystal display device according to the above-described embodiment can be applied to any type. Further, here, the case where the present invention is applied to a color projection type liquid crystal display device has been described as an example, but the present invention is similarly applicable to a monochromatic projection type liquid crystal display device.
  • the active matrix display device of the dot sequential driving method when performing the horizontal driving by the clock driving method, the first clock signal serving as the reference of the horizontal scanning is used.
  • the first clock signal serving as the reference of the horizontal scanning
  • the second clock signal by generating a second clock signal with the same period and a small duty ratio, sampling the video signal as a sampling pulse by extracting this second clock signal, complete non-overlap Since the upsampling can be realized, the generation of vertical streaks due to overlap sampling can be suppressed and the ghost margin can be increased.

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Description

明 糸田 書 表示装置およびその駆動方法、 ならびに投写型表示装置 技術分野
本発明は、 表示装置およびその駆動方法、 ならびに投写型表示装置 （プロジュ クタ） に関し、 特に水平駆動回路にいわゆるクロックドライブ方式を採用した点 順次駆動方式のアクティブマトリクス型表示装置およびその駆動方法、 ならびに 投写型表示装置に関する。 背景技術
表示装置、 例えば液晶セルを画素の表示エレメント （電気光学素子） に用いた アクティブマトリクス型液晶表示装置において、 点順次駆動方式の水平駆動回路 として、 例えばクロック ドライブ方式を採用した構成のものが知られている。 のクロック ドライブ方式の水平駆動回路の従来例を図 1に示す。 図 1において、 水平駆動回路 1 00は、 シフトレジスタ 1 01、 クロック抜き取りスィッチ群 1 02およびサンプリングスィツ 群 1 03を有する構成となっている。
シフトレジス夕 1 01は、 n段のシフト段（ 転送段） からなり、 水平スタート パルス HSTが与えられると、 互いに逆相の水平クロック HCK， HCKXに同 期してシフト動作を行う。 これにより、 シフトレジス夕 1 01の各シフト段から は、 図 2 A〜 2 Fのタイミングチヤ一卜に示すように、 水平クロック HCK， H CKXの周期と同じパルス幅を持つシフトパルス Vs】〜Vs nが順次出力され る。 これらシフトパルス V s 1 ~V s 11は、 クロック抜き取りスィツチ群 1 02 の各スィツチ 1 02-；！〜 1 02- IIに与えられる。
クロック抜き取りスィッチ群 1 02のスィッチ 1 02-1〜； 102- πは、 各一端 が水平クロック HCKX， HCKを入力するクロックライン 104-1， 1 04-2 に交互に接続されており、 シフトレジス夕】 0】の各シフト段からシフトパルス Vs l~Vs nが与えられることにより、 順次ォン状態となつて水平クロック H CKX, HCKを順に抜き取る。 これら抜き取られた各パルスは、 図 2G〜2 I に示すようなサンプリングパルス Vh l〜Vhnとしてサンプリングスィツチ群 1 03の各スィツチ 1 03-：!〜 1 03-nに与えられる。
サンプリングスィツチ群】 03のスィツチ】 03-；！〜】 03- πは、 映像信号 V DOを伝送するビデオライン 1 05に各一端が接続されており、 クロック抜き取 りスィッチ群 1 0 2のスィッチ 1 02-：！〜 1 02- nで抜き取られて順次与えられ るサンプリングパルス V h 1 ~ V h nに応答して順にオン状態になることによつ て映像信号 VDOをサンプリングし、 画素部 （図示せず） の信号ライン 1 06 -; I 〜】 06- πに供給する。
上述した従来例に係るクロックドライブ方式の水平駆動回路 1 00では、 水平 クロック HCKX, HCKがクロック抜き取りスィツチ群 1 02の各スィツチ 1 02-：！〜】 02-πで抜き取られ、 サンプリングスィツチ群】 03の各スィツチ 1 03-1~1 03- IIに対してサンプリングパルス Vh l〜Vhnとして与えられる までの伝送過程において、 配線抵抗や寄生容量などに起因してパルスに遅延が生 し "So
すると、 この伝送過程でのパルスの遅延によって、 サンプリングパルス Vh 1 〜Vhnの波形になまりが生じる。 その結果、 例えば 2段目のサンプリングパル ス Vh 2に着目すると、 特に図 3 A~3 Cのタイミングチヤ トから明らかなよ うに、 2段目のサンプリングパルス Vh 2とその前後の 1段目， 3段目のサンプ リングパルス Vh 1， Vh 3との間に波形のオーバーラップが生じる。
ところで、 一般的に、 サンプリングスイッチ群 1 03の各スィッチ 1 03-：!〜 1 03-nがオンする瞬間に、 ビデオライン 1 05には信号ライン 1 03- 1~1 0 3 - nとの電位の関係から、 図 3 Dに示すように充放電ノィズが乗ってしまう。 このような状況下において、 上述したように、 サンプリングパルス Vh 2が前 後の段間でオーバーラップしていると、 サンプリングパルス Vh 2に基づく 2段 目のサンプリングタイミングでは、 3段目のサンプリングスィッチ 103- 3がォ ンすることによって生じる充放電ノイズをサンプリングしてしまう。 なお、 サン プリングスィッチ 103- 1〜： I 03- nは、 図 3A， 3 B, および 3Dに示すよう に、 サンプリングパルス Vh l~Vhnが " L" レベルになるタイミングでビデ オライン 105の電位 P105をサンプルホールドすることになる。
このとき、 ビデオライン 105に乗る充放電ノイズにばらつきが生じ、 またサ ンプリングパルス Vh l〜Vhnの各々が "L" レベルになるタイミングにもば らつきが生じるため、 サンプリングスィッチ 103-；！〜 103- πによるサンプリ ング電位にもばらつきが生じる。 その結果、 このサンプリング電位のばらつきが 表示画面上に縦スジとなつて現れ、 画品位を損なうことになる。
一方、 点順次駆動方式のァクティブマトリクス型液晶表示装置では、 高精細化 に伴って特に水平方向の画素数が増えると、 1系統で入力される映像信号 V D 0 を、 限られた水平有効期間内で全画素について順番にサンプリングするためのサ ンプリング時間を十分に確保するのが難しくなる。 そこで、 サンプリング時間を 十分に確保するため、 図 4に示すように、 映像信号を m系統 （mは 2以上の整数 ) で並行して入力する一方、 水平方向の m個の画素を単位として m個のサンプリ ングスィ 'クチを設け、 1つのサンプリングパルスで πι個のサンプリングスィツチ を同時に駆動することによって m画素単位で順次書き込みを行う方式が採られる ことになる。
ここで、 単位画素数 m以下の幅を持つ細い黒線を表示する場合を考える。 この ような黒線表示を行う場合に、 映像信号 VDOは、 図 5Aに示すように、 黒レべ ル BLVLの部分がパルス状になり、 またそのパルス幅が、 図 5 Bに示すような サンプリングパルス SMPLのパルス幅と等しい波形として入力される。 このパ ルス状の映像信号 V D 0は矩形波が理想的であるが、 映像信号 V D 0を伝送する ビデオラインの配線抵抗や寄生容量などに起因して、 図 5 Cに示すように、 パル ス波形の立ち上がりや立ち下がりがなまってしまう （映像信号 VDO' ) 。 なお 、 図 5 Aおよび 5 Cの BGL VLは、 背景グレーレベルを示している。
このように、 立ち上がりや立ち下がりがなまつたパルス状の映像信号 V D 0 ' をサンプリングパルス Vh l~Vhnでサンプルホールドを行うと、 本来 k段目 のサンプリングパルス Vhkでパルス伏の映像信号 VDO' をサンプルホールド する笞が、 前段のサンプリングパルス Vh k— 1で映像信号 VDOの立ち上がり 部分をサンプルホールドしたり、 あるいは次段のサンプリングパルス Vhk+ 1 で映像信号 VDO' の立ち下がり部分をサンプルホールドすることになる。 その 結果、 ゴーストが発生する。 ここで、 ゴーストとは、 正規の画像からずれて重複 して生じる望ましくない妨害像を言う。
サンプリングパルス Vhkに対する映像信号 VDO' (以下、 単に映像信号 V DOと記す） の位相関係は、 映像信号 V DOを処理する回路において、 映像信号 VDOの時間軸上の位置、 即ちサンプルホールドポジションを調整することによ り、 図 6A~6 Iに示すように、 例えば SZH=0~5の 6段階に変更すること ができる。
ここで、 サンプルホールドによるゴースト発生依存について述べる。 先ず、 S /H= 1のときについて考える。 S/H= 1のときの映像信号 VDOとサンプリ ングパルス （SMPL) Vhk— 1， Vhk, V h k + 1との位相関係および信 号ラインの電位 PL Sの変化を図 7 A~ 7 Gに示す。 なお、 図 7Aの BLVLは 黒レベルを示し、 BGLVLは背景グレーレベルを示している。
S/H= 1では、 サンプリングパルス Vhkによってパルス状の映像信号 VD 0がサンプルホールドされることにより、 k段目の信号ラインに黒信号が書き込 まれ、 図 8に示すように黒線 BLNが表示される。
しかし同時に、 映像信号 VDOの黒信号部 （パルス部） が k一】段目のサンプ リングパルス Vhk— 1とオーバーラップしているため、 k一 1段目の信号ライ ンにも黒信号が書き込まれる。 これにより、 図 8に示すように、 k一 1段目の位 置、 即ち水平スキャン方向 HSCND (VSCNDは垂直スキャン方向を示す） ) の手前側にゴースト GSTが発生してしまう。 同様に、 SZH=0でも、 k— 1段目のサンプリングパルス Vhk— 1と映像信号 VDOの黒信号部とがオーバ ーラツプしており、 水平スキャン方向 HSCNDの手前側にゴースト GSTが発 生してしまう。
次に、 S/H- 5のときについて考える。 S/H= 5のときの映像信号 VDO とサンプリングパルス （SMPL) Vhk— 1， V k, Vhk+1との位相関 係および信号ラインの電位 PSLの変化を図 9 A~ 9 Gに示す。 なお、 図 9 Aの BL VLは黒レベルを示し、 BGLVLは背景グレーレベルを示している。
S/H= 5では、 映像黒信号は k+ 1段目のサンプリングパルス Vhk+ 1と オーバーラップしてしまう。 k+ 1段目の信号ラインには、 サンプリングスイツ チがォンしたときに黒信号が書き込まれ、 その後はグレーレベルまで戻ろうとす る。 しかし、 オーバーラップ量が大きいため、 信号ラインの電位は、 図 9G中 N RTNで示す分だけ、 グレーレベル BGLVLまでは戻りきらない。 そのため、 図 10に示すように、 k+1段目の位置、 即ち水平スキャン方向 HSCNDの後 ろ側にゴースト GSTが発生してしまう。
S/H=：！〜 4でも SZH= 5のときと同様に、 k + 1段目のサンプリングパ ルス Vhk+ 1と映像黒信号部とはォーパーラジブしており、 サンプリングスィ ツチがオンしたときに信号ラインに黒信号が書き込まれる。 しかし、 SZH=5 のときに比べてオーバーラツプ量が小さく、 書き込まれる黒レベルが低いため、 信号ラインの電位はグレーレベルまで戻りきることができる。 したがって、 ゴー ストは発生しない。
上述したようなプロセスにて、 映像信号 VDOとサンプリングパルスとのォー バーラップに起因してゴーストが発生する。 ここで、 SZH=2， 3, 4のよう に前後どちらにもゴース卜が発生しないサンプルホールドポジションの数をゴー ストに対するマージン （以下、 ゴーストマージンと称す） とする。 このように、 ビデオラインの配線抵抗や寄生容量などに起因して、 パルス状の 映像信号 V D◦の立ち上がりや立ち下がりに生じる波形のなまりの問題は避けら れなくても、 映像信号 V D Oを処理する回路部分において、 最適なサンプルホー ルドポジションを設定することにより、 ゴ一ス卜の発生を回避することができる
0
しかしながら、 ビデオラインの配線抵抗や寄生容量などに起因して、 パルス状 の映像信号 V D 0の立ち上がりや立ち下がりに波形のなまりが生じることにより 、 当該映像信号 V D Oのパルス波形部分が前段あるいば次段のサンプリングパル スとォ一バーラップしてしまうため、 その分だけゴーストマージンを大きくとれ ないことになる。 上記の例では、 ゴーストマージンが S/H = 2， 3 , 4の 3つ となる。 発明の開示
上記目的を達成するためには、 本発明では、 画素が行列状に配置され、 各画素 列ごとに信号ラインが配線されてなる画素部に対する水平走査の際に、 第 1のク ロック信号に同期して順にシフトパルスを得て、 このシフトパルスに基づいて映 像信号をサンプリングしつつ前記画素部の信号ラィンに供給する表示装置におい て、 第】のクロツク信号に対して周期が同じでかつデューティ比が小さい第 2の クロツク信号を生成するとともに、 シフトパルスに基づいて第 2のクロック信号 を抜き取ってサンプリングパルスとし、 このサンプリングパルスによって映像信 号をサンプリングしつつ画素部の信号ラインに供給する構成を採っている。 上記の構成において、 第 1のスィッチ群の各スィッチは、 シフトレジス夕から 第 1のクロック信号に同期して順次出力されるシフトパルスに応答して第 2のク ロック信号を順に抜き取る。 これにより、 第 2のスィッチ群には、 第 1のクロッ ク信号よりもデューティ比が小さい第 2のクロック信号がサンプリング信号とし て与えられる。 そして、 第 2のスイッチ群の各スィッチは、 これらサンプリング 信号に応答して入力映像信号を順次サンプルホールドし、 画素部の信号ラインに 供給する。 このとき、 サンプリング信号のデューティ比が第 1のクロック信号に 比べて小さいことで、 完全ノンオーバーラツプサンプリングを実現できる。 図面の簡単な説明
図 1は、 従来例に係るクロック ドラィブ方式水平駆動回路の構成の一例を示す プロック図である。
図 2A~2 Iは、 従来例に係るクロック ドライブ方式水平駆動回路の動作説明 のための夕ィミングチャートである。
図 3A~3Dは、 従来例に係るクロック ドライブ方式水平駆動回路における映 像信号のサンプリング動作時のタイミングチヤ一トである。
図 4は、 映像信号を m系統で並行して入力する場合のサンプリングスィツチ群 の構成を示す図である。
図 5 A~5 Cは、 パルス伏の映像信号になまりが生じた状態を示す波形図であ る o
図 6 A~6 Iは、 S/H= 0~5のサンプルホールドポジションをとる映像信 号 VDOとオーバーラップしたサンプリングパルス Vhk— 1， Vhk, Vhk
+ 1との位相関係を示すタイミングチャートである 0
図 7 A~7Gは、 S/H= 1のときの映像信号 V DOとオーバーラ 'ジブしたサ ンプリングパルス Vhk— 1， Vhk, Vhk+ 1との位相関係および信号ライ ンの電位変化を示すタイミングチヤートである。
図 8は、 水平スキャン方向の手前側にゴーストが生じた状態を示す図である。 図 9 A〜9 Gは、 S/H- 5のときの映像信号 V DOとオーバーラツプしたサ ンプリングパルス Vhk— 1， Vhk, Vhk+ 1との位相関係および信号ライ ンの電位変化を示すタイミングチャートである。
図 10は、 水平スキャン方向の後ろ側にゴーストが生じた状態を示す図である 図 1 1は、 本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス 型液晶表示装置の構成例を示す回路図である。
図 12A〜12Dは、 水平クロック HCK， H C K Xとクロック D C K， DC KXとのタイミング関係を示すタイミングチヤートである。
図 13Α〜13Μは、 本実施形態に係るクロック ドライブ方式水平駆動回路の 動作説明のためのタイミングチヤートである。
図 14 Α~ 14 Dは、 本実施形態に係るクロック ドラィブ方式水平駆動回路に おける映像信号のサンプリング動作時のタイミングチヤートである。
図 15Α~15 Iは、 S/H=0〜 5のサンプルホールドポジションをとる映 像信号 VDOと完全ノンオーバーラツプのサンプリングパルス Vhk— 1, V k, Vhk+lとの位相関係を示すタイミングチャートである。
図 16 A〜l 6Gは、 1のときの映像信号 VDOと完全ノンオーバー ラップのサンプリングパルス Vhk—： I， Vhk, Vhk +】 との位相関係およ び信号ラインの電位変化を示す夕ィミングチャートである。
図 17A~17Gは、
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のときの映像信号 VDOと完全ノンオーバー ラップのサンプリングパルス Vhk— 1， Vhk, Vhk + 1との位相関係およ び信号ラインの電位変化を示すタイミングチヤートである。
図】 8は、 本発明に係る投写型液晶表示装置のシステム構成を示すプロック図 である。
図 19は、 投写型カラー液晶表示装置の光学系の構成の一例を示す概略構成図 であ ¾。 発明を実施するための最良の形態
以下、 本発明の実施の形態につ 、て図面を参照して詳細に説明する。
図 11は、 例えば液晶セルを画素の表示エレメント （電気光学素子） として用 いた本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表 示装置の構成例を示す回路図である。 ここでは、 図面の簡略化のために、 4行 4 列の画素配列の場合を例に採って示している。 なお、 アクティブマトリクス型液 晶表示装置では、 通常、 各画素のスイッチング素子として薄膜トランジスタ （T FT； thin film transistor)が用いられている。
図 1 1において、 行列伏に配置された 4行ラ 4列分の画素 （PXL) 1 1の各 々は、 画素トランジスタである薄膜トランジスタ TFTと、 この薄膜トランジス 夕 TFTのドレイン電極に画素電極が接続された液晶セル L Cと、 薄膜トランジ ス夕 TFTのドレイン電極に一方の電極が接続された保持容量 C s とから構成さ れている。 これら画素 1 1の各々に対して、 信号ライン〗 2 -:!〜 12-4が各列ご とにその画素配列方向に沿って配線され、 ゲートライン 13-；！〜〗 3-4が各行ご とにその画素配列方向に沿つて配線されている。
画素 1 1の各々において、 薄膜トランジスタ TFTのソース電極 （または、 ド レイン電極） は、 対応する信号ライン 12-；！〜 12-4に各々接続されている。 薄 膜トランジスタ TFTのゲート電極は、 ゲートライン 13-1~13- 4に各々接続 されている。 液晶セル LCの対向電極および保持容量 Csの他方の電極は、 各画 素間で共通に Cs ライン 14に接続されている。 この Cs ライン 14には、 所定 の直流電圧がコモン電圧 V c omとして与えられる。
以上により、 画素 1 1が行列状に配置され、 これら画素 1 1に対して信号ライ ン 1 2 - 1〜； I 2 -4が各列ごとに配線されかつゲートライン 1 3 -1〜： 13 -4が各行 ごとに配線されてなる画素部 （PXLP) 15が構成されている。 この画素部 1 5において、 ゲートライン 1 3-：！〜】 3 -4の各一端は、 画素部 15の例えば左側 に配置された垂直駆動回路 （VDRV) 1 6の各行の出力端に接続されている。 垂直駆動回路 1 6は、 1フィールド期間ごとに垂直方向 （行方向） に走査して ゲートライン 13- 1~13- 4に接続された各画素 1 1を行単位で順次選択する処 理を行う。 すなわち、 垂直駆動回路〗 6からゲートライン 13-1に対して走査パ ルス Vg 1が与えられたときには 1行目の各列の画素が選択され、 ゲートライン 13- 2に対して走査パルス Vg 2が与えられたときには 2行目の各列の画素が選 択される。 以下同様にして、 ゲートライン 13-3， 13- 4に対して走査パルス V g 3, Vg 4が順に与えられる。
画素部 15の例えば上側には、 水平駆動回路 （HDRV) 1 7が配置されてい る。 また、 垂直駆動回路 1 6や水平駆動回路 17に対して各種のクロック信号を 与えるクロック生成回路 （CLKGEN：タイミングジェネレータ） 1 8が設け られている。 このクロック生成回路: I 8では、 垂直走査の開始を指令する垂直ス 夕一トパルス VST、 垂直走査の基準となる互いに逆相の垂直クロック VCK， VCKXs 水平走査の開始を指令する垂直スタートパルス VST、 水平走査の基 準となる互いに逆相の水平クロック H C K， HCKXが生成される。
クロック生成回路 1 8ではさらに、 図 12A〜1 2Dのタイミングチャートに 示すように、 水平クロック HCK， HCKXに対して周期が同じ （T 1 =T2) でかつデューティ比が小さ t、互いに逆相のクロック DCK， DCK も生成され る。 ここで、 デューティ比とは、 パルス波形において、 パルス幅 tとパルス繰り 返し周期 Tとの比である。
本例の場合は、 水平クロック HCK， HCK (のデューティ比 （t 1ZT 1) が 50%であり、 これよりもクロック DCK, DCKXのデューティ比 （t 2/ T 2)が小さく、 即ちクロック DC K， DCKXのパルス幅 t 2が水平クロック HCK, HCKXのパルス幅 t 1よりも狭く設定されている。
水平駆動回路 1 7は、 入力される映像信号 V DOを 1 H (Hは水平走査期間） ごとに順次サンプリングし、 垂直駆動回路 1 6によって行単位で選択される各画 素 1 1に対して書き込む処理を行うためのものであり、 本例ではクロックドライ ブ方式を採用し、 シフトレジスタ 21、 クロック抜き取りスィツチ群 22および サンプリングスィツチ群 23を有する構成となっている。
シフトレジス夕 21は、 画素部 15の画素列 （本例では、 4列） に対応した 4 段のシフト段 （SZR段） 21-；！〜 21-4からなり、 水平スタートパルス HST が与えられると、 互いに逆相の水平クロック HCK， HCK (に同期してシフト 動作を行う。 これにより、 シフトレジス夕 21の各シフト段 21-1〜21-4から は、 図 13 A〜l 3 Mのタイミングチヤ一トに示すように、 水平クロック HCK ， HCKXの周期と同じパルス幅を持つシフ トパルス Vs l~Vs 4が順次出力 される。
クロック抜き取りスィッチ群 22は、 画素部 15の画素列に対応した 4個のス イッチ 22- 1〜22-4からなり、 これらスィッチ 22-；!〜 22 -4の各一端が、 ク ロック生成回路 1 8からクロック DCKX, DCKを伝送するクロックライン 2 4-1, 24- 2に交互に接続されている。 すなわち、 スィッチ 22- 1, 22- 3の各 一端がクロックライン 24-1に、 スィッチ 22-2， 22- 4の各一端がクロックラ イン 24- 2にそれぞれ接続されている。
クロック抜き取りスィッチ群 22の各スィッチ 22- 1〜22- 4には、 シフトレ ジスタ 21の各シフト段 21-；！〜 21-4から順次出力されるシフトパルス Vs 1 〜Vs 4が与えられる。 クロック抜き取りスィッチ群 22の各スィッチ 22-：！〜 22-4は、 シフトレジス夕 21の各シフト段 21-1~21-4からシフトパルス V s l〜Vs 4が与えられると、 これらシフトパルス Vs l~Vs 4に応答して順 にオン状態となることにより、 互いに逆相のクロック DCKX, DCKを交互に 抜き取る。
サンプリングスィッチ群 23は、 画素部 15の画素列に対応した 4個のスイツ チ 23- 1~23- 4からなり、 これらのスィツチ 23- 1~23- 4の各一端が映像信 号 VDOを入力するビデオライン 25に接続されている。 このサンプリングスィ ツチ群 23の各スィッチ 23-：！〜 23- 4には、 クロック抜き取りスィッチ群 22 の各スィクチ 22-1~22-4によって抜き取られたクロック DCKX, DCKが サンプリングパルス Vh l~Vh 4として与えられる。
サンプリングスィツチ群 23の各スィツチ 23-；!〜 23- 4は、 クロック抜き取 りスィッチ群 2 2の各スィツチ 22-；！〜 2 2- 4からサンプリングパルス Vh 1 ~ Vh 4が与えられると、 これらサンプリングパルス Vh l〜Vh 4に応答して順 にオン状態となることにより、 ビデオライン 2 5を通して入力される映像信号 V DOを順次サンプリングし、 画素部】 5の信号ライン 1 2-；！〜】 2- 4に供給する
0
上記構成の本実施形態に係る水平駆動回路〗 7では、 シフトレジスタ 2 1から 順次出力されるシフトパルス Vs l~V s 4をサンプリングパルス Vh l~Vh 4として用いるのではなく、 サンプリングパルス Vh l~Vh 4に同期して、 互 いに逆相のクロック DCKX， DCKを交互に抜き取り、 これらクロック DCK X, DCKを直接サンプリングパルス Vh l~Vh 4として用いるようにしてい る。 これにより、 サンプリングパルス VI！】〜 Vh 4のばらつきを抑えることが できる。 その結果、 サンプリングパルス Vh l〜Vh 4のばらつきに起因するゴ 一ストを除去できることになる。
しかも、 本実施形態に係る水平駆動回路〗 7においては、 従来技術の場合のよ うに、 シフトレジスタ 2 1のシフト動作の基準となる水平クロック HCKX, H CKを抜き取ってサンプリングパルス Vh l~Vh 4として用いるのではなく、 水平クロック H C K X， H C Kに対して同じ周期でかつデュ一ティ比の小さ ゝク ロック DCKX, DCKを別途生成し、 これらクロック: DCKX, DCKを抜き 取ってサンプリングパルス Vh l~Vh 4として用いるようにしているので、 次 のような作用効果が得られる。
すなわち、 クロック DCKX, DCKがクロック抜き取りスィッチ群 2 2の各 スィッチ 2 2-：！〜 2 2- 4で抜き取られ、 サンプリングスィツチ群 23の各スィツ チ 23-1-2 3- 4に与えられるまでの伝送過程において、 配鎳抵抗や寄生容量な どに起因してパルスに遅延が生じ、 抜き取られたクロック DCKX, DCKの波 形になまりが生じたとしても、 特に図 1 4 A~l 4 Dのタイミングチャ^"トから 明らかなように、 抜き取られたクロック DCKX， DCKの各々が前後のパルス との間で完全ノンオーバーラップの波形となる。 なお、 図 14 Dはビデオライン 25の電位 P 25を示している。
そして、 この完全ノンオーバーラップ波形のクロック DCKX， DCKをサン プリングパルス Vh l~Vh 4として用いることにより、 サンプリングスィツチ 群 23において、 ある k段目に着目したとき、 k+1段目のサンプリングスイツ チがオンする前に必ず k段目のサンプリングスィツチによる映像信号 VDOのサ ンプリングを完了することができる。
これにより、 サンプリングスィツチ群 23の各スィツチ 23-1~23- 4がオン する瞬間に、 たとえビデオライン 25に充放電ノイズが乗るとしても、 図 14 A 〜14 Dに示すように、 次の段のスィッチングによって充放電ノイズが発生する 以前に必ず自段のサンプリングが行われるため、 充放電ノイズをサンプリングす るのを防ぐことができる。 その結果、 水平駆動の際に、 サンプリングパルス相互 間での完全ノンオーバーラツプサンプリングを実現できるため、 オーバーラップ サンプリングに起因する縦スジの発生を抑えることができる。
また、 完全ノンオーバーラップサンプリングを実現できることで、 ゴーストが 発生しないゴーストマージンを従来よりも大きくとることもできる。 以下に、 こ の点について詳述する。
図 15A〜15 Iに、 例えば S/H=0~ 5のサンプルホールドポジションを とる映像信号 VDOと完全ノンォーパーラップのサンプリングパルス （SMPL ) Vhk- 1, V k, Vhk+ 1との位相関係を示す。
先ず、 SZH= 1のときについて考える。 S/H= 1のときの映像信号 VDO とサンプリングパレス （SMPL) Vhk— 1， Vhk, Vhk + 1との位相関 係および信号ラインの電位 PL Sの変化を図 16A~16Gに示す。 なお、 図 1 6 Aの BL VLは黒レベルを示し、 BGLVLは背景グレーレベルを示している
S/H= 1では、 k— 1段目のサンプリングパルス Vhk—】 と映像信号 VD 0の黒信号部 （パルス部） とオーバーラップしない。 したがって、 サンプリング パルス V h kによつてパルス状の映像信号 V D 0をサンプリングした際に、 k段 目の信号ラインにのみ黒信号が書き込まれるため、 水平スキャン方向の手前側に ゴーストは発生しない。
次に、 S/H- 5のときについて考える。 SZH= 5のときの映像信号 VDO とサンプリングパルス （SMPL) Vhk— 1， Vhk, Vhk+ 1 との位相関 係および信号ラインの電位 PSLの変化を図 1 7 A〜l 7Gに示す。
SZH= 5では、 映像黒信号は k+ 1段目のサンプリングパルス Vhk+ 1 と オーバーラップしてしまう。 k+ 1段目の信号ラインには、 サンプリングスイツ チがォンしたときに黒信号が書き込まれ、 その後はグレーレベルまで戻ろうとす る。 しかし、 オーバーラップ量が大きいために、 図 1 7G中 NRTNで示す分だ け、 信号ラインの電位はグレーレベルまでは戻りきらない。 したがって、 水平ス キャン方向の後ろ側にゴーストが発生する。
S/H= 1〜 4でも S/H= 5のときと同様に、 k + 1段目のサンプリングパ ルス V h k + 1 と映像黒信号部とはオーバーラップしており、 サンプリングスィ ツチがオンしたときに信号ラインに黒信号が書き込まれる。 しかし、 S/H=5 のときに比べてオーバ一ラップ量が小さく、 書き込まれる黒レベルが低いため、 信号ラインの電位はグレーレベルまで戻りきることができる。 したがって、 水平 スキャン方向の後ろ側にゴーストは発生しない。
ここで、 サンプリングパルス Vhk—】， Vhk， Vhk + 1が相互にオーバ ーラクプすることで、 オーバーラツプサンプリングとなる従来技術の場合と対比 とすると、 従来技術ではゴーストマージンが SZH= 2， 3, 4の 3つであるの に対して、 完全ノンオーバ一ラクプサンプリングの本方式では SZH= 2， 3, 4に SZH= 0， 】の 2つが加わって計 5つがゴーストマージンとなり、 ゴース トマージンを上げることができる。
なお、 上記実施形態では、 アナログ映像信号を入力とし、 これをサンプリング して点順次にて各画素を駆動するアナログインターフユース駆動回路を搭載した 液晶表示装置に適用した場合について説明したが、 ディジ夕ル映像信号を入力と し、 これをラッチした後アナログ映像信号に変換し、 このアナログ映像信号をサ ンプリングして点順次にて各画素を駆動するディジタルインターフ ス駆動回 路を搭載した液晶表示装置にも、 同様に適用可能である。
また、 上記実施形態においては、 各画素の表示エレメント （電気光学素子） と して液晶セルを用いたアクティブマトリクス型液晶表示装匱に適用した場合を例 に採って説明したが、 液晶表示装置への適用に限られるものではなく、 各画素の 表示エレメントとしてエレク トロルミネッセンス （E L electroluminescence) 素子を用いたァクティブマトリクス型 E L表示装置など、 水平駆動回路にクロッ ク ドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全 般に適用可能である。
点順次駆動方式としては、 周知の 1 H反転駆動方式やドッ ト反転駆動方式の外 に、 映像信号を書き込んだ後の画素配列において、 画素の極性が隣り合う左右の 画素で同極性となり、 かつ上下の画素で逆極性となるように、 隣り合う画素列間 で奇数行離れた 2行、 例えば上下の 2行の画素に互いに逆極性の映像信号を同時 に書き込むいわゆるドツ トライン反転駆動方式などがある。
以上説明した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表 示装置は、 投写型液晶表示装置 （液晶プロジェクタ） の表示パネル、 即ち L C D (liquid crystal display)パネルとして用いることが可能である。
図 1 8は、 投写型液晶表示装置のシステム構成を示すブロック図である。 本例 に係る投写型液晶表示装置は、 映像信号源 3 K システムボード 3 2および L C Dパネル 3 3を有する構成となっている。
このシステム構成において、 システムボード 3 2では、 映像信号源 3 1から出 力される映像信号に対して先述したサンプルホールドポジションの調整などの信 号処理が行われる。 システムボード 3 2には、 図 1 1のクロック生成回路 （タイ ミングジュネレータ） 】 8も搭載される。 そして、 LCDパネル 33として、 先 述した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置が 用いられる。 また、 カラーの場合には、 L CDパネル 33が R (赤） ， G (綠） ， B (青） にそれぞれ対応して設けられる。
図 1 9は、 投写型カラー液晶表示装置の光学系の構成の一例を示す概略構成図 である。 図 1 9において、 光源 4 1から発せられる白色光は、 第 1のビームスプ リツタ 42で特定の色成分、 例えば一番波長の短い B (青） の光成分のみが透過 し、 残りの色の光成分は反射される。 第 1のビームスプリ 'クタ 42を透過した B の光成分は、 ミラー 43で光路が変更され、 レンズ 44を通して Bの LCDパネ ル 45 Bに照射される。
第 1のビームスプリ ' タ 42で反射された光成分については、 第 2のビームス プリ 'クタ 46で例えば G (緑） の光成分が反射され、 R (赤） の光成分が透過す る。 第 2のビームスプリツ夕 46で反射された Gの光成分は、 レンズ 47を通し て Gの LCDパネル 45 Gに照射される。 第 2のビームスプリツ夕 46を透過し た Rの光成分は、 ミラー 48， 4 9で光路が変更され、 レンズ 50を通して Rの LCDパネル 45 Rに照射される。
LCDパネル 45R， 45G, 45 Bは各々、 複数の画素がマトリクス伏に配 置されてなる第 1の基板と、 この第 1の基板に対して所定の間隔をもつて対向配 置された第 2の基板と、 これら基板間に保持された液晶層と、 各色に対応したフ ィル夕層とを有する構成となっている。 これら LCDパネル 45R， 45G, 4 5 Bを経た R， G， Bの各光は、 クロスプリズム 5 1で光合成される。 そして、 このクロスプリズム 5 1から出射される合成光は、 投射プリズム 52によってス クリーン 53に投射される。
上記構成の投写型液晶表示装置において、 LCDパネル 45 R, 45G, 45 Bとして、 先述した実施形態に係る点順次駆動方式のアクティブマトリクス型液 晶表示装置を用いることにより、 当該液晶表示装置では水平駆動系において完全 ノンオーバーラップサンプリングを実現したことで、 オーバーラップサンプリン グに起因する縦スジの発生を抑えることができるとともに、 ゴーストマージンを 上げることができるため、 より高画質の画像表示を実現できる。
なお、 投写型液晶表示装置にはリアタイプとフロントタイプとがあり、 一般的 に、 リアタイプの投写型液晶表示装置は動画用のプロジェクシヨン T Vとして、 フロントタイプの投写型液晶表示装置はデータプロジュクタとして用いられてい るが、 先述した実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表 示装置はいずれのタイプにも適用可能である。 また、 ここでは、 カラ の投写型 液晶表示装置に適用した場合を例に採って説明したが、 モノク口の投写型液晶表 示装置にも同様に適用可能である。 産業上の利用可能性
以上説明したように、 本発明によれば、 点順次駆動方式のアクティブマトリク ス型表示装置において、 クロックドライブ方式にて水平駆動を行う際に、 水平走 査の基準となる第 1のクロック信号に対して周期が同じでかつデューティ比が小 さい第 2のクロック信号を生成し、 この第 2のクロック信号を抜き取ってサンプ リングパルスとして映像信号のサンプリングを行うようにしたことにより、 完全 ノンオーバーラツプサンプリングを実現できるため、 オーバーラツプサンプリン グに起因する縦スジの発生を抑えることができるとともに、 ゴーストマージンを 上げることができる。

Claims

請求の範囲
1 . 画素が行列状に配置され、 各画素列ごとに信号ラィンが配線されてなる 画素部と、
水平走査の基準となる第〗のクロック信号を生成するとともに、 この第 1のクロック信号に対して周期が同じでかつデュ一ティ比が小さい第 2のクロッ ク信号を生成するクロック生成手段と、
前記第 1のクロック信号に同期してシフト動作を行い、 各シフト段から シフトパルスを順次出力するシフトレジス夕と、
前記シフトレジス夕から順次出力される前記シフトパルスに応答して前 記第 2のクロック信号を抜き取る第】のスィツチ群と、
入力される映像信号を前記第 1のスィッチ群の各スィッチによって抜き 取られた前記第 2のクロック信号に応答して順次サンプリングして前記画素部の 各信号ラインに供給する第 2のスィツチ群と
を備えたことを特徵とする表示装置。
2 . 前記画素の表示エレメントが液晶セルである
ことを特徵とする請求項〗記載の表示装置。
3 . 画素が行列伏に配置され、 各画素列ごとに信号ラインが配線されてなる 画素部に対する水平走査の際に、 第 1のクロック信号に同期して順にシフトパル スを得て、 このシフトパルスに基づいて映像信号をサンプリングしつつ前記画素 部の信号ラインに供給する表示装置の駆動方法であって、
前記第 1のクロジク信号に対して周期が同じでかつデューティ比が小さ い第 2のクロック信号を生成し、
前記シフ トパルスに基づ t、て前記第 2のクロック信号を抜き取つてサン プリングパルスとし、
このサンプリングパルスによつて前記映像信号をサンプリングしつつ前 記画素部の信号ラィンに供給する
ことを特徴とする表示装置の駆動方法。
4 . 前記画素の表示エレメントが液晶セルである
ことを特徴とする請求項 3記載の表示装置の駆動方法。
5 . 水平走査の基準となる第 1のクロック信号を生成するとともに、 この第 】のクロツク信号に対して周期が同じでかつデューティ比が小さい第 2のクロッ ク信号を生成するクロック生成手段と、
画素が行列状に配置され、 各画素列ごとに信号ラインが配線されてなる 画素部と前記第】のクロック信号に同期して順次得られるシフトパルスに基づ 、 て前記第 2のクロック信号を抜き取り、 この抜き取った第 2のクロック信号に応 答して入力映像信号を順次サンプリングして前記画素部の各信号ラィンに供給す る水平駆動系とを有する表示パネルと、
前記表示パネルに光を照射する照射手段と、
前記表示パネルを経た光をスクリーン上に投影する投影手段と を備えたことを特徵とする投写型表示装置。
6 . 前記画素部の各画素の表示エレメン卜が液晶セルである
ことを特徵とする請求項 5記載の投写型表示装置。
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