WO2001037089A2

WO2001037089A2 - Testumgebung zur untersuchung elektronischer systeme und verfahren zum testen von systemen durch eine testumgebung

Info

Publication number: WO2001037089A2
Application number: PCT/DE2000/004050
Authority: WO
Inventors: Matthias Bauer; Renate Henftling; Wolfgang Ecker
Original assignee: Infineon Technologies Ag
Priority date: 1999-11-18
Filing date: 2000-11-17
Publication date: 2001-05-25
Also published as: WO2001037089A3

Abstract

Die Erfindung betrifft eine Testumgebung zur Untersuchung elektronischer Systeme, wobei die Testumgebung so gestaltet ist, dass sie Testvektoren erzeugt. Erfindungsgemäss ist die Testumgebung in voneinander verschiedene Teile aufgeteilt, wobei wenigstens ein Teil eine Kommunikation mit einem Haupt-Controller aufrechterhält, wobei wenigstens ein weiterer Teil Befehle für das zu testende elektronische System erzeugt, wobei der Teil, der die Kommunikation mit dem Haupt-Controller aufrechterhält, wenigstens teilweise aus programmierbaren Bestandteilen besteht und wobei der Teil, der Stimuli auf wenigstens einem Hardware-Beschleuniger und/oder wenigstens einem zyklenbasierten Simulator erfolgt.

Description

Beschreibung

Testumgebung zur Untersuchung elektronischer Systeme und Verfahren zum Testen von Systemen durch eine Testumgebung

Die Erfindung betrifft eine Testumgebung zur Untersuchung elektronischer Systeme, wobei die Testumgebung so gestaltet ist, dass sie Testvektoren erzeugt.

Die Erfindung betrifft ferner ein Verfahren zum Testen von elektronischen Systemen durch eine Testumgebung, wobei die Testumgebung Testvektoren erzeugt und Reaktionen des zu testenden Systems auswertet .

Der Begriff "elektronisches System" ist in seiner weitesten Bedeutung gemeint und umfaßt auch Subsysteme oder einzelne Bausteine wie ASICs.

Die Verifikation elektronischer Systeme, Subsysteme oder Bausteine erfolgt in der Regel durch Simulation. Dabei werden die Systeme mit Hilfe von Testsignalen, insbesondere Testvektoren, auf ihre Funktionalität überprüft. Die zu simulierenden Systeme liegen meist in einer

Hardwarebeschreibungssprache, wie z.B. VHDL, vor und werden auf einer Register-Transfer-Ebene (RTL-Ebene) beschrieben. Eine Umgebung dieses Systems, auch Testumgebung oder Testbench genannt, d.h. eine Anordnung von Teilen, die die Testsignale, insbesondere Testvektoren, erzeugen und die Antworten des Systems auswerten, wird meist in diesen Hardwarebeschreibungssprachen modelliert. Die Simulation kann je nach Komplexität der Bausteine, beziehungsweise der Testumgebung und je nach Anzahl der Testvektoren viel Zeit in Anspruch nehmen, die besonders in der letzten Phase des Designs nicht vorhanden ist.

Zur Verkürzung dieser Zeit sind im Stand der Technik verschiedene Verfahren zur Beschleunigung von Testumgebungen bekannt . Die Simulation von Testumgebung und dem zu testenden System erfolgt mit vorhandenen Simulatoren. Dabei wird als klassische Simulationsmethode die ereignisgetriebene (Event - Dπven) Simulation verwendet .

Zur Beschleunigung der Simulation ist es bekannt, einzelne Modelle zu abstrahieren. Dies erfordert einen Zusatzaufwand für eine Modellierung.

Zur Beschleunigung der Simulation ist es ferner bekannt, die Beschreibungssprache zu andern, indem eine sogenannte höhere Software Programmiersprache, wie z.B. C, eingesetzt wird. Die Programmiersprache erfordert eine hohe Abstraktionsebene. Außerdem ist eine Kopplung von verschiedenen Beschreibungen notig.

Durch eine Parallelisierung der Testsequenz kann gleichfalls eine Beschleunigung der Simulation erreicht werden. Hierzu werden die Testvektoren aufgeteilt und die Simulation auf mehreren Rechnern parallel ausgeführt. Dies erfordert einen hohen Aufwand für die Verwaltung der einzelnen Testprozesse. Außerdem können lange Testsequenzen nicht gesplittet werden, was wiederum eine lange Simulationszeit bedeutet.

Eine Beschleunigung kann ferner durch zyklenbasierte (Cycle- based) Simulatoren erfolgen. Testbench und System werden hierbei mit Hilfe eines zyklenbasierten Simulators beschleunigt. Die Beschreibung der Testbench muß m einem Subset (meist Synthese-Subset) der Hardwarebeschreibungssprache vorliegen, was die Modellierung einschrankt und den Modellierungsaufwand erhöht.

Für eine Beschleunigung durch Hardware Beschleuniger (Hardware Accellerator) werden Testbench und System auf Hardware Beschleunigern abgebildet und dort beschleunigt. Die

Beschreibung der Testbench muß m einem eingeschränkten Synthese-Subset vorliegen. Die Modellierung wird eingeschränkt und der Modellierungsaufwand wird erhöht In D. Peer, Auf der Prüfbank - Vorgehensweise beim Erstellen einer VHDL-Testbench, Elektronik, Nr. 10, Seite 146 bis 152, 1996, ist der allgemeine Aufbau einer VHDL-Testbench beschrieben. Die in dieser Druckschrift beschriebene Testbench weist ausschließlich in VHDL realisierte Komponenten auf, nämlich eine Stimuli -Erzeugungseinheit , das zu testende System sowie die Auswerteeinheit, in diesem Artikel als "Strobe unit" bezeichnet. Gemäß dieser bekannten VHDL-Testbench erfolgt die gesamte Simulation software-basiert .

Weiterhin ist aus F. Mayer, Der Schnellere Weg zum funktionsfähigen System - Hardwarebeschleuniger verkürzen die Verifikationphase, Elektronik, Nr. 6, Seite 74 bis 84, 1998, eine Übersicht über grundlegende Vorgehensweisen im Rahmen der Simulation einer elektrischen Schaltung bekannt, insbesondere sind die ereignisgesteuerte Simulation und, alternativ, die zyklen-basierte Simulation beschrieben.

Der Erfindung liegt die Aufgabe zugrunde, eine Testumgebung zu schaffen, mit der ein schnelles und zuverlässiges Testen von Systemen möglich ist.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, dass eine gattungsgemäße Testumgebung so gestaltet wird, dass die Testumgebung in voneinander verschiedene Teile aufgeteilt ist, wobei wenigstens ein Teil eine Kommunikation mit einem Haupt - Controller aufrecht erhält, wobei wenigstens ein weiterer Teil Befehle für das zu testende elektronische System erzeugt, wobei der Teil, der die Kommunikation mit dem Haupt -Controller aufrecht erhält, wenigstens teilweise aus programmierbaren

Bestandteilen besteht und dass der Teil, der Stimuli erzeugt so gestaltet ist, dass die Erzeugung der Stimuli auf wenigstens einem Hardware-Beschleuniger und/oder wenigstens einem zyklenbasierten Simulator erfolgt.

Die Erfindung sieht vor, eine Testumgebung zur Untersuchung von Eigenschaften eines zu testenden Systems so zu gestalten, dass sie wenigstens zwei Teile aufweist. Beide Teile sind auf voneinander verschiedenen Weisen gestaltet.

Der eine Teil, Testbench-Element-Controller, auch Generator- Controller, Evaluator-Controller genannt, hält die Kommunikation mit dem Haupt-Controller, der auch als Master- Controller bezeichnet wird, aufrecht.

Der andere Teil, der auch als Stimulus -Element bezeichnet wird, erzeugt Testvektoren. Zweckmäßigerweise werden die Testvektoren in Stimuli -Generatoren erzeugt. Vorteilhafterweise wertet wenigstens ein Stimuli-Evaluator Befehle für das zu testende System aus .

Die Testumgebung (Testbench) ist vorzugsweise so gestaltet, dass mit einem Befehl möglichst viele Stimuli erzeugt werden. Die Berechnung der zu erzeugenden Stimuli erfolgt in einer Umgebung mit einer möglichst hohen Rechengeschwindigkeit. Die hohe Geschwindigkeit wird vorzugsweise durch Verarbeitungsprozessoren realisiert, die fest verdrahtet sind.

Bei den Stimuli handelt es sich um zum Testen des Systems geeignete Signale, wobei die Signale vorzugsweise in der Form von Signal -Vektoren, die auch Testvektoren genannt werden, vorliegen.

Gegenstand der Erfindung ist ferner, ein gattungsgemäßes Verfahren so durchzuführen, dass der Haupt -Controller an wenigstens einen Generator-Controller Befehle gibt und dass der Generator-Controller die Befehle an wenigstens einen Stimulus- Generator weiterleitet, wobei der Stimulus -Generator eine höhere Anzahl von Testvektoren erzeugt als es der Anzahl von Befehlen des Haupt -Controllers an den Generator-Controller entspricht .

Der erfindungsgemäße Ansatz zur Beschleunigung von

Testumgebungen besteht aus einem zweckmäßigen Aufbau der Testumgebung, der die Kopplung einer ereignisgetriebenen Simulation, die den gesamten Sprachumfang von z.B. VHDL unterstützt, mit der Beschleunigung durch den Hardware- Beschleuniger bzw. mit zyklenbasierter Simulation verbindet. Der erfindungsgemäße Ansatz gilt allgemein für zentral gesteuerte Testumgebungen (Controller Architekturen) , wofür aber im folgenden eine erfindungsgemäße Testumgebung, insbesondere eine funktionale Verifikationsumgebung, vorzugsweise ein Reuseable Extendable Flexible Controller Testbench in VHDL Environment (REFleCTiVE) steht.

Eine bevorzugte Ausführungsform der Testvorrichtung und des

Verfahrens zeichnen sich dadurch aus, dass der Haupt-Controller so beschaffen ist, dass er einzelnen Stimuli-Elementen Befehle übermittelt und die einzelnen Stimuli -Elemente synchronisiert.

Es ist zweckmäßig, die Vorrichtung so zu gestalten, beziehungsweise das Verfahren so durchzuführen, dass der Haupt - Controller die Befehle an den Generator-Controller übermittelt, dass der Generator-Controller die Befehle ohne Zyklenverlust an das Stimulus-Element weiterleitet und dass das Stimulus -Element Testvektoren an einer Schnittstelle zu dem zu testenden System (SUT) erzeugt.

Eine bevorzugte Ausführungsform der Testvorrichtung und des Verfahrens zeichnen sich dadurch aus, dass ein zu testendes System neue Stimuli anfordert, die Stimuli einliest und intern speichert .

Es ist zweckmäßig, die Vorrichtung so zu gestalten, beziehungsweise das Verfahren so durchzuführen, dass das zu testende System auswertet, ob ein Stimulus anliegt.

Eine bevorzugte Ausführungsform der Testvorrichtung und des Verfahrens zeichnen sich dadurch aus, dass der Testbench- Element-Controller auswertet, ob ein Befehl von dem Stimulus- Element vollständig abgearbeitet wurde.

Es ist zweckmäßig, die Vorrichtung so zu gestalten, beziehungsweise das Verfahren so durchzuführen, dass der Testbench-Element -Controller einen Befehl zur Erzeugung von Stimuli an den Stimulus-Generator weiterleitet, wobei der Testbench-Element-Controller den Befehl einliest und ihn speichert .

Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Darstellung bevorzugter Ausführungsbeispiele anhand der Zeichnungen.

Von den Zeichnungen zeigt

Fig. 1 eine schematische Darstellung eines Testsystems aus einem Haupt-Controller mit einem Software-Simulator, Elementen einer Testumgebung und einem zu testenden System (System under Test) ,

Fig. 2 eine schematische Darstellung eines Testsystems aus einem Haupt -Controller mit einem Software-Simulator, Elementen einer Testumgebung und einem zu untersuchenden System mit einem

Stimulus-Generator und einem Stimulus-Evaluator,

Fig. 3 einen Takt-Zyklen-Verlauf ,

Fig. 4 Elemente der Testumgebung ,

Fig. 5 ein Prinzipschaltbild einer für Testzwecke geeigneten Gesamtanordnung,

Fig. 6 eine schematische Darstellung von

Kommunikationselementen,

Fig. 7 eine weitere schematische Darstellung von Kommunikationselementen und

Fig. 8 eine zweckmäßige Struktur von REFleCTiVE.

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Verhaltensebene, holt sich vom Haupt -Controller die abstrakten REFleCTiVE Kommandos und gibt diese ohne Taktverlust als Signale an das Stimulus Element weiter. Dieser Teil der Testbench läuft auf dem ereignisgetriebenen Simulator - er wird nicht beschleunigt. Das Stimulus-Element interpretiert den

Befehl und gibt den berechneten Stimulus an das "System under Test" weiter. Dabei geht kein Takt verloren, die Stimuli werden innerhalb des gleichen Taktzyklus abgegriffen, berechnet und weitergegeben. Sind alle Stimuli berechnet, wird dem Testbench Element Controller mitgeteilt, dass er den nächsten Befehl einlesen soll. Das Stimulus Element zeigt somit das Verhalten einer Mealy FSM, die im synthesegerechten Stil auf RTL-Ebene mit einer Hardwarebeschreibungssprache beschrieben ist.

Eine Aufteilung der Testbenchelemente und der

Modellierungsstile ist in Fig. 4 dargestellt. Abstrakte REFleCTiVE Kommandos 410 werden auf einen Testbench Element Controller 420 gegeben. Der Testbench Element Controller 420 erzeugt konkrete taktgenaue Signale 430, die zu einem Stimulus- Element 440 geleitet werden. Das Stimulus -Element 440 zeigt ein Verhalten einer Mealy FSM, die im synthesegerechten Stil auf RTL-Ebene mit einer Hardwarebeschreibungssprache HDL beschrieben ist.

Ein Prinzipschaltbild einer bevorzugten Realisierung ist Fig. 5 wiedergegeben. Ein Haupt-Controller 510 steuert einen Evaluator-Controller 520 und einen Generator-Controller 530.

Es existieren verschiedene Möglichkeiten der Realisierung:

Schnittstelle zum zu testenden System (System under Test - SUT) :

- Das SUT fordert einen neuen Stimulus an, liest ihn ein und speichert ihn intern.

- Das SUT erwartet, dass der Stimulus solange anliegt, bis der Stimulus verarbeitet ist, und ein neuer benötigt wird. Ω cn

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Testelementen wird vorzugsweise durch eine globale Tabelle sichergestellt, in der alle Befehle definiert sind. Alle Funktionalitäten, wie Parsing, Komprimieren oder Auspacken von Befehlen und Parametern, beruhen auf dieser Tabelle.

Das Besondere an REFleCTiVE ist die Möglichkeit zur HW/SW Co- Simulation, welche auf der Basis einer VHDL/C-Kopplung realisiert wird. Der Co-Simulationsansatz von REFleCTiVE beruht auf einer ASCII -Kommunikation zwischen H -Simulator und SW- Debugger mit Hilfe von FIFO-Speichern (UNIX-named-pipes) , welche die gesamte Testumgebung - das gesamte Environment - simulatorunabhängig machen.

Bezugszeichenliste

10 Haupt -Controller 20 Kanal

30 Kanal

40 Kanal

50 Kanal

60 Generator 70 Evaluator

80 Taktgeber

90 Generator-Evaluator-Element

100 zu testendes System

110 Haupt-Controller 120 Kanal

130 Kanal

140 Kanal

150 Kanal

160 Generator 170 Evaluator

180 Taktgeber

190 Generator-Evaluator-Element

200 zu testendes System

210 Stimulus-Generator 220 Stimulus -Evaluator

410 REFleCTiVE

420 Testbench Element Controller

430 Signale

440 Stimulus-Element 510 Haupt -Controller

520 Evaluator-Controller

530 Generator-Controller

610 Zeitraum

620 Taktsignal 630 Stimulus-Element

640 Anforderung

650 Anforderung

720 Testbench Element Controller 730 Stimulus-Element

740 Anforderung

750 Anforderung 810 Steuerdatei 820 Statusberichtdatei

830 Haupt-Controller

880 Testelement

890 Testelement

900 Testelement 910 Testelement

920 zu testendes System

Claims

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5. Verfahren nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekenn- zeichnet , dass ein zu testendes System (SUT) neue Stimuli anfordert, die Stimuli einliest und intern speichert .

6. Verfahren nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekenn- zeichnet , dass das zu testende System

(SUT) auswertet, ob ein Stimulus anliegt.

7. Verfahren nach einem oder mehreren der vorangegangenen

Ansprüche, dadurch gekenn- zeichnet , dass der Testbench-Element - Controller auswertet, ob ein Befehl von dem Stimulus-Element vollständig abgearbeitet wurde.

8. Verfahren nach einem oder mehreren der vorangegangenen

Ansprüche, dadurch gekenn- zeichnet , dass der Testbench-Element - Controller den Befehl zur Erzeugung von Stimuli an den Stimulus-Generator weiterleitet, wobei der Testbench-Element - Controller den Befehl einliest und ihn speichert.