WO2001037089A2 - Testumgebung zur untersuchung elektronischer systeme und verfahren zum testen von systemen durch eine testumgebung - Google Patents
Testumgebung zur untersuchung elektronischer systeme und verfahren zum testen von systemen durch eine testumgebung Download PDFInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Definitions
- Test environment for examining electronic systems and methods for testing systems through a test environment
- the invention relates to a test environment for examining electronic systems, the test environment being designed in such a way that it generates test vectors.
- the invention further relates to a method for testing electronic systems through a test environment, the test environment generating test vectors and evaluating reactions of the system to be tested.
- electronic system is meant in its broadest meaning and also includes subsystems or individual components such as ASICs.
- Electronic systems, subsystems or components are usually verified by simulation.
- the functionality of the systems is checked using test signals, in particular test vectors.
- the systems to be simulated are usually in one
- Hardware description language e.g. VHDL
- RTL level register transfer level
- An environment of this system also called a test environment or test bench, i.e. an arrangement of parts that generate the test signals, in particular test vectors, and evaluate the responses of the system is usually modeled in these hardware description languages.
- the simulation can take a long time, which is not available, especially in the last phase of the design.
- test environment and the system to be tested are simulated using existing simulators.
- Event-driven simulation is used as the classic simulation method.
- test vectors are divided and the simulation is carried out in parallel on several computers. This requires a lot of effort for the administration of the individual test processes. In addition, long test sequences cannot be split, which in turn means a long simulation time.
- Acceleration can also be carried out using cycle-based simulators. Testbench and system are accelerated with the help of a cycle-based simulator. The description of the test bench must be in a subset (usually a synthesis subset) of the hardware description language, which limits the modeling and increases the modeling effort.
- test bench and system are mapped to hardware accelerators and accelerated there.
- hardware accelerators hardware accelerator
- test bench must be available in a restricted synthesis subset.
- the modeling is restricted and the modeling effort is increased D.
- Peer On the test bench - How to create a VHDL test bench, Electronics, No. 10, pages 146 to 152, 1996, describes the general structure of a VHDL test bench.
- the test bench described in this publication has components implemented exclusively in VHDL, namely a stimulus generation unit, the system to be tested and the evaluation unit, referred to in this article as a “strobe unit”. According to this well-known VHDL test bench, the entire simulation is software-based.
- the invention has for its object to provide a test environment with which a quick and reliable testing of systems is possible.
- a generic test environment is designed in such a way that the test environment is divided into parts which are different from one another, at least one part maintaining communication with a main controller, at least a further part having commands for the electronic device to be tested System generated, the part that maintains communication with the main controller, at least partially from programmable
- Components exist and that the part that generates stimuli is designed such that the stimuli are generated on at least one hardware accelerator and / or at least one cycle-based simulator.
- the invention provides to design a test environment for examining properties of a system to be tested in such a way that it has at least two parts. Both parts are on different ways.
- testbench element controller also called generator controller, evaluator controller
- main controller which is also referred to as the master controller.
- the other part also known as the stimulus element, generates test vectors.
- the test vectors are expediently generated in stimulus generators.
- At least one stimulus evaluator advantageously evaluates commands for the system to be tested.
- test environment (test bench) is preferably designed in such a way that as many stimuli as possible are generated with one command.
- the stimuli to be generated are calculated in an environment with the highest possible computing speed.
- the high speed is preferably realized by processing processors that are hard-wired.
- the stimuli are signals suitable for testing the system, the signals preferably being in the form of signal vectors, which are also called test vectors.
- the invention furthermore relates to carrying out a generic method in such a way that the main controller issues commands to at least one generator controller and the generator controller forwards the commands to at least one stimulus generator, the stimulus generator having a higher number of Test vectors generated as it corresponds to the number of commands from the main controller to the generator controller.
- Test environments consist of an expedient structure of the test environment, which is the coupling of an event-driven simulation that covers the entire language range of, for example, VHDL supported, with the acceleration by the hardware accelerator or with cycle-based simulation.
- the approach according to the invention generally applies to centrally controlled test environments (controller architectures), but what a test environment according to the invention, in particular a functional verification environment, preferably a Reuseable Extendable Flexible Controller Testbench in VHDL Environment (REFleCTiVE), stands for below.
- REFleCTiVE Reuseable Extendable Flexible Controller Testbench in VHDL Environment
- Methods are characterized in that the main controller is designed in such a way that it transmits commands to individual stimulus elements and synchronizes the individual stimulus elements.
- the main controller transmits the commands to the generator controller, that the generator controller forwards the commands to the stimulus element without loss of cycles, and that the stimulus Element test vectors generated at an interface to the system to be tested (SUT).
- test device and the method are characterized in that a system to be tested requests new stimuli, reads the stimuli and stores them internally.
- test bench element controller evaluates whether a command from the stimulus element has been completely processed.
- Testbench element controller forwards a command for generating stimuli to the stimulus generator, the testbench element controller reading the command and storing it.
- FIG. 1 shows a schematic representation of a test system comprising a main controller with a software simulator, elements of a test environment and a system to be tested (system under test),
- Fig. 2 is a schematic representation of a test system from a main controller with a software simulator, elements of a test environment and a system to be examined with a
- Fig. 6 is a schematic representation of
- a test environment is preferably made up of a main ⁇ B and others ⁇ -3 X o fD p- ⁇ ⁇ J 0
- the stimulus element thus shows the behavior of a Mealy FSM, which is described in the synthesis-appropriate style at RTL level with a hardware description language.
- test bench elements A division of the test bench elements and the test bench elements
- Modeling styles are shown in Fig. 4.
- Abstract REFleCTiVE commands 410 are sent to a Testbench Element Controller 420.
- the Testbench Element Controller 420 generates specific clock-accurate signals 430, which are routed to a stimulus element 440.
- the stimulus element 440 shows a behavior of a Mealy FSM, which is described in the synthesis-appropriate style on the RTL level with a hardware description language HDL.
- a basic circuit diagram of a preferred implementation is shown in FIG. 5.
- a main controller 510 controls an evaluator controller 520 and a generator controller 530.
- the SUT requests a new stimulus, reads it in and saves it internally.
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- Test elements are preferably ensured by a global table in which all commands are defined. All functionalities such as parsing, compressing or unpacking commands and parameters are based on this table.
- REFleCTiVE What is special about REFleCTiVE is the possibility of HW / SW co-simulation, which is implemented on the basis of a VHDL / C coupling.
- the REFleCTiVE co-simulation approach is based on ASCII communication between the H simulator and the SW debugger using FIFO memories (UNIX-named pipes), which make the entire test environment - the entire environment - independent of the simulator.
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Abstract
Die Erfindung betrifft eine Testumgebung zur Untersuchung elektronischer Systeme, wobei die Testumgebung so gestaltet ist, dass sie Testvektoren erzeugt. Erfindungsgemäss ist die Testumgebung in voneinander verschiedene Teile aufgeteilt, wobei wenigstens ein Teil eine Kommunikation mit einem Haupt-Controller aufrechterhält, wobei wenigstens ein weiterer Teil Befehle für das zu testende elektronische System erzeugt, wobei der Teil, der die Kommunikation mit dem Haupt-Controller aufrechterhält, wenigstens teilweise aus programmierbaren Bestandteilen besteht und wobei der Teil, der Stimuli auf wenigstens einem Hardware-Beschleuniger und/oder wenigstens einem zyklenbasierten Simulator erfolgt.
Description
Beschreibung
Testumgebung zur Untersuchung elektronischer Systeme und Verfahren zum Testen von Systemen durch eine Testumgebung
Die Erfindung betrifft eine Testumgebung zur Untersuchung elektronischer Systeme, wobei die Testumgebung so gestaltet ist, dass sie Testvektoren erzeugt.
Die Erfindung betrifft ferner ein Verfahren zum Testen von elektronischen Systemen durch eine Testumgebung, wobei die Testumgebung Testvektoren erzeugt und Reaktionen des zu testenden Systems auswertet .
Der Begriff "elektronisches System" ist in seiner weitesten Bedeutung gemeint und umfaßt auch Subsysteme oder einzelne Bausteine wie ASICs.
Die Verifikation elektronischer Systeme, Subsysteme oder Bausteine erfolgt in der Regel durch Simulation. Dabei werden die Systeme mit Hilfe von Testsignalen, insbesondere Testvektoren, auf ihre Funktionalität überprüft. Die zu simulierenden Systeme liegen meist in einer
Hardwarebeschreibungssprache, wie z.B. VHDL, vor und werden auf einer Register-Transfer-Ebene (RTL-Ebene) beschrieben. Eine Umgebung dieses Systems, auch Testumgebung oder Testbench genannt, d.h. eine Anordnung von Teilen, die die Testsignale, insbesondere Testvektoren, erzeugen und die Antworten des Systems auswerten, wird meist in diesen Hardwarebeschreibungssprachen modelliert. Die Simulation kann je nach Komplexität der Bausteine, beziehungsweise der Testumgebung und je nach Anzahl der Testvektoren viel Zeit in Anspruch nehmen, die besonders in der letzten Phase des Designs nicht vorhanden ist.
Zur Verkürzung dieser Zeit sind im Stand der Technik verschiedene Verfahren zur Beschleunigung von Testumgebungen bekannt .
Die Simulation von Testumgebung und dem zu testenden System erfolgt mit vorhandenen Simulatoren. Dabei wird als klassische Simulationsmethode die ereignisgetriebene (Event - Dπven) Simulation verwendet .
Zur Beschleunigung der Simulation ist es bekannt, einzelne Modelle zu abstrahieren. Dies erfordert einen Zusatzaufwand für eine Modellierung.
Zur Beschleunigung der Simulation ist es ferner bekannt, die Beschreibungssprache zu andern, indem eine sogenannte höhere Software Programmiersprache, wie z.B. C, eingesetzt wird. Die Programmiersprache erfordert eine hohe Abstraktionsebene. Außerdem ist eine Kopplung von verschiedenen Beschreibungen notig.
Durch eine Parallelisierung der Testsequenz kann gleichfalls eine Beschleunigung der Simulation erreicht werden. Hierzu werden die Testvektoren aufgeteilt und die Simulation auf mehreren Rechnern parallel ausgeführt. Dies erfordert einen hohen Aufwand für die Verwaltung der einzelnen Testprozesse. Außerdem können lange Testsequenzen nicht gesplittet werden, was wiederum eine lange Simulationszeit bedeutet.
Eine Beschleunigung kann ferner durch zyklenbasierte (Cycle- based) Simulatoren erfolgen. Testbench und System werden hierbei mit Hilfe eines zyklenbasierten Simulators beschleunigt. Die Beschreibung der Testbench muß m einem Subset (meist Synthese-Subset) der Hardwarebeschreibungssprache vorliegen, was die Modellierung einschrankt und den Modellierungsaufwand erhöht.
Für eine Beschleunigung durch Hardware Beschleuniger (Hardware Accellerator) werden Testbench und System auf Hardware Beschleunigern abgebildet und dort beschleunigt. Die
Beschreibung der Testbench muß m einem eingeschränkten Synthese-Subset vorliegen. Die Modellierung wird eingeschränkt und der Modellierungsaufwand wird erhöht
In D. Peer, Auf der Prüfbank - Vorgehensweise beim Erstellen einer VHDL-Testbench, Elektronik, Nr. 10, Seite 146 bis 152, 1996, ist der allgemeine Aufbau einer VHDL-Testbench beschrieben. Die in dieser Druckschrift beschriebene Testbench weist ausschließlich in VHDL realisierte Komponenten auf, nämlich eine Stimuli -Erzeugungseinheit , das zu testende System sowie die Auswerteeinheit, in diesem Artikel als "Strobe unit" bezeichnet. Gemäß dieser bekannten VHDL-Testbench erfolgt die gesamte Simulation software-basiert .
Weiterhin ist aus F. Mayer, Der Schnellere Weg zum funktionsfähigen System - Hardwarebeschleuniger verkürzen die Verifikationphase, Elektronik, Nr. 6, Seite 74 bis 84, 1998, eine Übersicht über grundlegende Vorgehensweisen im Rahmen der Simulation einer elektrischen Schaltung bekannt, insbesondere sind die ereignisgesteuerte Simulation und, alternativ, die zyklen-basierte Simulation beschrieben.
Der Erfindung liegt die Aufgabe zugrunde, eine Testumgebung zu schaffen, mit der ein schnelles und zuverlässiges Testen von Systemen möglich ist.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, dass eine gattungsgemäße Testumgebung so gestaltet wird, dass die Testumgebung in voneinander verschiedene Teile aufgeteilt ist, wobei wenigstens ein Teil eine Kommunikation mit einem Haupt - Controller aufrecht erhält, wobei wenigstens ein weiterer Teil Befehle für das zu testende elektronische System erzeugt, wobei der Teil, der die Kommunikation mit dem Haupt -Controller aufrecht erhält, wenigstens teilweise aus programmierbaren
Bestandteilen besteht und dass der Teil, der Stimuli erzeugt so gestaltet ist, dass die Erzeugung der Stimuli auf wenigstens einem Hardware-Beschleuniger und/oder wenigstens einem zyklenbasierten Simulator erfolgt.
Die Erfindung sieht vor, eine Testumgebung zur Untersuchung von Eigenschaften eines zu testenden Systems so zu gestalten, dass sie wenigstens zwei Teile aufweist. Beide Teile sind auf
voneinander verschiedenen Weisen gestaltet.
Der eine Teil, Testbench-Element-Controller, auch Generator- Controller, Evaluator-Controller genannt, hält die Kommunikation mit dem Haupt-Controller, der auch als Master- Controller bezeichnet wird, aufrecht.
Der andere Teil, der auch als Stimulus -Element bezeichnet wird, erzeugt Testvektoren. Zweckmäßigerweise werden die Testvektoren in Stimuli -Generatoren erzeugt. Vorteilhafterweise wertet wenigstens ein Stimuli-Evaluator Befehle für das zu testende System aus .
Die Testumgebung (Testbench) ist vorzugsweise so gestaltet, dass mit einem Befehl möglichst viele Stimuli erzeugt werden. Die Berechnung der zu erzeugenden Stimuli erfolgt in einer Umgebung mit einer möglichst hohen Rechengeschwindigkeit. Die hohe Geschwindigkeit wird vorzugsweise durch Verarbeitungsprozessoren realisiert, die fest verdrahtet sind.
Bei den Stimuli handelt es sich um zum Testen des Systems geeignete Signale, wobei die Signale vorzugsweise in der Form von Signal -Vektoren, die auch Testvektoren genannt werden, vorliegen.
Gegenstand der Erfindung ist ferner, ein gattungsgemäßes Verfahren so durchzuführen, dass der Haupt -Controller an wenigstens einen Generator-Controller Befehle gibt und dass der Generator-Controller die Befehle an wenigstens einen Stimulus- Generator weiterleitet, wobei der Stimulus -Generator eine höhere Anzahl von Testvektoren erzeugt als es der Anzahl von Befehlen des Haupt -Controllers an den Generator-Controller entspricht .
Der erfindungsgemäße Ansatz zur Beschleunigung von
Testumgebungen besteht aus einem zweckmäßigen Aufbau der Testumgebung, der die Kopplung einer ereignisgetriebenen Simulation, die den gesamten Sprachumfang von z.B. VHDL
unterstützt, mit der Beschleunigung durch den Hardware- Beschleuniger bzw. mit zyklenbasierter Simulation verbindet. Der erfindungsgemäße Ansatz gilt allgemein für zentral gesteuerte Testumgebungen (Controller Architekturen) , wofür aber im folgenden eine erfindungsgemäße Testumgebung, insbesondere eine funktionale Verifikationsumgebung, vorzugsweise ein Reuseable Extendable Flexible Controller Testbench in VHDL Environment (REFleCTiVE) steht.
Eine bevorzugte Ausführungsform der Testvorrichtung und des
Verfahrens zeichnen sich dadurch aus, dass der Haupt-Controller so beschaffen ist, dass er einzelnen Stimuli-Elementen Befehle übermittelt und die einzelnen Stimuli -Elemente synchronisiert.
Es ist zweckmäßig, die Vorrichtung so zu gestalten, beziehungsweise das Verfahren so durchzuführen, dass der Haupt - Controller die Befehle an den Generator-Controller übermittelt, dass der Generator-Controller die Befehle ohne Zyklenverlust an das Stimulus-Element weiterleitet und dass das Stimulus -Element Testvektoren an einer Schnittstelle zu dem zu testenden System (SUT) erzeugt.
Eine bevorzugte Ausführungsform der Testvorrichtung und des Verfahrens zeichnen sich dadurch aus, dass ein zu testendes System neue Stimuli anfordert, die Stimuli einliest und intern speichert .
Es ist zweckmäßig, die Vorrichtung so zu gestalten, beziehungsweise das Verfahren so durchzuführen, dass das zu testende System auswertet, ob ein Stimulus anliegt.
Eine bevorzugte Ausführungsform der Testvorrichtung und des Verfahrens zeichnen sich dadurch aus, dass der Testbench- Element-Controller auswertet, ob ein Befehl von dem Stimulus- Element vollständig abgearbeitet wurde.
Es ist zweckmäßig, die Vorrichtung so zu gestalten, beziehungsweise das Verfahren so durchzuführen, dass der
Testbench-Element -Controller einen Befehl zur Erzeugung von Stimuli an den Stimulus-Generator weiterleitet, wobei der Testbench-Element-Controller den Befehl einliest und ihn speichert .
Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Darstellung bevorzugter Ausführungsbeispiele anhand der Zeichnungen.
Von den Zeichnungen zeigt
Fig. 1 eine schematische Darstellung eines Testsystems aus einem Haupt-Controller mit einem Software-Simulator, Elementen einer Testumgebung und einem zu testenden System (System under Test) ,
Fig. 2 eine schematische Darstellung eines Testsystems aus einem Haupt -Controller mit einem Software-Simulator, Elementen einer Testumgebung und einem zu untersuchenden System mit einem
Stimulus-Generator und einem Stimulus-Evaluator,
Fig. 3 einen Takt-Zyklen-Verlauf ,
Fig. 4 Elemente der Testumgebung ,
Fig. 5 ein Prinzipschaltbild einer für Testzwecke geeigneten Gesamtanordnung,
Fig. 6 eine schematische Darstellung von
Kommunikationselementen,
Fig. 7 eine weitere schematische Darstellung von Kommunikationselementen und
Fig. 8 eine zweckmäßige Struktur von REFleCTiVE.
Eine Testumgebung ist vorzugsweise aufgebaut aus einem Haupt-
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Verhaltensebene, holt sich vom Haupt -Controller die abstrakten REFleCTiVE Kommandos und gibt diese ohne Taktverlust als Signale an das Stimulus Element weiter. Dieser Teil der Testbench läuft auf dem ereignisgetriebenen Simulator - er wird nicht beschleunigt. Das Stimulus-Element interpretiert den
Befehl und gibt den berechneten Stimulus an das "System under Test" weiter. Dabei geht kein Takt verloren, die Stimuli werden innerhalb des gleichen Taktzyklus abgegriffen, berechnet und weitergegeben. Sind alle Stimuli berechnet, wird dem Testbench Element Controller mitgeteilt, dass er den nächsten Befehl einlesen soll. Das Stimulus Element zeigt somit das Verhalten einer Mealy FSM, die im synthesegerechten Stil auf RTL-Ebene mit einer Hardwarebeschreibungssprache beschrieben ist.
Eine Aufteilung der Testbenchelemente und der
Modellierungsstile ist in Fig. 4 dargestellt. Abstrakte REFleCTiVE Kommandos 410 werden auf einen Testbench Element Controller 420 gegeben. Der Testbench Element Controller 420 erzeugt konkrete taktgenaue Signale 430, die zu einem Stimulus- Element 440 geleitet werden. Das Stimulus -Element 440 zeigt ein Verhalten einer Mealy FSM, die im synthesegerechten Stil auf RTL-Ebene mit einer Hardwarebeschreibungssprache HDL beschrieben ist.
Ein Prinzipschaltbild einer bevorzugten Realisierung ist Fig. 5 wiedergegeben. Ein Haupt-Controller 510 steuert einen Evaluator-Controller 520 und einen Generator-Controller 530.
Es existieren verschiedene Möglichkeiten der Realisierung:
Schnittstelle zum zu testenden System (System under Test - SUT) :
- Das SUT fordert einen neuen Stimulus an, liest ihn ein und speichert ihn intern.
- Das SUT erwartet, dass der Stimulus solange anliegt, bis der Stimulus verarbeitet ist, und ein neuer benötigt wird.
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Testelementen wird vorzugsweise durch eine globale Tabelle sichergestellt, in der alle Befehle definiert sind. Alle Funktionalitäten, wie Parsing, Komprimieren oder Auspacken von Befehlen und Parametern, beruhen auf dieser Tabelle.
Das Besondere an REFleCTiVE ist die Möglichkeit zur HW/SW Co- Simulation, welche auf der Basis einer VHDL/C-Kopplung realisiert wird. Der Co-Simulationsansatz von REFleCTiVE beruht auf einer ASCII -Kommunikation zwischen H -Simulator und SW- Debugger mit Hilfe von FIFO-Speichern (UNIX-named-pipes) , welche die gesamte Testumgebung - das gesamte Environment - simulatorunabhängig machen.
Bezugszeichenliste
10 Haupt -Controller 20 Kanal
30 Kanal
40 Kanal
50 Kanal
60 Generator 70 Evaluator
80 Taktgeber
90 Generator-Evaluator-Element
100 zu testendes System
110 Haupt-Controller 120 Kanal
130 Kanal
140 Kanal
150 Kanal
160 Generator 170 Evaluator
180 Taktgeber
190 Generator-Evaluator-Element
200 zu testendes System
210 Stimulus-Generator 220 Stimulus -Evaluator
410 REFleCTiVE
420 Testbench Element Controller
430 Signale
440 Stimulus-Element 510 Haupt -Controller
520 Evaluator-Controller
530 Generator-Controller
610 Zeitraum
620 Taktsignal 630 Stimulus-Element
640 Anforderung
650 Anforderung
720 Testbench Element Controller
730 Stimulus-Element
740 Anforderung
750 Anforderung 810 Steuerdatei 820 Statusberichtdatei
830 Haupt-Controller
880 Testelement
890 Testelement
900 Testelement 910 Testelement
920 zu testendes System
Claims
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P PJ rt 03 LQ 03 03 X φ tr P P
03 03 rt rt 03
5. Verfahren nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekenn- zeichnet , dass ein zu testendes System (SUT) neue Stimuli anfordert, die Stimuli einliest und intern speichert .
6. Verfahren nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekenn- zeichnet , dass das zu testende System
(SUT) auswertet, ob ein Stimulus anliegt.
7. Verfahren nach einem oder mehreren der vorangegangenen
Ansprüche, dadurch gekenn- zeichnet , dass der Testbench-Element - Controller auswertet, ob ein Befehl von dem Stimulus-Element vollständig abgearbeitet wurde.
8. Verfahren nach einem oder mehreren der vorangegangenen
Ansprüche, dadurch gekenn- zeichnet , dass der Testbench-Element - Controller den Befehl zur Erzeugung von Stimuli an den Stimulus-Generator weiterleitet, wobei der Testbench-Element - Controller den Befehl einliest und ihn speichert.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19955595 | 1999-11-18 | ||
DE19955595.8 | 1999-11-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
WO2001037089A2 true WO2001037089A2 (de) | 2001-05-25 |
WO2001037089A3 WO2001037089A3 (de) | 2002-07-11 |
Family
ID=7929539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/DE2000/004050 WO2001037089A2 (de) | 1999-11-18 | 2000-11-17 | Testumgebung zur untersuchung elektronischer systeme und verfahren zum testen von systemen durch eine testumgebung |
Country Status (1)
Country | Link |
---|---|
WO (1) | WO2001037089A2 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10161578A1 (de) * | 2001-06-01 | 2002-12-12 | Infineon Technologies Ag | Verfahren zum Anschließen von Testbenchelementen und Schalenvorrichtung |
DE10161031C1 (de) * | 2001-12-12 | 2003-04-17 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Simulieren und/oder Testen einer zu verifizierenden Schaltungseinheit |
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-
2000
- 2000-11-17 WO PCT/DE2000/004050 patent/WO2001037089A2/de active Application Filing
Non-Patent Citations (1)
Title |
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BAUER M ET AL: "A method for accelerating test environments" EUROMICRO CONFERENCE, 1999. PROCEEDINGS. 25TH MILAN, ITALY 8-10 SEPT. 1999, LOS ALAMITOS, CA, USA,IEEE COMPUT. SOC, US, 8. September 1999 (1999-09-08), Seiten 477-480, XP010352260 ISBN: 0-7695-0321-7 * |
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US7003422B2 (en) | 2001-12-14 | 2006-02-21 | Infineon Technologies Ag | Method for connecting test bench elements and shell device |
Also Published As
Publication number | Publication date |
---|---|
WO2001037089A3 (de) | 2002-07-11 |
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AK | Designated states |
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