DE3809771A1

DE3809771A1 - Verfahren zur systemverifikation mit hilfe von computerunterstuetzten entwicklungswerkzeugen

Info

Publication number: DE3809771A1
Application number: DE3809771A
Authority: DE
Inventors: Udo Dipl Ing Dr Ing Ruckert
Original assignee: Bodenseewerk Geratetechnik GmbH
Current assignee: Bodenseewerk Geratetechnik GmbH
Priority date: 1988-03-23
Filing date: 1988-03-23
Publication date: 1989-10-05

Description

Technisches Gebiet

Die Erfindung betrifft ein Verfahren zur System verifikation mit Hilfe von computergestützten Entwicklungswerkzeugen.

Zugrundeliegender Stand der Technik

Bei der computerunterstützten Entwicklung elektrischer Schaltungen (CAE = Computer Aided Engineering) ist es bekannt, das logische, zeitliche und elektrische Verhalten von Komponenten oder Baugruppen mit Hilfe von Software- Modellen zu überprüfen. Diese Simulation der Hardware eigenschaften setzt voraus, daß das Verhalten aller Teilkomponenten einer Schaltung bekannt ist und beschrieben werden kann.

Die Beschreibung der Schaltung für die Simulation kann auf verschiedene Weise geschehen: Eine Schaltung kann graphisch dargestellt werden. Den graphischen Teil komponenten der Schaltung wird dann das Simulations verhalten aus einer Bibliothek zugeordnet. Die Schaltung kann in einer Hochsprache (z.B. Pascal) beschrieben werden. Es kann auch eine Beschreibung durch Einsatz physikalisch vorhandener Hardware erfolgen.

Die auf Software-Modellen der Teilkomponenten basierende Simulation einer Schaltung stößt an Grenzen, wenn keine Modellbeschreibung existiert, die Modelle zu komplex sind oder der Umfang der Software-Modelle die Rechenleistung des Simulators überfordert.

Es ist daher bekannt, physikalisch existierende Hardware in die Simulation einzubinden. Dabei werden bei jedem Simulationsschritt die Eingangsanschlüsse der Hardware mit logischen Zuständen belegt und die resultierenden Ergebnisse in den Simulationslauf übernommen.

Typisch für dieses Verfahren ist, daß die CAE-Umgebung den aktiven Teil darstellt (Master) und die eingebundene Hardware sich passiv verhält (Slave).

Bei diesem bekannten Verfahren ist es möglich, Fehler im logischen, zeitlichen und elektrischen Verhalten in den Grenzen des Baugruppenentwurfs weitgehend auszuschließen. Es ist dagegen nicht möglich, systematische Fehler im Entwurf der Baugruppe zu eliminieren. So kann sich z.B. eine Baugruppe exakt so verhalten, wie die Simulation voraussagt, und trotzdem bei der Integration der Schaltung in ein System nicht das gewünschte Verhalten liefern. Das kann verschiedene Ursachen haben: Es können bei der Spezifikation des Interfaces oder Systems (Software oder Hardware) wurden Fehler begangen. Es kann sein, daß zwar die Interface-Hardware der entworfenen Baugruppe mit Stimuli des Designers simuliert wurde, das reale Verhalten in Verbindung mit den anderen Systemkomponenten jedoch davon abweicht. Es kann auch geschehen, daß erst die Anwendung der Systemsoftware auf die Baugruppe zu Fehlern führt, die im Simulationslauf nicht vorherzusehen waren. Trotz der computerunterstützten Entwicklung elektrischer Schaltungen treten diese Fehlerursachen in der Praxis relativ häufig auf.

Offenbarung der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zu entwickeln, welches es gestattet, das Verhalten von Hardware in einem System zu testen, bevor die Hardware physikalisch vorhanden ist.

Erfindungsgemäß wird diese Aufgabe gelöst durch die Verfahrensschritte:

(a) Aufbau eines Systems mit vorhandener Hardware, wobei eine Systemkomponente noch nicht als Hardware vorliegt,
(b) Simulation dieser Systemkomponente mittels einer CAE-Anlage und
(c) Integration der simulierten Systemkomponente in das System,
(d) Testen des so erhaltenen vollständigen Systems.

Aus der Sicht der Systemebene ist es nicht zu unterscheiden, ob die zu entwickelnde Hardware wirklich existent ist oder von einer CAE-Anlage simuliert wird. Es ist daher möglich, in einem sehr frühen Stadium des Entwurfs elektrische Designs auf Komponenten-, Bau gruppen- und Systemebene zu integrieren und zu testen. Die oben geschilderten Fehlerquellen können mit großer Sicherheit ausgeschlossen werden. Es ist weiter möglich, Systemsoftware zu testen oder zu verifizieren in einem Stadium, in welchem die notwendige Hardware noch gar nicht aufgebaut ist.

Typisch an dem erfindungsgemäßen Verfahren ist, daß die Systemebene den aktiven Teil darstellt (Master) und die CAE-Umgebung sich passiv verhält (Slave).

Ein Ausführungsbeispiel der Erfindung ist nachstehend unter Bezugnahme auf die zugehörigen Zeichnungen näher erläutert.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt schematisch das Grundprinzip der System- Verifikation mit einer als Hardware noch nicht existierenden Baugruppe.

Fig. 2 zeigt schematisch die Möglichkeiten der Simulation einer zu entwickelnden und im System zu testenden Baugruppe.

Fig. 3 zeigt ein konkretes Beispiel einer System- Verifikation mit einer als Hardware noch nicht existierenden Baugruppe.

Beschreibung eines Ausführungsbeispiels

In Fig. 1 ist durch einen Kreis 10 der Systemtest symbolisiert. Pfeil 12 symbolisiert die System-Software. Das System enthält verschiedene Baugruppen, von denen ein Teil, hier symbolisiert durch Baugruppen 14 und 16 als Hardware vorliegen und zu einem Teilsystem integriert sind. Eine Baugruppe 18 liegt noch nicht als Hardware vor. Diese Baugruppe wird in einer CAE-Anlage in Form eines Softwaremodells simuliert. Das Softwaremodell ist durch Kreis 20 dargestellt. Das Softwaremodell 20 ist über eine Schnittstelle 22 in das System eingebunden und wird mit diesem getestet. Wie in Fig. 2 dargestellt ist, kann eine Schaltung 24 (in bekannter Weise) dadurch simuliert werden, daß die Schaltung graphisch repräsentiert wird und den graphischen Teilkomponenten das Simulationsverhalten aus einer Bibliothek zugeordnet wird. Das ist durch Block 26 in Fig. 2 dargestellt. Die Beschreibung der Schaltung kann aber auch in einer Hochsprache wie Pascal erfolgen. Das is in Fig. 2 durch Block 28 dargestellt. Es ist auch möglich, einzelne, als Hardware vorhandene Komponenten der Baugruppe als Hardware in die Simulation einzubinden. Das ist in Fig. 2 durch Block 30 dargestellt. Ein Simulator 32 simuliert die Zusammenschaltung. Das ist bekannte Technik und daher hier nicht im einzelnen beschrieben. Im Gegen satz zum Stand der Technik wird diese simulierte Baugruppe jedoch nicht einzeln getestet sondern in ein System integriert, das dann als Ganzes getestet wird.

Fig. 3 veranschaulicht die Anwendung dieser Technik auf einen konkreten Fall.

Ein VME-Bus-System besteht aus fünf Komponenten. Diese Komponenten sind ein Terminal 34, eine CPU 36, eine Speicher 38 ein Video-Interface 40 und einen Disc- Controller 42. Es gilt für dieses System eine Co- Prozessor-Baugruppe 44 zu entwerfen, um einen Bild verarbeitungsalgorithmus zu beschleunigen.

Zu diesem Zweck wird zunächst die Funktion der Co- Prozessor-Baugruppe in der in Fig. 2 angedeuteten Form beschrieben und in der CAE-Umgebung realisiert. Das ist in Fig. 3 durch Block 46 dargestellt. Die Baugruppen einschließlich der simulierten Co-Prozessor-Baugruppe 44 werden dann über die Systemebene getestet. Dabei ist die Verifikation des Bildverarbeitungsalgorithmus möglich, ohne daß das System vollständig aufgebaut ist.

Anschließend wird der Co-Prozessor als Karte aufgebaut und diese Integriert.

Claims

Verfahren zur Systemverifikation mit Hilfe von computerunterstützten Entwicklungswerkzeugen, gekennzeichnet durch die Verfahrensschritte
- (a) Aufbau eines Systems mit vorhandener Hardware (14, 16), wobei eine Systemkomponente (18) noch nicht als Hardware vorliegt,
- (b) Simulation dieser Systemkomponente (18) mittels einer CAE-Anlage und
- (c) Integration der simulierten Systemkomponente (18) in das System,
- (d) Testen des so erhaltenen vollständigen Systems.