WO2000050997A1 - Carte memoire, procede d'affectation d'adresse logique, et procede d'ecriture de donnees - Google Patents

Carte memoire, procede d'affectation d'adresse logique, et procede d'ecriture de donnees Download PDF

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WO2000050997A1
WO2000050997A1 PCT/JP2000/000827 JP0000827W WO0050997A1 WO 2000050997 A1 WO2000050997 A1 WO 2000050997A1 JP 0000827 W JP0000827 W JP 0000827W WO 0050997 A1 WO0050997 A1 WO 0050997A1
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address
data
sector
memory
block
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PCT/JP2000/000827
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Atsushi Shiraishi
Manabu Inoue
Shigemasa Shiota
Yosuke Yukawa
Yuichiro Onuki
Takeshi Suzuki
Kenzo Matsumura
Original Assignee
Hitachi, Ltd.
Hitachi Ulsi Systems Co., Ltd.
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    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Definitions

  • the present invention relates to a technology for speeding up writing of a memory card, and more particularly to a technology that is effective when applied to logical address assignment in flash memory.
  • Memory cards are rapidly spreading as external storage media for notebook personal computers and multifunctional terminals. With the recent demand for higher performance, semiconductor memory mounted on memory cards, for example, flash memory, which can be electrically erased and rewritten electrically and can hold large amounts of data without batteries, is used. Have been.
  • the data that is input to and output from the host is in class units (for example, 4 k By 6 or 21 ⁇ 8 16), and data is written and read by this cluster.
  • logical addresses are assigned to flash memory before product shipment.
  • a data area for storing data input / output from the host is allocated after an area for storing various control management information such as a master boot record, a file allocation table, and a directory.
  • An object of the present invention is to allocate a logical address capable of accelerating data writing speed by matching blocks with classes, efficiently performing block-wise erasing, and efficiently performing data writing.
  • the present invention includes: an offset storage unit in which an offset value is stored; and an offset calculation unit that calculates an offset value of the offset storage unit and an input logical address, and offsets a logical address by the calculation of the offset calculation unit. It is assigned to the physical address provided in the non-volatile memory, and the block unit and the cluster unit are matched.
  • the offset storage section is provided in an area having a nonvolatile memory. Further, in the present invention, the offset value is stored in an ID area in a nonvolatile memory.
  • the physical addresses provided in the non-volatile memory are grouped for each sector to form a sector block. It is allocated to the first logical address that starts, and the data area of the logical address is allocated to the last sector of the physical address.
  • the physical addresses provided in the non-volatile memory are grouped for each certain sector to form a sector block.
  • the data area of the logical address is allocated to the last sector of the physical address, the remaining data area is allocated from the beginning of the physical address.
  • the present invention forms a sector block by grouping the physical addresses provided in the two nonvolatile memories for each certain sector, and forms one of the two nonvolatile memories in the nonvolatile memory. After assigning the first logical address where the data area starts to the first physical address in any sector block, the remaining logical addresses are alternately assigned to each of the two non-volatile memory sector blocks, and the data area of the logical address is When the last sector of the physical address in the two nonvolatile memories is allocated, the remaining data area is allocated from the beginning of the physical address in the one nonvolatile memory.
  • each physical address provided in the 2N nonvolatile memory is grouped for each certain sector to form a sector block, and a certain one of the 2N nonvolatile memories is formed.
  • the remaining logical addresses are sequentially allocated to each of the 2 N nonvolatile memory sector blocks.
  • the physical address of the sector block to which the logical address is assigned is the address closest to the first logical address at which the data overnight area starts.
  • the present invention temporarily stores write data transferred from a host in a memory card, reads one block of management information in a nonvolatile memory, erases the block, and temporarily stores the block in the memory card.
  • the next write data transferred from the host is temporarily stored in the memory card while the write data stored in the block is stored in the block erased sector of the nonvolatile memory.
  • the present invention also includes a first step of reading management information of a sector block provided in a nonvolatile memory to which data is written first and erasing the block of the sector block, and temporarily storing the sector block in a memory card. While the write data is stored in the non-volatile memory sector, the management information of the arbitrary sector in the non-volatile memory to which data is written second is read, and the next write data is temporarily stored in the memory card. In the second step, when all the management information of the sector block in the nonvolatile memory to which data is written second is read, the data is temporarily stored in the memory card while erasing the sector block. Write data is stored in the first non-volatile memory sector, and is written to the second non-volatile memory. A third step of reading the management information of any sectors kicking, second, the process in the third step, in which repeated nonvolatile Memorima be de Isseki written into 2 N th.
  • FIG. 1 is a block diagram of a memory card according to Embodiment 1 of the present invention
  • FIG. 2 is a circuit block diagram of a flash memory provided in a memory card according to Embodiment 1 of the present invention
  • FIG. 4 is an explanatory diagram of a data configuration of an address and a physical address fixed to the flash memory
  • FIG. 4 is an explanatory diagram of a data configuration in which a logical address is allocated in the flash memory according to the first embodiment of the present invention
  • FIG. FIG. 6 is an explanatory diagram of a data configuration in a flash memory to which logical addresses studied by the present inventors are assigned.
  • FIG. 4 is an explanatory diagram of a data configuration of an address and a physical address fixed to the flash memory
  • FIG. 4 is an explanatory diagram of a data configuration in which a logical address is allocated in the flash memory according to the first embodiment of the present invention
  • FIG. 6 is a flowchart of data writing in a memory card according to the first embodiment of the present invention.
  • FIG. FIG. 8 is a block diagram of a memory card according to the second embodiment,
  • FIG. 8 is an explanatory diagram of a data configuration to which a logical address is assigned in a flash memory according to the second embodiment of the present invention, and
  • FIG. 10 is an explanatory diagram of a logical address assigned to a physical address according to the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of a memory cell transistor provided in the flash memory according to the first embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the memory card 1 is a flash memory card, and is used as an external storage medium of a notebook personal computer, a multifunctional terminal, or the like.
  • the memory card 1 is composed of an interface circuit 2, a microcomputer 3, and a flash memory (non-volatile memory) 4, and these electronic components are mounted on a printed circuit board.
  • the interface circuit 2 and the microcomputer 3 constitute a controller.
  • the memory card 1 is detachably mounted on a PC card throttle provided in a host such as a personal computer, for example.
  • the interface circuit 2 includes a command register 5, a data register 6, a status register 7, a command decoder 8, a sofa memory 9, 10, and an interface controller 11.
  • the microcomputer 3 includes an interrupt control circuit 12, a microprocessor (including an offset operation unit) 13, a ROM (Read Only Memory) 14, a RAM (Random Access Memory) 15, a timer 16, And I / O port 17.
  • the interface circuit 2 is interfaced to the above-described host via a PC card slot, a file operation command is given from the host to the command register 5, and the command is decoded by the command decoder 8.
  • the command decoder 8 outputs interrupt signals I RQ1 to I RQ n according to the decoding result.
  • the interrupt signals I RQ1 to I RQn are supplied from the interrupt control circuit 12 to the microphone port processor 13.
  • the operation program of the microprocessor 13 is stored in the ROM 14, and the microprocessor 13 executes the program using the RAMI 5 as a work area.
  • the microprocessor 13 controls the interface circuit 2 and the flash memory 4 via the input / output port 17 based on the operation program.
  • the microcomputer 3 outputs an address signal ADRS, an address strobe signal ASb, a read signal RDb, and a write signal WRb to the interface controller 11 and transmits data information DATA to the interface controller 11. Interact.
  • the microcomputer 3 connects the data register 6, the status register 7, and the buffer memories 9 and 10 to the interface controller 11, and the flash memory 4 controls the control signal connected to the interface controller 11. No. and data signal lines are shared. Further, the microcomputer 3 outputs a chip enable signal CE corresponding to each of the flash memories 4 from the input / output port 17.
  • the computer 3 selects a chip in the flash memory 4 and outputs an address signal ADRS, an address strobe signal ASb, a read signal RDb, and a write signal WRb to the interface controller 11 to Even if the flash memory 4 selected by the chip via the Seth.
  • the flash memory 4 will be described with reference to FIG.
  • the flash memory 4 has a memory array 18, an X address decoder 19, an X address buffer 20, a multiplexer 21, an input buffer 22, a data control circuit 23, a Y gate array 24, and a Y address decoder 2. 5, output buffer 26, Y address counter 27, control signal buffer circuit 28, mode control circuit 29, and internal power supply circuit 30.
  • the memory array 18 has a memory mat and a sense latch circuit.
  • This memory mat has a large number of electrically erasable and writable nonvolatile memory cell transistors.
  • the memory cell transistor Tr included in the memory array 18 is formed via a tunnel oxide film on the source S, the drain D, and the channel region formed on the semiconductor substrate or the memory well SUB.
  • the floating gate FG and a control gate CG superposed on the floating gate FG via an interlayer insulating film.
  • the control gate CG is connected to the word line (Fig. 2), and the drain D is connected to the bit line (Fig. 2).
  • External input terminals 1 0 0 to 17 ⁇ 7 are also used as address input terminals, data input terminals, and command input terminals.
  • the X address signal input from the external input terminals I ZO 0 to I ZO 7 is supplied to the X address buffer 20 via the multiplexer 21.
  • the internal complementary address output from the X address buffer 20 is decoded by the X address decoder and drives the read line.
  • the Y gate array 24 selects a bit line based on a selection signal output from the Y address decoder 25. Address signals input from input / output terminals 170 0 to 1 17 are preset to Y address counter 27, and address signals sequentially incremented from the preset point are input to Y address decoder 25. Given.
  • the bit line selected in the Y gate array 24 is conducted to the input portion of the output buffer 26 during the data output operation, and the output terminal of the input buffer 22 through the data control circuit 23 during the data input operation. Is conducted.
  • the connection between the output buffer 26 and the input buffer 22 and the input / output terminals I / O 0 to I / O 7 is controlled by the multiplexer 21. Commands supplied from the input / output terminals 1/00 to 1 # 7 are supplied to the mode control circuit 29 via the multiplexer 21 and the input buffer 22.
  • the data control circuit 23 supplies the memory array 18 with logical value data under the control of the mode control circuit 29 in addition to the data supplied from the input / output terminals I # 0 to I / # 7.
  • the control signal buffer circuit 28 includes a chip enable signal as an access control signal.
  • CEb output enable signal OE b, write enable signal WE b, serial clock signal SC, reset signal RE S b, and command enable signal C
  • the mode control circuit 29 controls a signal interface function with the outside according to the state of the signals, and controls the internal operation according to the command code.
  • the mode control circuit 29 controls the flash memory 4 according to the command.
  • the internal power supply circuit 30 generates various power supplies used for writing, erasure verification, reading, and the like, and supplies them to the X address decoder 19, the memory cell array of the memory mat 18, and the like.
  • an area for storing control information data for managing the flash memory 4 that is, a so-called system area is allocated.
  • the control information data in this system area is composed of the master record MBR, the boot sector BS, the file allocation tables FAT1, FAT2, and the directory DR.
  • Logical addresses in the system area are assigned addresses 0 to 4 (: 1 (where h indicates a hexadecimal number)).
  • the area from the address 4 Dh to the address 3D 7 Fh in the logical address is the data area where the data input / output from the host is stored. It is allocated as an area. Each address in this data area is erased
  • Z read is composed of sectors as units in which Z write is performed.
  • One sector is composed of a user data overnight area having a data length of 512 bits and a management information area of 16 bytes.
  • MS-DOS Microsoft DOS (Microsoft Acrobat Operating System) is a registered trademark of Microsoft Corporation) Created when formatting.
  • the physical addresses from address Oh to address 3D7F are used for assigning a logical address, and a defect registration table for managing a defective sector after address 3D80h.
  • a CIS area is provided to store information CIS (Card Information Structure) such as ID area, memory card name, type, and function.
  • the defect registration table storage area, ID area, and CIS area are areas that cannot be accessed by the user.
  • the address at which the data area of the logical address starts is address 41h.
  • the address 0h of the logical address is offset to the address 3h of the physical address. Will be assigned. This makes it possible to match the block with the class unit (4 kByte or 2 kByte) that is the unit of data output from the host.
  • the offset is preliminarily stored in a certain area of the flash memory 4, for example, an area ID.
  • the microprocessor 13 reads the offset value when the power is turned on and stores the offset value in the RAM 5.
  • the logical address specified by the host is converted to a physical address by the microprocessor 13 performing an operation using the offset value stored in the RAM I5.
  • FIG. 4 shows a case where a logical address is offset and assigned to a physical address of the flash memory 4.
  • the data area starting from address 4Dh of the logical address is allocated from the address 50h, which is the start address of the block in the physical address, and the logical address remaining after being offset and allocated.
  • Addresses 3D7Dh to 3D7Fh return to the beginning of the physical address and are respectively assigned to addresses 0h to 2h.
  • the number of erases can be set to two.
  • FIG. 5 shows a logical address allocation method in a case where the logical address examined by the inventor is directly allocated to a physical address.
  • the data area in the logical address starts at address 4Dh
  • the data area in the physical address also starts at address 4Dh.
  • the physical addresses are divided into blocks (8 sectors, 4 kByte) in order from address 0h.
  • the physical address 4Dh is not at the beginning of the block but at the middle, so the class address and the start address of the block will be shifted.
  • block erasure is performed only at addresses 50h to 57h in the physical address.Eight sectors at other addresses must be individually erased, and the number of erasures is 9 Times, and the data erasing time is greatly lengthened.
  • transfer data T 1 which is one sector worth of data, is transferred from the host to the buffer memory of the memory card 1.
  • the controller of the memory card 1 reads the management information in each of the sectors S1 to S8 of the flash memory 4 to which the data is written, and erases the data in the sectors S1 S8 at once if there is no defect. In other words, block erase is performed.
  • the transfer data T1 is transferred to the input buffer of the flash memory 4, and the data write (write 1) is performed. At this time, the transfer data T2, which is the next data, is transferred from the host.
  • transfer data T1 After the transfer data T1 is written, the transfer data T2 is subsequently input to the input buffer of the flash memory 4 and data writing (writing 2) is performed. At this time, similarly, transfer data T3, which is the next data, is transferred from the host. In this way, the data writing to the flash memory 4 and the data transfer to the memory card are performed simultaneously, and the data can be efficiently written to the flash memory 4 by erasing the data in blocks. it can.
  • the physical address of the flash memory 4 is Since the logical address is assigned by offsetting, the block area and the class area can be matched, and the data in the flash memory 4 is erased in block units, so the number of erasures at the time of data writing is greatly reduced. Can be reduced.
  • the data writing time for the data writing can be greatly reduced.
  • the memory card la includes an interface circuit 2, a microcomputer 3, and flash memories 4, 4a.
  • the interface circuit 2, the microcomputer 3, and the flash memory 4 have the same configuration as in the first embodiment, except that a flash memory 4a is newly provided.
  • the interface circuit 2 also includes a command register 5, a data register 6, a status register 7, a command decoder 8, buffer memories 9, 10 and an interface controller 11 as in the first embodiment.
  • the microcomputer 3 also has an interrupt control circuit 12, a microprocessor 13, a ROM 14, a RAM 5, a timer 16 and an input / output port, as in the first embodiment. Consists of 17
  • the flash memory (nonvolatile memory) 4a shares a control signal line and a data signal line connected to the flash memory 4 and the interface controller 11. Further, the microcomputer 3 outputs a chip enable signal CE corresponding to each of the flash memories 4 and 4a from the input / output port 17. As a result, the microcomputer 3 selects the chips in the flash memories 4 and 4a and sends the interface controller 11 an address signal ADRS, an address strobe signal ASb, a read signal RDb, and a write signal WRb. To access the flash memories 4 and 4a selected by the chip via the interface controller 11.
  • the configuration of the flash memory 4a is the same as that of the flash memory 4 (FIG. 2), and includes a memory array 18, an X address decoder 19, and an X address buffer. 20, multiplexer 21, input buffer 22, data control circuit 23, Y gate array 24, Y address decoder 25, output buffer 26, Y address counter 27, control signal buffer circuit 28, It consists of a mode control circuit 29 and an internal power supply circuit 30.
  • the left side in FIG. 8 shows a data configuration in which a logical address is allocated to the flash memory 4
  • the right side shows a data configuration in which a logical address is allocated to the flash memory 4a.
  • a system area for storing control information data for managing the flash memory 4 is allocated.
  • the control information data in this system area includes a master boot record MBR, a boot sector BS, a file allocation table FAT, and a directory DR, as in the first embodiment.
  • This system area is assigned logical addresses from address 0h to address 58h.After the system area, the area from logical address 59h to 7AFFh is: It is allocated as a data area that stores data input and output from the host. As in the first embodiment, the logical addresses of the system area and the data area are created by the MS-DOS format performed before shipment of the memory card 1 from the product.
  • addresses 0h to 3D7F are used for allocating logical addresses
  • the address after 3D8Oh is a defect registration table for managing bad sectors.
  • Area for storing the defective registration table, the alternate sector area for accessing the alternate section by referring to the defective registration table section, the ID area for storing the drive information ID of the memory card, and the memory area This is provided as a CIS area that stores information such as the name, type, and function of the CIS.
  • Defect registration table storage area, ID area, CIS area is not accessible by one user Area.
  • the physical address of the block in the flash memory 4 that is closest to the address 59h is the block starting from the address 30h, so the address 30h, which is the start address of this block, and the start of the data area at the logical address
  • the address is matched with the address 59h, and the block starting from the address 30h is allocated as a temporary area.
  • a block starting from address 30h of the flash memory 4 is allocated as a data area
  • a block starting from address 30h in the flash memory 4a is allocated as a data area.
  • the data areas in the flash memories 4 and 4a are alternately allocated in block units. For example, as shown in FIG. 9, when the logical addresses 509h to 60h are assigned to the flash memory 4, the subsequent logical addresses 61h to 68h are assigned to the flash memory. It will be allocated to memory 4a.
  • the logical addresses 7 AF0 h to 7 AFF h are insufficient, but these seven addresses are the physical addresses in the flash memory 4. It returns to the beginning of the address and is assigned to addresses 0h to 6h of the physical address not assigned by the offset.
  • the logical addresses 7 AF 0 h to 7 AFF F h are assigned to the physical addresses in the flash memory 4 at offsets 0 h to 6 h.
  • the addresses 0h to 6h are the addresses. It is an overnight area, and in this block, a system area of one sector is allocated.
  • the master boot record MBR is allocated to the address 7h of the physical address, and the boot sector BS, the file allocation table FAT, and the directory DR allocated to the data area thereafter are stored in the flash memory 4, 4a. Blocks (8 sectors) are allocated alternately.
  • data erasing in the flash memories 4 and 4a is described. For example, when data is written from the address 59h to 16 sectors (two classes) from the logical address, the flash memory 4 is written between the address 59h and 16 sectors in the logical address, that is, the physical address. Since only two blocks of addresses 30h to 37h of the flash memory 4a and addresses 30h to 37h of the flash memory 4a need to be erased, the number of erasures can be set to two.
  • the transfer data T1 which is one sector of data, is transferred from the host to the buffer memory of the memory card 1.
  • the controller of the memory card 1 reads the management information of the sectors S1 to S8 in the flash memory 4a to which the data is written, and as a result, if there is no defect, the data of those eight sectors are simultaneously analyzed. Erase, that is, block erase is performed.
  • the transfer data T1 is transferred to the input buffer of the flash memory 4a, and data writing (write 1) is performed. At this time, the next transfer data T2 is transferred from the host. During the transfer of the transfer data T2, the controller of the memory card 1 reads the management information of the sector S9 in the second flash memory 4.
  • the transfer data T1 is written, the transfer data T2 is transferred to the input buffer of the flash memory 4 and the data write (write 2) is performed.
  • the host transfers the next data, that is, the transfer data T3.
  • the controller of the memory card 1 reads the management information of the sector S10 in the second flash memory 4.
  • the transfer data T5 is transferred to the input buffer of the flash memory 4, and when the data write (write 5) is performed, the host transfers the next data, transfer data.
  • T6 is transferred. While the transfer data T 6 is transferred, the controller of the memory card 1 reads the management information of the sectors S 13 and S 14 in the flash memory 4.
  • the transfer data T6 is transferred to the input buffer of the flash memory 4, and the data write (write 6) is performed.
  • transfer data T7 which is the next data
  • the controller of the memory card 1 controls the management information of the sectors 15 and 16 of the flash memory 4. Lead.
  • the management information of the sectors S9 to S16 for one block in the flash memory 4 has been read.
  • the transfer data T7 is transferred to the input buffer of the flash memory 4 and data writing (writing 7) is performed.
  • the transfer data is transferred. While T8 is transferred, block erase the data of 8 sectors of flash memory 4.
  • the case where the number of flash memories is two is described. However, even in the case where the number of flash memories is 4 or more and 2 n, the write operation in the second embodiment is performed. Data writing time can be significantly reduced.
  • the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and it can be said that various modifications can be made without departing from the gist of the invention. Not even. Industrial applicability
  • the memory card, the method of assigning logical addresses, and the method of writing data according to the present invention are suitable for the data erasing and writing high-speed techniques in the memory card.

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Description

メモリカード、 論理ァドレスの割り付け方法およびデータ書き込み方法 技術分野
本発明は、 メモリカードの書き込み高速化技術に関し、 特に、 フラッシュメモ リにおける論理アドレスの割り付けに適用して有効な技術に関するものである。 明
背景技術
ノー卜ブック形パーソナルコンピュー田タや多機能端末機などの外部記憶メディ ァとして、 メモリカードが急速に普及している。近年の高性能化の要求に伴って、 メモリカードに搭載される半導体メモリとして、 たとえば、 電気的に一括消去、 書き換えが可能であり、 電池なしで大容量のデータを保持できるフラッシュメモ リが用いられている。
本発明者が検討したところによれば、 メモリカードに用いられているフラッシ ュメモリは、 データ書き込み動作として、 デ一夕が書き込まれる前に、 書き込ま れるアドレスのデ一夕消去を行っている。 この消去は、 セクタ単位 （たとえば、 1セクタ =512 By t e) あるいはブロック単位 （8セクタ = 4 kBy t e) で実行されている。
また、 ホストから入出力されるデータは、 クラス夕単位 （たとえば、 4 k By 6または21^8 1 6) となっており、 このクラスタによりデータの書き込み や読み出しが行われている。
さらに、 メモリカードにおいては、 製品出荷前などにフラッシュメモリの論理 アドレス割り付けが行われる。 論理アドレスは、 マスタブートレコード、 フアイ ルァロケーションテ一ブル、 およびディレクトリなどの各種制御管理情報が格納 される領域の後にホストから入出力されるデ一夕を格納するデータ領域が割り付 けられる。
なお、 この種の I Cカードについて詳しく述べてある例としては、 1 990年 12月 1日、 株式会社工業調査会発行、 大島雅志 （編） 、 「電子材料」 P 22〜 P 2 6があり、 この文献には、 各種の I Cカードにおける技術動向が記載されて いる。
ところが、 上記のようなメモリカードのデータ消去技術では、 次のような問題 点があることが本発明者により見い出された。
すなわち、 論理アドレス割り付けにおいては、 フラッシュメモリの物理アドレ スの順番通りに割り付けられているために、 クラスタとフラッシュメモリに害 1Jり 付けられる論理ァドレスとがずれてしまい、 前述したデータ書き込み前のデ一夕 消去を、 セクタ単位あるいはセクタ単位とブロック単位との組み合わせによって 実行しなければならず、 消去回数が多くなつてしまい、 書き込み時間が長くなる という問題がある。
また、 フラッシュメモリへのデ一夕書き込みにおいては、 ホストからのデ一タ 転送、 消去、 書き込み処理をシリアル処理しているので、 それぞれの処理におい て時間が必要となってしまうために書き込み速度の高速化の妨げとなっていると いう問題がある。
本発明の目的は、 ブロックとクラス夕とを一致させ、 ブロック単位の消去を効 率よく行い、 かつデータ書き込みを効率よく行うことにより、 データの書き込み 速度を高速化することのできる論理ァドレスの割り付け方法およびメモリカード のデータ書き込み方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本発明は、 オフセット値が格納されたオフセット格納部と、 該オフセット格納 部のオフセット値と入力された論理ァドレスとを演算するオフセット演算部とを 備え、 オフセット演算部の演算により論理アドレスをオフセットさせて不揮発性 メモリに備えられた物理ァドレスに割り付け、 ブロック単位とクラスタ単位とを 一致させるものである。
また、 本発明は、 前記オフセット格納部を不揮発性メモリのある領域に備えた ものである。 さらに、 本発明は、 前記オフセット値を、 不揮発性メモリにおける I D領域に 格納するものである。
また、 本発明は、 不揮発性メモリに備えられた物理アドレスをあるセクタ毎に まとめてセクタブロックを形成し、 それぞれのセクタブロックのうち、 任意のセ クタブロックにおける先頭の物理アドレスを、 データ領域が始まる先頭の論理ァ ドレスに割り付け、 論理ァドレスのデータ領域を物理ァドレスの最後のセクタま で割り付けるものである。
さらに、 本発明は、 不揮発性メモリに備えられた物理アドレスをあるセクタ毎 にまとめてセクタブロックを形成し、 それぞれのセクタブロックのうち、 任意の セクタブロックにおける先頭の物理アドレスを、 データ領域が始まる先頭の論理 ァドレスに割り付け、 論理ァドレスのデータ領域が物理ァドレスの最後のセクタ まで割り付いたら、 残りのデ一夕領域を物理ァドレスの最初から割り付けるもの である。
また、 本発明は、 それら 2つの不揮発性メモリに備えられたそれぞれの物理ァ ドレスを、 あるセクタ毎にまとめてセクタブロックを形成し、 2つの不揮発性メ モリのうち、 一方の不揮発性メモリの任意のセクタブロックにおける先頭の物理 ァドレスにデータ領域が始まる先頭の論理ァドレスを割り付けた後、 残りの論理 アドレスを交互に 2つの不揮発性メモリのセクタブロック毎に割り付け、 論理ァ ドレスのデータ領域が、 2つの不揮発性メモリにおける物理ァドレスの最後のセ クタまで割り付いたら、 残りのデータ領域を前記一方の不揮発性メモリにおける 物理ァドレスの最初から割り付けるものである。
さらに、 本発明は、 2 Nの不揮発性メモリに備えられたそれぞれの物理アドレ スを、 あるセクタ毎にまとめてセクタブロックを形成し、 2 N個の不揮発性メモ リのうち、 ある 1つの不揮発性メモリの任意のセクタブロックにおける先頭の物 理ァドレスにデータ領域が始まる先頭の論理ァドレスを割り付けた後、 残りの論 理アドレスを順番に 2 N個の不揮発性メモリのセクタブロック毎に割り付け、 論 理ァドレスのデ一夕領域が、 2 N個の不揮発性メモリにおける物理ァドレスの最 後のセクタまで割り付いたら、 残りのデータ領域を前記ある 1つの不揮発性メモ リにおける物理ァドレスの最初から割り付けるものである。 また、 本発明は、 論理アドレスが割り付けられるセクタブロックの物理アドレ スが、 デ一夕領域が始まる先頭の論理ァドレスにもっとも近いァドレスよりなる ものである。
さらに、 本発明は、 ホス卜から転送される書き込みデータをメモリカードに一 時的に格納し、 不揮発性メモリにおける 1ブロック分の管理情報を読み込んで、 そのブロック消去を行い、 メモリカードに一時的に格納された書き込みデータを 不揮発性メモリのブロック消去されたセクタに格納しながら、 ホス卜から転送さ れる次の書き込みデータをメモリカードに一時的に格納するものである。
また、 本発明は、 1番目にデータ書き込みされる不揮発性メモリに備えられた セクタブロックの管理情報を読み込み、 そのセクタブロックをブロック消去する 第 1の工程と、 メモリカードに一時的に格納された書き込みデ一夕を不揮発性メ モリのセクタに格納しながら、 2番目にデータ書き込みされる不揮発性メモリに おける任意のセクタの管理情報を読み込み、 次の書き込みデータをメモリカード に一時的に格納する第 2の工程と、 2番目にデータ書き込みされる不揮発性メモ リにおけるセクタブロックのすべての管理情報が読み込まれると、 そのセクタブ ロックの消去を行いながら、 メモリ力一ドに一時的に格納された書き込みデータ を 1番目の不揮発性メモリのセクタに格納し、 2番目にデータ書き込みされる不 揮発性メモリにおける任意のセクタの管理情報を読み込む第 3の工程と、 第 2、 第 3の工程における処理を、 2 N番目にデ一夕書き込みされる不揮発性メモリま で繰り返し行うものである。
それらにより、 複数個の不揮発性メモリにおける消去、 書き込み、 ホストから メモリカードへのデータ転送を並列して実行できるので、 デ一夕の書き込み時間 を大幅に短縮することができる。 - 以上のことにより、 メモリカードの性能を大幅に向上することができる。 図面の簡単な説明
図 1は、 本発明の実施の形態 1によるメモリ力一ドのブロック図、 図 2は、 本 発明の実施の形態 1によるメモリカードに設けられたフラッシュメモリの回路ブ ロック図、 図 3は、 本発明の実施の形態 1によるメモリカードに用いられる論理 ァドレスとフラッシュメモリに固定された物理ァドレスとのデ一夕構成の説明図、 図 4は、 本発明の実施の形態 1によるフラッシュメモリにおける論理アドレスが 割り付けられたデータ構成の説明図、 図 5は、 本発明者が検討した論理アドレス が割り付けられたフラッシュメモリにおけるデータ構成の説明図、 図 6は、 本発 明の実施の形態 1によるメモリカードにおけるデータ書き込みのフローチャート、 図 7は、 本発明の実施の形態 2によるメモリカードのブロック図、 図 8は、 本発 明の実施の形態 2によるフラッシュメモリにおける論理ァドレスが割り付けられ たデータ構成の説明図、 図 9は、 本発明の実施の形態 2による物理アドレスに割 り付けられる論理アドレスの説明図、 図 1 0は、 本発明の実施の形態 2によるメ モリカードにおけるデータ書き込みのフローチャート、 図 1 1は、 本発明の実施 の形態 1によるフラッシュメモリに設けられるメモリセルトランジス夕の断面図 である。 発明を実施するための最良の形態
本発明を詳細に説明するために、 添付の図面に従ってこれを説明する。 なお、 実施例を説明するための全図において、同一機能を有するものは同一符号を付け、 その繰り返しの説明は省略する。
本実施の形態 1において、 メモリカード 1は、 フラッシュメモリカードであり、 ノートブック形パーソナルコンピュータや多機能端末機などの外部記憶メディァ として用いられる。
メモリカード 1は、 インタフェース回路 2、 マイクロコンピュータ 3、 および フラッシュメモリ （不揮発性メモリ） 4から構成されており、 これらの電子部品 がプリント配線基板上に実装されている。 そして、 インタフェース回路 2、 マイクロコンピュータ 3によってコントローラが構成されている。 このメモリカード 1は、 たとえば、 パーソナルコンピュータなどのホストに設けられた P Cカード スロットルに着脱自在に実装される。
また、 インタフェース回路 2は、 コマンドレジス夕 5、 データレジスタ 6、 ス テ一夕スレジス夕 7、 コマンドデコーダ 8、 ノ ソファメモリ 9， 1 0、 ならびに インタフェースコントローラ 1 1から構成されている。 マイクロコンピュータ 3は、 割り込み制御回路 12、 マイクロプロセッサ （ォ フセット演算部を含む） 13、 ROM (Re a d On l y Memo r y) 1 4、 RAM (Ran d om Ac c e s s Memo r y) 1 5、 タイマ 16、 および入出力ポート 17から構成されている。
ィン夕フェース回路 2は、 P Cカードスロットを介して前述したホス卜にィン 夕フェースされ、 コマンドレジスタ 5には、 ホストからファイル操作コマンドが 与えられ、 コマンドはコマンドデコーダ 8によりデコードされる。
コマンドデコーダ 8は、 デコード結果に応じた割り込み信号 I RQ 1〜 I RQ nを出力する。 割り込み信号 I RQ 1〜 I RQnは割り込み制御回路 12からマ イク口プロセッサ 13に与えられる。 ROM14には、 マイクロプロセッサ 1 3 の動作プログラムが格納されており、 マイクロプロセッサ 13は RAMI 5をヮ —ク領域に利用してプログラムを実行する。
マイクロプロセッサ 13は、動作プログラムに基づいてィン夕フェース回路 2、 フラッシュメモリ 4に対する制御を、 入出力ポート 17を介して行う。 マイクロ コンピュータ 3は、 イン夕フェースコント口一ラ 1 1にアドレス信号 ADR S、 アドレスストローブ信号 AS b、 リード信号 RDb、 およびライト信号 WRbを 出力し、 インタフェースコントローラ 1 1との間でデータ情報 DATAのやり取 りをする。
これによつて、 マイクロコンピュータ 3は、 データレジス夕 6、 ステータスレ ジス夕 7、 およびバッファメモリ 9， 10をインタフェースコントローラ 1 1を フラッシュメモリ 4は、 イン夕フェースコントローラ 1 1に接続される制御信 号線、 およびデータ信号線を共有している。 さらに、 マイクロコンピュータ 3は、 フラッシュメモリ 4のそれぞれに対応するチッブイネーブル信号 C Eを入出力ポ 一卜 1 7から出力する。
これによつて、 コンピュータ 3は、 フラッシュメモリ 4におけるチップを選択 し、 イン夕フェースコントローラ 1 1にアドレス信号 ADRS、 アドレススト口 ーブ信号 AS b、 リード信号 RDb、 ライト信号 WRbを出力し、 イン夕フエ一 スコントローラ 1 1を介してチップ選択されたフラッシュメモリ 4に対するァク セスを行う。
また、 フラッシュメモリ 4について、 図 2を用いて説明する。
フラッシュメモリ 4は、 メモリアレイ 1 8、 Xアドレスデコーダ 1 9、 Xアド レスバッファ 2 0、 マルチプレクサ 2 1、 入力バッファ 2 2、 デ一夕制御回路 2 3、 Yゲートアレイ 2 4、 Yアドレスデコーダ 2 5、 出力バッファ 2 6、 Yアド レスカウンタ 2 7、 制御信号バッファ回路 2 8、 モード制御回路 2 9、 内部電源 回路 3 0から構成されている。
メモリアレイ 1 8は、 メモリマット、 センスラッチ回路を有している。 このメ モリマツトは、 電気的に消去および書き込み可能な不揮発性のメモリセル卜ラン ジス夕を多数有している。
このメモリアレイ 1 8が有するメモリセルトランジスタ T rは、 図 1 1に示す ように、 半導体基板、 あるいはメモリウエル S U Bに形成されたソース S、 ドレ イン D、 チャネル領域にトンネル酸化膜を介して形成されたフローティングゲ一 ト F G、 ならびに該フローティングゲート F Gに層間絶縁膜を介して重ねられた コントロールゲート C Gから構成されている。 コントロールゲート C Gはワード 線 （図 2 ) に、 ドレイン Dはビット線 （図 2 ) にそれぞれ接続されている。 外部入カ端子1ノ0 0〜 1 7〇7は、 アドレス入力端子、 データ入力端子、 コ マンド入力端子が兼用される。 外部入力端子 I ZO 0〜 I ZO 7から入力された Xァドレス信号は、 マルチプレクサ 2 1を介して Xァドレスバッファ 2 0に供給 される。 Xアドレスバッファ 2 0から出力された内部相補アドレスは Xアドレス デコーダによってデコ一ドされてヮード線を駆動する。
Yァドレスデコーダ 2 5から出力される選択信号に基づいて Yゲートアレイ 2 4がビット線の選択を行う。 入出カ端子1 70 0〜 1 〇 7から入カされた丫ァ ドレス信号は、 Yアドレスカウン夕 2 7にプリセットされ、 プリセット点を起点 に順次ィンクリメン卜されたァドレス信号が Yァドレスデコーダ 2 5に与えられ る。
Yゲートアレイ 2 4において選択されたビット線は、 デ一夕出力動作時には出 力バッファ 2 6の入力部に導通され、 データ入力動作時にはデータ制御回路 2 3 を介して入力バッファ 2 2の出力端子に導通される。 出力バッファ 26、 入力バッファ 22と入出力端子 I /O 0〜 I/O 7との接 続は、 マルチプレクサ 21により制御される。 入出カ端子1 /00〜 1 〇7か ら供給されるコマンドは、 マルチプレクサ 2 1ならびに入力バッファ 22を介し てモード制御回路 29に与えられる。
データ制御回路 23は、 入出力端子 Iノ〇 0〜 I /〇 7から供給されるデータ の他に、 モード制御回路 29の制御にしたがった論理値のデータをメモリアレイ 18に供給する。
制御信号バッファ回路 28は、 ァクセス制御信号としてチップィネーブル信号
CEb、 出力イネ一ブル信号 OE b、 書き込みィネーブル信号 WE b、 シリアル クロック信号 SC、 リセット信号 RE S b、 ならびにコマンドィネーブル信号 C
DE bが供給される。
モード制御回路 29は、 それら信号の状態に応じて外部との信号インタフエ一 ス機能などを制御し、 コマンドコードにしたがって内部動作を制御する。 また、 モード制御回路 29は、コマンドにしたがってフラッシュメモリ 4の制御を司る。 内部電源回路 30は、 書き込み、 消去べリファイ、 読み出しなどに用いられる 各種の電源を生成し、 Xアドレスデコーダ 19、 メモリマット 18のメモリセル アレイなどに供給する。
次に、 メモリ力一ド 1に設けられたフラッシュメモリ 4に割り付けられる論理 アドレスについて、 図 3、 図 4を用いて説明する。
図 3の左側に示す論理アドレスにおいては、 最初にフラッシュメモリ 4の管理 を行う制御情報データを格納する領域、 いわゆる、 システム領域が割り付けられ ている。
このシステム領域における制御情報データは、 マスタブ一トレコ一ド MBR、- ブートセクタ BS、 ファイルアロケーションテーブル FAT 1， FAT2、 なら びにディレクトリ DRによって構成されている。 システム領域における論理アド レスは、 0 番地〜4(：1番地 （ここで、 hは 16進数を示す） が割り当てられ ている。
また、 システム領域の後には、 論理アドレスにおける 4 Dh番地以降から 3D 7 F h番地までの領域が、 ホス卜から入出力されるデータが格納されるデータ領 域として割り付けられている。 このデータ領域におけるそれぞれの番地は、 消去
Z読み出し Z書き込みが行われる単位であるセクタからなり、 1セクタは、 デー 夕長が 512 By t eのユーザデ一夕領域と 16バイ卜の管理情報領域とから構 成されている。
これらシステム領域ならびにデータ領域の論理アドレス割り付けは、 メモリ力 ード 1の製品出荷前に行われるフォーマット、 たとえば、 MS— DOS (M i c r o s o f t D i s k Op e r a t i n g S y s t em :米国マクロソフ ト社の登録商標） フォーマット時に作成される。
さらに、 図 3の右側に示す MS—DOSフォーマツト前のフラッシュメモリ 4 に固定されているァドレスである物理ァドレスについて説明する。
このフラッシュメモリ 4の場合、 たとえば、 物理アドレスは、 O h番地〜 3D 7 F番地が論理ァドレスの割り付けに用いられ、 3 D 80 h番地以降には不良セ クタの管理を行うための不良登録テーブルを格納する不良登録テーブル格納領域、 およびその不良登録テーブルセクタを参照して代替えセクタにアクセスを行う代 替えセクタ領域、 メモリカードのドライブ情報 I D ( I d e n t i f y D r i v e I n f o rma t i on) を格納する I D領域、 メモリカードの名前、 種 類、 機能などの情報 C I S (C a r d I n f o rma t i o n S t r u c t u r e) を格納する C I S領域が設けられる。 不良登録テーブル格納領域、 I D 領域、 C I S領域はユーザーによるアクセスが不可能な領域である。
また、 フラッシュメモリ 4における物理アドレスへの論理アドレス割り付けに ついて説明する。
物理アドレスは、 0 h番地から順番にブロック （8セクタ =4 k B y t e) 単 位により区切られている。 論理アドレスのデータ領域が始まるアドレスは、 41 h番地である。
このアドレスに近いブロックには、 物理アドレスの 50 h番地から始まるブロ ックがあるので、 このブロックの先頭ァドレスである 50 h番地と論理ァドレス におけるデータ領域の先頭アドレスである 4 D h番地と一致させて順次データ領 域として割り付ける。
よって、 物理ァドレスの 3 h番地に論理ァドレスの 0 h番地がオフセッ卜され て割り付けられることになる。 これによつて、 ブロックと、 ホストから出力され るデ一夕の単位であるクラス夕 （4 k B y t eまたは 2 k B y t e ) とを一致さ せることができる。
オフセットは、 フラッシュメモリ 4のある領域、 たとえば、 領域 I Dなどに予 め格納されており、 電源投入時に、 そのオフセット値をマイクロプロセッサ 1 3 が読み出し、 R AM I 5に格納する。
ホストから指定された論理アドレスは、 R AM I 5に格納されているオフセッ ト値を用いてマイクロプロセッサ 1 3が演算することによって物理アドレスに変 換される。
ここで、 物理アドレスと論理アドレスとはオフセットされて割り付けられてい るので、論理アドレス 3 D 7 D h番地〜 3 D 7 F h番地が足りないことになる力 これら 3つのアドレスは、 物理アドレスの先頭に戻り、 オフセットによって割り 付けられていない物理ァドレスの 0 h番地〜 2 h番地に割り付けられる。
また、 図 4は、 フラッシュメモリ 4の物理アドレスに論理アドレスをオフセッ トして割り付けた場合を示したものである。
論理ァドレスの 4 D h番地からのデータ領域は、 物理ァドレスにおけるブロッ クの先頭アドレスである 5 0 h番地から割り付けられており、 オフセッ卜して割 り付けられたことによつて残った論理ァドレスの 3 D 7 D h番地〜 3 D 7 F h番 地は、 物理アドレスの先頭に戻り、 0 h番地〜 2 h番地にそれぞれ割り付けられ ている。
次に、 論理アドレスが割り付けられたフラッシュメモリ 4におけるデータ消去 について説明する。
たとえば、 論理アドレスの 4 D h番地から 1 6セクタ （2クラスタ） のデータ 書き込みが行われる場合、論理ァドレスにおける 4 D h番地から 1 6セクタの間、 すなわち、 物理アドレスにおける 5 0 h番地〜 6 0 h番地の 2つのブロックの消 去だけでよいので、 消去回数を 2回とすることができる。
ここで、 本発明者が検討した論理ァドレスをそのまま物理ァドレスに割り付け た場合の論理ァドレス割り付け方法を図 5に示す。
この場合、論理ァドレスにおけるデータ領域は、 4 D h番地から始まっており、 同じく物理ァドレスにおけるデータ領域も 4 D h番地から始まっている。 本実施 の形態 1と同様に、 物理アドレスは、 0 h番地から順番にブロック （8セクタ 4 k B y t e ) 単位により区切られている。 しかし、 物理アドレスの 4 D h番地 はブロックの先頭ではなく、 途中のアドレスであるので、 クラス夕とブロックの 先頭アドレスもずれることになる。
このとき、 論理ァドレスの 4 D h番地から 1 6セクタのデータ書き込みが行わ れると、 物理アドレスにおいても 4 D h番地〜 5 D h番地の 1 6セクタのデータ 消去を行わなければならない。
この場合、 ブロック消去が行われるは、 物理アドレスにおける 5 0 h番地〜 5 7 h番地だけであり、 その他の番地における 8セクタは、 それぞれ個別にセクタ 消去を行わなければならず、 消去回数は 9回となり、 データ消去時間が大幅に長 くなつてしまう。
次に、 フラッシュメモリ 4におけるデ一夕書き込み動作について、 図 6のタイ ミングチャートを用いて説明する。
まず、 ホス卜から 1セクタ分のデ一夕である転送データ T 1がメモリカード 1 のバッファメモリに転送される。 メモリカード 1のコントローラは、 書き込まれ るフラッシュメモリ 4のそれぞれのセクタ S 1〜セクタ S 8における管理情報を リードし、 不具合がない場合には、 それらセクタ S 1 S 8のデータを 1度に消 去、 すなわち、 ブロック消去を行う。
その転送データ T 1は、 フラッシュメモリ 4の入力バッファに転送され、 デー 夕書き込み （書き込み 1 ) が行われる。 このとき、 ホストからは、 次のデ一夕で ある転送デー夕 T 2が転送される。
転送データ T 1が書き込まれた後、 続いて転送データ T 2が、 フラッシュメモ リ 4の入力バッファに入力され、 データ書き込み （書き込み 2 ) が行われる。 こ のとき、 同様に、 ホス卜からは、 次のデータである転送データ T 3が転送される。 このように、 フラッシュメモリ 4へのデータ書き込みと、 メモリカードへのデ 一夕転送とを同時に実行し、 かつデータをブロック消去することによってフラッ シュメモリ 4へのデ一夕書き込みを効率よく行うことができる。
それにより、 本実施の形態 1によれば、 フラッシュメモリ 4の物理アドレスを オフセッ卜させて論理ァドレス割り付けを行うので、 ブロック領域とクラス夕領 域とを一致させることができ、 フラッシュメモリ 4のデータをブロック単位によ つて消去するので、 データ書き込み時の消去回数を大幅に少なくすることができ る。
また、 フラッシュメモリ 4へのデ一夕書き込みと、 ホストからのメモリ力一ド へのデータ転送とを同時に実行することによって、 デ一夕の書き込み時間を大幅 に短縮することができる。
次に、 実施の形態 2におけるメモリカード 1 aの構成について説明する。 メモ リカ一ド l aは、 図 7に示すように、 インタフェース回路 2、 マイクロコンピュ 一夕 3、 ならびにフラッシュメモリ 4， 4 aから構成されている。 インタフエ一 ス回路 2、 マイクロコンピュー夕 3、 フラッシュメモリ 4は、 前記実施の形態 1 と同様の構成であるが、 フラッシュメモリ 4 aが新たに設けられている。
また、 イン夕フェース回路 2も、 前記実施の形態 1と同様に、 コマンドレジス 夕 5、 データレジスタ 6、 ステータスレジス夕 7、 コマンドデコーダ 8、 バッフ ァメモリ 9 , 1 0、 ならびにイン夕フェースコントローラ 1 1から構成されてお り、 マイクロコンピュー夕 3も前記実施の形態 1と同様に、 割り込み制御回路 1 2、 マイクロプロセッサ 1 3、 R O M 1 4 , R AM 5 , 夕イマ 1 6、 および入出 力ポート 1 7から構成されている。
フラッシュメモリ （不揮発性メモリ） 4 aは、 フラッシュメモリ 4とインタフ エースコントローラ 1 1に接続される制御信号線、 およびデータ信号線を共有し ている。 さらに、 マイクロコンピュータ 3は、 フラッシュメモリ 4 , 4 aのそれ ぞれに対応するチッブイネーブル信号 C Eを入出力ポ一ト 1 7から出力する。 これによつて、 マイクロコンピュ一夕 3は、 フラッシュメモリ 4 , 4 aにおけ るチップを選択し、 インタフェースコントローラ 1 1にアドレス信号 A D R S、 アドレスストローブ信号 A S b、 リード信号 R D b、 ライト信号 WR bを出力し、 ィン夕フエ一スコントローラ 1 1を介してチップ選択されたフラッシュメモリ 4 , 4 aに対するアクセスを行う。
さらに、 フラッシュメモリ 4 aにおける構成も、 フラッシュメモリ 4 (図 2 ) と同様であり、 メモリアレイ 1 8、 Xアドレスデコーダ 1 9、 Xアドレスバッフ ァ 2 0、 マルチプレクサ 2 1、 入力バッファ 2 2、 データ制御回路 2 3、 Yゲー トアレイ 2 4、 Yアドレスデコーダ 2 5、 出力バッファ 2 6、 Yアドレスカウン 夕 2 7、 制御信号バッファ回路 2 8、 モード制御回路 2 9、 内部電源回路 3 0か ら構成されている。
次に、 メモリカード 1 aに設けられたフラッシュメモリ 4、 4 aに割り付けら れる論理アドレスについて、 図 8を用いて説明する。
図 8における左側は、 フラッシュメモリ 4に論理ァドレスが割り付けられたデ —夕構成であり、 右側には、 フラッシュメモリ 4 aに論理ァドレスが割り付けら れたデータ構成を示している。
論理アドレスにおいては、 最初にフラッシュメモリ 4の管理を行う制御情報デ ―夕を格納するシステム領域が割り付けられている。 このシステム領域における 制御情報データは、 前記実施の形態 1と同様に、 マスタブートレコード M B R、 ブートセクタ B S、 ファイルアロケーションテーブル F A T、 ならびにディレク トリ D Rによって構成されている。
このシステム領域は、 論理アドレスにおいて、 0 h番地〜 5 8 h番地までが割 り付けられており、 システム領域の後には、 論理アドレスの 5 9 h番地以降から 7 A F F h番地までの領域が、 ホス卜から入出力されるデ一夕が格納されるデー 夕領域として割り付けられている。 これらシステム領域ならびにデ一夕領域の論 理アドレス割り付けは、 前記実施の形態 1と同様に、 メモリカード 1の製品出荷 前に行われる M S— D O Sフォ一マツトにより作成される。
さらに、 フラッシュメモリ 4 , 4 aに固定されている物理アドレスについて説 明する。
フラッシュメモリ 4， 4 aの物理アドレスは、 0 h番地〜 3 D 7 F番地が論理 アドレスの割り付けに用いられ、 3 D 8 O h番地以降が、 不良セクタの管理を行 うための不良登録テーブルを格納する不良登録テーブル格納領域、 およびその不 良登録テーブルセク夕を参照して代替えセク夕にアクセスを行う代替えセクタ領 域、 メモリ力一ドのドライブ情報 I Dを格納する I D領域、 メモリ力一ドの名前、 種類、 機能などの情報 C I Sを格納する C I S領域として設けられる。 不良登録 テーブル格納領域、 I D領域、 C I S領域はユーザ一によるアクセスが不可能な 領域である。
また、 フラッシュメモリ 4， 4 aにおける物理アドレスへの論理アドレス割り 付けについて説明する。
フラッシュメモリ 4 , 4 aの物理ァドレスは、 0 h番地から順番にブロック（8 セクタ = 4 k B y t e ) 単位により区切られている。 前述したように、 論理アド レスのデータ領域が始まるアドレスは、 5 9 h番地である。
この 5 9 h番地にもっとも近い、 フラッシュメモリ 4におけるブロックの物理 アドレスは、 3 0 h番地から始まるブロックとなるので、 このブロックの先頭ァ ドレスである 3 0 h番地と論理ァドレスにおけるデータ領域の先頭ァドレスであ る 5 9 h番地と一致させ、 3 0 h番地から始まるブロックをデ一夕領域として割 り付ける。
フラッシュメモリ 4の 3 0 h番地から始まるブロックがデータ領域として割り 付けられると、 フラッシュメモリ 4 aにおける 3 0 h番地から始まるブロックを データ領域として割り付ける。
そして、 これらフラッシュメモリ 4 , 4 aにおけるデータ領域をブロック単位 によって交互に割り付ける。 たとえば、 図 9に示すように、 論理アドレスの 5 9 h番地〜 6 0 h番地をフラッシュメモリ 4に割り付けると、 その続きの論理ァド レスである 6 1 h番地〜 6 8 h番地は、 フラッシュメモリ 4 aに割り付けられる ことになる。
ここで、 物理アドレスと論理アドレスとはオフセットされて割り付けられてい るので、論理ァドレス 7 A F 0 h番地〜 7 A F F h番地が足りないことになるが、 これら 7つのァドレスは、 フラッシュメモリ 4における物理ァドレスの先頭に戻 り、 オフセッ卜によって割り付けられていない物理ァドレスの 0 h番地〜 6 h番 地に割り付けられる。
よって、 論理アドレス 7 A F 0 h番地〜 7 A F F h番地力 フラッシュメモリ 4における物理ァドレスの 0 h番地〜 6 h番地にオフセッ卜されて割り付けられ ることになる。
また、 システム領域における論理アドレスの割り付けについて説明する。 この 、領域における論理ァドレスも同様に、 物理ァドレスにおいて形成された ブロック単位により割り付けが行われいる。
前述したように、 フラッシュメモリ 4の物理アドレスは、 7セクタ分オフセッ 卜されているので、 フラッシュメモリ 4の 0 h番地〜 7 h番地によって形成され るブロックにおいて、 0 h番地〜 6 h番地がデ一夕領域となっており、 このブロ ックでは、 1セクタのシステム領域が割り付けられる。
よって、 物理ァドレスの 7 h番地にマスタブートレコード M B Rが割り付けら れ、 その後のデータ領域に割り付けられるブートセクタ B S、 ファイルァロケ一 シヨンテーブル F A T、 ならびにディレクトリ D Rは、 フラッシュメモリ 4 , 4 aの 1ブロックずつ （8セクタ） 交互に割り付けられることになる。
さらに、 フラッシュメモリ 4 , 4 aにおけるデータ消去について説明する。 たとえば、 論理アドレスの 5 9 h番地から 1 6セクタ （2クラス夕） のデータ 書き込みが行われる場合、論理アドレスにおける 5 9 h番地から 1 6セクタの間、 すなわち、 物理アドレスにおいては、 フラッシュメモリ 4の 3 0 h番地〜 3 7 h 番地、 およびフラッシュメモリ 4 aの 3 0 h番地〜 3 7 h番地の 2つのブロック を消去するだけでよいので、 消去回数を 2回とすることができる。
また、 フラッシュメモリ 4、 4 aにおけるデ一夕書き込み動作について、 図 1 0のタイミングチヤ一トを用いて説明する。
まず、 ホス卜から 1セクタ分のデータである転送デ一夕 T 1がメモリカード 1 のバッファメモリに転送される。 メモリカード 1のコントローラは、 書き込まれ るフラッシュメモリ 4 aにおけるセクタ S 1〜セクタ S 8の管理情報をリードし、 その結果、 不具合がない場合には、 それら 8セクタのデ一夕を 1度に消去、 すな わち、 ブロック消去が行われる。
転送データ T 1は、 フラッシュメモリ 4 aの入力バッファに転送され、 データ 書き込み （書き込み 1 ) が行われる。 このとき、 ホストからは、 次のデータであ る転送データ T 2が転送される。 この転送デ一夕 T 2が転送される間、 メモリ力 ード 1のコントローラは、 2つめのフラッシュメモリ 4におけるセクタ S 9の管 理情報をリードする。
転送データ T 1が書き込まれた後、 続いて転送デ一夕 T 2力 フラッシュメモ リ 4の入力バッファに転送され、 デ一夕書き込み （書き込み 2 ) が行われる。 こ のとき、 同様に、 ホストからは、 次のデ一夕である転送デ一夕 T 3が転送される。 また、 この転送データ T 3が転送される間、 メモリカード 1のコントローラは、 2つめのフラッシュメモリ 4におけるセクタ S 1 0の管理情報をリードする。 これらの動作を繰り返すことによって、 転送デ一夕 T 5がフラッシュメモリ 4 の入力バッファに転送され、 デ一夕書き込み （書き込み 5 ) が行われると、 ホス 卜からは、 次のデータである転送データ T 6が転送される。 この転送データ T 6 が転送される間、 メモリカード 1のコントローラは、 フラッシュメモリ 4におけ るセクタ S 1 3， S 1 4の管理情報をリードする。
同様に、 転送デ一夕 T 6がフラッシュメモリ 4の入力バッファに転送され、 デ 一夕書き込み （書き込み 6 ) が行われる。 また、 ホストから次のデータである転 送データ T 7が転送されると、 転送データ T 7が転送される間、 メモリカード 1 のコントローラは、 フラッシュメモリ 4のセクタ 1 5， 1 6の管理情報をリード する。 これで、 フラッシュメモリ 4のおける 1ブロック分のセクタ S 9〜S 1 6 の管理情報がリードされたことになる。
そして、 転送デ一夕 T 7がフラッシュメモリ 4の入力バッファに転送されて、 データ書き込み （書き込み 7 ) が行われ、 ホストから次のデータである転送デー 夕 T 8が転送されると、 転送データ T 8が転送される間、 フラッシュメモリ 4の 8セクタのデータをブロック消去する。
以上の動作を繰り返し行うことにより、 2つのフラッシュメモリ 4， 4 aにお ける消去、 書き込み、 メモリカード 1へのデータ転送を並列して実行することが できる。
それにより、 本実施の形態 2においては、 ホストからデータ転送されている間 に、 メモリカード 1のフラッシュメモリ 4， 4 aにおけるデータ書き込み、 デー 夕のブロック消去を行うことができるので、 データの書き込み時間を大幅に短縮 することができる。
また、 本実施の形態 2では、 フラッシュメモリが 2つの場合について記載した が、 このフラッシュメモリ力 4個以上の 2 n個の場合においても、 本実施の形 態 2における書き込み動作を行うことにより、 データの書き込み時間を大幅に短 縮することができる。 以上、 本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本発明は前記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。 産業上の利用可能性
以上のように、 本発明にかかるメモリカード、 論理アドレスの割り付け方法お よびデ一夕書き込み方法は、 メモリカードにおけるデータ消去、 ならびに書き込 みの高速化技術に適している。

Claims

請 求 の 範 囲
1 . オフセット値が格納されたオフセット格納部と、 前記オフセット格納部のォ フセット値と入力された論理ァドレスとを演算するオフセット演算部とを備え、 前記オフセット演算部の演算により論理ァドレスをオフセッ卜させて不揮発性メ モリに備えられた物理ァドレスに割り付け、 ブロック単位とクラス夕単位とを一 致させることを特徴とするメモリ力一ド。
2 . 請求項 1記載のメモリカードにおいて、 前記オフセット格納部を前記不揮発 性メモリのある領域に備えたことを特徴とするメモリカード。
3 . 請求項 2記載のメモリカードにおいて、 前記オフセット値は、 前記不揮発性 メモリにおけるユーザ一がアクセス不可能な領域に格納されることを特徴とする メモリカード。
4 . 不揮発性メモリに備えられた物理ァドレスをあるセクタ毎にまとめてセクタ ブロックを形成し、 それぞれのセクタブロックのうち、 任意のセクタブロックに おける先頭の物理アドレスを、 データ領域が始まる先頭の論理アドレスに割り付 け、 論理ァドレスのデータ領域を物理ァドレスの最後のセクタまで割り付けるこ とを特徴とする論理ァドレスの割り付け方法。
5 . 不揮発性メモリに備えられた物理アドレスをあるセクタ毎にまとめてセクタ ブロックを形成し、 それぞれのセクタブロックのうち、 任意のセクタブロックに おける先頭の物理アドレスを、 データ領域が始まる先頭の論理アドレスに割り付 け、論理ァドレスのデータ領域が物理ァドレスの最後のセクタまで割り付いたら、 残りのデータ領域を物理ァドレスの最初から割り付けることを特徴とする論理ァ ドレスの割り付け方法。
6 . 2つの不揮発性メモリにおける論理アドレスの割り付け方法であって、 前記 2つの不揮発性メモリに備えられたそれぞれの物理アドレスを、 あるセクタ毎に まとめてセクタブロックを形成し、 前記 2つの不揮発性メモリのうち、 一方の不 揮発性メモリの任意のセクタプロックにおける先頭の物理ァドレスにデータ領域 が始まる先頭の論理ァドレスを割り付けた後、 残りの論理ァドレスを交互に前記 2つの不揮発性メモリのセクタブロック毎に割り付け、 論理アドレスのデ一夕領 域が、 前記 2つの不揮発性メモリにおける物理ァドレスの最後のセクタまで割り 付いたら、 残りのデータ領域を前記一方の不揮発性メモリにおける物理ァドレス の最初から割り付けることを特徴とする論理ァドレスの割り付け方法。
7 . 2 N個の不揮発性メモリにおける論理アドレスの割り付け方法であって、 前 記 2 Nの不揮発性メモリに備えられたそれぞれの物理アドレスを、 あるセクタ毎 にまとめてセクタブロックを形成し、 前記 2 N個の不揮発性メモリのうち、 ある 1つの不揮発性メモリの任意のセクタブロックにおける先頭の物理アドレスにデ 一夕領域が始まる先頭の論理ァドレスを割り付けた後、 残りの論理ァドレスを順 番に前記 2 N個の不揮発性メモリのセクタブロック毎に割り付け、 論理アドレス のデータ領域が、 前記 2 N個の不揮発性メモリにおける物理ァドレスの最後のセ クタまで割り付いたら、 残りのデータ領域を前記ある 1つの不揮発性メモリにお ける物理ァドレスの最初から割り付けることを特徴とする論理ァドレスの割り付 け方法。
8 .請求項 5〜 7のいずれか 1項に記載の論理ァドレスの割り付け方法において、 論理アドレスが割り付けられる前記セクタブロックの物理アドレスが、 デ一夕領 域が始まる先頭の論理アドレスにもっとも近いアドレスであることを特徴とする 論理ァドレスの割り付け方法。
9 . 1つの不揮発性メモリが備えられたメモリカードのデータ書き込み方法であ つて、 ホス卜から転送される書き込みデ一夕を前記メモリ力一ドに一時的に格納 し、 前記不揮発性メモリにおける 1ブロック分の管理情報を読み込んで、 そのブ ロック消去を行い、 前記メモリ力一ドに一時的に格納された書き込みデータを前 記不揮発性メモリのブロック消去されたセク夕に格納しながら、 前記ホストから 転送される次の書き込みデータを前記メモリ力一ドに一時的に格納することを特徴とするメモリカードのデータ書き込み方法。
1 0 . 2 N個の不揮発性メモリが備えられたメモリカードのデータ書き込み方法 であって、 1番目にデータ書き込みされる不揮発性メモリに備えられたセクタブ ロックの管理情報を読み込み、 そのセクタブロックをブロック消去する第 1のェ 程と、 前記メモリカードに一時的に格納された書き込みデータを前記不揮発性メ モリのセクタに格納しながら、 2番目にデ一夕書き込みされる不揮発性メモリに おける任意のセクタの管理情報を読み込み、 次の書き込みデ一夕を前記メモリ力 一ドに一時的に格納する第 2の工程と、 前記 2番目にデ一夕書き込みされる不揮 発性メモリにおけるセクタブロックのすベての管理情報が読み込まれると、 その セクタブロックの消去を行いながら、 前記メモリカードに一時的に格納された書 き込みデータを前記 1番目の不揮発性メモリのセクタに格納し、 前記 2番目にデ 一夕書き込みされる不揮発性メモリにおける任意のセクタの管理情報を読み込む 第 3の工程と、 前記第 2、 第 3の工程における処理を、 2 N番目にデータ書き込 みされる不揮発性メモリまで繰り返し行うことを特徴とするメモリカードのデ一 夕書き込み方法。
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