WO1999065147A1 - Convertisseur a/n, n/a a surechantillonnage - Google Patents

Convertisseur a/n, n/a a surechantillonnage Download PDF

Info

Publication number
WO1999065147A1
WO1999065147A1 PCT/JP1999/003131 JP9903131W WO9965147A1 WO 1999065147 A1 WO1999065147 A1 WO 1999065147A1 JP 9903131 W JP9903131 W JP 9903131W WO 9965147 A1 WO9965147 A1 WO 9965147A1
Authority
WO
WIPO (PCT)
Prior art keywords
register
mode switching
oversampling
division ratio
value
Prior art date
Application number
PCT/JP1999/003131
Other languages
English (en)
French (fr)
Inventor
Nobuyasu Kanekawa
Yasuyuki Kojima
Seigou Yukutake
Minehiro Nemoto
Kazuhisa Takami
Takayuki Iwasaki
Yusuke Takeuchi
Katsuhiro Furukawa
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to US09/485,349 priority Critical patent/US6476750B1/en
Priority to KR1020007001846A priority patent/KR100337140B1/ko
Priority to EP99924006A priority patent/EP1120915A4/en
Priority to JP2000554055A priority patent/JP3657881B2/ja
Publication of WO1999065147A1 publication Critical patent/WO1999065147A1/ja

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • H03M3/39Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/392Arrangements for selecting among plural operation modes, e.g. for multi-standard operation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • H03M3/458Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496Details of sampling arrangements or methods
    • H03M3/498Variable sample rate

Definitions

  • the present invention relates to an oversampling A / D (analog digital) and DZA (digital / analog) converter, and particularly relates to a sampling frequency and oversampling rate setting function.
  • the sampling is performed at a frequency higher than the predetermined sampling frequency (hereinafter, referred to as “oversampling frequency” to distinguish from the predetermined “sampling frequency”), and the sampled data is digitized.
  • Oversampling A / D conversion technology that obtains data at a predetermined sampling frequency by filtering data and thinning it out, or oversampling D / A conversion technology, and vice versa, has been used in the past. Used.
  • AZ D in order to be the this relegated to a high frequency domain quantization noise derived from the conversion error of the D ZA converter, AZD used: signal DZA converter conversion accuracy over the accuracy of the Can be converted.
  • the requirement for the conversion accuracy of the AZD / D / A converter to obtain the predetermined conversion accuracy can be relaxed.
  • the Nyquist frequency that is, the aliasing frequency at which aliasing occurs during sampling
  • the required characteristics of the pre-filter that cuts signals with frequencies higher than the Nyquist frequency during AZD conversion are also eased.
  • the conversion accuracy can be improved, and the required characteristics of analog filters such as prefilters can be greatly reduced.
  • the ratio between the over sampling frequency and the sampling frequency is constant. Therefore, if the decimator is operated at over-sampling frequency, taking advantage of the characteristics of the digital filter whose frequency characteristics are scaled by the operating frequency, 1 / or more of the sampling frequency will be attenuated. There is an advantage that the frequency characteristics of a decimator can be realized by a digital filter with a set of filter coefficients.
  • the over-sampling ratio is made variable.
  • the ratio of the oversampling frequency to the sampling frequency is not constant, and the frequency characteristics cannot take advantage of the characteristics of a digital filter that is scaled by the operating frequency.
  • the coefficients of the digital filter that constitutes the decimator must be designed for each ratio.
  • the operation parameters - data - also naturally first 2 view configuration register for setting a first
  • an object of the present invention is to provide hardware of an oversampling AZD and DZA converter operable with software developed for any method of hardware. If this objective can be achieved, it will be possible to realize hardware that can be replaced with hardware of any method, and this will lead to significant cost reduction due to mass production effects.
  • the present invention takes the following measures. (1) In the configuration where the hardware has a fixed oversampling ratio (a) When operating with software based on the first method in which the oversampling ratio is fixed, the register is set by software. The original oscillation frequency is divided based on the division ratio written in. (b) When operating with software based on the second method in which the oversampling ratio is variable, the division ratio and the oversampling ratio written to the register by the software are determined by the division ratio. Then, the original oscillation frequency is divided based on the converted division ratio.
  • the first method in which the oversampling ratio is fixed by hardware in which the oversampling ratio is fixed by converting or converting the parameter of the register, the oversampling ratio.
  • the software can be operated with any of the second systems in which the ratio is variable.
  • FIG. 1 is a diagram showing a configuration for operating with software having a variable oversampling ratio.
  • FIG. 2 is a diagram showing a configuration for operating with both variable and fixed oversampling ratio software.
  • FIG. 3 is a diagram showing a configuration to which a mode switching function is added.
  • FIG. 4 is a diagram showing the register configuration of FIG.
  • FIG. 5 is a diagram showing a configuration including a mode switching register.
  • FIG. 6 is a diagram showing the register configuration of FIG.
  • FIG. 7 is a diagram showing a configuration for operating the frequency divider with software corresponding to a two-stage configuration.
  • FIG. 8 is a diagram showing the register configuration of FIG.
  • FIG. 9 is a diagram showing a configuration using a variable air oversampling ratio.
  • FIG. 10 is a diagram showing a DZA converter.
  • FIG. 11 is a diagram showing a conventional technique (fixed oversampling ratio).
  • FIG. 12 is a diagram showing the register configuration of FIG. 11.
  • Fig. 13 is a diagram showing the conventional technology (variable oversampling ratio).
  • FIG. 14 is a diagram showing the register configuration of FIG.
  • Fig. 15 is a diagram showing the conventional technology (two-stage frequency divider).
  • FIG. 16 is a diagram showing the register configuration of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a basic embodiment of the present invention, in which hardware having a fixed oversampling ratio is operated by software corresponding to the second system having a variable oversampling ratio. .
  • N 1 N 3 * N 4 / N 2
  • N 3 and N 4 to generate N 1 there are two methods, one is to execute the above operation, and the other is to convert using a conversion table from N 3, N 4 to N 1. is there.
  • the conversion method using the conversion table is particularly effective for reducing the circuit scale when the set of N 3 and N 4 is limited.
  • the original oscillation frequency f clk generated by the oscillator 30 is divided by the frequency divider 31 into 1 / N 1 to become the oversampling frequency f sl. Further, the frequency divider 32 divides the frequency into 1 ZN 2 to obtain the sampling frequency f s2.
  • the AZD converter 33 samples the input analog signal at an oversampling frequency fs1 to produce a digital signal.
  • the decimator 134 converts the input signal sampled at the oversampling frequency f sl to 1 / N 2 and converts it to a signal at the sampling frequency f s2.
  • the decimator 134 has a characteristic of sufficiently attenuating the frequency component of f s2Z 2 or more. Such frequency characteristics are often realized by a combination of a digital comb filter and a mouth-to-mouth filter.
  • thinning is performed not in 1ZN2 at a time but in several steps. In this case, the product of the thinning rates of each stage is N 2.
  • N 1 In order to set many sampling frequencies f s2 in the embodiment of FIG. 1, N 1 must be large. So the oscillator The original oscillation frequency f clk of the output of 30, that is, N 1 XN 2 xfs2 has a high value. Therefore, as shown in Fig. 2, by adding a multiplier 35 to multiply the frequency to N5 times, the original oscillation frequency f clk of the output of the oscillator 30 is suppressed to 1 ZN5. Oscillator 30 can be inexpensive.
  • the PLL Phase Locked Loop
  • N 1 N 3 * N 4 * N 5 / N 2
  • Fig. 3 shows the software corresponding to the first method with the fixed oversampling ratio and the software corresponding to the second method with the variable oversampling ratio. This is an embodiment for operating both.
  • which method of software is operated is switched by a mode switching signal to operate with both types of software.
  • the mode switching signal is set to 1 and the value input via the user interface is divided as it is. Written to ratio register 10.
  • the mode switching signal is set to 0 and written to the pseudo dividing ratio register 10 via the user interface.
  • the converted value N 3 and the value N 4 written in the pseudo oversampling ratio register 21 are converted into the frequency dividing ratio N 1 by the conversion circuit 12 and written into the frequency dividing ratio register 10.
  • the mode switching signal is input as an independent signal from the outside. If the AZD converter according to the present invention is implemented as an LSI, the mode switching signal is input. Has input pins I can.
  • FIG. 4 shows the configuration of the register according to the embodiment of FIG.
  • the pseudo frequency dividing ratio register 11 and the pseudo oversampling ratio register 21 or the frequency dividing ratio register 10 are assigned to a part of bits of one register word.
  • the pseudo frequency dividing ratio register 11 and the pseudo oversampling ratio register 21 are part of one register word. Assigned to a bit.
  • the operation of the hardware can be set according to the register write format of the software corresponding to the second method of varying the oversampling ratio.
  • the hardware operation can be set according to the software register write format corresponding to the first method with a fixed oversampling ratio.
  • FIG. 5 shows an embodiment in which the mode switching signal of the embodiment of FIG. 3 is given as a set value of the mode switching register 13 via the user interface.
  • FIG. 5 shows the configuration of the register according to the embodiment of FIG.
  • the mode switching register 13 is assigned to the LSB (Least Significant Bit) of the register word, it is needless to say that it can be assigned to any other pit. It is.
  • the assignment of the mode switching registers 13 should be determined in consideration of compatibility and consistency with the conventional method. In many cases, both the first and second methods assume that some bits of the register word are unused (Reserved) for future expansion, and that these unused bits are switched in mode. It should be used as register 13.
  • the pseudo division ratio register 11 and the pseudo oversampling ratio register 21 are one register. Allocated to some bits of the word. In this mode, the operation of the hardware can be set in accordance with the register write format of the software corresponding to the second method of varying the oversampling ratio.
  • Fig. 7 shows a second method with a variable oversampling ratio. As shown in Fig. 15, there are two stages of frequency dividers, 31a and 31b. In this configuration, software that supports the method of setting N la and N 1b in the division ratio registers 10a and 10b operates. In this method, as shown in Fig.
  • the frequency division ratio registers 10a and 10b and the over-sampling ratio register 20 are assigned to some bits of one register word.
  • which of the two systems is operated by the software corresponding to the system is switched by the setting value of the mode switching register 13 and both are operated. It is designed to work with different types of software.
  • the software supports the first method with a fixed oversampling ratio
  • the value set in the mode switching register 13 is set to 1, and the value input via the user interface is used.
  • the data is written to the division ratio register 10 as it is.
  • the setting value of the mode switching register 13 is set to 0, and the pseudo dividing ratio register is set via the user interface.
  • the values N3a and N3b written to the data 11a and 11b and the value N4 written to the pseudo oversampling ratio register 21 are converted to the dividing ratio N1 by the conversion circuit 12. Then, it is written to the division ratio register 10.
  • FIG. 8 shows the configuration of the register according to the embodiment of FIG.
  • the mode switching register 13 is assigned to the least significant bit (LSB) of the register word, it is needless to say that it can be assigned to any other bit. It is.
  • the assignment of the mode switching registers 13 should be determined in consideration of compatibility and consistency with the conventional method. In many cases, the first and second methods use register words. Some bits are reserved (Reserved) for future expansion, and these unused bits can be used as the mode switching register 13.
  • the pseudo frequency division ratio registers 11a and 11b and the pseudo oversampling ratio register 2 1 is assigned to some bits of one register word.
  • the operation of the hardware can be set in accordance with the software register write format corresponding to the second method of varying the oversampling ratio.
  • FIG. 9 shows an embodiment for operating hardware with a variable oversampling ratio with software that supports the first method with a fixed oversampling ratio.
  • the value written to the pseudo division ratio register 11 via the user interface is converted by the conversion circuit 12 into the division ratio Nl and the oversampler.
  • the data is converted to the scaling ratio N 2 and written to the frequency division ratio register 10 and oversampling ratio register 20.
  • the AZD converter consisting of the oscillator 30, dividers 31, 32, A / D converter 33, and decimator 34 operates according to the values of the division ratio register 10 and oversampling ratio register 20. You.
  • FIG. 10 shows the embodiment.
  • the value N 3 written to the pseudo division ratio register 11 via the user interface and the value N 4 written to the pseudo over sampling ratio register 21 via the user interface are converted by the conversion circuit 12 into the division ratio N 1 And written to the division ratio register 10.
  • the original oscillation frequency f elk generated by the oscillator 30 is divided into 1 ZN 1 by the frequency divider 31 to become the oversampling frequency f sl. Further, the frequency is divided by the frequency divider 21 to 1 / N2 to become the sampling frequency fs2.
  • the interpolator 36 temporally interpolates the signal of the sampling frequency fs2 and converts it into a signal of the oversampling frequency fsi.
  • unnecessary frequency components called images are generated, so that the interpolator 36 is a combination of a digital comb filter and a single pass filter. In many cases, this is achieved by using a combination.
  • interpolation is performed in several stages. In this case, the product of the interpolation magnification of each stage is N 2.
  • the signal interpolated by the interpolator 36 is converted to an analog signal by the DZA converter 35.
  • a post filter (not shown) is provided after the DZA converter 35 to remove quantization noise and the like generated during the D / A conversion.
  • a mode switching register 13 is added as in the embodiment of FIG. 3, software and overload corresponding to the first method with a fixed oversampling ratio can be set by mode setting. It is also possible to operate with both software that supports the second method with a variable sampling ratio.
  • the first method in which the oversampling AZD conversion or DZA conversion of a single configuration is fixed by the mode setting in the hardware for the AZD conversion or the DZA conversion. It can be operated with both compatible software and software compatible with the second method of variable oversampling ratio.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)

Description

明 細 書
オーバーサンプリ ング A/D, DZA変換装置 技術分野
本発明はオーバーサンプリ ング A D (アナロ グ デジタル) 、 D Z A (デジタルノアナログ) 変換器にかかり 、 特にサンプリ ング周波数, オーバーサンプリ ングレー ト設定機能に関する。 背景技術
所定のサンプリ ング周波数よ り 高い周波数 (前記所定の 「サンプリ ン グ周波数」 と区別するために以下 「オーバーサンプリ ング周波数」 と呼 ぶことにする) でサンプリ ングし、 サンプリ ングされたデータ をデジタ ル的にフ ィ ルタ リ ングして間引 く こと によ り所定のサンプリ ング周波数 のデータ を得るオーバーサンプリ ング A/ D変換技術あるいはその逆の オーバ一サンプリ ング D /A変換技術が従来から用いられている。
本技術によれば、 AZ D, D ZA変換器の変換誤差に由来する量子化 雑音を高い周波数領域においやる こ とができるために、 使用する AZD : DZA変換器の変換精度以上の精度で信号を変換する こ とができる。 即 ち、 所定の変換精度を得るための AZD, D/A変換器の変換精度の要 求を緩和する こ とができる。
さ らに本技術によれば、 所定のサンプリ ング周波数よ り 高い周波数で サンプリ ングするため、 ナイ キス ト周波数即ち、 サンプリ ングに際して エイ リ アシングが発生する折り返し周波数も高く なる。 従って AZD変 換に際してナイ キス ト周波数以上の周波数の信号をカ ッ トするプレフ ィ ルタの要求特性も緩和される。 以上のよ う にオーバ一サンプリ ング AZ D, D Z A変換技術を用いれ ば、 変換精度を高め られるほかに、 プレフ ィ ルタ などのアナログフ ィ ル タへの要求特性も大幅に緩和する こ とができる。
上記従来技術によるオーバーサンプリ ング A " D, A変換器を種 々の用途に使用するために、 種々の周波数でのサンプリ ングを可能と し なければならない。 特に電話回線を介してデータ通信を行う ためのモデ ムは通信回線の状態、 通信相手のサポー トするプロ トコルによって通信 速度を可変と しなければならず、 種々の周波数でのサンプリ ングが求め られる。 そのために、 サンプリ ング周波数等の動作パラメーターを設定 可能と している場合が多い。 これらの設定の方法は大き く 分けて第 1 1 図に示すよ う なオーバーサンプリ ング周波数可変、 オーバーサンプリ ン グ比固定とする第 1 の方式 (文献 : "UCB1100 Data Sheet, " Phi lips, "TLC320AD50C Data Manual , " Texsas Instrument等) 、 第 1 3 図に示 すよ う なオーバーサンプリ ング周波数, オーバーサンプリ ング比ともに 可変とする第 2 の方法 (文献 : "STLC7550データ シー ト, " S G S — Thomson等) の 2 つの方式が従来技術と してあっ た。 発明の開示
これらのう ち第 1 の方法は、 オーバ一サンプリ ング周波数とサンプリ ング周波数の比が一定である。 従って、 周波数特性が動作周波数によ つ てスケーリ ングされるデジタルフ ィ ルタの特性を活か し、 デシメーター をオーバ一サンプリ ング周波数で動作させれば、 サンプリ ング周波数の 1 / 以上の周波数を減衰させるデシメータ一の周波数特性を 1 組のフ ィルタ係数のデジタルフ ィルタで実現できる利点がある。
一方、 第 2 の方法によれば、 オーバ一サンプリ ング比可変とする こ と によ リ 、 任意のサンプリ ング周波数について最も特性の良いオーバーサ ンプリ ング周波数を選択する こ とができ、 最適な特性を引き出すことが できる。 しかしこの方法では、 オーバ一サンプリ ング周波数とサンプリ ング周波数の比が一定でなく 、 周波数特性が動作周波数によ ってスケー リ ングされるデジタルフ ィルタ の特性を活かすことができず、 オーバー サンプリ ング比ごとにデシメータ一を構成するデジタルフ ィ ルタの係数 を設計しなければならない。
これらの方法は設定すべき動作パラメーターの数が異なるため、 動作 パラメ—タ—を設定するためのレジスタ の構成も 自ずと第 1 2 図, 第 1
4図, 第 1 6 図に示すよ う に大き く 異なってきている。 従って、 一方の 方式のハー ドウ エアのために開発されたソフ トウエアで他方の方式のハ — ドウエアを正し く 制御して動作させる ことはできない。 従って、 一方 の方式のハー ドウエアを方式のハー ドウエアに置き換える こ とは不可能 であった。
そ こで本発明では、 何れの方法のハー ドウエアのために開発されたソ フ トウ エアでも動作可能なオーバーサンプリ ング A Z D , D Z A変換器 のハ一 ドウエアを提供する こと を目的とする。 本目的が達成できれば、 何れの方法のハー ドウェアとも置き換える ことが可能なハー ドウェアを 実現する ことが可能となり 、 量産効果によ リ大幅なコス ト削減につなが るであろ う 。
上記従来技術の課題を解決するために、 本発明では以下の手段をとる。 ( 1 ) ハー ドウェアがオーバ一サンプリ ング比固定となる構成の場合 ( a ) ォ一バーサンプリ ング比固定とする第 1 の方式に基づく ソフ トウ エアで動作させる場合には、 ソフ トウエアによ り レジスタ に書き込まれ た分周比に基づいて原発振周波数を分周する。 ( b ) オーバーサンプリ ング比を可変とする第 2 の方式に基づく ソフ ト ウェアで動作させる場合には、 ソフ 卜ウェアによ り レジスタ に書き込ま れた分周比、 オーバーサンプリ ング比を分周比に換算ま たは変換し、 変 換された分周比に基づいて原発振周波数を分周する。
( 2 ) ハー ドウェアがオーバ一サンプリ ング比可変となる構成の場合 ( a ) オーバ一サンプリ ング比固定とする第 1 の方式に基づく ソフ トウ エアで動作させる場合には、 ソフ トウエアによ り レジスタ に書き込まれ た分周比を分周比, オーバ一サンプリ ング比に換算し、 換算された分周 比, オーバーサンプリ ング比に基づいて原発振周波数を分周 し、 デシメ ータ一を換算されたオーバ一サンプリ ング比に設定する。
( b ) オーバーサンプリ ング比を可変とする第 2 の方式に基づく ソフ ト ウェアで動作させる場合には、 ソフ ト ウエアによ り レジスタ に書き込ま れた分周比, オーバ一サンプリ ング比に基づいて原発振周波数を分周 し、 デシメーターを書き込まれたオーバーサンプリ ング比に設定する。
つま り 、 レジスタ のパラメ一ターを換算、 ま たは変換する こ とによ り 、 オーバーサンプリ ング比が固定であるハー ドウエアでオーバーサンプリ ング比を固定とする第 1 の方式, オーバ一サンプリ ング比を可変とする 第 2 の方式の何れの方式に対応したソフ トウェアでも動作させる こ とが できる。 図面の簡単な説明
第 1 図は、 オーバーサンプリ ング比可変のソフ トウエアで動作させる ための構成を示した図である。
第 2図は、 オーバーサンプリ ング比可変/固定両方のソフ トウエアで 動作させるための構成を示した図である。 第 3 図は、 モー ド切り替え機能を付加 した構成を示した図である。 第 4図は、 第 3 図のレジスタ構成を示した図である。
第 5 図は、 モー ド切り替えレジスタ を備えた構成を示した図である。 第 6 図は、 第 5図のレジスタ構成を示した図である。
第 7 図は、 分周器が 2段構成に対応したソフ トウエアで動作させるた めの構成を示した図である。
第 8 図は、 第 7 図のレジスタ構成を示した図である。
第 9 図は、 オーバーサンプリ ング比可変のハ一 ドウ エアによる構成を 示した図である。
第 1 0 図は、 D Z A変換装置を示した図である。
第 1 1 図は、 従来技術 (ォ一バーサンプリ ング比固定) を示した図で ある。
第 1 2 図は、 第 1 1 図のレジスタ構成を示した図である。
第 1 3 図は、 従来技術 (オーバーサンプリ ング比可変) を示した図で ある。
第 1 4図は、 第 1 3 図のレジスタ構成を示した図である。
第 1 5 図は、 従来技術 (分周器が 2段構成) を示した図である。
第 1 6 図は、 第 1 5 図のレジスタ構成を示した図である。 発明を実施するための最良の形態
以下図に従い本発明の実施例について説明を加える。
第 1 図は本発明の基本的な実施例で、 ォ一バーサンプリ ング比固定の ハー ドウエアをオーバーサンプリ ング比可変の第 2 の方式に対応したソ フ ト ウエアで動作させるための実施例である。
ユーザーイ ンタフ ェースを介して疑似分周比レジスタ 1 1 に書き込ま れた値 N 3 と疑似オーバ一サンプリ ング比レジスタ 2 1 に書き込まれた 値 N 4 は変換回路 1 2 で分周比 N 1 に変換されて分周比レジスタ 1 0 に 書き込まれる。
なおこ こで、 N 1 , N 2, N 3, N 4 の間には以下の関係が成り立つ , N 1 = N 3 * N 4 /N 2
従って、 N 3 , N 4 を変換して N 1 を生成するためには上記の演算を 実行する方法と、 N 3 , N 4から N 1 への変換テーブルを用いて変換す る方法の 2 つがある。 変換テーブルを用いて変換する方法は設定される N 3 , N 4の組合せが限られている場合に、 回路規模削減のために特に 有効である。
発振器 3 0 で生成された原発振周波数 f clk は分周器 3 1 で 1 /N 1 に分周されてオーバーサンプリ ング周波数 f slとなる。 さ らに分周器 3 2 で 1 ZN 2 に分周されてサンプリ ング周波数 f s2と なる。
AZ D変換器 3 3 は入力のアナログ信号をオーバ一サンプリ ング周波 数 f s 1でサンプリ ングしてデジタル信号にする。 デシメータ一 3 4では オーバーサンプリ ング周波数 f slでサンプリ ングされた入力信号を 1 / N 2 に間引 く 操作を し、 サンプリ ング周波数 f s2の信号に変換する。 こ の際 1 ZN 2 に間引 く 際にエイ リ アシングの発生を防止するために、 デ シメータ一 3 4 は f s2Z 2以上の周波数の成分を十分に減衰させる特性 を有している。 このよ う な周波数特性はデジタル的な櫛形フ ィ ルタ と 口 一パスフ ィ ルタ の組合せによ り 実現する場合が多い。 ま た、 一度に 1 Z N 2 に間引 く のではな く 何段かに分けて間引 く 場合が多い。 この場合、 各段の間引 き率の積が N 2 となる。
第 1 図の実施例で数多く のサンプリ ング周波数 f s2を設定できるよ う にするためには、 N 1 を大き く 採らなければならない。 従って発振器 3 0の出力の原発振周波数 f clk 即ち N 1 X N 2 x f s2は高い値となる。 そこで、 第 2図に示すよ う に遁倍器 3 5 を付加して周波数を N 5倍に遁 倍すること によ り発振器 3 0の出力の原発振周波数 f clk を 1 ZN 5と 低く 抑える ことができ、 発振器 3 0 を安価にできる。 遁倍器 3 5には P L L ( Phase Locked Loop ) 力 幅広く 使用されてレ、る。
なおこ こで、 N 1 , N 2 , N 3, N 4, N 5の間には以下の関係が成 り立つ。
N 1 = N 3 * N 4 * N 5 /N 2
第 3図はォ一バーサンプリ ング比固定のハー ドウ エアをォ一バーサン プリ ング比固定の第 1 の方式に対応したソフ トウエアとオーバーサンプ リ ング比可変の第 2の方式に対応したソフ 卜ウェアの両方で動作させる ための実施例である。
本実施例では、 どち らの方式に対応したソフ ト ウ エアで動作するかを モー ド切り替え信号によ って切り替えて両方の種類のソフ トウェアで動 作させるよ う に している。 まずソフ トウエアがオーバ一サンプリ ング比 固定の第 1 の方式に対応している場合にはモー ド切り替え信号を 1 と し、 ユーザ—イ ンタフ ェースを介して入力された値がそのま ま分周比レジス タ 1 0に書き込まれる。 続いてソフ トウエアがオーバ一サンプリ ング比 可変の第 2の方式に対応している場合にはモー ド切り替え信号を 0と し、 ユーザーイ ンタ フ ェースを介して疑似分周比レジスタ 1 0 に書き込まれ た値 N 3 と疑似オーバーサンプリ ング比レジスタ 2 1 に書き込まれた値 N 4は変換回路 1 2で分周比 N 1 に変換されて分周比レジスタ 1 0に書 き込まれる。 この実施例ではモー ド切り替え信号は外部から独立した信 号と して入力される こと を想定しており 、 本発明にかかる AZ D変換器 が L S I化されている場合には、 モー ド切り替え信号入力用のピンを備 える。
第 4図は第 3 図の実施例による レジスタの構成である。 本実施例では 疑似分周比レジスタ 1 1 及び疑似オーバーサンプリ ング比レジスタ 2 1 ま たは分周比レジスタ 1 0 を 1 つのレジスタ ワー ドの一部分のビッ トに 割り 当てている。
モー ド切り替え信号が 0即ちモー ド 0 の時には、 第 4図 ( 1 ) に示す よ う に疑似分周比レジスタ 1 1 及び疑似オーバーサンプリ ング比レジス タ 2 1 が 1 つのレジスタ ワー ドの一部分のビッ トに割 り 当て られている。 このモー ドにすれば、 オーバーサンプリ ング比可変の第 2 の方式に対応 したソフ トウエアのレジスタ書き込みフ ォーマ ッ トに従って、 ハー ドウ エアの動作の設定が可能である。
モー ド切 り替え信号が 1 即ちモー ド 1 の時には、 第 4図 ( 2 ) に示す よ う に分周比レジスタ 1 0 のみがレジスタ ワー ドの一部分のビッ 卜に割 リ 当て られている。 このモー ドにすれば、 オーバーサンプリ ング比固定 の第 1 の方式に対応したソフ トウ エアのレジスタ書き込みフ ォーマ ツ ト に従って、 ハードウ エアの動作の設定が可能である。
第 5 図は第 3 図の実施例のモー ド切 り替え信号がユーザ一イ ンタ フ エ —スを介したモー ド切り替え レジスタ 1 3 の設定値と して与え られる実 施例である。
本実施例では第 3 図の実施例と同様に、 どち らの方式に対応 したソフ トウ エアで動作するかをモー ド切り替えレジスタ 1 3 の設定値によ って 切り替えて両方の種類のソフ トウエアで動作させるよ う に している。 ま ずソフ ト ウエアがオーバーサンプリ ング比固定の第 1 の方式に対応して いる場合にはモー ド切り替えレジスタ 1 3 の設定値を 1 と し、 ユーザ一 イ ンタ フ ェースを介して入力された値がそのま ま分周比レジスタ 1 0 に 書き込まれる。 続いてソフ トウエアがオーバ一サンプリ ング比可変の第 2 の方式に対応している場合にはモー ド切り替えレジスタ 1 3 の設定値 を 0 と し、 ユーザ一イ ンタ フ ェースを介して疑似分周比レジスタ 1 1 に 書き込まれた値 N 3 と疑似オーバーサンプリ ング比レジスタ 2 1 に書き 込まれた値 N 4 は変換回路 1 2 で分周比 N 1 に変換されて分周比レジス タ 1 0 に書き込まれる。
第 5 図は第 4図の実施例による レジスタの構成である。 また、 モー ド 切り替えレジスタ 1 3 はレジスタ ワー ドの L S B ( Least Significant B i t)に割り 当てているが、 他の任意のピッ トに割 り 当てる ことも可能で ある ことは言う までもないこ とである。 なお、 モー ド切り替えレジスタ 1 3 の割 り 当ては従来の方法と両立性, 整合性を持たせる こ と を考慮し て決定するとよい。 多く の場合、 第 1 , 第 2 の方法とも レジスタ ワー ド の一部のビッ ト を将来の拡張のために未使用 (Reserved, 予約済) と し ており 、 この未使用ビッ ト をモー ド切り替えレジスタ 1 3 と して使用す ればよい。
モー ド切り替え レジスタ 1 3 の設定値が 0即ちモー ド 0 の時には、 第 6 図 ( 1 ) に示すよ う に疑似分周比レジスタ 1 1 及び疑似オーバーサン プリ ング比レジスタ 2 1 が 1 つのレジスタ ワー ドの一部分のビッ トに割 リ 当て られている。 このモー ドにすれば、 オーバーサンプリ ング比可変 の第 2 の方式に対応したソフ トウエアのレジスタ書き込みフ ォーマ ツ ト に従って、 ハー ドウ エアの動作の設定が可能である。
モー ド切り替えレジスタ 1 3 の設定値が 1 即ちモー ド 1 の時には、 第 6 図 ( 2 ) に示すよ う に分周比レジスタ 1 0 のみがレジスタ ワー ドの一 部分のビッ トに割 り 当て られている。 このモー ドにすれば、 オーバーサ ンプリ ング比固定の第 1 の方式に対応したソフ トウエアのレジスタ書き 込みフ ォーマ ツ 卜に従って、 ハー ドウェアの動作の設定が可能である。 第 7 図はオーバーサンプリ ング比可変の第 2 の方式で、 分周器が第 1 5図に示すよ う に 3 1 a , 3 1 b と 2段あ り 、 夫れ夫れの分周比 N la, N 1 b を分周比レジスタ 1 0 a , 1 0 b に設定する方式に対応したソフ トウエアでも動作する構成である。 この方式では第 1 5 図に示すよ う に 分周比レジスタ 1 0 a, 1 0 b及びオーバ一サンプリ ング比レジスタ 2 0 が 1 つのレジスタ ワー ドの一部分のビッ 卜に割り 当て られている。 本実施例でも第 3 図, 第 5 図の実施例と同様に、 どち らの方式に対応 したソフ ト ウエアで動作するかをモー ド切り替えレジスタ 1 3 の設定値 によ って切り替えて両方の種類のソフ トウェアで動作させるよ う に して いる。 まずソフ トウエアがオーバーサンプリ ング比固定の第 1 の方式に 対応している場合にはモー ド切り替えレジスタ 1 3 の設定値を 1 と し、 ユーザ一ィ ンタ フ エースを介して入力された値がそのま ま分周比レジス タ 1 0 に書き込まれる。 続いてソフ トウエアがオーバーサンプリ ング比 可変の第 2 の方式に対応している場合にはモー ド切り替えレジスタ 1 3 の設定値を 0 と し、 ユーザーィ ンタ フ エースを介して疑似分周比レジス タ 1 1 a , 1 1 b に書き込まれた値 N 3 a , N 3 b と疑似オーバーサン プリ ング比レジスタ 2 1 に書き込まれた値 N 4は変換回路 1 2 で分周比 N 1 に変換されて分周比レジスタ 1 0 に書き込まれる。
第 8 図は第 7 図の実施例による レジスタ の構成である。 ま た、 モー ド 切り替え レジスタ 1 3 はレジスタ ワー ドの L S B (Least Significant Bi t)に割り 当てているが、 他の任意のビッ トに割り 当てる こ とも可能で ある ことは言う までもないこ とである。 なお、 モー ド切り替えレジスタ 1 3 の割 り 当ては従来の方法と両立性, 整合性を持たせる こ と を考慮し て決定すると よい。 多く の場合、 第 1 , 第 2 の方法とも レジスタ ワー ド の一部のビッ ト を将来の拡張のために未使用 (Rese rved、 予約済) と し ており 、 この未使用ビッ トをモー ド切 り替えレジスタ 1 3 と して使用す ればよい。
モー ド切り替えレジスタ 1 3 の設定値が 0即ちモー ド 0 の時には、 第 8図 ( 1 ) に示すよ う に疑似分周比レジスタ 1 1 a, 1 1 b及び疑似ォ —バーサンプリ ング比レジスタ 2 1 が 1 つのレジスタ ワー ドの一部分の ビッ トに割り 当て られている。 このモー ドにすれば、 オーバーサンプリ ング比可変の第 2 の方式に対応したソフ トウ エアのレジスタ書き込みフ ォ一マ ツ トに従って、 ハー ドウ ェアの動作の設定が可能である。
モー ド切り替え レジスタ 1 3 の設定値が 1 即ちモー ド 1 の時には、 第 8図 ( 2 ) に示すよ う に分周比レジスタ 1 0 のみがレジスタ ワー ドの一 部分のビッ トに割り 当て られている。 このモー ドにすれば、 オーバーサ ンプリ ング比固定の第 1 の方式に対応 したソフ トウエアのレジスタ書き 込みフ ォーマ ツ トに従って、 ハー ドウェアの動作の設定が可能である。 以上、 オーバーサンプリ ング比固定のハー ドウェアをオーバ一サンプ リ ング比固定の第 1 の方式に対応したソフ トウエアとオーバーサンプリ ング比可変の第 2 の方式に対応したソフ トウェアの両方で動作させるた めの実施例について述べた。 これとは逆にオーバ一サンプリ ング比可変 のハー ドウェアをオーバーサンプリ ング比固定の第 1 の方式に対応した ソフ トウエアとオーバーサンプリ ング比可変の第 2 の方式に対応したソ フ トウエアの両方で動作させる こ とも可能である。
第 9 図はオーバーサンプリ ング比可変のハー ドウエアをオーバーサン プリ ング比固定の第 1 の方式に対応したソフ ト ウエアで動作させるため の実施例である。 ユーザ一ィ ンタ フ エ一スを介して疑似分周比レジスタ 1 1 に書き込まれた値は変換回路 1 2 で分周比 N l , オーバ一サンプリ ング比 N 2 に変換されて分周比レジスタ 1 0, オーバーサンプリ ング比 レジスタ 2 0に書き込まれる。 発振器 3 0, 分周器 3 1, 3 2, A/ D 変換器 3 3, デシメーター 3 4からなる AZD変換装置は分周比レジス タ 1 0, オーバーサンプリ ング比レジスタ 2 0の値に したがって動作す る。 以上のよ う に本実施例によれば、 オーバ一サンプリ ング比可変のハ 一ドウエアをオーバーサンプリ ング比固定の第 1 の方式に対応したソフ トウエアで動作させる こ とができる。 ま た、 第 3図の実施例のよ う にモ ー ド切り替えレジスタ 1 3 を付加すれば、 モー ド設定によ リ オ一バーサ ンプリ ング比固定の第 1 の方式に対応したソフ トウ エアとオーバーサン プリ ング比可変の第 2の方式に対応 したソフ トウエアの両方で動作させ る ことも可能となる。
ま た、 以上 A Z D変換装置について述べたが、 上記した実施例はこれ とは逆変換であるオーバーサンプリ ング D /A変換にも適用することが できる。 第 1 0図はその実施例である。
ユーザーイ ンタ フ ェースを介して疑似分周比レジスタ 1 1 に書き込ま れた値 N 3 と疑似オーバ一サンプリ ング比レジスタ 2 1 に書き込まれた 値 N 4は変換回路 1 2で分周比 N 1 に変換されて分周比レジスタ 1 0 に 書き込まれる。
発振器 3 0で生成された原発振周波数 f elk は分周器 3 1 で 1 ZN 1 に分周されてオーバーサンプリ ング周波数 f slとなる。 さ らに分周器 2 1 で 1 / N 2に分周されてサンプリ ング周波数 f s2となる。
イ ンタポ一レーター 3 6はサンプリ ング周波数 f s2の信号を時間的に 補間して、 オーバーサンプリ ング周波数 f siの信号に変換する。 補間す る際にイ メージと呼ばれる不要な周波数成分が発生するため、 イ ンタポ —レーター 3 6はデジタル的な櫛形フ ィルタ と口一パスフ ィ ルタの組合 せによ り実現する場合が多い。
ま た、 一度に N 2倍に補間するのではなく 何段かに分けて補間する場 合が多い。 この場合、 各段の補間倍率の積が N 2 となる。 最後にイ ンタ ポーレーター 3 6で補間された信号は、 D Z A変換器 3 5でアナログ信 号に変換される。 D Z A変換器 3 5 のあと には図示しないポス トフ ィ ル タが後置され、 D / A変換の際に発生した量子化雑音などを除去する。 ま た、 第 3 図の実施例のよう にモー ド切り替えレジスタ 1 3 を付加す れば、 モー ド設定によ り オーバーサンプリ ング比固定の第 1 の方式に対 応したソフ ト ウ エアとオーバーサンプリ ング比可変の第 2 の方式に対応 したソフ トウエアの両方で動作させる こ とも可能となる。
以上述べたよ う に本発明によれば、 単一の構成のオーバーサンプリ ン グ A Z D変換ま たは D Z A変換のためのハー ドウェアでモー ド設定によ リオ一バーサンプリ ング比固定の第 1 の方式に対応したソフ ト ウエアと オーバーサンプリ ング比可変の第 2 の方式に対応したソフ トウ エアの両 方で動作させる こ とができる。

Claims

請 求 の 範 囲
1 . 外部から設定可能なオーバーサンプリ ング比レジスタ と分周比レジ スタ と を有し、 前記分周比レジスタ と前記オーバーサンプリ ング比レジ スタ に設定された値に基づいて新たな分周比を生成し、 生成された分周 比に基づいて原発振周波数を分周 してサンプリ ング周波数とする こと を 特徴とするアナログ デジタル変換装置。
2 . 外部から設定可能なオーバーサンプリ ング比レジスタ と分周比レジ スタ と を有し、 前記分周比レジスタ と前記オーバーサンプリ ング比レジ スタ に設定された値に基づいて新たな分周比を生成し、 生成された分周 比に基づいて原発振周波数を分周 してサンプリ ング周波数とする こ とを 特徴とするデジタル アナログ変換装置。
3 . 疑似分周比レジスタ と、 疑似オーバーサンプリ ング比レジスタ と、 分周比レジスタ と、 前記該疑似分周比レジスタ と前記疑似オーバーサン プリ ング比レジスタ に設定された値を変換して前記分周比レジスタの設 定値を生成する変換回路と を有し、 前記分周比レジスタ の設定値に基づ いて原発振周波数を分周 してサンプリ ング周波数とする こ とを特徴とす るオーバーサンプリ ングアナログ Zデジタル変換装置。
4 . 請求の範囲第 1 項記載のオーバ一サンプリ ングアナログ Zデジタル 変換装置において、
外部から入力されるモー ド切り替え信号が第 1 の状態の場合には、 前 記変換回路で変換された値を前記分周比レジスタ の設定値と し、 外部から入力されるモー ド切り替え信号が第 2 の状態の場合には、 外 部から入力された値を前記分周比レジスタの設定値とする ことを特徴と するオーバーサンプリ ングアナログ デジタル変換装置。
5 . 請求の範囲第 1 項記載のオーバーサンプリ ングアナログ デジタル 変換装置であって、
モー ド切り替えレジスタ を有し、 外部から入力される値を該モー ド切 り替えレジスタの設定値と し、
該モー ド切り替えレジスタ の設定値が第 1 の状態の場合には、 前記変 換回路で変換された値を前記分周比レジスタの設定値と し、
該モー ド切り替えレジスタの設定値が第 2 の状態の場合には、 外部か ら入力された値を前記分周比レジスタ の設定値とする こ と を特徴とする オーバーサンプリ ングアナロ グ デジタル変換装置。
6 . 請求の範囲第 1 項記載のオーバーサンプリ ングアナロ グ デジタル 変換装置であって、
前記モー ド切り替えレジスタの設定値が第 1 の状態の場合には、 前記 モー ド切 り替えレジスタ及び前記疑似分周比レジスタ ま たは前記疑似ォ 一バーサンプリ ング比レジスタ が同一のレジスタ ヮー ドに存在し、 前記モー ド切り替えレジスタ の設定値が第 2 の状態の場合には、 前記 モー ド切 り替え レジスタ及び前記分周比レジスタが同一のレジスタ ワー ドに存在する こと を特徴とするオーバ一サンプリ ングアナログ デジタ ル変換装置。
7 . 疑似分周比レジスタ と、 疑似オーバーサンプリ ング比レジスタ と、 分周比レジスタ と を有し、 前記該疑似分周比レジスタ と、 前記疑似ォー バーサンプリ ング比レジスタ に設定された値を変換して前記分周比レジ スタの設定値を生成し、 前記分周比レジスタの設定値に基づいて原発振 周波数を分周 してサンプリ ング周波数とする こ と を特徴とするオーバ一 サンプリ ングデジタル アナログ変換装置。
8 . 請求の範囲第 7項記載のオーバーサンプリ ングデジタル/アナログ 変換装置において、 外部から入力されるモー ド切り替え信号が第 1 の状態の場合には、 前 記変換回路で変換された値を前記分周比レジスタの設定値と し、
外部から入力されるモー ド切り替え信号が第 2 の状態の場合には、 外 部から入力された値を前記分周比レジスタの設定値とする こ と を特徴と するオーバーサンプリ ングデジタルノアナログ変換装置。
9 . 請求の範囲第 1 項記載のオーバ一サンプリ ングデジタル アナログ 変換装置であつて、
モ一 ド切 り替え レジスタ を有し、 外部から入力される値を該モー ド切 り替えレジスタ の設定値と し、
該モー ド切り替え レジスタ の設定値が第 1 の状態の場合には、 前記変 換回路で変換された値を前記分周比レジスタ の設定値と し、
該モー ド切り替え レジスタ の設定値が第 2 の状態の場合には、 外部か ら入力された値を前記分周比レジスタ の設定値とする こ と を特徴とする オーバーサンプリ ングデジタルノアナログ変換装置。
1 0 . 請求の範囲第 1 項記載のオーバ一サンプリ ングデジタル/アナ口 グ変換装置であって、
前記モー ド切リ替えレジスタの設定値が第 1 の状態の場合には、 前記 モー ド切り替え レジスタ及び前記疑似分周比レジスタ ま たは前記疑似ォ —バーサンプリ ング比レジスタが同一のレジスタ ワー ドに存在し、 前記モー ド切り替えレジスタの設定値が第 2 の状態の場合には、 前記 モー ド切り替えレジスタ及び前記分周比レジスタが同一のレジスタ ヮー ドに存在する こと を特徴とするオーバーサンプリ ングデジタル Zアナ口 グ変換装置。
1 1 . 疑似分周比レジスタ と、 オーバーサンプリ ング比レジスタ と、 分 周比レジスタ と該疑似分周比レジスタ の設定値を変換して該分周比レジ スタ該オーバーサンプリ ング比レジスタの設定値を生成する変換回路と を有し、
該分周比レジスタの設定値に基づいて原発振周波数を分周 してサンプ リ ング周波数と し、 該オーバーサンプリ ング比レジスタの設定値に基づ き、 デシメーターを動作させるオーバーサンプリ ングアナログ Zデジタ ル変換装置。
1 2 . 請求の範囲第 1 1 項記載のオーバーサンプリ ングアナログノデジ タル変換装置であって、
外部から入力されるモー ド切 り替え信号が第 1 の状態の場合には、 前 記変換回路で変換された値を前記分周比レジスタ および前記オーバ一サ ンプリ ング比レジスタの設定値と し、
外部から入力されるモー ド切り替え信号が第 2 の状態の場合には、 外 部から入力された値を前記分周比レジスタ および前記オーバーサンプリ ング比レジスタ の設定値とする こ と を特徴とするオーバ一サンプリ ング アナログ Zデジタル変換装置。
1 3 . 請求の範囲第項 1 1 記載のオーバ一サンプリ ングアナログ デジ タル変換装置あって、
モー ド切り替えレジスタ を有し、 外部から入力される値を該モー ド切 リ替え レジスタ の設定値と し、
該モー ド切り替えレジスタの設定値が第 1 の状態の場合には、 前記変 換回路で変換された値を前記分周比レジスタ および前記オーバーサンプ リ ング比レジスタの設定値と し、
該モ一 ド切り替えレジスタ の設定値が第 2 の状態の場合には、 外部か ら入力された値を前記分周比レジスタ および前記オーバーサンプリ ング 比レジスタの設定値とする こ と を特徴とするオーバーサンプリ ングアナ ログ/デジタル変換装置。
1 4 . 請求の範囲第 1 1 項記載のオーバーサンプリ ングアナログ Zデジ タル変換装置であって、
前記モー ド切り替えレジスタの設定値が第 1 の状態の場合には、 前記 モー ド切り替えレジスタ及び前記疑似分周比レジスタが同一のレジスタ ワー ドに存在し、 前記モー ド切り替えレジスタの設定値が第 2 の状態の 場合には、 前記モー ド切り替えレジスタ及び前記分周比レジスタ ま たは 前記オーバ一サンプリ ング比レジスタが同一のレジスタ ヮ一 ドに存在す る こ と を特徴とするオーバーサンプリ ングアナログノデジタル変換装置。
1 5 . 疑似分周比レジスタ と、 オーバ一サンプリ ング比レジスタ と、 分 周比レジスタ と該疑似分周比レジスタ の設定値を変換して該分周比レジ スタ該オーバーサンプリ ング比レジスタの設定値を生成する変換回路と を有し、
該分周比レジスタの設定値に基づいて原発振周波数を分周 してサンプ リ ング周波数と し、 該オーバ一サンプリ ング比レジスタ の設定値に基づ きイ ンタポーレーターを動作させる こ と を特徴とするオーバーサンプリ ングデジタルノアナログ変換装置。
1 6 . 請求の範囲第 1 5項記載のオーバーサンプリ ングデジタル Zアナ ログ変換装置であって、
外部から入力されるモー ド切り替え信号が第 1 の状態の場合には、 前 記変換回路で変換された値を前記分周比レジスタ および前記オーバ一サ ンプリ ング比レジスタの設定値と し、
外部から入力されるモー ド切り替え信号が第 2 の状態の場合には、 外 部から入力された値を前記分周比レジスタ および前記オーバ一サンプリ ング比レジスタの設定値とする こ と を特徴とするオーバ一サンプリ ング デジタル アナログ変換装置。
1 7 . 請求の範囲第 1 5項記載のオーバ一サンプリ ングデジタル アナ 口グ変換装置あつて、
モー ド切り替えレジスタ を有し、 外部から入力される値を該モー ド切 リ替えレジスタの設定値と し、
該モー ド切リ替え レジスタ の設定値が第 1 の状態の場合には、 前記変 換回路で変換された値を前記分周比レジスタ および前記オーバーサンプ リ ング比レジスタの設定値と し、
該モー ド切り替え レジスタ の設定値が第 2 の状態の場合には、 外部か ら入力された値を前記分周比レジスタ および前記オーバーサンプリ ング 比レジスタの設定値とする こ と を特徴とするオーバ一サンプリ ングデジ タル アナログ変換装置。
1 8 . 請求の範囲第 1 5項記載のオーバーサンプリ ングデジタル アナ ログ変換装置であって、
前記モー ド切り替え レジスタの設定値が第 1 の状態の場合には、 前記 モー ド切り替えレジスタ及び前記疑似分周比レジスタが同一のレジスタ ワー ドに存在し、 前記モー ド切り替え レジスタ の設定値が第 2 の状態の 場合には、 前記モ一 ド切り替えレジスタ及び前記分周比レジスタ または 前記オーバーサンプリ ング比レジスタ が同一のレジスタ ワー ドに存在す る こ と を特徴とするオーバーサンプリ ングデジタル アナログ変換装置。 ース
Figure imgf000022_0002
Figure imgf000022_0001
Figure imgf000023_0002
Figure imgf000023_0001
モード切り替え信号
Figure imgf000024_0001
レジスタワード
LSB MSB
疑似分周比レジスタ 11 疑似オーバーサンプ
リング比レジスタ 21
4
(DMode 0 レジスタワード
Figure imgf000025_0001
分周比レジスタ 10
Figure imgf000025_0002
fclk 分周器
発振器 1/N1
入力 s A/D変換
Figure imgf000026_0001
レジスタワード
LSB MSB
モード切り替え
レジスタ 13
Figure imgf000027_0001
LSB MSB
1 モード切り替え 分周比レジスタ 10
レジスタ 13
Figure imgf000027_0002
Figure imgf000028_0001
レジスタワー
LSB MSB
0
―ド切リ替え 疑似分周比レジスタ 11a、\ 疑似オーバーサンプ レジスタ 13 疑似分周比レジスタ 11b リング比レジスタ 21
Figure imgf000029_0001
レジスタワード
LSB MSB
モード切り替え 分周比レジスタ 10
レジスタ 13
(2) Mode 1
Figure imgf000030_0001
Figure imgf000031_0002
Figure imgf000031_0001
Figure imgf000032_0001
図 ?1
レジスタワード
LSB MSB
分周比レジスタ 10
¥図2
Figure imgf000034_0001
レジスタヮ一ド
LSB MSB
分周比レジスタ 10 オーバーサンプ
リング比レジスタ 20
ェース
Figure imgf000036_0002
Figure imgf000036_0001
レジスタワード
LSB MSB
0)
分周比レジスダ 10a オーバーサンブ
分周比レジスタ 10b リング比レジスタ 20
因 ¥6
PCT/JP1999/003131 1998-06-12 1999-06-11 Convertisseur a/n, n/a a surechantillonnage WO1999065147A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US09/485,349 US6476750B1 (en) 1998-06-12 1999-06-11 Over-sampling A/D, D/A converter
KR1020007001846A KR100337140B1 (ko) 1998-06-12 1999-06-11 오버 샘플링 a/d, d/a 변환 장치
EP99924006A EP1120915A4 (en) 1998-06-12 1999-06-11 A / D CONVERTER, N / A WITH OVERSAMPLE
JP2000554055A JP3657881B2 (ja) 1998-06-12 1999-06-11 オーバーサンプリングa/d,d/a変換装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10/164694 1998-06-12
JP16469498 1998-06-12

Publications (1)

Publication Number Publication Date
WO1999065147A1 true WO1999065147A1 (fr) 1999-12-16

Family

ID=15798100

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/003131 WO1999065147A1 (fr) 1998-06-12 1999-06-11 Convertisseur a/n, n/a a surechantillonnage

Country Status (5)

Country Link
US (1) US6476750B1 (ja)
EP (1) EP1120915A4 (ja)
JP (1) JP3657881B2 (ja)
KR (1) KR100337140B1 (ja)
WO (1) WO1999065147A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1304808B1 (en) * 2001-09-28 2005-11-23 Freescale Semiconductor, Inc. Multi-rate analog-to-digital converter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137279A (ja) * 1984-12-06 1986-06-24 Sony Corp デイスクプレ−ヤ
JPH04291823A (ja) * 1991-03-20 1992-10-15 Canon Inc A/d変換器
JPH04349709A (ja) * 1991-05-28 1992-12-04 Nec Corp A/d変換回路
JPH05143632A (ja) * 1991-11-22 1993-06-11 Kawasaki Steel Corp 積和演算器
JPH0763638A (ja) * 1993-08-30 1995-03-10 Akashi:Kk 加振機の駆動制御装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130186A (ja) * 1984-07-20 1986-02-12 Hitachi Micro Comput Eng Ltd 発振回路
JP3190080B2 (ja) * 1990-11-30 2001-07-16 株式会社東芝 サンプリング周波数変換装置
US5619202A (en) * 1994-11-22 1997-04-08 Analog Devices, Inc. Variable sample rate ADC
US5457456A (en) * 1993-12-16 1995-10-10 At&T Ipm Corp. Data converter with programmable decimation or interpolation factor
US5617088A (en) * 1994-01-26 1997-04-01 Sony Corporation Sampling frequency converting device and memory address control device
US5731769A (en) * 1995-12-04 1998-03-24 Motorola, Inc. Multi-rate digital filter apparatus and method for sigma-delta conversion processes
JP3849892B2 (ja) * 1996-09-09 2006-11-22 ソニー株式会社 フイルタ装置及び無線通信端末装置
JPH10126218A (ja) * 1996-10-15 1998-05-15 Sony Corp サンプリング周波数変換装置
JP3087833B2 (ja) * 1997-03-12 2000-09-11 日本電気株式会社 サンプル周波数変換装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137279A (ja) * 1984-12-06 1986-06-24 Sony Corp デイスクプレ−ヤ
JPH04291823A (ja) * 1991-03-20 1992-10-15 Canon Inc A/d変換器
JPH04349709A (ja) * 1991-05-28 1992-12-04 Nec Corp A/d変換回路
JPH05143632A (ja) * 1991-11-22 1993-06-11 Kawasaki Steel Corp 積和演算器
JPH0763638A (ja) * 1993-08-30 1995-03-10 Akashi:Kk 加振機の駆動制御装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1120915A4 *

Also Published As

Publication number Publication date
KR100337140B1 (ko) 2002-05-18
JP3657881B2 (ja) 2005-06-08
EP1120915A1 (en) 2001-08-01
KR20010023217A (ko) 2001-03-26
US6476750B1 (en) 2002-11-05
EP1120915A4 (en) 2003-10-08

Similar Documents

Publication Publication Date Title
US5748126A (en) Sigma-delta digital-to-analog conversion system and process through reconstruction and resampling
US5916301A (en) Sample rate conversion for synchronous variable rate
US5907295A (en) Audio sample-rate conversion using a linear-interpolation stage with a multi-tap low-pass filter requiring reduced coefficient storage
US5471411A (en) Interpolation filter with reduced set of filter coefficients
US7227477B2 (en) Method and apparatus for performing sample rate conversion
US6175849B1 (en) System for digital filtering in a fixed number of clock cycles
US5982305A (en) Sample rate converter
US5566101A (en) Method and apparatus for a finite impulse response filter processor
JPS63503348A (ja) デイジタル・ゼロif選局部分回路
KR20060082803A (ko) 샘플 속도 변환기
JP2006345508A (ja) デジタル信号のサンプリング周波数を変換するための方法および装置
US6542094B1 (en) Sample rate converters with minimal conversion error and analog to digital and digital to analog converters using the same
US20080084343A1 (en) Methods and systems for implementing a digital-to-analog converter
US20040052300A1 (en) Digital sampling rate conversion using a poly-phase filter and a polynomial interpolator
JPH05206957A (ja) シグマデルタ変換器の分割フィルタ及び同前を用いるアナログ/ディジタル変換器
US6430671B1 (en) Address generation utilizing an adder, a non-sequential counter and a latch
WO1999065147A1 (fr) Convertisseur a/n, n/a a surechantillonnage
JP2018516518A (ja) デジタル・アナログ変換
US7129868B2 (en) Sample rate converting device and method
US7177812B1 (en) Universal sampling rate converter for digital audio frequencies
JP2001036409A (ja) D/a変換器
JP2002300007A (ja) サンプリング周波数変換装置
JP3289462B2 (ja) 標本化周波数変換装置
US6483451B1 (en) Sampling function waveform data generating device
US6778600B1 (en) Method of filtering and apparatus therefore

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09485349

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1999924006

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020007001846

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020007001846

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1999924006

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1020007001846

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1999924006

Country of ref document: EP