JPS6130186A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS6130186A JPS6130186A JP14956184A JP14956184A JPS6130186A JP S6130186 A JPS6130186 A JP S6130186A JP 14956184 A JP14956184 A JP 14956184A JP 14956184 A JP14956184 A JP 14956184A JP S6130186 A JPS6130186 A JP S6130186A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output signal
- data
- input register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、発振周波数を可変し得る発振回路に関し、特
に多チャンネルのデータ伝達を行うＣＡＴ Ｖ （Ｃｏ
ｍｍｕｎｉｔｙ Ａｎｔｅｎｎａ Ｔｅ１ｅｖｉｓゑｏ
ｎ）などに用いて好適なものである。
に多チャンネルのデータ伝達を行うＣＡＴ Ｖ （Ｃｏ
ｍｍｕｎｉｔｙ Ａｎｔｅｎｎａ Ｔｅ１ｅｖｉｓゑｏ
ｎ）などに用いて好適なものである。
日経マグロウヒル社発行１９８３年１１月２１日付の日
経エレクトロニクス誌１３９項〜１６６項にも記載され
ているように、最近ローカルエリアネットワークの普及
が急速にすすんでいる。
経エレクトロニクス誌１３９項〜１６６項にも記載され
ているように、最近ローカルエリアネットワークの普及
が急速にすすんでいる。
ＣＶＴＶやＬ ＡＮ （Ｌｏｃａｌ Ａｒｅａ Ｎｅｔ
ｗｏｒｋ ）では、例えば家庭と情報局間の情報交換を
可能とし、家庭にいながら托して必要な情報を得ること
ができる。例えば家庭において、ＣＡＴＶ用家庭用ｗニ
ットを設置し、キーバッドを押して情報選択すると、コ
ンビ二一夕の制御によりその情報に対応した周波数の信
号が発振器より出力され、この出力信号が変調されて、
情報局に送信されるようになっている。
ｗｏｒｋ ）では、例えば家庭と情報局間の情報交換を
可能とし、家庭にいながら托して必要な情報を得ること
ができる。例えば家庭において、ＣＡＴＶ用家庭用ｗニ
ットを設置し、キーバッドを押して情報選択すると、コ
ンビ二一夕の制御によりその情報に対応した周波数の信
号が発振器より出力され、この出力信号が変調されて、
情報局に送信されるようになっている。
ところで、ＣＡＴＶ、やＬＡＮｒｃおいては、情報内容
の種類も多く、適用地域も広いため情報局と家庭とを結
ぶチャンネル数は例えば２５０にもなり、非常に多い。
の種類も多く、適用地域も広いため情報局と家庭とを結
ぶチャンネル数は例えば２５０にもなり、非常に多い。
このためＣムＴＶ家庭用ユニットにおいては、２５０も
のチャンネル数デ１つのチャンネルを選ぶ機能が必要で
、このために、発振器の周波数を制御する制御デジタル
信号数も非常に多くなってしまう。本発明者は、上記Ｃ
ＡＴＶ用家庭用ユニットの発振器、変調器等をＩＣ化す
ることを検討したが、上述したように、発振器の周波数
を制御する制御信号（入力信号）数が多いために入力ピ
ン数が多くなり、ＩＣ化が非常に困難であることがわか
った。
のチャンネル数デ１つのチャンネルを選ぶ機能が必要で
、このために、発振器の周波数を制御する制御デジタル
信号数も非常に多くなってしまう。本発明者は、上記Ｃ
ＡＴＶ用家庭用ユニットの発振器、変調器等をＩＣ化す
ることを検討したが、上述したように、発振器の周波数
を制御する制御信号（入力信号）数が多いために入力ピ
ン数が多くなり、ＩＣ化が非常に困難であることがわか
った。
本発明の目的は、外部接続端子を増大させず半導体集積
回路化に適した発振回路を提供することにある。
回路化に適した発振回路を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明の概要を簡単に述べれば、
下記のとおりである。
下記のとおりである。
すなわち、入力レジスタの出力信号とＲＡＭ又はＲＯＭ
に記憶されているデータとを加算し、その加算出力をプ
ログラムレジスタに供給し、上記加算出力によってプロ
グラムカウンタの分局比を可変することにより、半導体
集積回路化に好適な発振回路を得る、という本発明の目
的を達成するものである。
に記憶されているデータとを加算し、その加算出力をプ
ログラムレジスタに供給し、上記加算出力によってプロ
グラムカウンタの分局比を可変することにより、半導体
集積回路化に好適な発振回路を得る、という本発明の目
的を達成するものである。
本発明を適用した発振回路とその応用例につき説明する
。
。
なお、第１図は本発明の具体的応用例を示すＣＡＴＶの
ブロックダイアグラム、第２図は計数回路の回路構成を
示すブロックダイアグ２ム、第３図は分局器の回路図で
ある。
ブロックダイアグラム、第２図は計数回路の回路構成を
示すブロックダイアグ２ム、第３図は分局器の回路図で
ある。
先ず、本発明が適用されているＣＡＴＶについて述べる
と、１は一般家庭等に設置された受信機を示し、２は放
送局を示すものである。両者の間はデータ多重通信が行
われるため実際には一本の同軸ケーブル３で接続４され
るが、本実施例では説明の便宜のためケープ＃３ａ、３
ｂ、３ｃを図示しである。
と、１は一般家庭等に設置された受信機を示し、２は放
送局を示すものである。両者の間はデータ多重通信が行
われるため実際には一本の同軸ケーブル３で接続４され
るが、本実施例では説明の便宜のためケープ＃３ａ、３
ｂ、３ｃを図示しである。
キイパッド１０は所望のデータの送信及び受信を、更に
チャンネル選択するものであり、コンピータ１１はデー
タの送信及び受信等の制御を行う。
チャンネル選択するものであり、コンピータ１１はデー
タの送信及び受信等の制御を行う。
データを送信する場合を考えてみるとコイピユータの指
令は発振器１５に供給され、その出力信号は変調器１６
．データ送信機１７を介して局に送信される。この時、
０８ＣＩ ＳＫわりあてられているチャンネルは２５０
以上にもなる。
令は発振器１５に供給され、その出力信号は変調器１６
．データ送信機１７を介して局に送信される。この時、
０８ＣＩ ＳＫわりあてられているチャンネルは２５０
以上にもなる。
局側において、データ受信機２２によって受信され、そ
のデータはホストコンビエータ２３に供給され、所望の
データがデータ送信機２４を介して送信される。
のデータはホストコンビエータ２３に供給され、所望の
データがデータ送信機２４を介して送信される。
受信時において、データ受信機１２によって受信された
データは、コンピュータ１１によって処理され、コンバ
ータ１１を制御してテレビシラン１４をコントロールす
る。
データは、コンピュータ１１によって処理され、コンバ
ータ１１を制御してテレビシラン１４をコントロールす
る。
以上簡単にＣＡＴＶシステムの概要を説明した。
次に、本発明である発振器（第１図における発振器１５
）の構成を第２図を用いて説明する。
）の構成を第２図を用いて説明する。
この発振器の特徴は、入力レジスタの出力信号とＲＯＭ
（又はＲＡＭ）３３に蓄えられているデータとを加算器
３２を用いて加算し、その結果得られる信号をプログラ
ムレジスタ３４で一時記憶し、この信号でもって、プロ
グラムカウンタ（可変分周器）の分周比を制御するよう
になされていることである。ＲＯＭ（ＲＡＭ）３３には
、あるとびとびの値をもつ基準値が記憶されており、こ
の基準値のどれを選択するかを端子８に加える制御信号
により制御することにより、仮に入力レジスタの出力が
同じであっても分局比制御信号を可変することができる
のであり、このため罠、入力端子数をわずか８ピンと、
着るしく少なくすることが可能となる。
（又はＲＡＭ）３３に蓄えられているデータとを加算器
３２を用いて加算し、その結果得られる信号をプログラ
ムレジスタ３４で一時記憶し、この信号でもって、プロ
グラムカウンタ（可変分周器）の分周比を制御するよう
になされていることである。ＲＯＭ（ＲＡＭ）３３には
、あるとびとびの値をもつ基準値が記憶されており、こ
の基準値のどれを選択するかを端子８に加える制御信号
により制御することにより、仮に入力レジスタの出力が
同じであっても分局比制御信号を可変することができる
のであり、このため罠、入力端子数をわずか８ピンと、
着るしく少なくすることが可能となる。
以下、より具体的に説明する。
コンピータ１１の出力信号は、１番端子〜７番端子を介
して入力レジスタ３１に供給される。
して入力レジスタ３１に供給される。
加算器３２には、入力レジスタ３１の出力信号とＲＯＭ
又はＲＡＭとして図示した記憶回路３３のデータ信号が
供給され、それぞれの信号の加算信号が加算器３２の出
力として得られる。
又はＲＡＭとして図示した記憶回路３３のデータ信号が
供給され、それぞれの信号の加算信号が加算器３２の出
力として得られる。
ＣＡＴＶに用いられるチャンネルはＣＡＴＶが利用され
る地域ごとＫ、ある帯域（バンド）に区分されており、
例えば、５ ＭＨｚ〜１２■ｈ （バンドＡ ） 、
１２ＭＨｚ〜１６ＭＨｚ （バンドＢ）。
る地域ごとＫ、ある帯域（バンド）に区分されており、
例えば、５ ＭＨｚ〜１２■ｈ （バンドＡ ） 、
１２ＭＨｚ〜１６ＭＨｚ （バンドＢ）。
１６ ＭＨｚ 〜２４ ＭＨｚ （バンドＣ） 、
、２４ ＭＨｚ〜ａ ｏ ＭＨｚ （バンドＤ）の４つ
のバンドに分かれている。各バンドには、１００ ＫＨ
ｚ間隔でチャンネルがあり、上記バンドＡは７０チヤン
ネル、バンドＢは４０チヤンネル、バンドＣは８０チヤ
ンネル、バンドＤは６０チヤンネルとなっており合計で
２５０チヤンネルある。バンドＡはＣ地域、バンドＢは
Ｄ地域というように、それぞれのバンドは地域によって
使いわけられる。本発明は、このことに着目してなされ
ている。いま、上記２５００チヤンネルにつき、周波数
の低いものから順にチャンネル１．チャンネル２・・・
とよぶことにすると、上記記憶回路３３には、例えば０
，５０゜１２０．１６０，２４０のチャンネ／Ｉ／罠相
当するデータが記憶されている。
、２４ ＭＨｚ〜ａ ｏ ＭＨｚ （バンドＤ）の４つ
のバンドに分かれている。各バンドには、１００ ＫＨ
ｚ間隔でチャンネルがあり、上記バンドＡは７０チヤン
ネル、バンドＢは４０チヤンネル、バンドＣは８０チヤ
ンネル、バンドＤは６０チヤンネルとなっており合計で
２５０チヤンネルある。バンドＡはＣ地域、バンドＢは
Ｄ地域というように、それぞれのバンドは地域によって
使いわけられる。本発明は、このことに着目してなされ
ている。いま、上記２５００チヤンネルにつき、周波数
の低いものから順にチャンネル１．チャンネル２・・・
とよぶことにすると、上記記憶回路３３には、例えば０
，５０゜１２０．１６０，２４０のチャンネ／Ｉ／罠相
当するデータが記憶されている。
いま仮りに、記憶回路３３からＯＫ相当するデータが加
算器３２に供給されたとすると、θ〜５゜までのチャン
ネルは入力レジスタ３１に供給されたデータにもとづい
て選択される。すなわち、加算器３２は２つのデータを
加算するのであるが、加算されるデータの一力が記憶回
路３３のデータによって大幅に変化することになる。
算器３２に供給されたとすると、θ〜５゜までのチャン
ネルは入力レジスタ３１に供給されたデータにもとづい
て選択される。すなわち、加算器３２は２つのデータを
加算するのであるが、加算されるデータの一力が記憶回
路３３のデータによって大幅に変化することになる。
すなわち、各地域に応じて、記憶回路の出力データ信号
をかえ、これによりバンドを選択し、入力レジスタの出
力信号により各チャンネル選択を行うよ５にすること忙
より、入力ピンはわずか８ビンでも、２５０チヤンネル
を選択できるプログラムカウンタな白鷺した発振器が得
られるのである。
をかえ、これによりバンドを選択し、入力レジスタの出
力信号により各チャンネル選択を行うよ５にすること忙
より、入力ピンはわずか８ビンでも、２５０チヤンネル
を選択できるプログラムカウンタな白鷺した発振器が得
られるのである。
加算器３２によって加算されたデータは、プログラムレ
ジスタ３４に供給され、その出力信号が第３図に示すプ
ログラムカウンタ３６に供給される。
ジスタ３４に供給され、その出力信号が第３図に示すプ
ログラムカウンタ３６に供給される。
一方、プログラムカウンタ３６には、基準信号されるプ
ログラム、カウンタの分局比）に分周された周波数信号
φ、が位相検波器３７に供給される。
ログラム、カウンタの分局比）に分周された周波数信号
φ、が位相検波器３７に供給される。
ローパスフィルタ３８は制御電圧■ｄを得るものであり
、その電圧レベルに対応して発振器３９の出力周波数ｆ
０ が所望の周波数に制御される。出力周波数ｆ０
は上記変調回路１６に供給されると同時に、上記位相
検波器３７にも供給され、出力周波数ｆ０ を安定化
する。
、その電圧レベルに対応して発振器３９の出力周波数ｆ
０ が所望の周波数に制御される。出力周波数ｆ０
は上記変調回路１６に供給されると同時に、上記位相
検波器３７にも供給され、出力周波数ｆ０ を安定化
する。
第３図は上記プログラムカウンタ３６の一例を示すもの
であり、φ１として上記基準周波数ｆｒｅｆが供給され
、入力端子Ｔ１ 、Ｔ、、Ｔ、にはプログ２ムレジスタ
３４の出力信号が供給される。
であり、φ１として上記基準周波数ｆｒｅｆが供給され
、入力端子Ｔ１ 、Ｔ、、Ｔ、にはプログ２ムレジスタ
３４の出力信号が供給される。
いま仮り九、端子Ｔ□ ＋Ｔ！ 、ＴＩに供給される
分局比制御信号が０．０．１であるとする。この場合、
Ｔ型７リツプフロツプＡ３から得られる出力信号φ４は
、第４図（Ａｌ−（Ｄ＋に示す如き回路動作によって４
分周される。また、端子’ｒ、ｔ Ｔｔ ＊Ｔｓに供
給される信号がｏ、ｏ、ｉに変化すれば、出力信号φ、
は第５図ｗ〜の）に示す如く６分周される。
分局比制御信号が０．０．１であるとする。この場合、
Ｔ型７リツプフロツプＡ３から得られる出力信号φ４は
、第４図（Ａｌ−（Ｄ＋に示す如き回路動作によって４
分周される。また、端子’ｒ、ｔ Ｔｔ ＊Ｔｓに供
給される信号がｏ、ｏ、ｉに変化すれば、出力信号φ、
は第５図ｗ〜の）に示す如く６分周される。
このようにして得られた出力信号φ、は、上記の如き回
路動作によりデータ信号として局側に送信される。
路動作によりデータ信号として局側に送信される。
記憶回路のデータとチャンネル選択データとを加算する
ことにより、特定の通信チャンネルを選択するためのコ
ンピータから入力レジスタに供給される信号数が同一で
あっても、ＣＡＴＶの地域差に応じて記憶回路から供給
されるデータ信号を切換えるのみで、上記特定の通信チ
ャンネルを選択することができ、コンピュータ内部のプ
ログラムと回路構成とが簡単になり、ＩＣ化に際し外部
接続端子を削減するなどの効果が得られる。
ことにより、特定の通信チャンネルを選択するためのコ
ンピータから入力レジスタに供給される信号数が同一で
あっても、ＣＡＴＶの地域差に応じて記憶回路から供給
されるデータ信号を切換えるのみで、上記特定の通信チ
ャンネルを選択することができ、コンピュータ内部のプ
ログラムと回路構成とが簡単になり、ＩＣ化に際し外部
接続端子を削減するなどの効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、加算器３２に代えて減算器を用いてもよい。
本発明はＣＡＴＶやＬＡＮ （Ｌｏｃａｌ ＡｒｅａＮ
ｅｔｗａｒｋ ） に用いて好適である。
ｅｔｗａｒｋ ） に用いて好適である。
第１図〜第１図は本発明を適用した計数回路の一実施例
を示すものであって、 第１図は上記計数回路の応用例を示すＣＡＴＶの全体の
ブロックダイアグラムを示し、第２図は計数回路の回路
構成を示すブロックダイアグラムを示し、 第３図はプログラムカウンタの回路図を示し、第４図客
５窃は上記プログラムカウンタの回路動作を説明する波
形図を示し、 第５図＃４ＰＩ言上記プログラムカウンタの分周比の変
化を説明する波形図を示す。 １・・・ＣＡＴＶの受信側、２・・・ＣＡＴＶの局側、
１１・・・コンピュータ、３１・・・入力レジスタ、３
２・・・加算器、３３・・・記憶回路、３４・・・プロ
グラムレジスタ、３５・・・基準周波数発振器、３６・
・・プログラムカウンタ、３７・・・位相検波器、３８
・・・ローパスフィルタ、３９・・・発振器、Ａ、、Ａ
ｔ 、Ａ、・・・Ｔ型フリップ７０ツブ、４０，４１，
４２，４３・・アンド回路。
を示すものであって、 第１図は上記計数回路の応用例を示すＣＡＴＶの全体の
ブロックダイアグラムを示し、第２図は計数回路の回路
構成を示すブロックダイアグラムを示し、 第３図はプログラムカウンタの回路図を示し、第４図客
５窃は上記プログラムカウンタの回路動作を説明する波
形図を示し、 第５図＃４ＰＩ言上記プログラムカウンタの分周比の変
化を説明する波形図を示す。 １・・・ＣＡＴＶの受信側、２・・・ＣＡＴＶの局側、
１１・・・コンピュータ、３１・・・入力レジスタ、３
２・・・加算器、３３・・・記憶回路、３４・・・プロ
グラムレジスタ、３５・・・基準周波数発振器、３６・
・・プログラムカウンタ、３７・・・位相検波器、３８
・・・ローパスフィルタ、３９・・・発振器、Ａ、、Ａ
ｔ 、Ａ、・・・Ｔ型フリップ７０ツブ、４０，４１，
４２，４３・・アンド回路。
Claims (1)
- 入力レジスタと記憶回路とを具備し、入力レジスタの出
力信号と記憶回路の出力信号とを加算、あるいは減算し
て得られる信号でもつて発振周波数を制御するようにな
したことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14956184A JPS6130186A (ja) | 1984-07-20 | 1984-07-20 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14956184A JPS6130186A (ja) | 1984-07-20 | 1984-07-20 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130186A true JPS6130186A (ja) | 1986-02-12 |
Family
ID=15477863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14956184A Pending JPS6130186A (ja) | 1984-07-20 | 1984-07-20 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130186A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5571982A (en) * | 1992-08-31 | 1996-11-05 | Yamaha Corporation | Keyboard for electronic musical instrument |
| EP1120915A1 (en) * | 1998-06-12 | 2001-08-01 | Hitachi, Ltd. | Over-sampling a/d, d/a converter |
-
1984
- 1984-07-20 JP JP14956184A patent/JPS6130186A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5571982A (en) * | 1992-08-31 | 1996-11-05 | Yamaha Corporation | Keyboard for electronic musical instrument |
| EP1120915A1 (en) * | 1998-06-12 | 2001-08-01 | Hitachi, Ltd. | Over-sampling a/d, d/a converter |
| EP1120915A4 (en) * | 1998-06-12 | 2003-10-08 | Hitachi Ltd | A / D CONVERTER, N / A WITH OVERSAMPLE |
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