WO1999049397A1 - Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem - Google Patents

Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem Download PDF

Info

Publication number
WO1999049397A1
WO1999049397A1 PCT/EP1998/001644 EP9801644W WO9949397A1 WO 1999049397 A1 WO1999049397 A1 WO 1999049397A1 EP 9801644 W EP9801644 W EP 9801644W WO 9949397 A1 WO9949397 A1 WO 9949397A1
Authority
WO
WIPO (PCT)
Prior art keywords
slave
indirect
bus
index
master
Prior art date
Application number
PCT/EP1998/001644
Other languages
English (en)
French (fr)
Inventor
Raymond Horn
Original Assignee
Raymond Horn
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raymond Horn filed Critical Raymond Horn
Priority to AU70393/98A priority Critical patent/AU7039398A/en
Priority to EP98917033A priority patent/EP0983555A1/de
Priority to PCT/EP1998/001644 priority patent/WO1999049397A1/de
Publication of WO1999049397A1 publication Critical patent/WO1999049397A1/de

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

Definitions

  • the data transfer of a value between two non-master-capable slaves (e.g. memory, 10 interface) on a bus system usually requires two bus cycles.
  • the bus master reads the date from the source (slave 1). This data is then transferred to the destination (slave 2) in the second bus cycle.
  • the addressing scheme according to the invention enables master-controlled data transmission between two slaves in only one bus cycle.
  • Areas of application are systems of digital measurement technology, digital signal processing as well as all systems that require high transmission rates between two non-master capable bus users.
  • the addresses of a bus system are usually represented by m address bits (A 0 ... A m y. Of these m address bits, x 0 address bits (A n0 ... A nQ .,., ⁇ ) Are used for each of n slaves on the bus Selection of this slave. These address bits are called “slave index” in the following. Additional y address bits (A m0 ... A m0 + y . 1 ) are used to select a register or a memory cell in which the "slave index" selected slave. These y address bits are called “internal address” in the following.
  • the object of the invention was to transmit data between two non-master-capable bus users, so-called slaves, within one bus cycle.
  • DMA controllers can be used, even if the description basically speaks of a master. This means the current bus master of the bus. It can also be used if, in addition to the slaves a and b used in the following description, further slaves are connected to the bus. It can also be used for any pair of slave a and slave b on the same bus system.
  • Indirect read access enables direct data transmission from one slave a to another slave b (see FIG. 1).
  • the source (slave a) is selected as in a normal read access by the "slave index”.
  • the target (slave b) is selected by the "Indirect Index”.
  • the source of the requested date within slave a is defined by the "Internal Address”, while the destination of the date within slave b is given implicitly by the selection of slave b with the "Indirect Index”.
  • the bus master is taken over by the bus master.
  • Indirect read access is largely identical to normal read access.
  • a master reads the date addressed with the "Internal Address" from a slave a selected by the "slave index”. This read access becomes an indirect read access if a further slave b is activated by the "Indirect Index”. The slave b can thus take over the data requested by the master from slave a.
  • the addressing of the date within slave b is implicitly given by the "Indirect Index”.
  • An example of the application of indirect read access is the output of data from the working memory to an output unit, e.g. B. a parallel port on the bus system.
  • Indirect write access enables direct data transmission from one slave b to another slave a (see FIG. 2).
  • the destination (slave a) is selected as in a normal write access by the "slave index”.
  • the source (slave b) is selected using the "Indirect Index”.
  • the source of the requested date within slave b is implicitly given by the selection of slave b with the "Indirect Index”, while the destination of the date within slave a is defined by the "Internal Address”.
  • bus control is taken over by the bus master.
  • An indirect write access is largely identical to a normal write access.
  • a master transmits a date to a slave a selected by the "slave index", the destination of which is explicitly defined within slave a by the "Internal Address”.
  • This write access becomes an indirect write access if another slave b is activated by the "indirect index”.
  • Slave b then, instead of the master, sets the date to be transmitted for slave a on the bus ready.
  • the addressing of the date within slave b is implicitly given by the "Indirect Index”.
  • An example of the application of indirect write access is the reading in of data from an input unit on the bus system, e.g. B. a parallel port in the RAM.
  • An inverse indirect read access like the indirect read access, enables direct data transmission between two slaves within the scope of a read cycle by the bus master (cf. FIG. 3).
  • the source (slave b) is selected using the "Indirect Index”.
  • the target (slave a) is selected by the "slave index”.
  • the source of the requested date within slave b is implicitly given by the "Indirect Index”, while its destination within slave a is defined by the "Internal Address”.
  • bus control is taken over by the bus master.
  • An inverse indirect read access is largely identical to an indirect read access. However, the direction of data transmission is opposite.
  • the slave b selected by the "Indirect Index” serves as the source and the slave a selected by the “Slave Index” serves as the destination.
  • the "Internal Address” therefore defines the destination address in the receiving slave a.
  • the "Indirect Index” defines the source address of the date in the sending slave.
  • the functionality of the inverse indirect read access is therefore identical to the indirect write access.
  • the master is able to insert and process the date transmitted from slave b to slave a.
  • the inverse indirect read access is functionally identical to the indirect write access.
  • a date implicitly addressed in the source is transferred to an explicitly addressed destination.
  • the master can read in the transferred data for inverse indirect read access and process it if necessary.
  • the reading of data from an input unit on the bus system e.g. B. a parallel port, called the RAM.
  • Bus nodes that do not serve as a destination for an indirect read access or as a source for an indirect write access can be used without modification on a bus that supports indirect access with the addressing scheme described. They can even serve as a source for indirect read access or as a target for indirect write access without special adaptation. This applies in particular to working memory (RAM).
  • RAM working memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

Die Erfindung betrifft ein Adressierungsschema zur Verdoppelung der Übertragungsleistung einer mastergesteuerten Slave-to-Slave-Kombination in einem beliebigen Bussystem, das es ermöglicht, auf einem Bus innerhalb eines Buszyklus, der von einem Busmaster gesteuert wird, Daten von einem Slave zu einem zweiten Slave zu übertragen. Dieses wird lediglich durch eine besondere Adresszuordnung erreicht und ist daher auf jedes adressgesteuerte Bussystem anwendbar, z.B.: PCI, ISA, EPP. In der Beschreibung wird zwischen dem indirekten Lesezugriff, dem inversen indirekten Lesezugriff und dem indirekten Schreibzugriff als Varianten des Adressierungsschemas unterschieden. Die drei Varianten unterscheiden sich in der Übertragungsrichtung zwischen den beiden beteiligten Slaves a und b sowie dem notwendigen Hardwareaufwand für die Realisierung. Normale Buszugriffe sind weiterhin uneingeschränkt möglich.

Description

Adressierungsschema zur Verdoppelung der Übertragungsleistung einer mastergesteuerten Slave-to-Slave-Kommunikation in einem beliebigen Bussystem
Die Datenübertragung eines Wertes zwischen zwei nicht masterfähigen Slaves (z. B. Speicher, 10-Schnittstelle) auf einem Bussystem benötigt gewöhnlich zwei Buszyklen.
Zunächst liest der Busmaster das Datum von der Quelle (Slave 1 ). Im zweiten Buszyklus wird dieses Datum dann an das Ziel (Slave 2) übertragen.
Im Gegensatz dazu ermöglicht das erfindungsgemäße Adressierungschema die mastergesteuerte Datenübertragung zwischen zwei Slaves in nur einem Buszyklus. Anwendungsgebiete sind Systeme der digitalen Meßtechnik, der digitalen Signalverarbeitung sowie alle Systeme, die hohe Übertragungsraten zwischen zwei nicht masterfähigen Busteilnehmern benötigen.
Die Adressen eines Bussystems werden gewöhnlich durch m Adressbits (A0...Amy repräsentiert. Von diesen m Adressbits dienen für jeden von n Slaves am Bus x0 Adressbits (An0... AnQ.,.,^) zur Selektion dieses Slaves. Diese Adressbits werden im folgenden "Slave Index" genannt. Weitere y Adressbits (Am0...Am0+y.1) dienen zur Auswahl eines Registers oder einer Speicherzelle in dem durch den "Slave Index" selektierten Slave. Diese y Adressbits werden im folgenden "Internal Address" genannt.
In den meisten Fällen ist m0 = 0, so daß die Adressierung innerhalb eines Slaves durch die Adressbits A0...Ay.., erfolgt. Im Allgemeinen gilt: m < x0 + y, wobei m (x0 + y) Adressbits bei der Adressdekodierung unberücksichtigt bleiben.
Der Erfindung lag die Aufgabe zugrunde, innerhalb eines Buszyklus Daten zwischen zwei nicht masterfähigen Busteilnehmern, sog. Slaves, zu übertragen.
Die Aufgabe wird erfindungsgemäß entsprechend den Merkmalen des Anspruchs 1 gelöst. Ausgestaltende Merkmale sind in den Unteransprüchen angegeben. Durch die Definition weiterer x1 Adressbits, so daß gilt: m < xO + x1 + y, wird es ermöglicht, innerhalb eines Buszyklus Daten zwischen zwei nicht masterfähigen Busteilnehmern, sogenannten Slaves, zu übertragen.
Diese x< Adressbits (An1... An1 + x1.ι) werden im folgenden "Indirect Index" genannt. Die Datenübertragung erfolgt mittels eines indirekten Lesezugriffs, eines indirekten Schreibzugriffs oder eines inversen indirekten Lesezugriffs.
Zur Erläuterung der Erfindung werden drei verschiedene Methoden vorgestellt, dieses Adressierungsschema anzuwenden.
Das im folgenden beschriebene Konzept der indirekten Buszyklen ist ausdrücklich auch in einem Bussystem mit mehreren Busmastern, z. B. DMA-Controllern, einsetzbar, auch wenn in der Beschreibung grundsätzlich von einem Master die Rede ist. Gemeint ist jeweils der aktuelle Busmaster des Busses. Ebenso ist es anwendbar, wenn neben den in der folgenden Beschreibung verwendeten Slaves a und b weitere Slaves mit dem Bus verbunden sind. Außerdem ist es für beliebige Paare Slave a und Slave b auf demselben Bussystem anwendbar.
Interessant ist dieses Verfahren für die Echtzeitverarbeitung von digitalen Daten, insbesondere in Mesßystemen. Aber auch PC's können davon durch eine Verringerung der Prozessor- und der Busbelastung bei der IO-Steuerung profitieren.
Ein indirekter Lesezugriff ermöglicht eine direkte Datenübertragung von einem Slave a an einen weiteren Slave b (vergl. Fig. 1 ). Die Quelle (Slave a) wird wie in einem normalen Lesezugriff durch den "Slave Index" selektiert. Das Ziel (Slave b) wird durch den "Indirect Index" selektiert. Die Quelle des angeforderten Datums innerhalb des Slaves a wird durch die "Internal Address" definiert, während das Ziel des Datums innerhalb des Slaves b implizit durch die Selektion des Slaves b mit dem "Indirect Index" gegeben ist. Die Bussteuerung wird, wie bei einem normalen Lesezyklus, vom Busmaster übernommen.
Ein indirekter Lesezugriff ist mit einem normalen Lesezugriff weitestgehend identisch. Ein Master liest aus einem durch den "Slave Index" selektierten Slave a das mit der "Internal Address" angeprochene Datum aus. Dieser Lesezugriff wird zu einem indirekten Lesezugriff, wenn durch den "Indirect Index" ein weiterer Slave b aktiviert wird. Der Slave b kann damit die vom Master von Slave a angeforderten Daten übernehmen. Die Adressierung des Datums innerhalb von Slave b ist implizit durch den "Indirect Index" gegeben.
Zur Realisierung des indirekten Lesezugriffs ist ein geringer Hardwareaufwand notwendig. Als einzige Maßnahme ist es notwendig, die Adressdekodierung des durch den "Indirect Index" angesprochenen Slave b auf die mit einem indirekten Lesezugriff verbundene Datenübernahme vorzubereiten.
Ein Beispiel für die Anwendung des indirekten Lesezugriffs ist die Ausgabe von Daten aus dem Arbeitsspeicher an eine Ausgabeeinheit, z. B. einem Parallelport, am Bussystem.
Ein indirekter Schreibzugriff ermöglicht eine direkte Datenübertragung von einem Slave b an einen weiteren Slave a (vergl. Fig. 2). Das Ziel (Slave a) wird wie in einem normalen Schreibzugriff durch den "Slave Index" selektiert. Die Quelle (Slave b) wird durch den "Indirect Index" selektiert. Die Quelle des angeforderten Datums innerhalb des Slaves b ist implizit durch die Selektion des Slaves b mit dem "Indirect Index" gegeben, während das Ziel des Datums innerhalb des Slaves a durch die "Internal Address" definiert ist. Die Busteuerung wird, wie bei einem normalen Schreibzyklus, vom Busmaster übernommen.
Ein indirekter Schreibzugriff ist mit einem normalen Schreibzugriff weitestgehend identisch. Ein Master überträgt an einen durch den "Slave Index" selektierten Slave a ein Datum, dessen Ziel innerhalb von Slave a durch die "Internal Address" explizit definiert ist. Dieser Schreibzugriff wird zu einem indirekten Schreibzugriff, wenn durch den "Indirect Index" ein weiterer Slave b aktiviert wird. Der Slave b stellt dann, anstelle des Masters, das zu übertragende Datum für Slave a auf dem Bus bereit. Die Adressierung des Datums innerhalb von Slave b ist implizit durch den "Indirect Index" gegeben.
Zur Umsetzung des indirekten Schreibzugriffs ist es notwendig, die ausgegebenen Daten des aktiven Masters durch geeignete Maßnahmen vom Bus zu trennen, um einen Buskonflikt zu vermeiden. Dies könnte z. B. durch Tri-State-Buff er geschehen, die aktiviert werden, sobald durch Analyse des "Indirect Index" und weiterer Bussignale ein indirekter Schreibzugriff erkannt wird. Ähnlich dem indirekten Lesezugriff muß die Adressdekodierung des durch den "Indirect Index" angesprochenen Slave b auf die mit einem indirekten Schreibzugriff verbundene Datenausgabe vorbereitet sein.
Ein Beispiel für die Anwendung des indirekten Schreibzugriffs ist das Einlesen von Daten von einer Eingabeeinheit am Bussystem, z. B. einem Parallelport, in den Arbeitsspeicher.
Ein inverser indirekter Lesezugriff ermöglicht ebenso wie der indirekte Lesezugriff eine direkte Datenübertragung zwischen zwei Slaves im Rahmen eines Lesezyklus durch den Busmaster (vergl. Fig. 3). Im Gegensatz zum indirekten Lesezugriff ist jedoch die Übertragungsrichtung umgekehrt. Die Quelle (Slave b) wird durch den "Indirect Index" selektiert. Das Ziel (Slave a) wird durch den "Slave Index" selektiert. Die Quelle des angeforderten Datums innerhalb des Slaves b ist implizit durch den "Indirect Index" gegeben, während dessen Ziel innerhalb des Slaves a durch die "Internal Address" definiert ist. Die Busteuerung wird, wie bei einem normalen Lesezyklus, vom Busmaster übernommen.
Ein inverser indirekter Lesezugriff ist mit einem indirekten Lesezugriff weitestgehend identisch. Die Datenübertragungsrichtung ist jedoch entgegengesetzt. Der durch den "Indirect Index" selektierte Slave b dient als Quelle und der durch den "Slave Index" selektierte Slave a dient als Ziel. Daher wird durch die "Internal Address" die Zieladresse im empfangenden Slave a festgelegt. Bei einem indirekten Lesezugriff wird durch den "Indirect Index" die Quelladresse des Datums im sendenden Slave definiert. Die Funktionalität des inversen indirekten Lesezugriffs ist daher mit dem indirekten Schreibzugriff identisch. Zusätzlich ist der Master in der Lage, das von Slave b an Slave a übertragene Datum einzulegen und zu verarbeiten.
Zur Realisierung des inversen indirekten Lesezugriffs ist ein geringer Hardwareaufwand notwendig. Im Gegensatz zum indirekten Lesezugriff muß die Adressdekodie- rung beider an der Übertragung beteiligten Slaves a und b auf den inversen indirekten Lesezugriff vorbereitet sein. Damit ist der Aufwand etwas höher als beim indirekten Lesezugriff, jedoch geringer als beim indirekten Schreibzugriff. Im Gegensatz zum indirekten Schreibzugriff ist keine Veränderung der Verbindung des Masters mit dem Bus notwendig.
Der inverse indirekte Lesezugriff ist funktional mit dem indirekten Schreibzugriff identisch. Es wird ein implizit in der Quelle adressiertes Datum an ein explizit adressiertes Ziel übertragen. Im Gegensatz zum indirekten Schreibzugriff kann der Master beim inversen indirekten Lesezugriff die übertragenen Daten einlesen und bei Bedarf verarbeiten. Als Anwendungsbeispiel sei wie beim indirekten Schreibzugriff das Einlesen von Daten von einer Eingabeeinheit am Bussystem, z. B. einem Parallelport, in den Arbeitsspeicher genannt.
Normale Buszyklen zur direkten Übertragung von Daten zwischen einem Master und einem Slave sind auch bei Verwendung des hier beschriebenen Adressierungsschemas weiterhin uneingeschränkt durchführbar. Hierzu muß der "Indirect Index" lediglich eine Kodierung aufweisen, die keinem Busteilnehmer einen indirekten Zugriff signalisiert. Empfohlen wird, diesen Zustand durch Aktivierung oder Deaktivierung aller x, Adressbits des "Indirect Index" zu kodieren.
Busteilnehmer, die nicht bei einem indirekten Lesezugriff als Ziel oder bei einem indirekten Schreibzugriff als Quelle dienen, können ohne Modifikation an einem Bus eingesetzt werden, der indirekte Zugriffe mit dem beschriebenen Adressierungsschema unterstützt. Sie können sogar ohne spezielle Anpassung bei einem indirekten Lesezugriff als Quelle oder bei einem indirekten Schreibzugriff als Ziel dienen. Dieses gilt insbesondere für Arbeitsspeicher (RAM).
Ein Beispiel soll die Verwendung des Adressierungsschemas verdeutlichen: Ausgehend von einer Datenbusbreite m = 32 bit mit Indexgrössen von jeweils x0 = x, = 4 bit und daraus folgender "Internal Address" von y = 24 bit, ergibt sich bei entsprechender Verteilung eine Zuordnung der Adressbits gemäß Fig. 4. Angenommen der Wert $4 für den "Indirect Index" aktiviert ein 10-Gerät (Slave b) und der Wert $ 1 für den "Slave Index" aktiviert den Arbeitspeicher (Slave a). Ein Lesezugriff auf die Adresse $ 41000000 durch den Master wird dann den Wert der Speicherzelle $ 000000 des Arbeitsspeichers an das I0-Gerät übertragen. Der gelesene Wert wird außerdem vom Master eingelesen, als hätte er einen Lesezugriff auf die Adresse $01000000 ausgeführt.

Claims

Patentansprüche
1 . Adressierungsschema zur Verdoppelung der Übertragungsleistung einer mastergesteuerten Slave-to-Slave-Kommunikation in einem beliebigen Bussystem nach dem Schema
m < x0 + y
wobei gilt m Anzahl der Adressbits (A0...Amy des Bussystems x0 Anzahl der Adressbits (An0...An0+x0.1) zur Selektierung eines Slaves
(Slave Index) y Anzahl der Adressbits (Am0...Am0+y...) zur Auswahl eines Registers oder einer Speicherzelle (Internal Adress)
gekennzeichnet durch die Definition weiterer Adressbits XT IA^ - ^A,,, +„,.,) (Indirect Index), so daß gilt m < x0 + x, + y, und die Datenübertragung zwischen zwei Slaves mittels eines indirekten Lesezugriffs, eines indirekten Schreibzugriffs oder eines inversen indirekten Lesezugriffs.
2. Adressierungsschema nach Anspruch 1 , dadurch gekennzeichnet, daß für den indirekten Lesezugriff die Quelle (Slave a) durch den Slave Index und das Ziel (Slave b) durch den Indirect Index selektierbar ist, daß die Quelle des angeforderten Datums innerhalb des Slaves a durch die Internal Adress und das Ziel des Datums innerhalb des Slaves b implizit durch die Selektion des Slaves b mit dem Indirect Index definiert ist und daß die Bussteuerung durch den Busmaster erfolgt.
3. Adressierungsschema nach Anspruch 1 , dadurch gekennzeichnet, daß für den indirekten Schreibzugriff das Ziel (Slave a) durch den Slave Index und die Quelle (Slave b) durch den Indirect Index selektierbar ist, daß die Quelle des angeforderten Datums innerhalb des Slaves b implizit durch die Selektion des Slaves b mit dem Indirect Index und das Ziel des Datums innerhalb des Slaves a durch die Internal Address definiert ist und daß die Bussteuerung durch den Busmaster erfolgt.
4. Adressierungsschema nach Anspruch 1 , dadurch gekennzeichnet, daß für den inversen indirekten Lesezugriff die Quelle (Slave b) durch den Indirect Index und das Ziel (Slave a) durch den Slave Index selektierbar ist, daß die Quelle des angeforderten Datums innerhalb des Slaves b implizit durch den Indirect Index und das Ziel des Datums innerhalb des Slaves a durch die Internal Address definiert ist und daß die Bussteuerung durch den Busmaster erfolgt.
5. Adressierungsschema nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß es in jedem adressgesteuerten Bussystem, wie z. B. PCI, ISA, EPP, einsetzbar ist.
PCT/EP1998/001644 1998-03-20 1998-03-20 Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem WO1999049397A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
AU70393/98A AU7039398A (en) 1998-03-20 1998-03-20 Addressing scheme for doubling the transmission capacity of a master-controlled slave-to-slave communication in any kind of bus system
EP98917033A EP0983555A1 (de) 1998-03-20 1998-03-20 Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem
PCT/EP1998/001644 WO1999049397A1 (de) 1998-03-20 1998-03-20 Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP1998/001644 WO1999049397A1 (de) 1998-03-20 1998-03-20 Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem

Publications (1)

Publication Number Publication Date
WO1999049397A1 true WO1999049397A1 (de) 1999-09-30

Family

ID=8166912

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP1998/001644 WO1999049397A1 (de) 1998-03-20 1998-03-20 Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem

Country Status (3)

Country Link
EP (1) EP0983555A1 (de)
AU (1) AU7039398A (de)
WO (1) WO1999049397A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700877B1 (en) * 1997-08-05 2004-03-02 Siemens Aktiengesellschaft Method and bus system for automatic address allocation
WO2009125268A1 (en) * 2008-04-11 2009-10-15 Sandisk Il Ltd. Direct data transfer between slave devices
US20150100712A1 (en) * 2013-10-07 2015-04-09 Qualcomm Incorporated Camera control interface slave device to slave device communication
WO2019090145A1 (en) * 2017-11-03 2019-05-09 Qualcomm Incorporated Radio frequency front end devices with masked write

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001790A (en) * 1975-06-30 1977-01-04 Honeywell Information Systems, Inc. Modularly addressable units coupled in a data processing system over a common bus
DE3240141A1 (de) * 1982-10-29 1984-05-03 Loewe Opta Gmbh, 8640 Kronach Verfahren und schaltungsanordnung zur bildlichen darstellung von texten, grafiken und symbolen auf bildschirmen von monitoren und/oder mittels punktgesteuerter drucker
US5649142A (en) * 1991-10-24 1997-07-15 Intel Corporation Method and apparatus for translating addresses using mask and replacement value registers and for accessing a service routine in response to a page fault

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001790A (en) * 1975-06-30 1977-01-04 Honeywell Information Systems, Inc. Modularly addressable units coupled in a data processing system over a common bus
DE3240141A1 (de) * 1982-10-29 1984-05-03 Loewe Opta Gmbh, 8640 Kronach Verfahren und schaltungsanordnung zur bildlichen darstellung von texten, grafiken und symbolen auf bildschirmen von monitoren und/oder mittels punktgesteuerter drucker
US5649142A (en) * 1991-10-24 1997-07-15 Intel Corporation Method and apparatus for translating addresses using mask and replacement value registers and for accessing a service routine in response to a page fault

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700877B1 (en) * 1997-08-05 2004-03-02 Siemens Aktiengesellschaft Method and bus system for automatic address allocation
WO2009125268A1 (en) * 2008-04-11 2009-10-15 Sandisk Il Ltd. Direct data transfer between slave devices
US7809873B2 (en) 2008-04-11 2010-10-05 Sandisk Il Ltd. Direct data transfer between slave devices
USRE46488E1 (en) 2008-04-11 2017-07-25 Sandisk Il Ltd. Direct data transfer between slave devices
US20150100712A1 (en) * 2013-10-07 2015-04-09 Qualcomm Incorporated Camera control interface slave device to slave device communication
US9892077B2 (en) * 2013-10-07 2018-02-13 Qualcomm Incorporated Camera control interface slave device to slave device communication
WO2019090145A1 (en) * 2017-11-03 2019-05-09 Qualcomm Incorporated Radio frequency front end devices with masked write

Also Published As

Publication number Publication date
AU7039398A (en) 1999-10-18
EP0983555A1 (de) 2000-03-08

Similar Documents

Publication Publication Date Title
DE102007054852B4 (de) Signalwandler zum Erfüllen einer Funktion
DE3909896C2 (de)
DE69825915T2 (de) Verfahren und vorrichtung zur umschaltung zwischen quellen-synchron-takt/- und gemeinsam-takt-datenübertragungs-modi in einem mehragent-übertragungs-system
DE602004004442T2 (de) Kartenidentifikationssystem
DE102013224101A1 (de) Verbinden mehrerer Slave-Vorrichtungen mit einem einzigen Master
DE3938018A1 (de) Informationsverarbeitungssystem und verfahren zur bestimmung des aufbaus des systems
DE3049774C2 (de)
DE4003759A1 (de) Verfahren und anordnung zur uebertragung von daten ueber einen bus zwischen selektiv ankoppelbaren stationen
DE3710813A1 (de) Datenverarbeitungssystem sowie verfahren dafuer
DE112008002273T5 (de) Optimale Lösung zur Steuerung von Datenkanälen
DE102006045124A1 (de) Halbleiterspeicherchip
DE102020205765A1 (de) Systemkomponente und Verwendung einer Systemkomponente
DE602004008712T2 (de) Speicherbandbreiten-Steuereinrichtung
WO1999049397A1 (de) Adressierungsschema zur verdoppelung der übertragungsleistung einer mastergesteuerten slave-to-slave-kommunikation in einem beliebigen bussystem
DE10036643B4 (de) Verfahren und Vorrichtung zur Auswahl von Peripherieelementen
DE2749884C2 (de)
EP1635466A2 (de) Digitale Programmierschnittstelle zwischen einem Basisbandprozessor und einem integrierten Hochfrequenzbaustein
DE69729598T2 (de) Verfahren und Vorrichtung zur Adressenparitätsprüfung für mehrfache überlappende Addressbereiche auf einem gemeinsamen Bus
DE19646526A1 (de) Adressierungsschema zur Verdoppelung der Übertragungsleistung einer mastergesteuerten Slave-to-Slave-Kommunikation in einem beliebigen Bussystem
DE10056152A1 (de) Verfahren zur Durchführung von Busarbitration zwischen Steuerchips eines Chipsatzes mit preemptiver Fähigkeit
DE112020005466T5 (de) Bussystem und verfahren zum betrieb eines bussystems
EP1567938B1 (de) Speichersystem mit mehreren speichercontrollern and verfahren zu deren synchronisierung
DE3329956C2 (de) Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren
EP0562151A1 (de) Integrierter Mikroprozessor
DE102007039819A1 (de) Verfahren und Vorrichtung zum Übertragen von Daten von einem Speicher

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AU BA BB BG BR CA CN CU CZ EE GE GW HU ID IL IS JP KP KR LC LK LR LS MG MN MX NO NZ PL SD SG SI SK SL TR TT UA US UZ VN YU

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW SD SZ UG ZW AM AZ BY KG KZ MD RU TJ TM AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE BF BJ CF CG CI CM GA GN ML MR NE SN TD TG

WWE Wipo information: entry into national phase

Ref document number: 1998917033

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 09424099

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1998917033

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: CA

WWR Wipo information: refused in national office

Ref document number: 1998917033

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1998917033

Country of ref document: EP