WO1999041835A1

WO1999041835A1 - Relais a semi-conducteurs

Info

Publication number: WO1999041835A1
Application number: PCT/JP1999/000564
Authority: WO
Inventors: Nobutomo Matsunaga; Hiroshi Hashimoto; Yasuo Hayashi
Original assignee: Omron Corporation
Priority date: 1998-02-12
Filing date: 1999-02-10
Publication date: 1999-08-19
Also published as: US6556406B1; EP1071212B1; EP1071212A4; EP1071212A1; DE69941898D1

Description

ッドステ—トリレー技術分野

本発明はソリッドステ一トリレーに係り、特に、 EM Iノイズの電源への流出が少なく、しかも、従来品に比べて格別のコストアップ並びにサイズアップを来すことなく製作することができる新規なソリッドステートリレーに関する。

明

背景技術

一般に、ソリッドステートリレーは、入力回路と出力回路とをフォト力ブラで書

電気的に絶縁し、入力回路に印加される電気信号に応じて出力回路に介在された主スイッチング素子（サイリスタ、トライアツク等）を作動させることにより、 - 出力回路に接続された負荷を開閉するよう構成されている。

従来のソリッドステートリレーとしては、例えば、図 8に示される第 1従来例、図 9に示される第 2従来例、並びに、図 1 0に示される第 3従来例等が知られている。第 1従来例のソリッドステートリレーには、トライアツクカプラにて主スィツチング素子をトリガさせるトリガ方式が採用されている。第 2従来例のソリッドステ一トリレーには、ダイォードブリッジとサイリスタにて主スィツチング素子をトリガさせるトリガ方式が採用されている。第 3従来例のソリツドステートリレーには、ダイォードブリッジとサイリスタカブラにて主スィツチング素子をトリガさせるトリガ方式が採用されている。これら 3つのトリガ方式は、低コストで実現できることから多くのソリッドステートリレーに採用されている。図 8、図 9、並びに、図 1 0に示されるソリッドステートリレーの使用時の結線例が図 1 1 Aに示されている。同図において、 1 1 0 9はソリツドステートリレ一（S S R) 、 1 1 0 7， 1 1 0 8はソリッドステートリレーの入力端子、 1

1 0 4 , 1 1 0 3はソリツドステートリレーの負荷端子（内蔵主スィツチング素子の両端へと導通する一対の外部接続用端子でもある）、 1 1 1 1は直流電源記号で表された入力信号電圧、 1 1 2 2は駆動対象となる負荷、 1 1 2 3は外部負荷駆動用の交流電源である。図 8、図 9、並びに、図 1 0に示されるソリツドステートリレーの詳細を順次に説明する。

まず、図 8に示される第 1従来例は、フォトトライアツタカブラ 8 1 3により主スィツチング素子であるトライアツク 8 1 6をトリガさせるものである。同図において、 8 0 7， 8 0 8は入力信号電圧 1 1 1 1 (図 1 1 A参照）が供給される一対の入力端子、 8 1 2は入力信号に対するバッファ等として機能する入力回路、 8 1 3は入力回路 8 1 2と出力回路とを電気的に絶縁するためのフォトトラィアツクカブラ（発光ダイオード 8 1 4とフォトトライアツク 8 1 5とを光結合させて構成される）、 8 1 6は出力回路に内蔵された主スイッチング素子であるパワートライアツク、 8 1 7はフォトトライアツク 8 1 5の電流制限用抵抗、 8 1 8はパワートライアツク 8 1 6のゲートバイアス抵抗、抵抗素子 8 1 9とコンデンサ素子 8 2 0とを直列接続して構成されるのはサージ吸収回路、 8 0 4， 8 0 3は主スイッチング素子であるトライアツクの両端へと導通する一対の外部接続用端子である。

第 1従来例のソリッドステートリレーを、図 1 1 Aの結線図に示されるソリツドステ一トリレー（S S R) 1 1 0 9として採用した場合の動作を、図 1 1 B， 1 1 Cを参照して説明する。

ソリツドステートリレーの作動中における負荷電流 Iと端子 8 0 3， 8 0 4間の電圧 V_Tとの関係が図 1 1 Bの波形図に点線並びに実線で示されている。なお、ここでは、負荷 1 1 2 2としては抵抗負荷が想定されている。同図において、電源 1 1 2 3の電圧に連動して端子間電圧 V_Tが図中実線で示されるように規定のオン開始電圧 V。_Nに到達すると、主スィツチング素子であるパワートライアツク 8 1 6がオンすることにより、負荷 1 1 2 2には負荷電流 Iが流れ始め、同時に、端子間電圧 V_Tは規定のパヮチップオン電圧（オン状態電圧） V_T /にまで瞬時に低下する。

パワートライアツク 8 1 6のターンオン時の前後における端子間電圧（端子 8 0 3， 8 0 4間電圧） V_Tの変化が、図 1 1 Cに拡大して示されている。同図に示されるように、トライアツク 8 1 6がトリガするに至る端子間電圧 V_Tであるオン開始電圧 V。_N (以下、第 1従来例の場合には V。_N1と記す）は、次式（式 1 ) に示されるように、フォトトライアツク 8 1 5の動作電流 I _cによる電流制限用抵抗 8 1 7の電圧降下（I _G X R_GS) と、フォトトライアツク 8 1 5のオン状態電圧 V_TM1と、抵抗 8 1 8による電圧降下 V_CTとの和により決定される。 V_0N1= I _G X R_GS+ V_TM1 + V_GT (式 1 ) このことから明らかなように、第 1従来例のトリガ回路では、トリガ用素子であるフォトトライアツク 8 1 5のオン状態電圧 V_TM1が高いため、主スイッチング素子であるトライアツク 8 1 6がトリガするオン開始電圧 V。_N1も必然的に高くなり、これが原因で雑音端子電圧が高くなるという問題点がある。

次に、図 9に示される第 2従来例は、ダイォードブリッジ 9 1 7とサイリスタ 9 2 2とを用いて主スィツチング素子であるトライアツク 9 1 6をトリガさせるものである。同図において、 9 0 7， 9 0 8は入力信号電圧 1 1 1 1 (図 1 1 A) 参照）が供給される一対の入力端子、 9 1 2は入力信号に対するバッファ等として機能する入力回路、 9 1 3は入力回路 9 1 2と出力回路中のトリガ回路 9 2 1とを電気的に絶縁するためのフォトトランジスタ力ブラ（発光ダイオード 9 1 4とフォトトランジスタ 9 1 5とを光結合させて構成される）、 9 1 6は出力回路に内蔵された主スイッチング素子であるパワートライアツク、 9 1 7は電源電圧を整流してサイリスタ 9 2 2に印加するするダイォードブリッジ、 9 2 2はトリガ回路 9 2 1でトリガされて主スィツチング素子をトリガするためのサイリスタ、 9 1 8はパワートライアツク 9 1 6のゲートバイアス抵抗、抵抗素子 9 1 9とコンデンサ素子 9 2 0とを直列接続して構成されるのはサージ吸収回路、 9 0 4， 9 0 3は主スィツチング素子であるトライアツクの両端を外部に引き出すための一対の外部接続用端子である。

第 2従来例のソリッドステートリレーを、図 1 1 Aの結線図に示されるソリツドステートリレ一（S S R) 1 1 0 9として採用した場合の動作についても、図 1 1 B , 1 1 Cを参照して第 1実施例と同様に説明される。すなわち、この第 2 実施例においても、第 1従来例と同様に、トライアツク 9 1 6がトリガするに至る端子間電圧 V_Tであるオン開始電圧 V_QN (以下、第 2従来例の場合には V_QN2と記す）は、次式（式 2 ) に示されるように、サイリスタ 9 2 2のオン状態電圧 V_TM2 と、ダイォードブリッジ 9 1 7におけるダイォ一ドのオン状態電圧（ 2 X V_F) と、抵抗 9 1 8の電圧降下 V_CTとの和により決定される。 V_0N2= V_ra2+ 2 X V_F+ V_GT (式 2 ) このことから明らかなように、第 2従来例のトリガ回路では、素子（サイリスタ 9 2 2およびダイオードプリッジ 9 1 7 ) のオン状態電圧 V_TM2および V_Fが高いため、主スィツチング素子であるトライアツク 9 1 6がトリガするオン開始電圧 V。_N2も必然的に高くなり、これが原因で雑音端子電圧が高くなるという問題点力 ^s¾>る。

次に、図 1 0に示される第 3従来例は、ダイォードブリッジ 1 0 1 7とフォトサイリスタカプラ 1 0 1 3とを用いて主スィツチング素子であるトライアツク 1 0 1 6をトリガさせるものである。同図において、 1 0 0 7 , 1 0 0 8は入力信号電圧 1 1 1 1 (図 1 1 A参照）が供給される一対の入力端子、 1 0 1 2は入力信号に対するバッファ等として機能する入力回路、 1 0 1 3は入力回路 1 0 1 2 と出力回路とを電気的に絶縁するためのフォトサイリスタカブラ（発光ダイォード 1 0 1 4とフォトサイリスタ 1 0 1 5とを光結合させて構成される）、 1 0 1 6は出力回路に内蔵された主スイッチング素子であるパワートライアツク、 1 0 1 7は電源電圧を整流してフォトサイリスタ 1 0 1 5に印加するするダイオードプリッジ、抵抗 1 0 2 1とコンデンサ 1 0 2 2とで構成される回路はフォトサイリスタの点弧角制御回路、 1 0 1 8はパワートライアツク 1 0 1 6のゲートバイァス抵抗、抵抗素子 1 0 1 9とコンデンサ素子 1 0 2 0とを直列接続して構成されるのはサージ吸収回路、 1 0 0 4， 1 0 0 3は主スィツチング素子であるトラィアツクの両端を外部に引き出すための一対の外部接続用端子である。

第 3従来例のソリッドステートリレーを、図 1 1 Aの結線図に示されるソリッドステートリレー（S S R ) 1 1 0 9として採用した場合の動作についても、図 1 1 B , 1 1 Cを参照して第 1実施例と同様に説明される。すなわち、この第 3 実施例においても、第 1従来例と同様に、トライアツク 1 0 1 6力トリガするに至る端子間電圧 V_Tであるオン開始電圧 V。_N (以下、第 3従来例の場合には V。_N3と記す）は、次式（式 3 ) に示されるように、フォトサイリスタ 1 0 1 5のオン状態電圧 V_TM3と、ダイォードブリッジ 1 0 1 7におけるダイォードのオン状態電圧 ( 2 X V_F) と、抵抗 1 0 1 8の電圧降下 V_CTとの和により決定される。

V = V_TM3+ 2 X V_F+ V_GT (式 3 ) このことから明らかなように、第 3従来例のトリガ回路では、素子（フォトサイリスタ 1 0 1 5およびダイオード 1 0 1 7 ) のオン状態電圧 V_TM3および V_Fが高いため、主スイッチング素子であるトライアツク 1 0 1 6がトリガするオン開始電圧 v。_N3も必然的に高くなり、これが原因で雑音端子電圧が高くなるという問題点がある。

以上、主スィツチング素子がトライアツクである場合の 3つの例で説明したが、雑音端子電圧（E M Iノイズ）が高くなるという問題点は、主スイッチング素子がサイリスタの場合でも同様に生ずる。

図 1 1 Cに示される波形図から明らかなように、雑音端子電圧を低減するためには、主スイッチング素子であるトライアツクがトリガするに至るオン開始電圧 V。_Nとパワーチップオン電圧（オン状態電圧） V_TM ^Pとを接近させればよいことが判る。そのための一手法としては、パワーチップオン電圧 V_TM ^Pを上昇させることが考えられる。し力し、パヮ一チップオン電圧 V_TM ^Pを上昇させることは、パヮ一素子の発熱（損失）を増大させることに相当するため、特に大電流用途では採用することができない。他の一手法としては、オン開始電圧 v。_Nを低下させることが考えられる。そのためには、例えば、トライアツクカブラ方式（第 1従来例；図 8参照）の場合であれば、主スイッチング素子の観点からは、動作電流ゃ抵抗の電圧降下 V_GTの小さなトライアツク（サイリスタ）を選択すればよいと考えられるが、そのような回路構成は高価にならざるを得ない。加えて、電流制限用抵抗 8 1 7は保護抵抗であるから、その抵抗値 R_esを小さくすることにも限界がある。残された途は、トライアツタカプラ 8 1 3におけるフォトトライアツク 8 1 5のオン状態電圧 V_TM1を小さくすることであるが、元々、フォトトライアツクは半導体素子であることから、そのオン状態電圧 V_TM1の低減にも限界がある。他方、特開平 7— 2 2 6 1 3 0号公報に開示の「低障害電波放射型大電流ソリッドステートリレー」では、ソース端子を互いに接続した一対の MO S F E Tを用いたプリドライバを備えることで、 EM Iノイズを無視し得る程度に低減することが可能なソリッドステートリレーが提案されている。し力しな力ら、このようなソリツドステートリレーにあっても、回路構成要素の置換や付加に伴う装置コストの増加の割にはそれほど大きな効果は得られない。

このような状況の下、ソリツドステートリレー内部に何らかの対策を施すのではなく、ソリッドステートリレーの外部にフィルタを付加することにより、雑音端子電圧を低減化（EM Iノイズを解決）することも提案されている。代表的な EM Iフィルタを備えたソリッドステートリレーの低ノイズ化回路が図 1 2に示されている。同図に示されるように、この低ノイズ化回路は、図 1 1 Aに示される回路構成において、負荷 1 1 2 2と電源 1 1 2 3との間に、コイル 1 2 0 4の両端にそれぞれコンデンサ 1 2 0 2， 1 2 0 3が接続された E M Iフィルタ 1 2 0 1を挿入した構成を有する。なお、図 1 2において、図 1 0と同一構成部分については同符号を付して説明は省略する。

このようにソリツドステートリレーの外部に EM Iフィルタ 1 2 0 1を備えた場合、ノイズの元凶となる電力の急峻な変化を EM Iフィルタ 1 2 0 1でフィルタリングできることから、大きなノイズ低減化効果を得ることができる。しかしながら、 EM Iフィルタが図 1 2のように L Cフィルタの場合にはコイル 1 2 0

4の抵抗成分の発熱が、また R Cフィルタであっても内蔵抵抗の発熱がそれぞれ大きいために、 EM Iフィルタ内におけるエネルギー損失が大きい。したがって、大電流を流すようなソリッドステートリレーの用途においては、抵抗を少なくするためにコイル 1 2 0 4の線径を大きくする工夫が必要となり、結果として E M Iフィルタの大きさが巨大化してしまう欠点がある。

主スィツチング素子としてサイリスタゃトライアツクを用いた従来のソリッドステートリレーにあっては、主スィツチング素子がオンするに至るオン開始電圧 (V。_N1, V。_N2 V。_N3) を決定する要素に、トライアツク、サイリスタ、フォトサイリスタ等のオン状態電圧（V_TM1， V_TM2, V_TM3) の比較的高い素子が含まれている。このため、主スイッチング素子のオン開始電圧（V。_N1, V。_N2 V。_N3) が高くなり、これが原因で EM Iノイズ（雑音端子電圧）が高くならざるを得ないという問題点がある。

このようなトライアツク、サイリスタ、フォトサイリスタ等によるトリガ方式が採用されたソリッドステートリレーにおいて、 EM Iノイズの原因となる主スイッチング素子のオン開始電圧を低下させるためには、オン状態電圧（V_TM) の小さな力ブラを使用したり、低い電圧降下（V_CT) の素子を使用する手法が考えられる。しかし、低オン状態電圧（V_TM) 或いは低電圧降下（V_CT) の素子は高価であり、しかも素子の構造上から低電圧化には限界がある。したがって、このような内部的工夫によっては E M lノイズを十分に低減化することはできない。他方、外部的にフィルタを付加することで EM Iノイズ（雑音端子電圧）を低減する手法では、電力の急峻な変化をフィルタリングでき、大きなノイズ低減化効果が得られる。し力し、フィルタサイズが大きくまたコストも高く、接続が不便で、発熱も大きいといった問題がある。

この発明は、このような従来の問題点に着目してなされたもので、その目的とするところは、 EM Iノイズ（雑音端子電圧）の発生が少なく、しかも、従来品に比べて格別のコストアツプ並びにサイズァップを来すことなく製作できるソリッドステートリレーを提供することにある。

発明の開示

本願発明の第 1の特徴は、主スィツチング素子の一端へと導通する第 1の外部接続用端子と、主スィツチング素子の他端へと導通する第 2の外部接続用端子とを有し、それらの外部接続用端子間に負荷と電源とを直列に接続して使用されるソリツドステートリレーであって、前記ソリッドステートリレーには、第 3の外部接続用端子が設けられており、かつ前記第 3の外部接続用端子と前記第 2の外部接続用端子とはコンデンサを介して接続されており、前記負荷と前記電源とを前記第 1の外部接続用端子と前記第 2の外部接続用端子との間に直列に接続し、かつ前記負荷と前記電源との接続点を前記第 3の外部接続用端子に接続することにより、前記負荷の有する抵抗値と前記コンデンサの有する静電容量値とでノィズ流出防止用の R Cフィルタ回路が形成されるようにしたこと、を特徴とするソリッドステートリレ一にある。

第 1の特徴によれば、第 1の外部接続用端子と第 2の外部接続用端子との間に負荷と電源とを順に直接接続し、かつ、負荷と電源との接続点を第 3の外部接続用端子に接続するので、第 2の外部接続用端子および第 3外部接続用端子から負荷側をみた場合に、負荷の抵抗成分（R) と内蔵コンデンサの静電容量（C) によるノィズ流出防止用の R C口一パスフィルタが形成されることになる。この結果、ソリッドステートリレーがどのようなタイプであっても EM Iノイズ（雑音端子電圧）の低減を図ることができる。

また、負荷の抵抗成分をフィルタに用いるため、フィルタのための放熱器は不要である。特に、負荷がヒータ等の場合にはフィルタにおける発熱が直接加熱ェネルギ一として利用でき、経済的である。

さらに、第 3の外部接続用端子を新たに設けて、第 2の外部接続用端子との間にコンデンサを内部接続するだけであるから、従来品に比べて格別のコストアツプ並びにサイズァップを来すことがない。

第 2の特徴は、前記第 3の外部接続用端子と前記第 2の外部接続用端子との前記コンデンサを介する接続を、当該ソリッドステートリレー本体の内部で行うことである。

第 2の特徴によれば、前記第 3の外部接続用端子と前記第 2の外部接続用端子との前記コンデンサを介する接続は、当該ソリッドステ一トリレー本体の内部で行われる。このため、第 3の外部接続用端子と第 2の外部接続用端子との間をコンデンサを介してリレー本体の外部で結線する場合のように、ソリッドステートリレーの端子台周囲にコンデンサ配置用の余分なスペースを必要とせず、またそれにより体裁を損ねることもない。

第 3の特徴は、前記コンデンザの有する静電容量値を変更自在とするコンデンサ実装構造を有することである。

第 3の特徴によれば、前記コンデンサの有する静電容量値を前記外部負荷の有する抵抗値に合わせて変更自在とするコンデンサ実装構造を有する。このため、外部負荷の有する抵抗値に合わせてコンデンサの有する静電容量値を時定数 R C がほぼ一定値となるように変更することにより、口一パスフィルタの周波数特性を常に最適な値に設定することができる。

第 4の特徴は、前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造を、前記内部接続されるコンデンサの有する静電容量値の全部もしくは一部を、 1もしくは 2以上のコンデンサユニットにより分担させ、かつ前記コンデンサユニットの各々を、ソリッドステートリレー本体に対してコネクタを介して着脱自在とすることである。

第 4の特徴によれば、前記コンデンサの有する静電容量値を前記外部負荷の有する抵抗値に合わせて変更自在とするコンデンサ実装構造としてある。さらに、前記内部接続されるコンデンサの有する静電容量値の全部もしくは一部を、 1もしくは 2以上のコンデンサユニットに分担させ、このコンデンサユニットの各々をソリツドリレー本体にコネクタを介して着脱自在とする構成を採用した。このため、コンデンサユニットの交換や増設を行うだけで、配線の手間を必要とすることなく、静電容量値の変更が可能となり、使用状況に適したノイズ低減化を容易に実現することができる。

第 5の特徴は、前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造を、前記コンデンサの有する静電容量値の全部もしくは一部を可変容量コンデンサ装置により構成することである。

また、第 5の特徴によれば、前記コンデンサの有する静電容量値を前記外部負荷の有する抵抗値に合わせて変更自在とするコンデンサ実装構造としてある。さらに、前記内部接続されるコンデンサの有する静電容量値の全部もしくは一部を、連続可変型もしくはステップ可変型の可変コンデンサ装置で構成することとした。このため、可変コンデンサ装置の調整もしくは切換操作だけで、配線の手間を必要とすることなく、静電容量値の変更が可能となり、使用状況に適したノイズ低減化を一層容易に実現できるという効果がある。

図面の簡単な説明

図 1 A， 1 Bは、本発明の一実施形態であるソリツドステートリレーの回路構成図である。

図 2は、コンデンサの静電容量値を変更可能とする第 1のコンデンサ実装構造を示す回路構成図である。図 3 A， 3 Bは、コンデンサの静電容量値を変更可能とする第 1のコンデンサ実装構造を示すソリッドステートリレーの外斜視図である。

図 4は、コンデンサの静電容量値を変更可能とする第 2のコンデンサ実装構造を示すソリッドステートリレーの^斜視図である。

図 5 A， 5 Bは、コンデンサの静電容量値を変更可能とする第 3のコンデンサ実装構造を示すソリッドステートリレーの模式的平面図並びに模式的断面図外観斜視図である。

図 6は、コンデンサの静電容量値を変更可能とする第 2のコンデンサ実装構造を示す回路構成図である。

図 7は、コンデンサの静電容量値を変更可能とする第 3のコンデンサ実装構造を示す回路構成図である。

図 8は、第 1従来例の交流制御用のソリツドステートリレーの回路構成図である。

図 9は、第 2従来例の交流制御用のソリッドステートリレーの回路構成図である。

図 1 0は、第 3従来例の交流制御用のソリッドステートリレーの回路構成図である。

図 1 1 Aはソリツドステートリレーの適用回路の構成図、図 1 1 Bはメイン出力素子がターン ·オンした時の負荷電流 Iと端子間電圧 V_Tの関係を示す波形図、図 1 1 Cはターン ·オン時の端子間電圧 V_Tを拡大して示す波形図である。

図 1 2は、 E M I フィルタを備えたソリッドステートリレーの低ノイズ化回路の回路構成図である。

発明を実施するための最良の形態

以下、本発明に係るソリツドステートリレーの実施形態を、添付図面を参照しつつ詳細に説明する。

図 1 Aは本発明の第 1の実施形態に係るソリツドステートリレーの構成を示す回路図である。同図に示されるように、本実施形態のソリッドステートリレー 1 0 9の電気的な構成の大部分は、図 8に示された従来のソリッドステートリレーの電気的な構成と同様である。すなわち、このソリッドステートリレー 1 0 9は、フォトトライアツクカブラ 1 1 3,により主スィツチング素子であるトライアツク 1 1 6をトリガさせるものである。同図において、 1 0 7， 1 0 8は入力信号電圧 1 1 1が供給される一対の入力端子、 1 1 2は入力信号に対するバッファ等として機能する入力回路、 1 1 3は入力回路 1 1 2と出力回路とを電気的に絶縁するためのフォトトライアツクカプラ（発光ダイオード 1 1 4とフォトトライアツク 1 1 5とを光結合させて構成される）、 1 1 6は出力回路に内蔵された主スィツチング素子であるパヮ一トライアツク、 1 1 7はフォトトライアツクの電流制限用抵抗、 1 1 8はパワートライアツク 1 1 6のゲートバイアス抵抗、抵抗素子 1 1 9とコンデンサ素子 1 2 0とを直列接続して構成されるのはサージ吸収回路、 1 0 4は主スィツチング素子であるトライアツク 1 1 6の一端へと導通する第 1 の外部接続用端子、 1 0 3は主スィツチング素子であるトライアツク 1 1 6の他端へと導通する第 2の外部接続用端子である。

本実施形態に係るソリッドステートリレー 1 0 9が図 8に示される従来のソリッドステートリレーと明らかに相違するのは、第 3の外部接続用端子 1 0 2を有する点、並びに、第 3の外部接続用端子 1 0 2と第 2の外部接続用端子 1 0 3とがコンデンサ 1 2 1を介して、ソリツドステートリレー 1 0 9の本体内部で接続されている点にある。本実施形態では、第 3の外部接続用端子 1 0 2と第 2の外部接続用端子 1 0 3とのコンデンサ 1 2 1を介する接続が、当該ソリッドステートリレー本体の内部で行われる。このため、第 3の外部接続用端子 1 0 2と第 2 の外部接続用端子 1 0 3との間をコンデンサを介してリレー本体の外部で結線する場合と異なり、ソリツドステ一トリレーの端子台周囲にコンデンサ配置用の余分なスペースを必要とせず、またそれによつて^ m体裁を損ねることもない。そして、本実施形態に係るソリツドステートリレー 1◦ 9の使用にあたっては、第 1の外部接続用端子 1 0 4と第 2の外部接続用端子 1 0 3との間には、従来例と同様、負荷 1 2 2と電源 1 2 3との直列回路が接続される。一方、新たに設けられた第 3の外部接続用端子 1 0 2には、負荷 1 2 2と電源 1 2 3との接続点 P が接続される。

次に、本実施形態に係るソリッドステートリレー 1 0 9の基本的な動作について説明する。入力信号電圧 1 1 1がオフの場合には、入力回路 1 1 2から発光ダィオード 1 1 4に対して電圧が供給されないため、発光ダイオード 1 1 4は発光しない。この状態では、フォトトライアツク 1 1 5はオフ状態、主スィツチング素子であるトライアツク 1 1 6もオフ状態であるから、負荷 1 2 2への通電は行われない。

これに対して、入力信号電圧 1 1 1がオンの場合には、入力回路 1 1 2から発光ダイオード 1 1 4に電圧が供給されることにより、発光ダイオード 1 1 4が発光する。この状態では、フォトトライアツク 1 1 5はオン状態、主スィツチング素子であるトライアツク 1 1 6もオン状態であるから、負荷 1 2 2への通電が行われる。先に説明したように、このトライアツク 1 1 6がオン状態の場合では、負荷 1 2 2に負荷電流 Iが流れ、端子 1 0 4， 1 0 3間電圧 V_Tがトライアツク 1 1 6のオン状態電圧 V_TMとなる（図 1 1 B参照）。

ソリッドステートリレーのこのような作動状態においては、図 1 1 Cに示されるように、端子間電圧 V_Tが V。_Nから V_TM ^Pへと急峻に繰り返し変化すること力、ら、多量の EM Iノイズが発生して電源ラインへと流出しょうとする。し力し、この実施形態のソリッドステートリレー 1 0 9においては、第 3の外部接続用端子 1 0 2に、負荷 1 2 2と電源 1 2 3との接続点 Pが接続され、並びに、第 3の外部接続用端子と第 2の外部接続用端子 1 0 3との間にコンデンサ 1 2 1が介在されている。このため、以下に説明するように、電源ラインへのノイズ流出は阻止される。

図 1 Bは、第 1並びに第 2の外部接続用端子 1 0 4， 1 0 3から負荷 1 2 2の側を見たときの図 1 A中の一点鎖線で囲まれた A部の等価回路であり、第 3の外部接続用端子 1 0 2並びにコンデンサ 1 2 1に関わる結線を取り出して書き直したものである。図 1 Bから明らかなように、ソリッドステートリレー 1 0 9から電源 1 2 3へ向かう経路には、負荷 1 2 2の有する抵抗成分（R) とコンデンサ 1 2 1の有する静電容量（C) とからる R Cローパスフィルタが介在している。そのため、この R Cローパスフィルタの働きにより、電力の急峻な変化はフィルタリングされ、電源ラインへのノイズ流出が阻止される。

以下、本実施形態のソリッドステートリレーの効果についてまとめる。

第 1の効果として、 EM Iノイズ（雑音端子電圧）を低減できる。上述のように、第 1の外部出力用端子 1 0 4および第 2の外部出力用端子 1 0 3から負荷 1 2 2側を見た場合に R Cローパスフィルタが形成されている。このため、ソリツドステートリレーがどのようなトリガタイプを有するものであっても、 EM Iノイズ（雑音端子電圧）の低減を図ることができる。すなわち、上記説明では、ソリッドステートリレー 1 0 9として、トライアツクカプラ 1 1 3にてメインの出力素子であるトライアツク 1 1 6をトリガさせる方式のものを採用している。しカゝし、第 2従来例（ダイオードブリッジとサイリスタにてメインの出力素子をトリガさせる方式のもの）、第 3従来例（ダイォ一ドブリッジとサイリスタカプラにてメインの出力素子をトリガさせる方式のもの）、更には、他のアノードファイア方式のソリッドステートリレーとしても良く、ソリッドステートリレーの種類やトリガ方式を選ばず有効に作用する。

第 2の効果として、環境に応じてコンデンサ 1 2 1の容量（C) を変更することにより、環境に適した必要最低限の低ノィズシステムを構築できる。

上記説明では、例えばヒータのような抵抗成分（R) を持つ負荷 1 2 2を例に説明しているが、仮に、負荷 1 2 2がインダクタンス成分やキャパシタンス成分を持っていても、コンデンサ 1 2 1の容量（C) を適切に選ぶことにより、 R C ローパスフィルタによるフィルタ効果が失われることはない。すなわち、負荷 1 2 2自身が誘導成分や容量成分を持っていれば、同じ雑音端子レベルを達成するため、より小さな容量（C ) のコンデンサ 1 2 1で実現できることもあり、負荷 1 2 2に合わせた適切な設定が可能になる。

第 3の効果として、他のノイズ低減化手法に比べて非常に低コストであり、従来品と比べて装置サイズをさほど大型化することもない。

上述のように、従来のノイズ低減化手法は、大きく次の 2つの手法に分けられる。すなわち、オン状態電圧（V_TM) が小さい力ブラを選択する等の回路的に対処する第 1手法と、外部的に EM Iフィルタを付加する第 2手法である。本実施形態のノイズ低減化手法を第 2手法と比較した場合、本実施形態では、ヒータ等の負荷 1 2 2の抵抗成分を用いたフィルタ構成となっている。このため、装置の小型化および低コスト化の点で大きく向上していることは明白である。また一方、第 1手法と比較した場合、従来の第 1手法では、同レベルの雑音端子特性を確保するため、主スイッチング素子がオンするに至るオン開始電圧（V。_N) をパワーチップオン電圧 (V_TM ^P) と等しくする必要がある。し力し、パワー系も信号系も同じ P N接合半導体が使われている以上、該条件を確保することが至難である。これに対し、本実施形態では、第 1従来例（図 8参照）のフォトトライアツクカブラ 8 1 3をショートした（すなわち、 V_TM ^S= 0 ：トリガ素子を使わない理想状態に近い）状態とした場合と同程度のノイズ低減化効果がある。

第 4の効果として、エネルギの効率的な活用を図ることができる。

従来の外部的に付加される EM Iフィルタでは、コイルや抵抗を介するために発熱が大きな問題になっていた。しかし、本実施形態では、負荷 1 2 2の抵抗成分を直接用いるので、特別の放熱器は不要である。また、負荷 1 2 2がヒータ等の場合にはフィルタにおける発熱が直接加熱エネルギーとして利用できるので、経済的である。

次に、コンデンサ 1 2 1の有する静電容量値（C) を使用環境に合わせて変更自在とするためのコンデンサ実装構造を図 2〜図 7を参照して詳細に説明する。第 1のコンデンサ実装構造が図 2及び図 3に示されている。図 2に示すように、この第 1のコンデンサ実装構造では、コンデンサ 1 2 1を所定形状に樹脂モールドすることにより、コンデンサユニット 2 0 1を形成してある。そして、このコンデンサュニット 2 0 1をコネクタ 2 0 2， 2 0 3を介してソリッドステートリレー本体に着脱自在としてある。図 3 Aに示すように、コンデンサユニット 2 0 1には、この例では、断面が T型となるように凸部 2 0 1 aが形成されている。そして、この凸部 2 0 1 aの先端面にはコネクタ 2 0 2， 2 0 3の雄側を構成する一対のプラグ片 2 0 2 a， 2 0 3 aが突出している。コンデンサユニット 2 0 1は例えば同一形状で複数種類製作され、それぞれの種類毎にその静電容量値は異なる。一方、図 3 Bに示すように、ソリッドステートリレー本体 3 0 1側には、コンデンサュニット 2 0 1の凸部 2 0 1 aを受け入れる凹部 3 0 2が形成されている。この凹部 3 0 2の奥壁にはコネクタ 2 0 2， 2 0 3の雌側を構成する一対のソケット 2 0 2 b， 2 0 3 bが形成されている。なお、図 3 Bにおいて、 1 0 2は第 3の外部接続用端子、 1 0 3は第 2の外部接続用端子、 1 0 4は第 1の外部接続用端子、 1 0 7は入力端子、 1 0 8は入力端子、 1 0 9はソリツドステ一トリレー本体、 310はヒートシンク、 31 1は取付装置である。図 3 Bから明らかなように、各端子 102， 103， 104， 107， 108はビス止め端子構造を有する。

以上のように、この第 1のコンデンサ実装構造では、コンデンサ 121の有する静電容量値の全部を 1個のコンデンサユニット 201に負担させている。そして、このコンデンサユニット 201を、ソリッドステートリレー本体 301にコネクタ 202， 203を介して着脱自在としている。このため、複数種類のコンデンサュニットの中から適当な静電容量値のものを選んで装着乃至交換することにより、コンデンサ 1 21の静電容量値を使用環境に合わせて容易に変更できる。第 2のコンデンサ実装構造が図 4及び図 6に示されている。図 4に示されるように、この第 2のコンデンサ実装構造では、それぞれ所定の静電容量値 (C C₂， C₃) を有するコンデンサを所定形状に樹脂モールドすることにより、 1もしくは 2以上（この例では 3個）のコンデンサユニット 602， 603， 604 を形成してある。そして、これらのコンデンサユニット 602， 603， 604 を、図 6に示すように、コネクタ 605と 608， 606と 609， 607と 6

10をそれぞれ介してソリッドステートリレー本体 409に着脱自在としてある。なお、図 4では図示を省略したが、コネクタの構造としては適宜なプラグイン構造を採用すればよい。なお、図 6において、 601は固定的な内部に組み込まれたコンデンサ（静電容量 ί直 C。）である。また、図 4において、 410はヒートシンクである。一方、図 6に示すように、内部に固定的に組み込まれたコンデンサ 601の静電容量値 C。と、コンデンサユニット 602， 603， 604に内蔵されたコンデンサの静電容量値 C_lt C₂， C₃とは互いに並列接続されている。そのため、全体の合成静電容量値 Cは C = + C₂+C₃となる。

以上のように、この第 2のコンデンサ実装構造では、コンデンサ（図 1のコンデンサ 1 21に相当する）の有する静電容量値の一部（C一 C。）を、 1もしくは 2以上（この例では 3個）のコンデンサユニット 602， 603, 604に分担させている。そして、これらのコンデンサユニット 602， 603， 604を、ソリツドステートリレー本体 409にコネクタ 605と 608， 606と 609， 607と 610を介して着脱自在としてある。そのため、複数種類のコンデンサュニットの中から適当な静電容量値のものを組み合わせて装着乃至交換することにより、コンデンサ 1 2 1の静電容量値を使用環境に合わせて容易に変更できる。なお、コンデンサユニット 6 0 2， 6 0 3， 6 0 4の有する静電容量値（C C₂， C₃) は全て同一の値でもよいし、異なる値でもよい。

第 3のコンデンサ実装構造が図 5 A， 5 B及び図 7に示されている。これらの図に示すように、この第 3のコンデンサ実装構造では、それぞれ所定の静電容量値（C C₂， C₃， C₄) を有する複数個（図では 4個）のコンデンサ 7 0 1， 7 0 2， 7 0 3， 7 0 4をソリッドステートリレー本体の内部に予め組み込んである。そして、これらの一端を共通接続して第 2の外部接続用端子 1 0 3へと導通させると共に、他端についてはそれぞれ個別端子 7 0 5， 7 0 6， 7 0 7 , 7 0 8へと導出し、必要に応じてジヤンパ部材（ジヤンパピン、ジヤンパ線、スィツチ等）を介して、第 3の外部接続用端子 1 0 2へ導通する共通端子 7 0 9， 7 1 0， 7 1 1， 7 1 2へと接続してある。

図 5 A， 5 Bに示されるものは、ソリッドステートリレー本体の例えば底部に取り付けて使用されるコンデンサモジュールの模式的平面図（図 5 A) 並びに模式的断面図（図 5 B ) である。このコンデンサモジュールは、ケース本体 5 0 7 とケース底板 5 0 6とを備えている。ケース底板 5 0 6はビス 5 0 1， 5 0 2を介してソリッドステートリレー本体ケースに取り付けられる。ケース内には、 4 個のコンデンサ 7 0 1〜7 0 4を搭載した回路基板 5 0 5が収容されている。ケ —ス底板 5 0 6には一対のプラグ片 5 0 3， 5 0 4が突出固定されており、これらのプラグ片の基部は回路基板 5 0 5の所定位置に導通している。すなわち、コンデンサ 7 0 1〜7 0 4の一端は共通接続されてプラグ片 5 0 4へと導通している。また、コンデンサ 7 0 1〜 7 0 4の他端はそれぞれ個別端子 7 0 5〜 7 0 8 へと導通している。各個別端子 7 0 5〜7 0 8には、それらと隣接して共通端子 7 0 9〜7 1 2が配置されている。それらの共通端子は、先に述べたプラグ片 5

0 3の基部へと導通している。従って、ジヤンパ部材にて個別端子 7 0 5〜 7 0 8と共通端子 7 0 9〜 7 1 2とを接続すると、プラグ片 5 0 3と 5 0 4との間には必要個数のコンデンサが並列に接続される。このコンデンサモジュールがソリッドステートリレー本体に装着されると、プラグ片 5 0 3と 5 0 4とは、リレー本体側の図示しないソケットに接続される。このソケットは、図 7に示される第 3の外部接続用端子 1 0 2と第 2の外部接続用端子 1 0 3にそれぞれ導通している。

以上の構成によれば、このコンデンサモジュールは一種の簡易型可変コンデンサ装置を構成している。このため、これを図示しないソリッドステートリレー本体に装着してジヤンパ部材 7 1 3により適宜に接続コンデンサを選択することにより、コンデンザの静電容量値を使用環境に合わせて容易に変更できる。なお、コンデンサ 7 0 1， 7 0 2 , 7 0 3， 7 0 4の有する静電容量値（C " C₂, C₃， C₄) は全て同一の値でもよいし、異なる値でもよい。また、図 6の例のように、全静電容量値の一部のみを可変するようにしてもよい。なお、可変容量コンデンサ装置の構造はこれに限定されるものではなく、コストが許すのであれば、公知のスライド式やロータリ式の可変容量コンデンサ、或いは、バリキャップ等の半導体可変コンデンサ素子を内蔵できることは勿論である。

以上説明した容量変更のための工夫は、次のような用途に都合がよレ、。本発明に係るコンデンサを内蔵したソリッドステートリレーにおいては、一般的に、内蔵コンデンサの静電容量値は、主スィツチング素子に流し得る最大電流に対する抵抗負荷を想定して決定されるであろう。したがって、電流をフルレンジで使用しない場合、電源電圧 Vを固定としたとき、 V = R X Iの関係から、負荷 1 2 2の抵抗成分（R) は想定された値よりも大きくなる。一方、単純な構成の R C フィルタのカットオフ周波数は Rと Cとの積に比例するから、 Cを一定とすれば、カットオフ周波数が最適な値からズレる虞がある。これに対して、内蔵コンデンザの静電容量 Cが変更可能であれば、 EM I ノイズの流出防止の観点より、常に、最適なフィルタ特性を実現することができる。

以上の説明から明らかなように、本発明によれば、 E M Iノイズ（雑音端子電圧）の発生が少なく、しかも、従来品に比べて格別のコストアップ並びにサイズアップを来すことなく製作することができるソリツドステートリレーを提供することができる。産業上の利用分野前述のソリッドステートリレーは、前記実施形態にかかるソリツドステートリレ一に限らず、他の実施形態のソリツドステートリレーにも適用できる。

Claims

請求の範囲

1 . 主スイッチング素子の一端へと導通する第 1の外部接続用端子と、主スイツチング素子の他端へと導通する第 2の外部接続用端子とを有し、それらの外部接続用端子間に負荷と電源とを直列に接続して使用されるソリツドステートリレーであって、

前記ソリッドステ一トリレーには、第 3の外部接続用端子が設けられており、かつ前記第 3の外部接続用端子と前記第 2の外部接続用端子とはコンデンサを介して接続されており、

前記負荷と前記電源とを前記第 1の外部接続用端子と前記第 2の外部接続用端子との間に直列に接続し、かつ前記負荷と前記電源との接続点を前記第 3の外部接続用端子に接続することにより、前記負荷の有する抵抗値と前記コンデンサの有する静電容量値とでノィズ流出防止用の R Cフィルタ回路が形成されるようにしたこと、

を特徴とするソリッドステートリレー。

2 . 前記第 3の外部接続用端子と前記第 2の外部接続用端子との前記コンデンサを介する接続は、当該ソリツドステートリレー本体の内部で行われることを特徴とする請求項 1に記載のソリツドステートリレ一。

3 . 前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造を有することを特徴とする請求項 1に記載のソリツドステートリレー。

4 . 前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造とは、

前記コンデンサの有する静電容量値の全部もしくは一部を、 1もしくは 2以上のコンデンサユニットにより分担させ、かつ

前記コンデンサユニットの各々を、ソリッドステートリレー本体に対してコネクタを介して着脱自在とすること、であること、

を特徴とする請求項 3に記載のソリッドステートリレー。

5 . 前記コンデンサの有する静電容量値を変更自在とするコンデンサ実装構造とは、前記コンデンサの有する静電容量^ Sの全部もしくは一部を可変容量コンデンサ装置により構成すること、であること、

を特徴とする請求項 3に記載のソリッドステートリレー。