WO1998055917A1 - Dispositif arithmetique - Google Patents

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WO1998055917A1
WO1998055917A1 PCT/JP1998/002493 JP9802493W WO9855917A1 WO 1998055917 A1 WO1998055917 A1 WO 1998055917A1 JP 9802493 W JP9802493 W JP 9802493W WO 9855917 A1 WO9855917 A1 WO 9855917A1
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bit
data
input
output
digital data
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Application number
PCT/JP1998/002493
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English (en)
French (fr)
Inventor
Syunichi Kuromaru
Koji Okamoto
Junji Michiyama
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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Priority to CA002293584A priority patent/CA2293584C/en
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Priority to US10/998,012 priority patent/US7676527B2/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data

Definitions

  • the present invention relates to an arithmetic unit, and more particularly to an arithmetic unit used as a signal processor. Old technology
  • image coding methods represented by MFEG1, MPEG2, MPEG4, H.261, H.263 and the like are standardized as international standards.
  • Fig. 4 is a block diagram showing the configuration of an image processing system based on these standards.
  • No. 5 encoder 1 is composed of an input circuit 2, a discrete cosine conversion circuit 3, a quantization circuit 4, a 3 ⁇ 4J variable length encoding circuit 5, and a bit stream transmission circuit 6,
  • Numeral 2 includes a photostream capture circuit 10, a variable-length decoding circuit 11, an inverse quantization circuit 12, an inverse discrete cosine conversion circuit 13, and an output circuit 14.
  • image data is input from the input circuit 2, and the input image data is subjected to cosine conversion by the discrete cosine conversion circuit 3.
  • the code is converted into a child signal, and then the data is subjected to variable-length coding by the variable-length coding circuit 5 to obtain codes having various code lengths.
  • the code and the code length 7 are output to the bit stream transmitting circuit 6, and the code is multiplexed using the code length 7 by the bit stream transmitting circuit 6, and the bit stream is transmitted.
  • the stream is assumed to be stream 8 and output to the decoder 9.
  • the output bit stream 8 is variably changed to the bit stream capturing circuit 1 (J is a bit stream capturing circuit 1).
  • J is a bit stream capturing circuit 1).
  • variable length decoding is performed and the original code 15 is separated using the code length 16.
  • the decrypted and separated code 15 is inversely quantized by an inverse quantization circuit 12, inverse discrete cosine transformed by an inverse discrete cosine transform circuit 13, and reproduced into the original image data.
  • the signal is output from the output circuit 14 to the outside.
  • the multiplexing process in the bitstream sending circuit 6 and the demultiplexing process in the bitstream fetch circuit 10 are performed by a special-purpose arithmetic unit or may be performed by software. More done.
  • FIGS. 9 (a) to 9 () are schematic diagrams showing multiplexing processing by this conventional software, and FIG. 9 (a) shows processing unit data including codes in a certain order.
  • Fig. 9 (b) shows the processing unit data including the code in the next order.
  • Fig. 9 (c) shows the shift processing in the evening, and
  • Fig. 9 (c) shows the code in a certain order.
  • FIG. 14 is a diagram showing a multiplexing process of the code in the next order.
  • 901 represents the data of the i-th word including the code (i) having the code ⁇ of the mi-bit (bit).
  • (Least. Significant. B) represents the least significant bit
  • MSB Merost. Significant Bit.
  • i-th word represents processing data used in such a manner.
  • the i-th data 901 since the i-th data 901 is processed from the MSB side, it has a code (i) at the end on the MSB side.
  • a logical OR operation is performed between the generated mask data 902 and the i-th data 901, thereby obtaining a code (i) for the i-th data 901.
  • Mask processing is performed to set the values of the other bits to "0" (903).
  • a code (i +) having a code length of mi + 1 bits in the processing order data following the i-th data 9 ° 1 (1)) is logically shifted (in the direction from the MSB to the LSB) to only the mi bits corresponding to the bit length of the code (i).
  • the code (i + 1) is moved to the multiplexing position.
  • the data 904 of the (i + 1) th word has a value of “0” in the bits from the MSB end to the mith bit, and the code (i. +1) (905).
  • bit stream is generated by multiplexing sequentially input codes.
  • FIGS. 10 (a) to 10 (c) are schematic diagrams showing the separation processing by the above-mentioned conventional software, and FIG. 10 (a) is from a certain processing unit data. Diagram showing the process of extracting the code in the order, No. 10 (b) ⁇ shows the shift process of the code of the next processing unit data !, No. 10 (c)
  • 3 ⁇ 41 shows the code FIG. 14 is a diagram showing the processing of the data from the next processing unit data for the position data in the evening after the extraction of the data.
  • 911 is a code (i) having a code length of mi bits, a code (i + 1) having a code length of mi + 1 hits, and The data of the j-th word consisting of code (i + 2) having a code length of m ⁇ + '2' is used.
  • the input bitstream is once captured in the input register, and the unit when the bitstream is captured, that is, the unit of the number of bits of the input register Is processed.
  • the data 911 of this j-mode S is a reminder of such a certain processing unit data of the bitstream.
  • the data 911 of the j-th word indicates that the code (i) is It is assumed that the decoding process has been completed and the code (i + 1) is to be decoded next.
  • the data 911 of the i-th word is shifted left by mi bits corresponding to the bit length of code (i) (from the LSB to the MSB). ) Logic shift, thereby extracting code (i).
  • the data of the j-th word is coded (i + 1) and code (i + 2) in order from the MSB end to the m1 + 1 + mi + 2 "th bit. 'And the other bits have a value of "0" (913).
  • a code (i + 2) "having a code length of mi + 2" bits, and +3 bits Logically shifts the data of the (j + 1) th word consisting of the code (i + 3) having a good code of (i + 3) to + mi + 2 "bits.
  • the data has a value of "0" in the bits up to the m] + m1 + 2 "th bit from the MSB end, and the code (i + 2)" and the code ( i + 3) (9 14).
  • Fig. 10 (c) the relationship between the data of the j-th word and the right-shifted data of the j + 1 word 911, which was shifted by the shift I, is shown in Fig. 10 (c).
  • An OR operation is performed, and the code (i) of the data 911 of the j-th word is extracted, and the empty bit generated by extracting the code (i) of the j + 1-th data 915 Obtain data 915 which is partially supplemented.
  • the code is sequentially separated from the sequentially input video stream.
  • the conventional image processing system has the following problems.
  • the present invention has been made to solve such a problem, and is an arithmetic device capable of executing code multiplexing processing and code separation processing at high speed and having high versatility.
  • B is to provide g. Invention
  • the arithmetic unit stores digital data input from the outside as P-hit digital data so that subsequent data updates the preceding data, and the stored F bit An input register that outputs the digital data of the input data, and the digital data is input.
  • the input digital data is used as the digital data of the Q hit, and the subsequent data is used for the previous data.
  • the Q-bit digital data output from the storage card is used as the second input data. According to control data input from the outside, the bitmap of the first input data and the second input data are used.
  • Human power data Select a bit to output its value from among the plots, and output the Q-bit digital data consisting of the value of the selected bit as described above.
  • Output bit selecting means for outputting to the force register.
  • the digital data stored in the output register and the digital data stored in the input register are combined bit by bit according to the control data, and the digital data generated by the combination is output to the output register. Is output to Therefore, the digital data generated by the above combination has a predetermined bit value of the digital data stored in the output register at a predetermined bit, and writes the digital data at another bit in the input register.
  • the digital data stored in the output register is input to a portion consisting of the predetermined bits of the digital data.
  • a portion consisting of predetermined bits of the digital data stored in the register is multiplexed, or a portion of the digital data stored in the output register other than the predetermined bit is extracted and stored in the input register.
  • a portion consisting of predetermined bits of the obtained digital data can be supplemented, and this operation can be performed in one cycle. For this reason, when it is used for an encoding device and a decoding device in an image processing system, it is efficient to quickly execute code multiplexing or demultiplexing.
  • it can be used as a conventional shifter, and has a general ffl characteristic.
  • the output bit selecting means sets an integer m as the control data, and when the control data is input, the output bit selection means is provided with an m-th to m-th end.
  • Each bit has the value of the same bit in the second input data above, and the (m + 1) th and subsequent bits are, in order, the most significant bit of the first input data.
  • the digital data having the same bit value from the end that is the same for the side and the least significant side is output as the above-mentioned Q-bit digital data.
  • the Q-bit digital data stored in the output register remains unchanged from the end to the m-th bit, and the other bits remain unchanged.
  • the end of the same side of the digital data stored in the input register is It is updated so that it shifts by one. Therefore, when used in an encoding device in an image processing system, code multiplexing can be performed at high speed.
  • the output bit selection means may be configured such that the m-th bit from the uppermost end thereof is the second input data. And the m + 1st and subsequent bit forces, each having a bit value arranged in order from the uppermost end of the first input data. The digital data is output as the digital data of the Q bit. Therefore, the multiplexing process from the uppermost end of the code can be executed at high speed.
  • the output via-port selection stage may include the m-th to m-th points from the lowest end. 2 has the same bit value of the input data, and the mth and subsequent bits are the bit values arranged in order from the least significant M end of the first input data, respectively. Is output as digital data of the above Q-point. Therefore, the multiplexing process from the lowest end of the code can be executed at high speed.
  • the output bit selecting means may include an operation mode, a shift direction, and a shift amount as the control data in addition to the integer m.
  • control data having the shift direction and the shift amount is input, digital data obtained by shifting the first input data by the shift amount in the shift direction with respect to the bit value. Is output as the above-mentioned digital data of the Q bit.
  • the output bit selection means sets an integer m as the control data, and when the control data is input, from one end to the Q m-th.
  • the first and subsequent bit powers In order, the digital data having the bit values arranged from the end that is the same with respect to the most significant or least significant side of the first input data is sequentially converted to the Q bit. It is designed to be output as digital data overnight.
  • the arithmetic unit of the present invention is a further improved arithmetic unit: wherein the output bit selection means is a bit from the uppermost end to Q-m @,
  • the bits of the second input data have the values of the bits arranged in the order of m + 1 or more from the uppermost end, and the bits in the order of Q—m + 13 ⁇ 4E1 and the following bits are in that order.
  • Digital data having a bit value arranged from the uppermost end of the input data of No. 1 is output as the above-mentioned Q-bit digital data. Therefore, the separation process from the uppermost end of the code can be executed quickly.
  • the arithmetic unit of the present invention is the arithmetic unit further improved in the above, wherein the output hit selecting unit is provided with a Q-m-th bit from the lowest end thereof.
  • the output hit selecting unit is provided with a Q-m-th bit from the lowest end thereof.
  • Each of them has, in order, the values of the bits arranged from the lowermost end of the second input data to the (m + 1) th and subsequent bits, and the Q-m + 1th and subsequent bits represent, in order, _h
  • the digital data having the bit values arranged from the lowermost end of the first input data is output as the digital data of the Q bit. Therefore, the separation process from the lowest end of the code can be executed at high speed.
  • the output bit selecting means may include an operation mode, a shift direction, and a shift amount in addition to the integer m as the control data.
  • an operation mode representing a mode in which the first operation is performed and control data having the integer m are input
  • an operation mode representing a mode in which the above operation is performed and the second operation is performed
  • the control data having the shift direction and the shift amount is input
  • the first input data is shifted by the shift amount in the 1: shift direction with respect to the bit value.
  • Digital data is output as digital data of the above Q bit.
  • FIG. 1 (a) is a block diagram showing a configuration and operation of an arithmetic unit according to Embodiment 1 of the present invention, showing a state before the start of arithmetic.
  • FIG. 1 (b) is a block diagram showing the configuration and operation of the arithmetic unit according to Embodiment 1 of the present invention, showing the state after the completion of the arithmetic operation.
  • FIG. 2 is a circuit diagram showing a detailed configuration of an output bit selecting means in the arithmetic unit of FIG. 1 (a).
  • FIG. 3 is a block diagram I illustrating the configuration and operation of the arithmetic device according to Embodiment 2 of the present invention, showing a state after the completion of the arithmetic operation.
  • FIG. 4 is a circuit diagram showing a detailed configuration of an output bit selecting means in the arithmetic device of FIG.
  • FIG. 5 (a) is a block diagram showing the configuration and operation of an arithmetic unit according to Embodiment 3 of the present invention, showing a state before the start of the operation.
  • FIG. 5 (b) is a block diagram showing a configuration and an operation of the exercise device according to Embodiment 3 of the present invention, and is a diagram showing a state after completion of the calculation.
  • FIG. 6 is a circuit diagram showing a detailed configuration of an output bit selecting means in the arithmetic unit of FIG. 5 (a).
  • FIG. 5 is a block diagram showing a configuration and an operation of an arithmetic unit according to Embodiment 4 of the present invention, showing a state after completion of the arithmetic operation.
  • FIG. 8 is a circuit diagram showing a detailed configuration of an output bit selecting means in the arithmetic device of FIG.
  • FIG. 9 (a) is a schematic diagram showing a multiplexing process by software in a conventional image processing system, and is a diagram showing a mask process of processing unit data including a code in a certain order. It is.
  • FIG. 9 (b) is a schematic diagram illustrating multiplexing processing by software in a conventional image processing system, and is a diagram illustrating shift processing of processing unit data including a word in the ⁇ next order ''. is there
  • Fig. 9 ((:) is a schematic diagram showing the multiplexing processing by software in the conventional image processing system, in which the multiplexing processing of the code of one order to the code of the next order is performed.
  • FIG. 9 ((:) is a schematic diagram showing the multiplexing processing by software in the conventional image processing system, in which the multiplexing processing of the code of one order to the code of the next order is performed.
  • FIG. 10 (a) is a schematic diagram showing a separation process by software in a conventional image processing system, and is a diagram showing a process of extracting a code in a certain order from certain processing unit data.
  • FIG. 10 (b) is a schematic diagram ⁇ showing a separation process by software in a conventional image processing system, and is a diagram showing a shift process of the code of the next processing unit data.
  • Figure 10 (c) is a schematic diagram showing separation processing by software in a conventional image processing system, and is based on the following processing unit data for the processing unit data after code extraction. It is a figure which shows the replenishment of data of FIG.
  • FIG. 11 is a circuit diagram showing a detailed configuration of first and second bit selection circuits in the output bit selection means of FIG.
  • FIG. 12 is a circuit diagram showing the shift operation of the output bit selection means of FIG.
  • FIG. 13 is a circuit I showing a shift operation of the arithmetic unit of FIG. 1 (a).
  • FIG. 14 is a block diagram showing the configuration of a conventional dual image processing system.
  • Embodiment 1 of the present invention shows an arithmetic unit used for a bitstream transmission path in the encoding device S.
  • FIGS. 1 (a) and 1 (b) are block diagrams showing the configuration and operation of arithmetic concealment according to the first embodiment, and FIG. FIG. 1 (b) is a diagram showing a state after the end of the performance.
  • the arithmetic unit includes an 8-bit input register 101 for taking in data 110 including a code, and a multiplexed data register in a subsequent memory (shown in the figure). ) And 8-bit digital data 1 ⁇ 2 output from the input register 101 are used as the first input data and output register 107.
  • the 8-bit digital data 103 output from the controller is used as the second input data.
  • the control data 104 the bits of the first input data 102 and the second From the bits of the data 103, a bit to output the happy is selected, and an 8-bit data consisting of the value of the selected bit is selected. It has an output bit selecting means 105 for outputting digital data 106 as output data to an output register 107.
  • the input register 101 has a predetermined bit length including the code on the MSB side (8 bits in the first embodiment).
  • the processing unit data 110 is input via another circuit (not shown) of the bitstream transmission circuit.
  • I NO to I N7 and ⁇ UT0 to ⁇ UT7 are the LSB to MSB of the LSB to MSB stored (stored) in the input register 1 11 and the output register 107, respectively. It represents the value of each bit.
  • I N '0 to I N' 7 represent the values of the bits in each of the LSB to MSB stored in the input register 101 at the start of the next cycle.
  • the output bit selection means 105 includes, as the control data 104, data including the operation mode and the remaining S code length, or the data including the operation mode, the shift amount, and the shift direction, as a bit stream. Input from the main control circuit (not shown) of the sending circuit.
  • FIG. 2 is a circuit illustrating the configuration of the output bit selection means 105.
  • the output bit selection means 105 comprises a first bit selection circuit 201, a second bit selection circuit 202, an input data selection circuit and 203, A selection control circuit 204 is provided.
  • the first bit selection circuit 201 and the second bit selection circuit 202 have eight input terminals 201a and 202a and eight output terminals 200b, respectively. , 202 b.
  • Each of the eight output terminals 201b of the first bit selection circuit is configured to be connected to any one of the eight input terminals 201a according to the first selector control signal 311.
  • each of the eight output terminals 202 b of the second bit selection circuit has eight input terminals 202 a according to the second selector control signal 3122.
  • ⁇ , 2nd bit selection ⁇ ] input terminals 20 0 of paths 201 and 202 The numbers 0 to 7 assigned to the terminals 1a, 202a, and the output terminals 201b, 202b are input to or output from the terminals. It indicates the bit position of the digital data of the bit.
  • Each of the input terminals 201a of the bit selection circuit 201 of the ⁇ 1 is connected to the output terminal (not shown) of the corresponding bit of the input register.
  • Each terminal of the input terminal 202a of the gate selection circuit 202 is connected to the output terminal (not shown) of the corresponding bit of the output register.
  • the input / output selection circuit 203 is connected to the output terminal 201b of the first bit selection circuit 201 and the output terminal 202b of the second bit selection circuit 202. For the output terminal of the corresponding bit, for each bit output terminal, one of them is selected according to the third selector control signal 313, and the selected one is output. It is configured to connect to the input terminal (not shown) of the corresponding bit of the register.
  • each of the output terminals 201b and 202b of the first bit selection circuit 201 and the second bit selection circuit 202 is illustrated.
  • the connection to the input terminals 201a and 201a only those whose outputs have been selected as the output to the input register by the input data selection circuit 203 are indicated by solid lines.
  • the connection of each of the other output terminals 201b and 202b to the input terminals 201a and 201a is not selected as an output by the input / output selection circuit 203. So it can be anything.
  • the selector control circuit 204 receives the control data 104 as an input, and when the control data 10 is input, the output bit selection means 105 performs the operation indicated by the control data 104
  • the first to third selector control signals 31 to 313 are generated as described above, and the generated selector control signals 3] 1 to 313 are respectively generated by the first hit selection circuit. 2 0 1, the second bit selection circuit 2 0 2, and the input data overnight selection circuit 2 0 3 are output. That is, the selector control circuit 204 outputs the first bit selection circuit 20 0.
  • the arithmetic unit inputs appropriate control data to the selector control circuit 204 of the output bit selection means 105 so that each bit of the first input data can be obtained. It is possible to select and combine arbitrary values among the values of each bit and the value of each bit of the second input data, and to output the combination as output data. it can.
  • the operation mode and the residual code length are set.
  • the shift operation (second operation)
  • data including the operation mode, the shift amount, and the shift direction are input.
  • the output bit selection means 105 selects the selector control circuit 20. 4 operates as the first bit selection circuit 201, the second bit selection circuit 202, and the input data selection circuit 203 to operate the control data 104 in the operation mode and the rest.
  • the code length, shift ,, and n lines configured to output selector control signals 311 to 313 that enable the operation indicated in the shift direction are output bits.
  • control data 104 having an operation mode and a remaining code length is input to the data selection means 105.
  • “multiplexing” is input as the operation mode
  • “m-bit j instruction data” is input as the residual code length.
  • the output terminals of the (m + 1) th to 8th bits are the input terminals of the 5th bit from the MSB end (input terminals of numbers 7 to 3).
  • FIG. 11 is a circuit diagram showing a configuration of a first bit selection circuit and a second bit selection circuit in the output bit selection means.
  • first bit selection circuit 201 and the second bit selection circuit 202 have the same configuration, so they are shown in a common diagram. In the description of this figure, the first bit selection circuit and the second bit selection circuit are simply referred to as bit selection circuits 201 and 202.
  • the bit selection circuits 201 and 202 have first to eighth selectors 301 to 308.
  • the first to eighth selectors 301 to 308 each have nine input terminals and one output terminal, and the nine input terminals of each selector 310 to 308 are ,
  • the output terminals ⁇ to 308 are connected to the output terminals 201 b b, 202 b of the bit selection circuits 201 2, 202, respectively.
  • Selector control signals 311 and 312 are input to the first to eighth selectors 301 to 310, respectively, and the selectors 301 to 310 are supplied with selector control signals. Connect the output terminal to any of the nine human-powered terminals according to Bow-311, 312.
  • the bit selection circuits 201 and 202 receive the appropriate selector control signals 31 1 and 31 2 so that their output terminals 210 b and 2 ⁇ 2 b Any one of the input terminals 2 0 1 a, 2 0 2 a, and the "0" value input line 3 1 4 can be squeezed to any of 8-bit digital data (here, the first human-powered data; 2 input data) or the value of "0" is arbitrarily selected and combined, and the combination is converted into 8-bit digital data, and the output terminal 2 Output is possible from 0 1 b and 202 b.
  • this combination is performed so that multiplexing processing or shift processing can be performed, and the bit selection circuits 201 and 202 have such a combination.
  • Selector control signals 311 and 312 that can be performed are input.
  • the “0” value input line 314 inputs the value of “0” to the empty bit generated by the shift when the arithmetic unit is operated as a shifter similar to the conventional example. It is for.
  • the input data selection circuit 203 of FIG. 2 also has the same configuration as that of the bit selection circuits 201 and 202. That is, the input data selection circuit 203 has eight selectors corresponding to each bit of the input data and the output data, and the eight selectors are each a first bit selection circuit.
  • the two input terminals connected to the output terminal of terminal 201 and the output terminal - ⁇ - of the second bit selection circuit 202, and one input terminal connected to the input terminal of the output register An output terminal, and an input from the first bit selection circuit 201 or a two-bit selection circuit, respectively, according to the eight selector powers, third selector control signals 13 and 13 It is configured to select an input from 202 and output the selected input to an input register.
  • FIGS. 12 and 13 are circuit diagrams showing the shift operation of the arithmetic unit.
  • FIG. 12 is a diagram showing a state during the shift operation. The figure shows the state after the shift operation has been performed.
  • the output bit selection means 105 receives the control data 104 indicating the shift mode as the edict mode, and the selector control 0 path 204
  • the first bit J! Selection circuit 201 is used to display the first input data and control data 1 to 4 for the bits.
  • 1st selector control signal 3 1 Is output to the input data selection circuit 203, and the input data selection circuit 203 is processed by the input data selection circuit 203 so that all the bits of the output data are output to the first bit selection circuit 203.
  • a third control signal 3 13 is output so that only the input from 0 1 is selected and output.
  • the first bit selection circuit 201 Upon receiving the first selector control signal 311, the first bit selection circuit 201 shifts the first input data to the direction and the amount indicated by the control data 104. After receiving the third selector control signal 313, the selector selection circuit 203 selects only the input from the first bit selection circuit 201 and outputs this Output to register.
  • the figure shows the case where two bits are shifted leftward, and the value of "0" is entered in the empty bits generated by the shift. When shifting to the right, a value of "0" or the value of the MSB is entered in the empty bit generated by shifting.
  • OU T0 to ⁇ U T7, I N0 to T N7, I N'0 to IN '7, and IN "0 to IN" 7 are the i-th words described in the related art, respectively. It is the data of the i + 1 word, the i + 2 word, and the i + 3 word S.
  • ⁇ UT 0 to 0 UT 7, ⁇ ⁇ to I ⁇ 7, and ⁇ 1 ⁇ '() To I ⁇ ' 7 have codes of 3-bit, 3-bit, and 4-bit code length, respectively.
  • the data of ⁇ U) () to OU T7 are stored in the output register] 07, and the data of I NO to I ⁇ 7 are stored in the input register 101, respectively.
  • the data of the 1 + 2 words and the i + 3 words are sequentially input to the input register 101.
  • the output bit selection means 105 outputs the selector control “ ⁇
  • the data selection circuit 203 outputs the first to third control messages 311 1 to 313 to perform the following operations.
  • the output terminals of the fourth to eighth bit terminals from the end of the MS ⁇ side are the input terminals of the 5th bit from the end of the MS ⁇ side. And these outputs are selected as the output to the input terminals of the 4th to 8th bits from the MSB end of the input register by the input data selection circuit 203.
  • the output terminals of the third bit from the MSB end are connected to the input terminals f of the third bit from the MSB end, and Is selected as the output to the human input terminal of the third bit from the MSB end of the input register in input data selection [H] path 203.
  • the data of the twelfth word is fetched into the input register 101, and the data is input to the input register 101.
  • the stored data is updated to the data of IN '7 to IN' ⁇ , and at the same time, ⁇ multiplexing 'is performed as the operation mode from the ⁇ control circuit to the output
  • ⁇ multiplexing ' is performed as the operation mode from the ⁇ control circuit to the output
  • the code length the code of the i-th data included in the data stored in the output register 107, and the code of the i + 1 data
  • the control data 104 which is the “6-bit” instruction data corresponding to the sum of the command ⁇ , is input.
  • the output bit selection means 105 assigns the values of 0 UT 7, 0 UT 6, and ⁇ UT 5 to the third bit from the MSB end in the same manner as above.
  • the fourth bit has the values of IN 7, IN 6, and IN 5 in the order from the yth to the sixth bit, and the INH 7, the end bit in the seventh to the eighth bit, in the order Data having a value of '6 is output, whereby the data stored in the output register 107 is updated to this data.
  • the data code of the (i + 1) th word and a part (half) of the data code of the (i + 2) th word are multiplexed with the data code of the i-word g. You.
  • the output register 107 is filled with data obtained by multiplexing the code, and this data is transferred to the memory in the next cycle.
  • the main control circuit sends the output bit selection means 105 a “shift” as the edict mode.
  • the shift direction is “left”, and the shift amount is the “2 bit” instruction data, which is the bit length of the remaining part of the code of the (i + 2) word data.
  • a control data 104 having data is input.
  • the selector control circuit 204 performs the first bit selection circuit 201 and the input data selection circuit 203 to perform the following operation.
  • the first and third control signals 311 and 313 are output so as to perform the above operations.
  • the first bit selection circuit 201 shifts the first input data to the left by two bits and outputs the same, and the selector selection circuit 203 outputs the first bit selection circuit 203 Select only the input from 201 and output it to the input register.
  • Embodiment 2 of the present invention shows an arithmetic unit used for a bitstream output circuit in an encoding device.
  • FIG. 3 is a block diagram showing the configuration and operation of the arithmetic unit according to the second embodiment, showing a state after the operation is completed.
  • FIG. 4 is an output bit diagram of the unit shown in FIG.
  • FIG. 3 is a circuit diagram showing a detailed configuration of a selection unit.
  • the same reference numerals as those in FIG. 1 (a), l El (b), and FIG. 2 indicate the same or corresponding parts, and the arithmetic unit according to the second embodiment includes an input register 10
  • the processing unit data 110 which is manually input to 1, has a code at the end of the SB, so the data stored in the output register 107 is multiplexed from the end of the LSB.
  • This embodiment is different from the first embodiment in that it is configured as follows.
  • the control data having "3 bits" as the residual code length is output from the main control circuit to the output bit selecting means 105.
  • the selector control circuit 204 in the output bit selection means 105 selects the first bit selection circuit 2 () 1 and the second bit selection circuit 202 , And the input data selection circuit 203, and outputs the first to third control signals # 3 1 1 to 3 13 for performing the following operations.
  • the fourth bit from the LSB side end in the bit selection circuit 201 of SB 1 The output terminals of the 8th to 8th bits are connected to the input terminals of the 5th to 5th bits from the end of LSB (3 ⁇ 4), and these outputs are input to the LSB side of the input register by the input data selection circuit 203.
  • Are selected as outputs to the input terminals of the 4th to 8th bits from the end of the bit, and the output terminals of the 3rd to 3rd bits from the LSB end in the second bit selection circuit 202 Are connected to the input terminals of the third bit from the LSB end, and these outputs are connected to the input data selection circuit 203 by the third bit from the LSB end of the input register.
  • the data stored in the output register 107 has the values of 0 UT 0, 0 UT 1, and 0 UT in the third bit from the LSB end, respectively.
  • the bits from the eighth to the eighth are updated to have data of INO.INI, IN2, I ⁇ 3, and ⁇ 4, respectively.
  • the data code of the (i + 1) th word is multiplexed with the data code of the i-word S from the LSB end.
  • the multi-ffl processing from the LSB side end of the code can be executed at high speed.
  • Embodiment 3 of the present invention shows an arithmetic unit used for a bitstream fetch circuit in a decoding device.
  • FIGS. 5 (a) and 5 (b) are block diagrams showing the configuration and operation of an arithmetic unit according to the second embodiment, and FIG. FIG. 5 (b) is a diagram showing a state after the operation is completed.
  • the same reference numerals as those in FIGS. 1 (a) and 1 (b) denote the same or corresponding parts, and the arithmetic unit according to the third embodiment is configured to perform a separation process.
  • the point is different from form 1 of the pier.
  • the input register 101 includes a hit stream 10 in addition to the bit stream capturing circuit.
  • Input through a circuit (not shown), and the human-powered register 101 A predetermined bit length corresponding to the storage capacity (8 bits in the third embodiment) is obtained by including the code to be separated from the MSB side in order from the cut stream 110. Import in data units of Then, the separation process is performed in units of data taken into the input register 101.
  • the output register 107 is connected to the variable length decoding circuit, and the code located at the MSB side of the digital data stored in the output register 107 is connected to the variable length decoding circuit. Variable length decoding is performed.
  • the output bit selecting means 105 includes, as the control data 104, a data including the operation mode and the code length, or the operation mode and the shift amount and the shift direction. Hawk s is input from the control circuit (not shown) of the bitstream capture circuit. Next, the configuration of the output bit selection means 105 will be described in detail.
  • FIG. 6 is a circuit diagram showing a configuration of the output bit selecting means 105 according to the third embodiment.
  • the same reference numerals as those in FIG. 2 denote the same or corresponding parts.
  • the control data 104 is “separated” as the operation mode, and “m bit” corresponding to the code length of the code located at the MSB side end of the output register as the code length. ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ .
  • a shift operation operation of ⁇ 2
  • data including the operation mode, the shift amount, and the shift direction is input as the control data 104.
  • the selector control circuit 204 When control data having instruction data of “divided” as the operation mode and 3 bits as the code length is input to the output bit selection means 105, the output bit is selected.
  • the selector control circuit 204 performs a first bit selection circuit 201, a second bit selection circuit 202, and an input data selection circuit 203. It outputs selector control signals 311 to 313 that enable the separation operation.
  • the operation when the control data 104 including the operation mode, the shift amount, and the shift direction is input to the output bit selection means 105 is exactly the same as in the first embodiment. is there.
  • FIG. 5 (a), 5 (h) and 6 the operation of the separation processing of the arithmetic unit configured as described above will be described with reference to FIGS. 5 (a), 5 (h) and 6.
  • FIG. 5 (a), 5 (h) and 6 the operation of the separation processing of the arithmetic unit configured as described above will be described with reference to FIGS. 5 (a), 5 (h) and 6.
  • 0 UTU to ⁇ UT7, and IN () to IN7, and IN'0 to IN'7 are the j-th word described in the related art, respectively.
  • Data, data of the j-th word and data of the j + 2 word, and 0 UTO to 0 UT7 are code lengths of 3 hits in order from the MSB side end.
  • IN 0 to IN 7 have the other half of the code (i + 2) at the end on the MSB side.
  • the data of OUT0 to UT7 is stored in the output register 107 in the input registers 101 and IN0 to IN7, respectively. It is assumed that the data after the (j + 2) th word is sequentially input to the input register 101.
  • the output bit selection means 1 5 the operation mode is “separated”, and the code length is one of the OU TO to UT 7 stored in the output register 107.
  • Control data 104 having "3 bits" corresponding to the code length of the code (i) located at the MSB side end of the data is input.
  • the selector control circuit 204 selects the first bit selection circuit 201, the second bit selection circuit 202, and the input data selection circuit.
  • the circuit 203 outputs the first to third control signals 311 to 313 to perform the following operations.
  • the output terminals of the fifth to fifth bits from the MSB end are connected to the input terminals of the fourth to eighth bits from the MSB end, and These outputs are selected by the input data selection circuit 203 as the output of the fifth bit from the MSB side end of the input register to the human input terminal, and the first bit selection circuit 203 In 1, the output terminals of the 6th to 8th bits from the MSB end are connected to the input terminals of the 3rd to 3rd bits from the MSB end, and these outputs are used to select the input data.
  • the 8th bit from the MSB side end of the input register is selected as the output to the input terminal.
  • the data stored in the output register 107 is stored in the 5th bit from the MSB end in the order of 0 U ⁇ ⁇ , 0 UT 3, 0 UT 2, ⁇ UT 1, 0 It has the value of II T 0 and is updated to the data with the values of I I7, I ⁇ , and I ⁇ 5 in order from the 6th bit to the 8th bit, and the jth word
  • the code (i) is separated (extracted) from the night, and a part of the data of the j + th word is replenished to the vacant bit of the jth word (the fifth ( b) Figure).
  • control data 104 having "3 bits" corresponding to the code length of the code (i + 1) is input as the code length, and the output data is output to the output register 107 in the same manner as described above.
  • the stored data is updated to data having the values of 0 UT 1, 0 UT 0, IN 7, IN 6, IN 5, IN 4, IN 3, and IN 2 in order from the MSB side end.
  • the code (i + 1) is separated from the data of the j-th word, and the vacant bits of the data of the j-th word are set to I N7 and I N6 of the j + 1-th word data. , I NS, I N4. IN 3.
  • Register 101 receives the data of IN '() to IN'7, which is the data of the (j + 2) th word.
  • the 8-bit data stored in output register 107 is input.
  • the bit from the MSB side end to the m-th bit is omitted, and the other bits are shifted to the MSB side by that amount, and the bits are shifted to the vacant bits.
  • the part from the MSB side end of the digital data stored in the input register 101 to the m-th bit is shifted by 8 m bits and moved, and the brackets are renewed. Since this operation is performed in one cycle, code separation processing can be executed at high speed when used in a decoding device in an image processing system.
  • Embodiment 4 of the present invention shows an arithmetic unit used for a bitstream fetch circuit in a decoding apparatus.
  • FIG. 5 is a block diagram showing the configuration of the exercise device according to the fourth embodiment and the imperial work, showing the state after the operation is completed.
  • FIG. 8 is a diagram showing the operation device of FIG.
  • FIG. 3 is a circuit diagram showing a detailed configuration of an output bit selection unit of FIG.
  • the same reference numerals as those in FIGS. 5 (a), 5 ⁇ 1 (h), and 6 denote the same or corresponding parts
  • the arithmetic unit according to the fourth embodiment includes an input register 1 0 1 captures the input bitstream in such a way that the code to be separated is included in order from the LSB side, and is stored in the output register 107.
  • the third embodiment is different from the third embodiment in that the code located at the LSB end of the stored data is configured to be variable-length decoded.
  • the control circuit has an instruction bit of “3 bits” as the code length in the output bit selecting means 105.
  • the selector control circuit 204 in the output bit selection means 105 includes the first bit selection circuit 201 and the second bit selection circuit 2. 0 2, and an input data selection circuit 203 to output selector control signals 311 to 313 for performing the following operations.
  • the output terminals of the 5th bit from the LSB end are the 4th input terminal from the LSB end [ ⁇ j to the 8th S bit input terminal. Connected to the input terminals, these outputs are selected by the input data selection circuit 203 as the output to the input terminals of the 5th bit from the LSB end of the input register, and the first bit selection In circuit 201, the output terminals of the 6th to 8th tO bits from the LSB end are connected to the input terminals of the 3rd bit from the LSB end, and these outputs are The input data selection circuit 203 selects the sixth to eighth bits from the LSB end of the input register as output to the input terminal.
  • the data stored in the output register 107 is stored in the bits from the LSB end to bit No. 5B in this order: UT3, 0UT4, ⁇ UT5, 0UT6 , 0
  • the value of UT 7 is updated to data having the values of IN 0, IN 1, and IN 2 in order from the 6th to 8th bits, and the code from the j-th data is updated.
  • (I) is separated, and the vacant bit of the: i word data is supplemented with a part of the data of the (j + 1) th word (Fig. 7),
  • bit length of the first input data and the bit length of the first input data are equal to the bit length of the first input data.
  • the bit length of the data may be different.
  • the arithmetic devices are used for the multiplexing process.
  • the use of these arithmetic devices is not limited to this.
  • two types of image processing devices are used. When combining 8-bit image data and storing it in a 16-bit image memory, it can be used for combining the two types of 8-bit image data.
  • the arithmetic device is used for the separation processing. However, the application of these performance devices is not limited to this. When the 16-bit image data stored in the image is extracted and separated into two types of 8-bit ⁇ image data, it is used to separate the 16-bit image data. Can be.
  • the arithmetic units according to the first to fourth embodiments can be used as conventional shifters.
  • each of the circuits 3 of the encoding device 1 and the decoding device 9 shown in FIG. 5 and 11 to 13 can be used as a shifter.
  • I - serial arithmetic apparatus according to the first to fourth embodiments since it that you use is as a conventional shifter, comes to have versatility.
  • the performance device according to Yoshiaki Ki is useful as an arithmetic device that performs code multiplexing processing and code separation processing in an image processing system, and particularly requires high-speed processing.
  • RU! Suitable for ffl to image processing system.

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Description

明 細 書 演算装置 技術分野
本発明は演算装置に関し、 特に信号プロセッサと して用いられるものに関 する。 昔景技術
現在、 MF E G 1 、 MP E G 2、 MP E G 4、 H . 2 6 1 、 H . 2 6 3等 に代表される画像符号化方式が国際標準と して規格化されている。
第 】 4図はこれらの規格に依拠した画像処理システムの構成を示 ブロ ッ ク図である。
図において、 1 は符号化器、 2は複号化器である。 ί5号化器 1 は、 入力回 路 2、 離散コサイ ン変換回路 3、 量子化回路 4、 ¾J変長符 化回路 5、 及び ビ ヅ ト ス ト リーム送出回路 6で構成され、 複号化器 2は、 ピ ソ トス 卜 リーム 取り込み回路 1 0、 可変長復号化回路 1 1 、 逆量子化回路 1 2、 逆離散コサ イ ン変換回路 1 3、 及び出力回路 1 4で構成されている。
このように構成された画像処理システムでは、 符号化器 1 において、 まず、 入力回路 2から画像デ一夕が入力され、 該入力された画像データは、 離散コ サイ ン変換回路 3でコサイ ン変換され、 次いで、 fl子化され、 次いで、 可変 長符号化回路 5で可変長符号化されて様々なコー ド長のコー ド とされる。 そ して、このコー ド及びコー ド長 7がビッ ト ス ト リーム送出回路 6 に出力され、 該ビッ トス ト リーム送出回路 6で、 コー ドがコー ド長 7 を用いて多重化され てビッ トス ト リーム 8 とされ、 複号化器 9に出力される。
復号化器 9では、 この出力された ビッ ト ス 卜 リーム 8がピ ソ ト ス ト リーム 取り込み回路 1 (J に取 り i人まれ、 ビッ トス ト リーム取り込み回路 1 0 と可変 長復号化回路との共同動作によ り、 可変長復号化されるとともにコー ド長 1 6 を用いて元のコー ド 1 5 に分離される。 この複号化され分離されたコー ド 1 5は、 逆量子化回路 1 2で逆量子化され、 逆離散コサイ ン変換冋路 1 3で 逆離散コサイ ン変換されて元の画像データに再生され、 出力回路 1 4から外 部に出力される。
ところで、 ビッ トス ト リーム送出回路 6における多重化処理、 及ひ ビ ヅ ト ス ト リーム取り込み回路 1 0における分離処理は、 専用 算器によ り行われ るか、 も しくは、 ソフ ト ウェアによ り行われる。
第 9 (a) 図〜第 9 ( ) 図は、 この従来のソフ ト ウエアによる多重化処理を 示す模式図であ り、 第 9 (a) 図は、 ある順番のコー ドを含む処理単位データ のマスク処理を示す図、 第 9 (b) 図は、 次の順番のコー ドを含む処理単位デ —夕のシフ ト処理を示す図、 第 9 (c) 図は、 ある順番のコー ドへの次の順番 のコー ドの多重化処理を示す図である。
笫 9 (a) 図において、 9 0 1 は、 mi ビ ッ ト のコー ド β (ビ ッ ト艮） を有 するコー ド （ i ) を含む i ワー ド目のデータを表してお り、 L S B ( Least. Significant. B )は最下位ビ ジ 卜 を、 M S B ( Most. Significant Bit.) は最上 位ビッ トをそれそれ表している。 可変長のコー ドを多重化するに際しては、 該可変長のコー ドを含む所定ビ 'ソ ト長のデータ を用いて処珲が行われる。 こ の i ワー ド目のデ一夕は、 そのように用いられるある処理単位データ を表し ている。 また、 該 i ワー ド 目のデータ 9 0 1 は、 M S B側から処理されるた め、 M S B側の端部にコー ド （ i ) を有している。
この多重化処理を行うには、 まず、 i ワー ド目のデータ 9 0 1 と同じビッ ト 艮を ^し、 コー ド （ i ) に相当する部分のビッ ト に "】 " の値を、 他の部 分のビッ 卜に "0 " の値を有するマスクデータ 9 0 2 を生成する。
次いで、 該生成したマスクデータ 9 0 2 と i ワー ド目のデータ 9 0 1 との 論理和演算を実行し、 それによ り、 i ワー ド目のデータ 9 0 1 に対し、 コー ド （ i ) 以外のビッ トの値を " 0 " とするマスク処理を施す （ 9 0 3 )。 次いで、 第 9 (b) 図に示すように、 i ワー ド目のデータ 9 ◦ 1 の次の順番 の処理 ^位データで、 mi+1 ビッ トのコー ド長を有するコ一 ド （ i + 1 ) を 含む i + 1 ヮ一 ド目のデータ 9 0 4 を、 コー ド （ i ) のビッ ト長に相当する mi ビッ トだけ へ （ M S Bから L S Bの方向へ） 論理シフ ト し、 それによ り、 コー ド （ i + 1 ) を多重化位置へ移動する。 その結果、 i + 1 ワー ド目 のデータ 9 0 4は、 M S B側の端から mi 番目までのビッ トに " 0 " の値を 有し、 それに続く ビ ッ トの部分にコ一 ド （ i + 1 ) を有するものとなる （ 9 0 5 )。
次いで、 第 9 :） 図に示すように、 マスク処理した i ワー ド冃のデータ 9 0 3 と右シフ 卜処理した i + 1 ワー ド目のデータ 9 0 5 との論理和演算を芙 行し、 それによ り、 コー ド （ i ) に次の順番のコー ドであるコー ド （ i + 1 ) を多重化してなるデータ 9 0 6 を得る。
以上のような処理を順次行うことによ り、 順次入力されるコー ドを多重化 してなるビッ トス ト リームが生成される。
第 1 0 (a) 図〜第 1 0 (c) 図は、 上記従来のソ フ ト ウエアによる分離処理 を示す模式図であ り、 第 1 0 (a) 図は、 ある処理単位データからある順番の コー ドを引き抜く処理を示す図、 第 1 0 (b) ^は、 次の処理単位データのコ — ドのシフ ト処 !を示す図、 第 1 0 (c) |¾1は、 コー ドを引き抜いた後の処理 华位データに対する次の処¾単位データからのデ一夕の袖充を示す図である。 第 】 0 (a) 図において、 9 1 1 は、 mi ビッ ト のコー ド長を有するコー ド ( i )、 mi+1 ヒ ッ トのコー ド長を有するコー ド （ i + 1 )、 及び m ι+'2 ' ビ ッ トのコー ド長を有するコー ド （ i + 2 ) からなる j ワー ド目のデータを 衷している。 多 11化されたコー ドを分離処理するに際しては、 入力されたビ ッ トス ト リームは、 入力レジスタに一旦取り込まれ、 その取り込まれた際の 単位、 すなわち、 該入力レジスタのビッ ト数の単位で処理される。 この j ヮ ー ド Sのデータ 9 1 1 は、 ビッ トス ト リームのそのよ うなある処理単位デー 夕を衷している。 ここで、 該 j ワー ド目のデータ 9 1 1 は、 コー ド （ i ) が 復号化処理が完了しており、 コー ド （ i + 1 ) が次の復号化対象である とす る。
この分離処理を行うには、 ます、 この： i ワー ド目のデータ 9 1 1 を、 コー ド （ i ) のビッ ト長に相当する m i ビ ッ トだけ左へ （ L S Bから M S Bの方 向へ） 論理シフ ト し、 それによ り、 コー ド （ i ) を引き抜く 。 その結果、 j ワー ド目のデータは、 M S B側の端から m 1 + 1 + m i+2 " 番目までのビッ ト の部分に順にコー ド （ i + 1 )、 コー ド （ i + 2 ) ' を有し、 他の部分のビッ 卜に " 0 " の値を有するものとなる （ 9 1 3 )。
次いで、 第 1 0 (b) 図に示すように、 次の順番の処理単位デークで、 m i + 2 " ビッ トのコー ド長を有するコー ド （ i + 2 ) " 、 及び + 3 ビ ッ トのコー ド 良を有するコー ド （ i + 3 ) からなる j + 1 ワー ド目のデータを、 + m i+2 " ビッ トィコへ論理シフ トする。 それによ り、 j + 1 ワー ド目のデータ は、 M S B側の端から m ] + m 1+2 " 番目までのビッ トに " 0 " の値を有 し、 他のビッ トの部分にコー ド （ i + 2 ) " とコー ド （ i + 3 ) の一部とを 有するものとなる （ 9 1 4 )。
次いで、 第 1 0 (c) 図に すように、 ふ:シフ ト虮 I した j ヮ一ド Θのデー 夕 9 1 2 と右シフ ト処理した j + 1 ワー ド のデータ 9 1 4 との論理和演算 を実行し、 それによ り、 j ワー ド目のデータ 9 1 1 のコー ド （ i ) を引き抜 いて生じた空きビッ 卜の部分に、 j + 1 ワー ド のデータ 9 1 5 の一部を補 充してなるデータ 9 1 5を得る。
以上のような処理を順次行うことによ り、 順次入力されるビ 'ソ 卜ス ト リー ムからコー ドが順次分離される。
なお、 上記の説日 IIでは、 マスクデータの生成過程， 及びシフ ト値の設定等 の説明を省略している。
しかしながら， 上記從来の画像処理システムでは以下のような問題があつ た。
すなわち、 M P E G 2画像符号化方式を用いる両像処理システムでは、 一 般に実時間処理が要求されかつ扱う画像データが大き く、 また市場規模も入 きいことから、 上記コー ドの多重化処理、 及びコー ドの分離処理には高速演 算が可能な専用演算器 （ハー ドウェア） が用いられている。
しかるに、 M P E G 1 、 M P E G 4、 H . 2 6 1 、 H . 2 6 3等の画像符 号化方式を用いる ιϋ像処理システムでは、巿埸規模がさほど大き くないため、 上記コー ドの多重化処理、 及びコー ドの分離処理に専用演箅器を用いると、 画像処理システムを構成する上でコス トあるいは入手可能性における制約が 増加する可能性があり、 一方、 ソフ トウェアを用いると、 第 9 (a) m , 第 9 (b) 図， 第 1 0 (a) 図， 及び第 1 0 (b) 図で説明したよう に、 データを処理する のに複数のステップを要することから処理時間が増大し、 実時間処埋を行う ことが困難であるという問題があつた。
本発明はかかる問題点を解決するためになされたもので、 コー ドの多重化 処理、 及びコー ドの分離処理を高速で実行するこ とが可能であ り、 かつ汎用 性を冇する演算装 gを提供することを B的としている。 発明の閧示
本発明の演算装置は、 外部から入力されるデジタルデータを、 P ヒ ッ 卜の デジタルデータ と して、 後のデータで先のデータを更新するよう に して記憶 し、 該記憶した F ビッ トのデジタルデータを出力する入力レ ジスタ と、 デジ タルデータを入力と し、 該入力されるデジタルデータを、 Q ヒ ッ ト のデジ夕 ルデ一夕 と して、 後のデータで先のデ一夕を更新するように して記憶し、 該 記憶した Qビッ 卜のデジタルデータを出力する出力レジスタ と、 上 入カレ ジス夕から出力される P ビッ 卜のデジタルデータを第 1 の入力データ、 J:記 出カレ ジス夕から出力される Qビッ 卜のデジタルデータ を第 2の入力データ と し、 外部から入力される制御データに従って、 該第 1 の入力データのビ 'ソ ト ， 及び該第 2の人力データのビツ 卜の中からその値を出力すべき ビ ッ 卜を 選択し、 該選択した ビッ 卜の値からなる Qビ 'ソ 卜のデジタルデータ を上記出 力レ ジス タ に出力する出力ビッ ト選択手段とを備えたものである。 こ の構成 によれば、 出力レジス夕に記憶されたデジタルデータ と入力レジスタに記憶 されたデジタルデータ とが制御データに従ってビッ ト単位で組み合わされ、 その組み合わせによ り生成されたデジタルデータが出力レジスタに出力され る。 従って、 上記組み合わせによ り生成されるデジタルデータ力；、 所定のビ ッ 卜に出力レジスタに記憶されたデジタルデータの所定のビッ トの値を有し、 他のビ ヅ トに入力レジスタに記億されたデジタルデータの所定のピ ソ 卜の値 を有するよう出力ビッ ト選択手段を制御するこ とによ り、 出力レジスタに記 憶されたデジタルデータの所定のビ ヅ トからなる部分に入力レジスタに記憶 されたデジタルデータの所定のビッ トからなる部分を多重し、 あるいは、 出 力レジスタに記憶されたデジタルデータの所定のビッ 卜以外のビッ 卜 を抜き 取った部分に入カレジスタに記億されたデジタルデータの所定のビッ トから なる部分を補充することができ、 かつ、 この動作を 1 サイ クルで行うこ とが できる。 このため、 画像処理システ ムにおける符号化装置， ¾び復号化装置 に用いた場合に、 コー ドの多重化処理、 又は分離処理を卨速に実行すること が ¾能となる。 また、 第 2の入力データを用いないようにすることによ り、 従来のシフタと して使用することができるため、 汎 ffl性を有するものとなる。
また、 本発明の演算装置は、 上記改良した演算装置において、 上記出力ビ ッ ト選択手段が、 整数 mを上記制御データ と し、 該制御データが入力された とき、 その一端から m番目までのビッ トがそれそれ上記第 2の入力デ一夕の 同じ位のビ ッ ト の値を有し、 m + 1 番目以降のビッ トが、 それそれ、 順に、 上記第 1 の入力データの最上位側か最下位側かに関して同じである端から並 ぶビッ 卜の値を有するデジタルデ一夕を、 上記 Q ビッ 卜のデジタルデータと して出力するものであるようにしたものである。 この構成によれば、 整数 m が制御データ と して入力されると、 出力レジス夕に記憶された Q ビッ トのデ ジタルデータが、 端から m番目までのビッ 卜がそのまま残り、 他のビッ 卜に、 入力レジスタに記憶されたデジタルデータの同じ側の端の部分が mヒッ 卜づ つシフ ト して移動するようにして更新される。 このため、 画像処理システム における符号化装置に用いた場合に、 コー ドの多重化処理を高速に実行する ことができる。
また、 本発明の演算装置は、 上記さ らに改良した演算装置において、 上記 出力ビッ ト選択手段が、 その最上位側の端から m番目までのビッ トがそれそ れ上記第 2の入力データの同じ位のビッ トの値を有し、 m + 1 番目以降のビ 'ソ ト力 、 それそれ、 順に、 上記第 1 の入力データの最上位側の端から並ぶビ ッ 卜の値を有するデジタルデータを、 上記 Qビヅ 卜のデジタルデータと して 出力するものであるようにしたものである。 従って、 コー ドの最上位側の端 からの多重化処理を高速に実行することができる
また、 本発明の演算装置は、 上記さ らに改良した演算装置において、 上記 出力ビ 'ソ 卜選択^段が、 その最下位側の端から m番目までのピ ソ 卜がそれぞ れ上記第 2の入力データの同じ位のビッ トの値を有し、 m十 1番目以降のビ ヅ トが、 それぞれ、 順に、 上記第 1 の入力データの最下位 Mの端から並ぶビ ッ トの値を有するデジタルデータを、 上記 Q ピ ソ 卜のデジタルデータ と して 出力するものであるようにしたものである。 従って、 コ ー ド の最下位側の端 からの多重化処理を高速に実行することができる。
また、 本発明の演算装置は、 上記さ らに改良した演算装置において、 上記 出力ビッ ト選択手段は、 上記整数 mに加えて動作モー ド， シフ ト方向， 及び シフ ト量を上記制御データとし、第 1 の動作を行うモー ドを表す動作モー ド， 及び上記整数 mを有する制御データが入力されたとき、 上記勅作を い、 第 2の動作を行う モー ドを表す動作モー ド， 上記シフ ト方向， 及び上記シフ 卜 量を有する制御データが入力されたとき、 上記第 1 の入力データを、 ビッ ト の値について、 上記シフ ト方向へ上記シフ ト量だけシフ ト してなるデジタル データを、 上記 Qビッ トのデジタルデ一夕 と して出力するものであるように したものである。 これによ り、 所定の制御データ を入力するたけで従来例と 同様にシフタ と しても使用できる。 その結果、 高速で多 a化 ¾理 w能な演算 装置を、 容易に汎用性を有するものとすることができ、 かつ、 多重化処理に おいて必要とされるシフ ト動作を行う ことができる。
また、 本発明の演箅装置は、 上記改良した演算装置において、 上記出力ビ ッ ト選択手段が、 整数 mを上記制御データ とし、 該制御データが入力された とき、 その一端から Q m番目までのビッ トが、 それそれ、 順に、 上記第 2 の入力データの最上位側か最下位側かに関して同じである端から m 4 1 番目 以降に並ぶビッ トの値を有し、 Q— m + 1 番目以降のビッ ト力 それそれ、 順に、 上記第 1 の入力データの最上位側か最下位側かに関して同じである端 から並ぶビ トの値を有するデジタルデータを、 上記 Q ビ ジ 卜のデジタルデ 一夕 と して出力するものであるようにしたものである。 この構成によれば、 整数 mが制御データ と して入力されると、 出力レジスタに記憶された Q ビッ 卜のデジタルデータが、 端から m番目までのビッ ト が抜けて他のビッ 卜 が、 その分、 該端側にシフ ト し、 該シフ ト して空いたビッ トに入力レジスタに記 憶されたデジタルデータの同じ側の端から m番 のビッ ト までの部分が Q— mビッ トづっシフ ト して移動するように して ¾新される。 このため、 画像処 理システ ムにおける複号化装置に用いた場合に、 コ ー ドの分離処理を高速に 実行することができる。
また、 本発明の演算装置は、 上記さらに改良した演算装置:こおいて、 上記 出力ビ 'ソ ト選択手段が、 その最上位側の端から Q - m @までのビッ 卜が、 それそれ、 順に、 上記第 2の入力データの最上位側の端から m + 1 番目以降 に並ぶビッ トの値を有し、 Q — m + 1 ¾ E1以降のビッ トが、 それそれ、 順に 、 上記第 1 の入力データの最上位側の端から並ぶビッ 卜の値を有するデジタル データを、 上記 Q ビッ トのデジタルデータ と して出力するものであるよ うに したものである。 従って、 コー ドの最上位側の端からの分離処理を卨速に実 行することができる。
また， 本¾明の演算装置は、 上記さ らに改良した演算装置において、 上記 出力ヒ ッ 卜選択 ΐ段が、 その最下位側の端から Q— m番目までのビ ッ 卜が、 それそれ、 順に、 上記第 2 の入力データの最下位側の端から m + 1 番目以降 に並ぶビッ トの値を有し、 Q— m + 1番目以降のビッ トが、 それそれ、 順に、 _h記第 1 の入力デ一夕の最下位側の端から並ぶビッ 卜の値を有するデジタル データを、 上記 Qビ 'ソ トのデジタルデータとして出力するようにしたもので ある。 従って、 コー ドの最下位側の端からの分離処理を高速に実行すること ができる。
また、 本発明の演算装置は、 上記さ らに改良した演算装置において、 上記 出力ビッ ト選択手段は、 上記整数 mに加えて動作モー ド， シフ ト方向， 及び シフ ト量を上記制御データと し、第 1の動作を行うモードを表す動作モー ド， 及び上記整数 mを有する制御データが入力されたとき、 上記勅作を行い、 第 2の動作を行うモー ドを表す動作モ一 ド， 上記シフ ト方向， 及び上記シフ ト 量を有する制御データが入力されたとき、 上^第 1 の入力データを、 ビッ ト の値について、 1:記シフ ト方向へ上記シフ ト量だけシフ ト してなるデジタル デ一夕を、 上記 Qビッ 卜のデジタルデータと して出力するものであるように したものである。 これによ り、 所定の制御データを入力するだけで従来例と i5j様にシフタ と しても使用できる。 その結果、 高速で分離処理可能な演算装 置を、 容易に汎用性を有するものとすることができる。 図面の簡単な説明
第 1 (a) 図は、 本発明の実施の形態 1 による演算装置の構成及び動作を示 すブロック図であって、 演算開始前の状態を示す図である。
第 1 (b) 図は、 本発明の実施の形態 1 による演算装置の構成及び動作を示 すブ n ック図であって、 演算終了後の状態を示す図である。
第 2図は、 第 1 (a) 図の演算装置における出力ビッ 卜選択手段の詳細な構 成を示す回路図である。
第 3図は、 本允明の実施の形態 2 による演算装置の構成及び動作を すブ 口ック Iであって、 演算終了後の状態を示す図である。 第 4図は、 第 3図の演算装置における出力ビッ ト選択手段の詳細な構成を 示す回路図である。
第 5 (a) 図は、 本発明の実施の形態 3による演算装^の構成及び動作を示 すブロ 'ソク図であつて、 演算開始前の状態を示す図である。
第 5 (b) 図は、 本発明の実施の形態 3による演箅装置の構成及び動作を示 すブロ ック図であって、 演算終了後の状態を示す図である。
第 6図は、 第 5 (a) 図の演算装置における出力ビッ ト選択手段の詳細な構 成を示す回路図である。
第 Ί図は、 本発明の実施の形態 4による演算装置の構成及び動作を示すブ ロ ック図であって、 演算終了後の状態を示す図である。
第 8図は、 第 7図の演算装置における出力ビッ ト選択手段の詳細な構成を 示す回路図である。
第 9 (a) 図は、 従来の画像処理システ厶におけるソ フ ト ウエアによる多重 化処理を示す檨式図であって、 ある順番のコ一 ドを含む処理単位データのマ スク処理を示す図である。
第 9 (b) 図は、 従来の画像処理システムにおけるソフ ト ウェアによる多重 化処理を示す模式図であって、 次の順番の」一ドを含む処理単位データのシ フ ト処理を示す図である
第 9 ((:) 図は、 従来の画像処理システムにおける ソ フ ト ウエアによる多重 化処理を示す模式図であって、 ある順番のコー ドへの次の順番のコー ドの多 重化処理を示す図である。
第 1 0 (a) 図は、 従来の画像処理システムにおけるソフ ト ウェアによる分 離処理を示す模式図であって、 ある処理単位データからある順番のコー ドを 引き抜く処理を示す図である。
第 1 0 (b) 図は、 従来の画像処理システムにおけるソ フ ト ウエアによる分 離処理を示す模式^であって、 次の処 ϊϊ単位データのコー ドのシ フ ト処理を 示す図である。 第 1 0 (c) 図は、 従来の画像処理システムにおけるソフ ト ウヱァによる分 離処理を示す模式図であつて、 コー ドを引き抜いた後の処理単位デー夕に対 する次の処理単位データからのデータの補充を示す図である。
第 1 1 図は、 第 2図の出力ビッ ト選択手段における第 1 , 第 2のビ ッ ト選 択回路の詳細な構成を示す回路図である。
第 1 2図は、 第 2図の出力ビッ ト選択手段のシフ 卜動作を示す回路図であ る。
第 1 3図は、 第 1 (a) 図の演算装置のシフ ト動作を示す回路 Iである。 第 1 4図は、 従来の両像処理システムの構成を示すプロ ック図である。
¾明を実施するための最良の形態
以下、 本発明をよ り詳細に説明するために、 添付図面に従って、 本 ¾明に 係る演算装置の実施の形態を説明する。
実施の形態 1 .
本発明の実施の形態 1は、 符号化装 Sにおけるビッ トス ト り一ム送出 路 に用いられる演算装置を示したものである。
第 1 (a) 図， 及び第 1 (b) 図は、 本実施の形態 1 による演算装匿の構成及 び動作を示すブロ ッ ク図であ り、 第 1 (a) 図は演算開始前の状態を示す図、 第 1 (b) 図は演箅終了後の状態を示す図である。
これらの図において、 演算装置は、 コー 'ドを含むデータ 1 1 0 を取り込む ための 8 ビッ 卜の入力レジス夕 1 0 1 と、 多重化処理されたデ一夕を後段の メモ リ （図示せず） に出力するための 8 ビッ トの出力レジスタ 1 ◦ 7 と、 入 力レジスタ 1 0 1 から出力される 8 ビッ 卜のデジタルデータ 1 ◦ 2 を第 1 の 入力データ、 出力レジス夕 1 0 7から出力される 8 ビッ 卜のデジタルデータ 1 0 3 を第 2の入力デ一タ と し、 制御データ 1 0 4に従って、 第 1 の入力デ ータ 1 0 2のビッ ト ， 及び第 2の人力データ 1 0 3のビヅ 卜の中からその嬉 を出力すべき ビッ 卜 を選択し、 該選択したビッ 卜の値からなる 8 ビッ トのデ ジタルデ一夕 1 0 6を出力データ と して出力レ ジスタ 1 0 7に出力する出力 ビ 'ソ ト選択手段 1 0 5とを有している。
入力レジスタ 1 0 1には、 従来の技術で説明したように （第 9 (a) 図参照）、 コー ドを M S B側に含んだ所定ビヅ ト長 （本実施の形態 1では 8 ビッ ト ） の 処理単位データ 1 1 0が、 ビッ トス ト リーム送出回路の他の回路 （図示せず） を介して入力される。 I NO 〜 I N7 、 及び〇UT0 〜〇 U T7 は、 あるサ ィクルの開始時点において、 それぞれ、 入力レジスタ 1 ◦ 1、 及び出力レジ スタ 1 0 7に格納 （記憶） されている L S B〜M S Bの各位のビッ トの値を 表している。 また、 I N '0〜 I N '7 は、 次のサイ クルの開始時点において、 入力レ ジスタ 1 0 1 に格納されてレ、る L S B〜 M S Bの各位のビ 'ソ 卜の値を 表している。
出力ビッ ト選択手段 1 0 5には、 上記制御データ 1 0 4 として、 動作モ - ドと残 Sコード長，又は動作モー ドとシフ ト量とシフ ト方向を含むデータが、 ビッ トス ト リーム送出回路の主制御回路 （図示せず） から入力される。
次に、 出力ビッ ト選択手段 1 0 5の構成を ίΐし く 説明する。 第 2図は、 出 力ビッ ト選択手段 1 0 5の構成を示す回路 ]である。
図において、 出力ビ ッ ト選択手段 1 0 5は、 第 1 のビ ッ ト選択回路 2 0 1 と、 第 2のビ ッ ト選択回路 2 0 2 と、 入力データ選択 路と 2 0 3と、 セ レ ク夕制御回路 2 04とを有している。
第 1のビッ ト選択回路 2 0 1 , 及び第 2のビッ ト選択回路 2 0 2は、 それ それ、 8つの入力端子 2 0 1 a， 2 0 2 aと、 8つの出力端子 2 0 】 b , 2 0 2 bとを有している。 第 1のビ ヅ ト選択回路の 8つの出力端子 2 0 1 bの 各々は、 第 1のセレクタ制御信号 3 1 1 に従って、 8つの入力端子 2 0 1 a のいずれかに接続されるように構成されており、 同様に、 第 2のビ ッ ト選択 回路の 8つの出力端子 2 0 2 bの各々は、 第 2のセ レ クタ制御信号 3 1 2に 従って、 8つの入力端子 2 0 2 aのいすれかに接続されるように構成されて いる。 ここで、 ^ , 第 2のビッ ト選択 ΪΗ]路 2 0 1 ， 2 0 2の入力端子 2 0 1 a , 2 0 2 a、 及び出力端子 2 0 1 b ， 2 0 2 bの各端子に付された 0〜 7の番号は、 該各端子に入力される又は該各端子から出力される 8 ビ ッ トの デジタルデータのビッ 卜の位を表している。 笫 1 のビ ソ 卜選択回路 2 0 1 の 入力端子 2 0 1 a.の各端子は、 入力レジスタの対応する位のビッ トの出力端 子 （図示せず） に接続され、 笫 2のビッ ト選択回路 2 0 2の入力端子 2 0 2 aの各端子は、 出力レジス夕の対応する位のビッ トの出力端子 （図示せず） に接続されている。
入力デ一夕選択回路 2 0 3は、 第 1 のビッ ト選択回路 2 0 1 の出力端子 2 0 1 b， 及び第 2のビ 'ソ 卜選択回路 2 0 2の出力端子 2 0 2 bの対応する位 のビッ トの出力端子について、 各位のビ ッ トの出力端子毎に、 それらのうち のいずれかを、 第 3のセレクタ制御信号 3 1 3に従って選択し、 該選択した ものを、 出力レジス夕の対応する位のビッ 卜の入力端了 （図示せず） に接続 するよう構成されている。
ここで、 図では、 図を分かり易く するため、 第 1 のビッ ト選択冋路 2 0 1 ， 及び第 2のビッ ト選択回路 2 0 2における各出力端子 2 0 1 b , 2 0 2 bの 入力端子 2 0 1 a , 2 0 1 aへの接続は、 その出力が入力データ選択回路 2 0 3で入力レジスタへの出力として選択されたもののみを実線で示している。 なお、 これら以外の各出力端子 2 0 1 b , 2 0 2 bの入力端子 2 0 1 a , 2 0 1 aへの接続は、 入力デ一夕選択回路 2 0 3 で出力と して選択されないの で、 任意のものとすることができる。
セレクタ制御回路 2 0 4は、 制御データ 1 0 4 を入力と し、 該制御データ 1 0 が入力されると、 出力ビッ ト選択手段 1 0 5が制御データ 1 0 4に示 される動作をするような第 1 〜第 3のセ レ クタ制御信号 3 1 〜 3 1 3 を生 成し、 該生成したセレクタ制御信号 3 】 1 〜 3 1 3 を、 それそれ、 第 1 のヒ ッ ト選択回路 2 0 1 , 第 2のビッ ト選択问路 2 0 2 , 及び入力デ一夕選択回 路 2 0 3に出力する すなわち、 セレクタ制御回路 2 0 4は、 第 1 のビッ ト 遁択回路 2 0 1 ， 及び第 2のビッ ト選択回路 2 0 2における入力端子への出 力端子の接続、 並びに入力データ選択回路 2 0 3における ビッ ト毎の入力元 の選択が、 第 1 のビ ッ ト選択回路 2 0 1 , 第 2のビ ッ ト選択回路 2 0 2 , 及 ひ入力データ選択回路 2 0 3全体で、 制御データ 1 0 4によ り要求される出 力データを出力するものとなるようなセレクタ制御信号 3 1 1 - 3 1 3 を出 力する。 従って、 本実施の形態 1 による演算装置は、 適宜な制御データ を出 力ビッ ト選択手段 1 0 5のセレクタ制御回路 2 0 4 に入力することによ り、 第 1 の入力データの各ビッ 卜の値， 及び第 2の入力データの各ビ 'ソ 卜の値の うちの任意のものを選択して組み合わせ、 そのように組み合わせたものを出 力データと して出力するよ うに構成することができる。
本実施の形態 1 では、 出力ビッ ト選択手段 1 0 5に、 制御データ 1 0 4 と して、 多重化動作 （第 1 の動作） を行う場合には動作モ一 ドと残留コー ド長、 シフ 卜勅作 （第 2の動作） を行う埸合には動作モー ドとシフ 卜量とシフ ト方 向を含むデータが入力され、 出力ビッ ト選択手段 1 0 5では、 セレクタ制御 回路 2 0 4が、 第 1 のビヅ ト選択回路 2 0 1 , 第 2のビヅ 卜選択冋路 2 0 2 , 及び入力データ選択回路 2 0 3 を して制御データ 1 0 4 の動作モー ド， 残 コー ド長， シフ ト„¾ , 及びシフ ト方向に示された動作を可能なら しめるよう なセレクタ制御信号 3 1 1 〜 3 1 3 を出力するように構成されている n 本囡は、 出力ビッ ト選択手段 1 0 5に、 動作モー ドと残 コー ド長を有す る制御データ 1 0 4が入力された場合を示してお り、 この場合、 制御デ一タ 1 0 4 と して、 動作モー ドと して 「多重化」、 残留コー ド長と して 「 mビヅ ト j の指示データを有するものが入力される。 そしてこのような制御データ 1 0 4が入力される と、 例えば m二 3である場合、 出力ビッ ト選択手段 1 0 5で は、 第 1 のビッ ト選択回路 2 0 1 において M S B側の端から 4 ( = m + 1 ) 番目から 8番目までのビッ トの出力端子 （ 4 ~ 0の番号の出力端子） が M S B側の端から 5 ¾目までのビッ 卜の入力端子 （ 7 〜 3の番号の入力端子） に 接続されるとともに、 これらの出力が入力デ一タ選択回路 2 0 3で入力レ ジ スタの M S B側の端から 4 ( = m + 1 ) 番目から 8番目までのヒ ゾ 卜の入力 端子 （図示せず） への出力と して選択され、 第 2のビッ ト選択回路 2 0 2に おいて M S B側の端から 3 ( = m) 番 までのビッ トの出力端子 （ 7〜 5の 番号の出力端子） が M S B側の端から 3 (二: m ) 番目までのビッ トの入力端 子 （ 7〜 5の番号の入力端子） に接続されるとともに、 これらの出力が入力 デ一夕選択回路 2 0 3で入力レ ジス夕の M S B側の端から 3 ( — m) 番 Bま でのビッ トの入力端子 （図示せず） への出力として選択される。
第 1 1図は、 出力ビ 'ソ ト選択手段における第 1のビツ ト選択回路， 及び第 2のビッ ト選択回路の構成を示す回路図である。
図において、 第 1 のビッ ト選択回路 2 0 1 と第 2のビッ ト選択回路 2 0 2 とは同じ構成を有しているため、 これらを共通の図で示す。 また、 本図の説 明では、 第 1のビッ 卜選択回路， 及び第 2の ビ ッ ト選択冋路を単にビッ 卜選 択回路 2 0 1 , 2 0 2 と記載する。
ビヅ ト選択回路 2 0 1 , 2 0 2は、 第 1〜第 8のセレクタ 3 0 1 ~ 3 0 8 を有している。 第 1〜第 8のセレクタ 3 0 1〜 3 0 8は、 それそれ、 9つの 入力端子と 1つの出力端子とを有し、 各セ レクタ 3 0 1〜 3 0 8の 9つの入 力端子は、 ビ ヅ ト選択回路 2 0 1 , 2 0 2の入力端子 2 0 l a , 2 0 2 a、 及び " 0 " 値入力線 3 1 4にそれぞれ接続され、 第 1〜第 8のセレクタ 3 0 1〜 3 0 8の出力端子は、 ビッ ト選択回路 2 0 1 , 2 0 2の 0〜 7の番号の 出力端子 2 0 1 b , 2 0 2 bにそれそれ接統されている。 また第 1〜第 8の セ レクタ 3 0 1〜 3 0 8には、 セレクタ制御信号 3 1 1 ， 3 1 2が入力され ており、 各セ レクタ 3 0 1〜 3 0 8は、 セレクタ制御信弓- 3 1 1 , 3 1 2に 従って、 その出力端子を、 その 9つの人力端子のいずれかに接続する。 ½つ て、 ビッ ト選択回路 2 0 1 , 2 0 2は、 適宜なセレクタ制御信号 3 1 1 , 3 1 2を入力するこ とによ り、 その出力端子 2 0 1 b , 2 Π 2 bの任意のもの に、 その入力端了- 2 0 1 a , 2 0 2 a, 及び " 0 " 値入力線 3 1 4のうちの 任意のものを接絞することができ、 従って、 入力端子 2 0 1 a , 2 0 2 a.に 入力される 8 ビッ トのデジタルデータ （ここでは第 1 の人力データ、 乂は第 2の入力データ） の各ビッ トの値、 又は " 0 " の値を任意に選択して組み合 わせ、 そのように組み合わせたものを 8 ビッ トのデジタルデータ と して、 そ の出力端子 2 0 1 b， 2 0 2 bから出力するこ とができる。 但し、 本実施の 形態】 では、 この組み合わせは、 多重化処理又はシフ ト処理を行うこ とが可 能なように行われ、 ビッ ト選択回路 2 0 1 , 2 0 2 には、 そのように行うこ とが可能なようなセレクタ制御信号 3 1 1 , 3 1 2が入力される。 こ こで、 " 0 " 値入力線 3 1 4は、 演算装置を従来例と同様のシフタ と して動作させ たときに、 シフ トによ り生じる空き ビッ トに " 0 " の値を入れるためのもの である。
また、 第 2図の入力デ一夕選択回路 2 0 3も、 本 に f、すビッ ト選択回路 2 0 1 , 2 0 2 と同様の構成を有している。 すなわち、 入力データ選択回路 2 0 3は、 入力データ及び出力デ一夕の各ビッ トに対応する 8つのセレ クタ を有し、 該 8つのセレクタは、 それそれ、 第 1 のビ ッ ト選択回路 2 0 1 の出 力端-了- , 及び第 2 のビ ッ ト選択回路 2 0 2 の出力端 -Ύ-に接続された 2 つ入力 端子と、 出力レジスタの入力端子に接続された 1 つの出力端子とを有し、 該 8つのセレクタ力 第 3のセレクタ制御信 ¾ ,Ί 1 3に従って、 それぞれ、 第 1 のビ ヅ ト選択回路 2 0 1 からの入力又は 2 のビ ッ ト速択回路 2 0 2から の入力を選択し、 該選択したものを入力レ ジス タへ出力するよ うに構成され ている。
第 1 2図， 及び第 1 3図は、 演算装置のシフ ト動作を ^す回路図であ り、 第 1 2図はシフ ト動作を行っている最中の状態を示す図、 第 1 3図はシフ ト 動作を行った後の状態を示す図である。
これらの図において、 出力ビッ ト選択手段 1 0 5は、 勅作モー ドと してシ フ トモー ドを示す制御データ 1 0 4が入力されると、 セレ クタ制御 0路 2 0 4は、 第 1 のビ ッ ト遝択回路 2 0 1 に対し、 該第 1 のビ ッ ト J!択回路 2 0 1 をして、 第 1 の入力データ を、 ビッ トについて制御データ 1 ϋ 4に示された 方向 Sび量のシフ トを して出力せしめるような第 1 のセレ クタ制御信号 3 1 1 を出力するとともに、 入力データ選択回路 2 0 3に対し、 該入力デ一夕選 択回路 2 0 3を して、 出力データの全てのビヅ トについて、 第 1のビッ ト選 択回路 2 0 1 からの入力のみを選択して出力せしめるよ うな第 3の制御信号 3 1 3を出力する。 この第 1のセレクタ制御信号 3 1 1 を受け、 第 1のビッ ト選択回路 2 0 1は、 第 1の入力デ一夕を制御デ一夕 1 0 4に示された方向 及び量のシフ 卜 を して出力し、 上記第 3のセレクタ制御信号 3 1 3を受け、 セレクタ選択回路 2 0 3は、 第 1のビヅ ト選択回路 2 0 1 からの入力のみを 選択して、 これを人力レジスタに出力する。 図では、 左方向へ 2 ビッ トシフ ト した場合を示しており、 シフ ト して生じた空き ビッ トには " 0 " の値が入 れられる。 また、 右シフ ト した場合には、 シフ ト して生じた空き ビッ トには " 0 " の値、 又は M S Bの値が入れられる。
次に、以上のように構成された演箅装置の多重化処理の動作を、第 1 (a) 図， 第 1 (b) 図， 第 2図， 第 1 1図， 第 1 2図， 第 1 3図を用いて説明する。
これらの図において、 OU T0 〜〇U T7 , I N0 〜 T N7 ， I N'0〜 I N '7 , 及び I N "0〜 I N "7 は、 それそれ、 従来技術で説明した iワー ド目， i + 1 ワー ド目 ， i + 2ワー ド目， 及び i + 3ワー ド Sのデータであ り、 ま た、 ◦ U T 0 〜 0 U T 7 , ェ Ν ϋ 〜 I Ν 7 ， 及ひ 1 Ν '()〜 I Ν '7 は、 それぞ れ、 3 ビッ ト， 3 ビ ッ ト， 及び 4 ビッ トのコー ド長のコー ドを有しているも のとする。
また、あるサイ クルの開始時点において、出力レジスタ ] 0 7に〇 U Τ () 〜 OU T7 のデータが、 入力レジスタ 1 0 1 に I NO ~ I Ν 7 に、 それそれ、 格納されたおり、 以降、 入力レジス夕 1 0 1に、 順次、 1 + 2 ワー ド , 及 び i + 3ワード目のデータが入力されるものとする。
多重化処理においては、 まず、 あるサイ クルの開始時点である第 1 ( 図 の状態で、 主制御冋路から出力ビッ ト選択手段 1 0 5に、 動作モー ド と して 「多重化」、 残 Sコー ド長と して、 出カレシス夕 1 0 7に格納されている〇U TO 〜 0 U T 7 のデータに含まれるコー ドのコー ド長に相当する 「 3 ビッ 卜」 の指示デ一夕を有する制御データ 1 0 4が入力される。
この入力を受け、 出力ビッ ト選択手段 1 0 5では、 セレクタ制御「π|路 2 0 4が、 第 ] のビ ヅ ト選択回路 2 0 1 ， 第 2 ビッ ト選択回路 2 0 2 , 及び入力 データ選択回路 2 0 3 をして、 以下の動作を行わしめるような第 1 〜第 3の 制御 ί旨兮 3 1 1 〜 3 1 3 を出力する。
すなわち、 第 1 のビッ ト選択回路 2 0 1 において M S Β側の端から 4番目 から 8番目までのビ 'ソ トの出力端子が M S Β側の端から 5番曰までのビツ ト の入力端子に接続されるとともに、 これらの出力が入力データ選択冋路 2 0 3で入力レジスタの M S B側の端から 4番 Sから 8番冃までのビッ トの入力 端子への出力と して選択され、 第 2 のビ ッ 卜選択回路 2 0 2 において M S B 側の端から 3番目までのビッ 卜の出力端子が M S B側の端から 3番目までの ビッ トの入力端 f に接統されるとともに、 これらの出力が入力データ選択 [H] 路 2 0 3で入力レ ジスタの M S B側の端から 3番目までのビ ッ 卜の人力端子 への出力と して選択される。 これによ り、 出力レ ジスタ 1 0 7に格納されて いるデータは、 M S B側の端から 3番目までのビッ トに、 順に、 0 U T 7 ,
0 U T G , 0 U T 5 の値を有し、 4番目から 8番目までのビ 'ソ トに、 順に、
1 N 7 , I N 6 , I N 5 , I N 4 , I N 3 の値を有するデータに ¾新され、 ι ヮー ド 目のデータのコ一 ドに i + 1 ヮー ド 冃のデータのコー ドが多重化され る。
次いで、 次のサイ クルが開始すると、 第 1 (b) 図に示すよ う に、 入力レジ スタ 1 0 1 に i 十 2 ワー ド目のデータが取り込まれ、 該入力レ ジス タ 1 0 1 に格納されているデータが I N '7〜 I N 'ϋ のデータに更新されるとともに、 ±制御回路から出力ビ 'ソ ト選択手段 1 0 5に、 動作モー ドと して 「多重化」、 残留コー ド長と して、 出力レジスタ 1 0 7に格納されているデータに含まれ る i ワー ド目のデータのコー ド， 及び； i + 1 ヮ一 ド Πのデータのコー ドの双 方のコー ド βの和に相当する 「 6 ビッ ト」 の指示データ を する制御データ 1 0 4が入力される。 この入力を け、 出力ビッ 卜選択手段 1 0 5は、 上記と同様にして、 M S B側の端から 3番目までのビッ トに、 順に、 0 U T 7 , 0 U T 6 , 〇 U T 5 の 値を有し、 4番 yから 6番目までのビッ トに、順に、 I N 7 , I N 6 , I N 5 の 値を有し、 7番目から 8番目までのビッ トに、 順に、 I N ' 7 ,了 N '6の値を有 するデータを出力し、 それによ り、 出力レジス夕 1 0 7 に格納されてい るデ 一夕がこのデータに更新される。 これによ り、 i ワー ド gのデ一夕のコー ド に i + 1 ワー ド目のデータのコー ド， 及び i + 2 ワー ド のデータのコー ド の一部 （半分） が多重化される。
これによ り、 出力レジスタ 1 0 7がコー ドを多重化してなるデータで満た されたため、 次のサイ クルで、 このデータがメモ リに転送される。
次いで、 次のサイ クルが開始すると、 第 1 2図， 及び第 1 3図に示すよう に、 主制御回路から出力ビッ ト選択手段 1 0 5に、 勅作モー ドと して 「シフ ト」、 シフ ト方向として 「左方向」、 及びシフ ト量と して、 i + 2 ワー ド目の データのコー ドの残りの部分のビッ ト長に相当する 「 2 ビ 'ソ ト」 の指示デー タを有する制御デ一夕 1 0 4が入力される。
この入力を受け、 出力ビッ 卜選択手段 1 0 5では、 セレクタ制御回路 2 0 4が、 第 1 のビッ ト透択回路 2 0 1 , 及び入力データ選択回路 2 0 3をして、 以下の動作を行わしめるような第 1 , 第 3の制御信号 3 1 1 , 3 1 3 を出力 する。
すなわち、 第 1 のビッ ト選択回路 2 0 1 は、 第 1 の入力デ一夕を左方向へ 2 ビッ トシフ ト して出力し、 セレクタ選択回路 2 0 3は、 第 1 のビ ッ ト選択 回路 2 0 1 からの入力のみを選択して、 これを入力レジスタに出力する。
これによ り、 人力レジスタ 1 ◦ 1 に格納された I N 〜 I N '() のデータが 左方向へ 2 ビッ ト シフ トされ、 M S B側の端から、 順に、 I N '5 , I N '4 , I N '3 , I N '2 , 1 N ' 1 , I N '0 , 0 , 0の値を有するデータが出力レジスタ 1 0 7 に格納される。
次いで、 次のサイ クルが開始すると、 入力レジスタ 1 0 1 に 1 + 3 ワー ド 目のデータが取り込まれ、 以降、 上記と同様にして多重化処理が行われる。 以上のように、 本実施の形態 1 においては、 出力レ ジス夕 1 0 7 に格納さ れたデジタルデータ と入力レジスタ 1 0 1 に格納されたデジタルデ一夕 とが 制御データ 1 0 4 に従ってビ ヅ 卜単位で組み合わされ、 その組み合わせによ り生成されたデジ夕ルデータ 1 0 6が出力レジスタ 1 0 7に出力され,、かつ、 この動作を i サイ クルで行う こ とができるので、 画像処理システムにおける 符号化装置に用いた場合に、 コー ドの多重化処理を高速に実行することがで きる。
実施の形態 2 .
本発明の実施の形態 2は、 符号化装置におけるビッ トス ト リ ーム^出回路 に用いられる演算装置を示したものである。
第 3図は、 本実施の形態 2による演算装置の構成及び動作を示すブロ ック 図であって、 演算終了後の状態を示す図、 第 4 図は第 3図の浈箅装置の出力 ビツ ト選択手段の 細な構成を示す回路図である。
これらの図において、 第 1 図（a) , 第 l El (b) , 及び第 2図と同一符号は 同一又は相当する部分を示し、 本実施の形態 2 による演算装置は、 入力レジ スタ 1 0 1 に人力される処理単位データ 1 1 0がし S B側の端にコー ドを有 してお り、 従って、 出力レジス夕 1 0 7 に格納されているデータが L S B側 の端から多重化されてい く ように構成されている点が実施の形態 1 と異なつ ているものである。
すなわち、 ^施の形態 1 の第 1 (a) 図に示す状態で、 主制御回路から出力 ビッ 卜選択手段 1 0 5に、 残留コー ド長と して 「 3 ビッ ト」 を有する制御デ ータ 1 0 4が入力されると、 出力ビッ ト選択手段 1 0 5では、 セレ クタ制御 回路 2 0 4が、 第 1 のビッ ト選択回路 2 (〕 1 , 第 2 ビッ ト選択回路 2 0 2 , 及び入力データ選択问路 2 0 3 を して、 以下の動作を行わしめるような第 1 〜第 3の制御 ^号 3 1 1〜 3 1 3を出力する。
すなわち、 SB 1 のビッ 卜選択回路 2 0 1 において L S B側の端から 4番目 から 8番目までのビッ 卜の出力端子が L S B {¾の端から 5番 gまでのビッ ト の入力端子に接続されるとともに、 これらの出力が入力データ選択回路 2 0 3で入力レジスタの L S B側の端から 4番目から 8番目までのビッ 卜の入力 端 への出力と して選択され、 第 2のビッ ト選択回路 2 0 2 において L S B 側の端から 3番冃までのビッ 卜の出力端子が L S B側の端から 3番目までの ビヅ トの入力端子に接続されるとともに、 これらの出力が入力データ選択回 路 2 0 3で入力レジスタの L S B側の端から 3番目までのビッ 卜の入力端子 への出力と して選択される。 これによ り、 出力レジスタ 1 0 7 に格納されて いるデータは、 L S B側の端から 3番目までのビッ トに、 順に、 0 U T 0 ， 0 U T 1 , 0 U T の値を有し、 4番目から 8番目までのビッ トに、 順に、 I N O . I N I , I N 2 , I Ν 3 , Ι Ν 4 の値を有するデータに更新される。 これによ り、 i ワー ド Sのデータのコー ドに i + 1 ワー ド目のデータのコ一 ドが L S B側の端から多重化される。
従って、 本実施の形態 2 によれば、 コー ドの L S B側の端からの多 ffl化処 理を高速に実行することができる。
実施の形態 3 .
本発明の実施の形態 3は、 復号化装置における ビ ッ ト ス ト リーム取り込み 回路に用いられる演算装置を示したものである（，
第 5 (a) 図， 及び第 5 (b) 図は、 本実施の形態 2 による演算装置の構成及 び動作を示すブロ ッ ク図であ り、 第 5 (a) 図は演算開始前の状態を示す図、 第 5 (b) 図は演算終了後の状態を示す図である。
図において、 第 1 (a) 図， 及び第 1 (b) 図と同一符号は同一又は H当する 部分を示し、 本実施の形態 3による演算装置は、 分離処理を行うように構成 されている点が突施の形態 1 と異なっているものである。
すなわち、 入力レジスタ 1 0 1 には、 従来の技術で説明したように （第 1 0 (a) 図参照）、 ヒ ッ トス ト リーム ] 1 0 が、 ビッ ト ス ト リ一ム取り込み回路 の他の回路 （図示せず） を介して入力され、 人力レ ジスタ 1 0 1 は、 このビ ッ 卜 ス ト リ 一ム 1 1 0 を、 分離すべきコー ドを M S B側から順に含むように して、 その記憶容量に相当する所定ビ ヅ 卜長 （本実施の形態 3では 8 ビッ ト） のデータ単位で取り込む。 そして、 この入力レジス夕 1 0 1 に取り込んだデ —夕単位で分離処理が行われる。
また、 出力レジス夕 1 0 7は可変長復号化回路に接続されており、 該出力 レジスタ 1 0 7に格納されているデジタルデータの M S B側の端に位置する コー ドが可変長復号化回路によ り可変長復号化される。
また、 出力ビ ヅ ト選択手段 1 0 5には、 制御デ一夕 1 0 4 と して、 動作モ 一 ドとコー ド長， 又は動作モー ドとシフ ト量とシフ ト方向を含むデ一タカ s、 ビッ トス ト リーム取り込み回路の丄制御回路 （図^せず） から入力される。 次に、 出力ビッ ト選択手段 1 0 5の構成を詳し く説明する。 第 6図は、 本 実施の形態 3における出力ビッ ト選択手段 1 0 5の構成を示す回路図である。
図において、 第 2図と同一符号は同一又は相当する部分を している。 分離動作 （第 1 の動作） を行う場合は、 出力ビツ ト選択手段 1 0 5 に、 制 御データ 1 ◦ 4 と して、 動作モー ドとコー ド長を含むデータが入力される。 この場合、 制御データ 1 0 4は、 動作モー ドと して 「分離」、 コード長と して、 出力レジス夕の M S B側の端に位置するコー ドのコ一ド長に相当する 「 mビ ヅ ト 」 の指示データを有するものとされる。 また、 シ フ ト動作 （笫 2の動作） を行う場合は、 制御データ 1 0 4 と して、 動作モー ドとシ フ ト量とシ フ ト方 向を含むデータが入力される。
出力ビッ ト選択手段 1 0 5に、 動作モー ドと して 「分 ¾」、 コー ド長と し て例えば 3 ビッ ト」 の指示データを有する制御データが入力されると、 出 力ビ ヅ ト選択手段 1 0 5では、 セレ クタ制御回路 2 ϋ 4 が、 第 1 のビッ ト選 択回路 2 0 1 ， 第 2のビツ 卜選択回路 2 0 2 , 及び入力データ選択回路 2 0 3をして分離動作を可能なら しめるようなセレ クタ制御信号 3 1 1 〜 3 1 3 を出力する。
すなわち、 第 2のビッ ト選択回路 2 ϋ 2において M S Β側の端から 5 ( = 8 - m ) 番目までのビ ッ ト の出力端子が M S B側の端から 4 ( = m + 1 ) 番 目から 8番目までのビッ 卜の入力端子に接続されるとともに、 これらの出力 が入力デ一タ選択回路 2 0 3で入力レジスタの M S B側の端から 5 (= 8— m) 番目までのビ ッ トの入力端子 （図示せず） への出力と して選択され、 第 1の ビ ヅ ト遗択冋路 2 0 1 において M S B側の端から 4 (二 8— m + 1 ) 番 目から 8番目までのビ ッ トの出力端子が M S B側の端から 3 ( = m) 番目ま でのビ トの入力端子に接続されるとともに、 これらの出力が入力データ選 択回路 2 0 3で人力レジスタの M S B側の端から 4 (= 8— m十 1 ) 番目か ら 8番目までのビッ トの入力端子 （図示せず） への出力として選択される。 また、 出力ビ ッ ト選択手段 1 0 5に、 動作モー ドとシ フ ト量とシフ ト方向 を含む制御データ 1 0 4が入力された場合の動作は、 実施の形態 1 と全く 同 様である。
次に、 以上のように構成された演算装置の分離処理の動作を、 第 5 (a) 図， 第 5 (h) 図， 第 6図を用いて説明する。
これらの図において、 0 U T U 〜〇 U T 7 , 及び I N () 〜 I N 7 , 及び I N'0〜 I N'7 (図示せず） は、 それそれ、 従来技術で説明した j ワー ド目のデ —タ ， j 十 1 ワー ド目のデータ ， 及び j + 2ワー ド 目のデー タであ り 、 0 U TO 〜 0 U T 7 は、 M S B側の端から順に 3 ヒ ッ トのコー ド長のコー ド （ i ) , 3ビッ トのコ一 ド長のコ一 ド （ i + 1 ) , 4ビ ッ トのコー ド長の—つ一 ド （ 1 + 2 ) の半分を有しており、 I N 0 〜 I N 7 は、 M S B側の端にコー ド （ i + 2 ) の残り半分を有しているものとする。
また、 あるサイ クルの開始時点において、出力レ ジスタ 1 0 7に O U T0 ~ 0 U T 7 のデータが、 入力レジスタ 1 0 1 に I N 0 〜 I N 7 に、 それそれ、 格納されたお り、 以降、 入力レ ジスタ 1 0 1に、 順次、 j + 2ワー ト' 目以降 のデータが入力されるものとする。
分離処理においては、 まず、 あるサイ クルの開始時点である第 5 (a) 図の 状態で、 出力レ ジスタ 1 0 7に格納されている OU T () 〜〇U T7 のデ一夕 の M S B側の端に位置するコー ド （ i ) が復号化される。
次いで、 主制御回路から出力ビッ ト選択手段 1 ◦ 5に、 動作モー ド と して 「分離」、 コー ド長と して、 出力レジスタ 1 0 7に格納されている O U TO 〜 0 U T 7 のデータの M S B側の端に位置するコー ド （ i ) のコー ド長に相当 する 「 3 ビッ ト」 を有する制御デ一タ 1 0 4が入力される。
この入力を受け、 出力ビッ ト選択手段 1 0 5では、 セ レクタ制御回路 2 0 4が、 第 1 のビッ ト選択回路 2 0 1 , 第 2 ビヅ ト選択回路 2 0 2 , 及び入力 データ選択回路 2 0 3 を して、 以下の ¾作を行わしめるような第 1 〜第 3の 制御信号 3 1 1〜 3 1 3 を出力する。
すなわち、 第 2のビッ ト選択回路 2 0 2において M S B側の端から 5番目 までのビッ トの出力端子が M S B側の端から 4番目から 8番目までのビッ ト の入力端子に接続されるとともに、 これらの出力が入力データ選択回路 2 0 3で入力レジスタの M S B側の端から 5番目までのビッ トの人力端子への出 力と して選択され、 第 1 のビ ヅ ト選択回路 2 Π 1 において M S B側の端から 6番目から 8番 Θまでのビッ トの出力端子が M S B側の端から 3番 Θまでの ビヅ 卜の入力端子に接続されるとともに、 これらの出力が入力データ選択回 路 2 0 3で入力レジスタの M S B側の端から から 8番目までのビッ ト の入力端子への出力と して選択される。 これによ り、 出力レジスタ 1 0 7に 格納されているデータは、 M S B側の端から 5番目までのビッ トに、 順に、 0 U Τ Ί , 0 U T 3 , 0 U T 2 , 〇 U T 1 , 0 II T 0 の値を有し、 6番 βか ら 8番目までのビッ トに、 順に、 I Ν 7 , I Ν , I Ν 5 の値を有するデー 夕に更新され、 j ワー ド目のデ一夕からコー ド （ i ) が分離され （引き抜か れ）、 該 j ワー ド曰のデータの空いたビヅ 卜に j + ί ワー ド目のデータの一部 が補充される （第 5 (b) 図）。
次いで、 次の +J ィ クルにおいて、 出力レジスタ 1 0 7 に格納されている 0
U T 4 ， O U T 3 , 0 U T ， 0 U T 1 . 0 U Ϊ 0 , I N 7 , I N (i , I No の データのうち、 コー ド （ i + 1 ) に相当する部分である O U T 4 , 0 ϋ T 3 , 〇 U T 2 の部分が復号化される。 次いで、 コー ド長としてコー ド （ i + 1 ) の コー ド長に相当する 「 3 ビッ ト」 を有する制御データ 1 0 4が入力され、 上 記と同様にして、 出力レジス夕 1 0 7 に格納されているデ.一タが、 M S B側 の端から順に、 0 U T 1 , 0 U T 0 , I N 7 , I N6. I N5 , I N4 , I N 3 , I N2 の値を有するデータに更新される。 これによ り、 j ワー ド目のデータ からコー ド （ i + 1 ) が分離され、 該 j ワー ド目のデータの空いたビッ トに j + 1 ワー ド目のデータの I N7 , I N6 , I NS , I N4. I N 3 . I N2 の 部分が補充される。
次いで、 次のサイ クルにおいて、 出力レジスタ 1 0 7 に格納されている 0 U T 1 , 0 U TO , I N7 , I N6 , I N 5 , I N4 , I N 3 , Ι Ν2 のデー タのうち、 コー ド（ i + 2 )の半分に相当する部分である O U T 1 , 0 U TO の 部分が復号化される。 次いで、 コー ド長と してコー ド （ i + 2 ) の半分のコ — ド長に相当する 「 2 ビッ ト」 を有する制御データ 1 0 4 が入力され、 上記 と同様にして、 出力レジスタ 1 0 7に格納されているデータ力；、 M S B側の 端から順に、 I N 7 , I N6 , I N 5 , I N 4 , I N H , 】 N 2 ■ I N 1 , I N 0 の値を有するデ一夕に更新される。 これによ り、 j ワー ド目のデ一夕から コー ド （ i + i ) の半分か分離され、 該 j ワー ド目のデータの空いた ビッ 卜 に j + 1 ワー ド目のデータの全部である I N 7 . I N(i , I N5 , I N4 , 1 N 3 , I N2 , I I . I N 0 のデ一夕が補充される。
これによ り、 入力レジスタ 1 0 1 に取り込まれた j + 1 ワー ド目のデータ が空になった （出力レジス夕 1 0 7に全て移動した） ので、 次のサイ クルに おいて、 入力レジスタ 1 0 1 に j + 2 ワー ド目のデータである I N '()〜 I N '7 のデータが取り込まれる。
次いで、 次のサイ クルにおいて、 出力レジスタ 】 0 7 に格納されている I N 7 . I N6 . I N5 , I N 4 , I N3 , I N 2 , I N 1 , I N ϋ のデ一夕のう ち、 コー ド （ i + 2 ) の残り半分に相当する部分である I N 7 , I Nti の部 分が復号化される。 次いで、 コー ド長と してコー ド （ 1 + 2 ) の残り半分の コー ド良に相当する 「 2 ビッ ト」 を有する制御データ 1 0 4が入力され、 上 記と同様にして、 出力レジスタ 1 0 7 に格納されているデータが、 M S B側 の端から順に、 I N 5 , I N 4 , I N 3 , I N 2 , I N 1 , I N O , I N '7 , I N 'G の値を有するデータに更新される。 これによ り、 j + 1 ワー ド Sのデ一 夕からコー ド （ i + 2 ) の残り半分が分離され、 該 j + 1 ワー ド目のデータ の空いたビッ トに J + 2 ワー ド目のデ一夕の I N '7 , I N '6の部分が補充され る。
以降、 上記と同様にして分離処理が行われる。
以上のように、 本実施の形態 3 においては、 コー ド長と して 「mビッ ト」 を有する制御データ 1 0 4 が入力されると、 出力レジス タ 1 0 7に格納され た 8 ビッ 卜のデジタルデ一夕が、 M S B側の端から m番目までのビ ッ トが抜 けて他のビッ ト が、 その分、 M S B側にシ フ ト し、 該シフ ト して空いたビッ 卜に入力レジスタ 1 0 1 に格納されたデジタルデ一夕の M S B側の端から m 番目のビ ヅ ト までの部分が 8 — mビッ トづっシフ 卜 して移動するよ うに して ¾新され、 かっこの動作が 1 サイ クルで行われるので、 画像処理システムに おける復号化装置に用いた場合に、 コー ドの分離処理を高速に実行すること ができる。
実施の形態 4 .
本発 の実施の形態 4は、 複号化装置における ビッ トス ト リーム取り込み 回路に用いられる演算装置を示したものである。
第 Ί図は、 本実施の形態 4による演箅装置の構成及び勅作を ^すブ α ック 図であって、 演算終了後の状態を示す図、 第 8図は第 7図の演算装置の出力 ビッ ト選択手段の詳細な構成を示す回路図である。
これらの図において、 第 5図（a) , 第 5 ^1 (h) , 及び第 6図と同一符号は 同一又は相当する部分を示し、 本実施の形態 4 による演算装置は、 入カレジ スタ 1 0 1 が、 入力されるビッ トス ト リームを、 分離すべきコー ドを L S B 側から順に含むようにして取り込み、 かつ出力レジスタ 1 0 7 に格納されて いるデータの L S B側の端に位置するコー ドが可変長復号化されるよ うに構 成されている点が実施の形態 3 と異なっているものである。
すなわち、 実施の形態 3の第 5 (a) 図に示す状態で、 制御回路から出力 ビッ ト選択手段 1 0 5に、 コー ド長と して 「 3 ビッ ト」 の指示デ一夕 を有す る制御デ一夕が入力されると、 出力ビッ ト選択手段 1 0 5では、 セレ クタ制 御回路 2 0 4が、 第 1 のビッ ト選択回路 2 0 1 , 第 2のビッ ト選択回路 2 0 2 , 及び入力データ選択回路 2 0 3 を して、 以下の動作を行わしめるような セレクタ制御信号 3 1 1 〜 3 1 3 を出力する。
すなわち、 第 2 のビ ヅ ト選択回路 2 0 2において L S B側の端から 5番曰 までのビッ 卜の出力端子が L S B側の端から 4番 [≡jから 8番 Sまでのビッ ト の入力端子に接続されるとともに、 これらの出力が入力データ選択回路 2 0 3で入力レジスタの L S B側の端から 5番目までのビッ 卜の入力端子への出 力として選択され、 第 1 のビッ 卜選択回路 2 0 1 において L S B側の端から 6番目から 8番 tOまでのビッ トの出力端孑が L S B側の端から 3番曰までの ビッ トの入力端子に接続されるとともに、 これらの出力が入力データ選択回 路 2 0 3で入力レジスタの L S B側の端から 6番目から 8番目までのビヅ ト の入力端子への出力と して選択される。
これによ り、 出力レジス夕 1 0 7 に格納されているデータは、 L S B側の 端から 5番 Bまでのビッ トに、 順に、 ◦ U T 3 , 0 U T 4 , 〇 U T 5 , 0 U T 6 , 0 U T 7 の値を有し、 6番目から 8番目までのビッ トに、 順に、 I N 0 , I N 1 , I N 2 の値を有するデータに更新され、 j ワー ド 目のデータからコ — ド （ i ) が分離され、 該，: i ワー ド目のデータの空いたビッ トに j + 1 ヮー ド目のデータの一部が補充される （第 7図）,，
従って、 本実施の形態 4によれば、 コー ドの L S B側の ¾からの分離処理 を高速に実行することができる。
なお、 上記実施の形態 1 〜 4では、 第 1 の入力データのビッ ト長と出力デ ータのビッ ト長とを同じにしている力 第 1 の入力データのビ ヅ 卜長と出力 データのビッ ト長とを異なるようにしてもよい。
また、 上記実施の形態 1 ， 2では演算装置を多重化処理に用いているが、 これらの演算装置の用途はこれに限定されるものではな く、 例えば、 画像処 理装置において、 2種類の 8 ビッ ト長の画像データを結合せしめて 1 6 ビッ 卜長の画像メモ リに格納するような場合におけるその 2種類の 8 ビッ ト長の 画像データの結合処理に用いることができる。 また、 上記実施の形態 3 , 4 では演算装置を分離処理に用いているが、 これらの演箅装置の用途はこれに 限定されるものではな く、 例えば、 上記画像処理装置において、 画像メモ リ に格納された 1 6 ビッ 卜長の画像データを取り出して 2種類の 8 ビッ ト長の 凼像データに分離するような場合におけるその 1 6 ビ 'ソ 卜長の画像データの 分離処理に用いることができる。
また、 上記実施の形態 1 〜 4による演算装置は、 従来のシフタ と して使用 するこ とができ、 例えば、 第 1 4図に示す符号化装置 1 , 及び復 ^化装置 9 の各回路 3〜 5 、 1 1 〜 1 3 において、 シフタ と して用いるこ とができる，， この場合、 上記実施の形態 1 〜 4で説明したように、 所 の制御データを入 力するこ とによ り シフタ と して動作せしめるこ ができる n このように、 I - 記実施の形態 1 〜 4による演算装置は、 従来のシフタ と して使用するこ とが できるため、 汎用性を有するものとなる。 産業上の利用可能性
以上のように、 木允明に係る演箅装置は画像処理システムにおいてコー ドの 多重化処理， 及びコー ドの分離処理を行う演算装置と して有用であ り、 特に 高速処理が必要とされる！]像処理システムに fflいるのに適している。

Claims

請 求 の 範 囲
1 . 外部から入力されるデジタルデータを、 P ビッ トのデシタルデータ と し て、 後のデータで先のデータを更新するようにして記憶し、 該記憶した P ビ ッ 卜のデジタルデータを出力する入力レジス夕 と、
デジタルデータを入力と し、 該入力されるデジタルデ一タを、 Qヒ ッ 卜の デジタルデータ と して、 後のデータで先のデータを更新するようにして記億 し、 該記憶した Q ビッ トのデジタルデータを出力する出力レジスタ と、 上記入力レジスタから出力される P ビ ヅ トのデジタルデータを第 1 の入力 データ、 上記出力レジス夕から出力される Qビッ トのデジタルデ一夕を第 2 の入力データ と し、 外部から入力される制御データに従って、 該第 1 の入力 データのビッ 卜 ， 及び該第 2の入力データのビ ッ ト の中からその値を出力す べきビ 'ソ ト を選択し、 該選択したビッ 卜の値からなる Q ビッ 卜のデジタルデ 一夕を上記出力レ ジス タ に出力する出力ビ ッ ト選択手段とを i えたこ とを特 徴とする演算装置。
2 . 請求の範囲第 1項に係る演算装置において、
上記出力ビッ 卜選択手段は、 整数 mを上記制御データ と し、
該制御データが入力されたとき、 その一端から m番目までのビ ッ トがそれ それ上記第 2の入力データの同じ位のビッ 卜の値を有し、 m + 〗 番 以降の ビッ トが、 それそれ、 順に、 上記第 1 の入力データの最上位倒か最下位側か に関して同じである端から並ぶビッ トの値を有するデジタルデータ を、 上記 Qビッ トのデジタルデータ と して出力するものであることを特徴とする演算 装置。
3 . 請求の $5 EH第 2項に係る演算裝置において、
上記出力ビッ ト選択手段は、 その最上位側の端から m ¾ Θまでのビッ トが それそれ上記第 2 の入力データの同じ位のビッ 卜の値を有し、 m + 1 番 以 降のビッ ト力 、 それそれ、 順に、 上記第 1 の入力データの最上位 t"Jの端から 並ぶビッ トの値を有するデジタルデータ を、 上 §d Q ビッ 卜 のデジタルデータ と して出力するものであることを特徴とする演算装置。
4 . 請求の範囲第 2項に係る演箅装置において、
上記出力ビッ 卜選択手段は、 その最下位側の端から m番目までのビッ トが それそれ上記第 2の入力デ一夕の同じ位のビッ トの値を有し、 in十 1 番目以 降のビッ トが、 それそれ、 順に、 上記第 1 の入力データの最下位側の端から 並ぶビッ トの値を有するデジタルデ一夕を、 上記 Q ビッ トのデジタルデータ として出力するものであることを特徴とする演算装置。
5 . 請求の ¾S两第 2項に係る演算装置において、
0 上^!出力ヒ ッ ト選択手段は、 上記整数 mに加えて動作モー ド， シ フ ト方向， 及びシフ ト量を上記制御データとし、
第 1 の動作を行うモー ドを表す動作モ一 ド， 及び上記整数 mを有する制御 データが入力されたとき、 上記動作を行い、
第 2の動作を行うモードを表す動作モ一 ド， 上記シ フ ト方ト , 及び上記シ5 フ ト量を有する制御データが入力されたとき、 上記第 1 の入力データ を、 ビ ヅ ト の値について、 上記シフ ト方向へ上記シフ ト Sだけシフ ト してなるデジ タルデ一夕を、 上記 Qビッ トのデジタルデータ と して出力するものであるこ とを特徴とする演算装置。
6 . 請求の範囲第 1項に係る演箅装置において、
0 上記出力ビッ ト選択手段は、 整数 mを上記制御データと し、
該制御データが入力されたとき、 その 端から Q— m番目までのビッ ト力 それそれ、 順に、 上記第 2の入力データの最上位側か最下位側かに関して同 じである端から m + 1 番目以降に並ぶビッ トの値を有し、 Q— m + 1 番冃以 降のビッ トが、 それそれ、 順に、 上記第 1 の入力データの最上位側か最下位Γ. 側かに関して同じである端から並ぶビッ トの値を有するデジタルデータを、 上記 Q ビッ トのデジタルデータ と して出力するものであることを特徴とする 演算装置。
7 . 請求の範囲第 6項に係る演算装置において、
上記出力ヒツ ト選択手段は、 その最上位側の端から Q — m番目までのビッ トが、 それそれ、 順に、 上記第 2の入力データの最上位側の端から m + 1 番 目以降に並ぶビッ トの値を有し、 Q —： m + 1番目以降のビッ ト力；、 それそれ、 順に、 上 §ΰ笫 1 の人力データの最上位側の端から並ぶビッ 卜の値を ^するデ ジタルデータを、 上記 Qビッ 卜のデジタルデータ と して出力するものである ことを特徴とする演箅装置 u
8 . 請求の範囲第 6項に係る演算装置において、
h記出力ビッ ト選択手段は、 その最下位側の端から Q— m番目までのビッ 卜が、 それぞれ、 順に、 上記第 2 の入力データの最 卜'位側の端から m + 1 番 目以降に並ぶビ ヅ トの値を有し、 Q _ m + 1番目以降のビ ヅ ト力；、 それぞれ、 順に、 上記第 1 の入力データの最下位側の端から並ぶビッ トの値を有するデ ジタルデータを、 上記 Qビッ 卜のデジタルデータ と して出力するものである ことを特徴とする演箅装置。
9 . 請求の範囲第 6項に係る演算装置において、
上記出力ビッ ト選択 ΐ段は、 上記整数 inに加えて動作モー ド， シ フ ト方向， 及びシフ 卜童を上 制御データ と し、
第 1 の動作を行うモー ドを表す動作モー ド， 及び ヒ記整数 mを有する制御 データが入力されたとき、 上記動作を行い、
第 2の動作を行うモー ドを表す動作モー ド， 上記シフ ト方向， 及び上記シフ ト Sを有する制御データが入力されたとき、 上記第 1 の入力データを、 ビッ 卜の値について、 .ヒ記シフ ト方向へ上記シフ ト量だけシフ ト してなるデジ夕 ルデータを、 上^ Qビッ トのデジタルデータ と して出力するものであること を特徴とする演算装置。
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