WO1998044559A1 - Module de memoire - Google Patents

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WO1998044559A1
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Kouichi Ikeda
Takeshi Ikeda
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T.I.F. Co., Ltd.
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Definitions

  • the present invention relates to a memory module on which a plurality of memory chips are mounted.
  • the 4M-bit and 16M-bit DRAMs are available in 3.3V and 5V, and can be selected by the user according to the purpose and application.
  • most of the 64 Mbit ones are for 3.3 V and cannot be used for 5 V.
  • the line width of the wiring and the interval between the wirings are narrowed, so that the withstand voltage is reduced.
  • a lower drive voltage is preferable in order to suppress the heat generation when the degree of integration of the memory chip is increased.
  • other circuits may be driven by 5V, so it is convenient to have one for 5V.
  • DRAMs of the above-mentioned capacities are organized by paying attention to the number of bits of the data terminal, 4-bit, 8-bit and 16-bit DRAMs are prepared for each capacity.
  • the data bus width becomes 32 bits or 64 bits as the processor becomes 32-bit or 64-bit. It is getting. Therefore, for DRAM, if the number of data pins is 32 bits or 64 bits, it is convenient and convenient for some applications.
  • the number of data terminals is prepared from 4 bits to 32 bits or 64 bits for each capacity, it will take time to design, so it is preferable to increase the number of memory chips. Not good.
  • a mass-produced ordinary DRAM memory chip has a plurality of pads formed in a row in the center in the longitudinal direction of a rectangular shape in consideration of the symmetry of the internal configuration, etc.
  • various pads such as the data terminal do not fit in a line, and a significant design change is required.
  • the conventional DRAM can operate at the driving voltage of 5 V even if the capacity is increased, and the number of data terminals is expected to be larger than the current 16 bits.
  • multiple memory chips are placed on the main board etc.
  • the present invention has been made in view of such a point, and an object of the present invention is to use a plurality of memory chips to provide a function equivalent to a large-capacity memory, and to use a high drive voltage.
  • An object of the present invention is to provide a memory module that can operate and can increase the number of data terminals.
  • the memory module of the present invention performs mxn-bit parallel data input / output by mounting m memory chips of n-bit configuration on the module board, and performs a single chip of mxn-bit configuration. The same data read / write operation is possible ⁇
  • each memory chip since the bit configuration of each memory chip is n, which is 1 / m of the bit configuration of the entire memory module, 32 bits / 64 bits of data is provided. Even when inputting and outputting data overnight, it is possible to use a memory chip having a small bit configuration as in the past, and it is not necessary to increase the types of memory chips. For example, when four memory chips are used, each memory chip may have an 8-bit configuration in order to realize a 32-bit configuration as a whole, and a total of 64 bits is required. In order to realize a 16-bit configuration, each memory chip must have a 16-bit configuration.
  • FIG. 1 is a plan view schematically showing a memory module of the present embodiment
  • FIG. 2 is a sectional view taken along the line A—A ′ in FIG. 1,
  • FIG. 3 is a view showing an arrangement direction of each memory bare chip on the module substrate
  • FIG. 4 is a perspective view showing a part of the memory module shown in FIG. 1, and
  • FIG. 5 has the same structure. Circuit diagram of a memory module configured by using
  • FIG. 6 is a diagram showing a modification of the memory module
  • FIG. 7 is a diagram showing another modification of the memory module
  • FIG. 8 is a diagram showing another modification of the memory module
  • FIG. 9 is a diagram showing another modification of the memory module
  • FIG. 10 is a diagram showing another modification of the memory module
  • FIG. 12 is a diagram showing another modified example of the memory module
  • FIG. 13 is a diagram showing another modification of the memory module
  • FIG. 15 is a diagram showing another modification of the memory module
  • FIG. 16 is a diagram showing another modified example of the memory module
  • FIG. 17 is a diagram showing a modification of the bare chip for memory
  • FIG. 18 is a diagram showing another modified example of the bare chip for memory. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a plan view schematically showing a memory module of the present embodiment
  • FIG. 2 is a sectional view taken along line AA ′ of FIG.
  • the memory module 10 is composed of four memory bare chips 1 of the same structure, which are individually cut out from a semiconductor wafer, mounted on a rectangular module substrate 2 by COB (Chip On Board).
  • Each memory bare chip 1 is a DRAM having a memory capacity of, for example, 2 M ⁇ 8 bits.Each of the memory bare chips 1 has a rectangular shape, and a plurality of pads are arranged in a central row parallel to a long side thereof. 3 are formed.
  • the memory module 10 of the present embodiment has a bit configuration equivalent to a 2MX32-bit single-chip DRAM as a whole by using four such memory bear chips 1. When viewed from the outside of the memory module 10, it can be handled in the same way as a single-chip DRAM.
  • the module board 2 has an external dimension that can be mounted on an SO—DIMM (Small Out Dual ine Dual Inline Memory Module) board or the like.
  • SO—DIMM Small Out Dual ine Dual Inline Memory Module
  • a plurality of pads 4 are formed substantially in a line along the longitudinal direction.
  • Two bare chips 1 for memory are mounted on both sides of these pads 4, and the direction in which the pads 4 of the module substrate 2 are arranged is almost parallel to the direction in which the pads 3 of each bare chip 1 for memory are arranged.
  • the area between the two memory bear- ings 1 arranged so that the long sides are adjacent to each other is arranged so as to be in parallel with the plurality of pads 3 of the respective memory dies 1.
  • a plurality of pads 4 are formed on the module substrate 2.
  • the pad 3 corresponds to a chip pad
  • the pad 4 corresponds to a board pad.
  • the pad 4 of the module board 2 and the pad 3 of the memory bare chip 1 are connected by bonding wires 5, respectively.
  • the pad 4 includes one in which two bonding wires 5 are connected and one in which one bonding wire 5 is connected.
  • pads 4 on the module substrate 2 are connected to a plurality of bonding wires 5 so that the pads 4 are connected. Is being shared.
  • the total number of the pads 4 is smaller than the total number of the pads 3 of the entire memory bare chip 1. it can.
  • the two bonding wires 5 can be connected to each other at the same time through the common pad 4. The amount of wiring inside can be reduced. For example, when the module substrate 2 is configured using a multilayer substrate, the number of layers of the substrate can be reduced, and the cost of the memory module 10 can be reduced.
  • each memory bare chip 1 is arranged so that the pads 3 of the memory bare chip 1 are arranged in two rows in parallel with the longitudinal direction of the module substrate 2, and the pad 4 of the module substrate 2 is sandwiched between the bare chips 3.
  • the bonding wire 5 from each memory bare chip 1 is connected to the common pad 4 of the module substrate 2
  • the plurality of bonding wires 5 are connected to the common pad 4 at the shortest distance.
  • FIG. 3 is a diagram showing an arrangement direction of a memory bay chip 1; As shown in FIG. 3 (a), four memory bare chips 1 arranged across a plurality of pads 4 on the module board 2 are arranged so that all of them are oriented in the same direction. In addition, as shown in FIG.
  • At least two memory bare chips 1 adjacent to each other with the pad 4 interposed therebetween may be arranged in the same direction.
  • the upper surface of the wire-bonded memory bare chip 1 is covered with a resin 6 to prevent disconnection or the like. If the resin 6 is formed thick, the height of the memory module 10 becomes too high. Therefore, a sealing frame 7 having a predetermined height is attached near the outer periphery of the module substrate 2, and the resin 6 is poured into the sealing frame 7. The thickness of the resin is set to match the height of the sealing frame 7. As a result, variations in the height of the memory module 10 can be reliably suppressed.
  • FIG. 4 is a perspective view showing a part of the memory module 10 shown in FIG.
  • external connection terminals 8 formed in a concave shape are provided on the outer surface of the module substrate 2, and these external connection terminals 8 are provided on the surface or inside of the module substrate 2. It is electrically connected to the pad 4 on the surface of the module board 2 via the pattern 9.
  • solder by pouring solder into the recesses of these external connection terminals 8, electrical connection with the main board and the like, as well as mechanical fixing, are performed.
  • the memory module 10 of the present embodiment is obtained by cutting out the memory bare chip 1 formed on the semiconductor wafer and mounting it on the module substrate 2 without packaging. (For example, four) can be mounted without difficulty.
  • FIG. 5 is a circuit diagram of a memory module 10 configured by using four memory bare chips 1 having the same structure.
  • some terminals such as a power supply terminal and a ground terminal are omitted for simplification.
  • some of the terminals of each memory chip 1 are connected in common to all the memory bare chips 1.
  • the address terminals A 0 to A 11 of each memory bare chip are commonly connected to the external connection terminals ADRO to ADR 11, respectively
  • the control terminal RAS is connected to the external connection terminal RE
  • the control terminal WE is connected to the external connection terminal WE.
  • the control terminal OE is commonly connected to the external connection terminal OE.
  • the data terminals I / # 0 to 1/07 are separately connected to the external connection terminals DO to D31, respectively. Further, the control terminal CAS is connected to external connection terminals CE 0 and CE 1 as a set of two memory bare chips 1.
  • the memory module 10 of the present embodiment uses four 2MX 8-bit memory bare chips 1 and performs connection in such a manner that each 8-bit data is input / output in parallel. It can operate in the same way as a 32-bit DRAM, and can be treated as a single-chip DRAM from the outside.
  • the memory module 10 since the memory module 10 has four memory bare chips 1 cut out from the wafer and mounted on the C0B, the mounting area is smaller than when packaged memory chips are individually mounted. Can be smaller. Moreover, Most of the terminals other than the data terminals are connected in common on the module board 2 by the four memory bare chips 1, so the number of external connection terminals 8 formed on the module board 2 can be reduced, and packaging The wiring on the main board or the like can be simplified as compared with the case where the memory chips obtained are individually mounted on the main board or the like to perform the same operation.
  • the memory bare chip 1 for each memory has a generally used bit configuration with a small number of bits. Without increasing the number of types of memory chips, a multi-bit configuration or a large-capacity memory that could not be easily designed and manufactured with a conventional single chip can be realized.
  • each memory base chip 1 can use a commonly used element, various elements can be used for the drive voltage. Therefore, when considering a large-capacity memory module 10 of 64 Mbits, by using each memory type 1 having a drive voltage of 5 V, a voltage of 5 V, which was not generally common in the past, can be obtained.
  • the memory module 10 of the above-described embodiment uses four 2 M ⁇ 8-bit memory bare chips 1, but the capacity and bit configuration of each memory bare chip 1 are other than these. You can use For example, by using four 1Mx16-bit memory bare chips, a 1Mx64-bit DRAM-equivalent memory module can be realized. Alternatively, a memory module equivalent to an 8M ⁇ 32-bit DRAM can be realized by using four 8M ⁇ 8-bit memory bear chips. Naturally, a memory module equivalent to a 4Mx16-bit DRAM can be configured by using a small bit configuration, for example, four 4MX 4-bit memory bare chips.
  • the number of memory chips mounted on the module substrate 2 is not limited to four, but may be two or any other number.
  • a memory module can be configured using two memory chips. In this case, for example, 1 By using two M x 16-bit memory bare chips, a memory module equivalent to 1 MX32 bits can be configured.
  • the memory base chip 1 may be mounted on the module substrate 2 by flip-chip mounting using bumps such as solder poles or gold balls. .
  • the bonding wires 5 may be alternately drawn out from the memory bare chips 1 arranged on both sides with respect to the pads 4 formed in a line in the center of the module substrate 2.
  • the bonding wires 5 are alternately pulled out in units of a plurality of wires, or as shown in FIG. 8, two or more rows (two rows in the same figure) of pads formed on the module substrate 2.
  • a bonding wire 5 may be connected to 4.
  • the pads 3 When the pads 3 are formed in a row on the memory bare chip, the pads 3 may be formed in a stepwise manner as shown in FIG. 18 in addition to the case of forming the pads 3 in a straight line. Good.
  • the example in which the memory module 10 is mounted on the main substrate or the like by the LCC method has been described.
  • the mounting is performed by the BGA (Ball Grid Array) method using bumps such as solder balls. You may.
  • the external connection terminal 8 is formed on the short side of the module board 2. However, a part of the external connection terminal 8 may be formed on the long side, or the external connection terminal 8 may be formed only on the long side. It may be formed. Industrial applicability
  • a DRAM memory chip in which a plurality of chip pads are arranged in a line in the center in the longitudinal direction is used, and the area on the module substrate sandwiched between two memory chips forming a pair is used.
  • the pad for the chip is formed in the area and the pad for the chip and the pad for the board are connected by the bonding wire, the pad for the board is concentrated on a partial area on the module substrate. The area occupied by the entire board pad 4 can be reduced, and the memory module can be reduced in size and mounted with high density.

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Description

メモリモジュール 技術分野
本発明は、 複数のメモリチップが実装されたメモリモジュールに関する。 背景技術 明
現在の DRAM巿場では 4Mビヅ トゃ田 1 6 Mビッ トの容量のものが主流である が、 64Mビッ トの容量のものも一部量産が始まっている。
これらの各容量の D RAMを駆動電圧に着目して整理すると、 4Mビッ トと 1 6Mビッ トのものについては 3. 3V用と 5V用があって、 目的や用途に応じて ユーザが選択して使用することができるようになっているが、 64 Mビッ トのも のについてはほとんどが 3. 3V用であって、 5 V用を選択することができない 。 一般に、 メモリチップの集積度を上げると、 配線の線幅や配線同士の間隔が狭 くなるため耐圧が低くなるため駆動電圧が低い方が好ましい。 また、 メモリチッ プの集積度を上げた場合の発熱量を抑えるためにも、 駆動電圧は低い方が好まし い。 ところが、 64Mビッ トの DRAMを使用する装置によっては、 他の回路が 5 Vで駆動されている場合もあるため、 5 V用もあれば便利である。
また、 上述した各容量の DRAMをデ一夕端子のビッ ト数に着目して整理する と、 4ビット、 8ビッ ト、 16ビッ トのものが各容量毎に用意されている。 特に 、 最近ではパーソナルコンピュータを始めとする各種の電子機器においては、 プ 口セッサが 32ビッ ト化さらには 64ビッ ト化されるにしたがって、 データバス 幅が 3 2ビッ トあるいは 64ビッ トになりつつある。 したがって、 DRAMにつ いても、 データ端子の数が 32ビッ トあるいは 64ビッ トのものがあれば、 用途 によっては便利であり使い勝手がよくなる。 しかし、 データ端子の数が 4ビッ ト のものから 32ビッ トあるいは 64ビットのものまでを各容量毎に用意するとな ると、 設計に手間がかかるため、 あまりメモリチップの種類を増やすことは好ま しくない。 特に、 量産されている通常の D R A M用のメモリチップは、 内部構成の対象性 等を考慮して、 長方形形状の長手方向の中央一列に複数のパッ ドが形成されてい るため、 データ端子の数が 3 2ビッ トあるいは 6 4ビッ トになると、 デ一夕端子 を始めとする各種のパッ ドが一列に収まらず、 大幅な設計変更が必要になる。 このように、 従来の D R AMについては、 容量を増やしていった場合であって も駆動電圧 5 Vで動作することができ、 データ端子の数も現状の 1 6ビッ トより も多いものが望まれているが、 これらの要求を単一チップで実現しょうとすると 容易ではない。 また、 複数のメモリチップをベアの状態でメイン基板等に C O B
(Chip on Board ) 実装ゃフリップチヅプ実装して、 より大容量の D R A Mと同 等の機能を持たせることも考えられるが、 この場合にはメイン基板等が変われば 各メモリチップの配置やそれらの間の配線が変わってくるため、 その都度設計を やり直す必要があり、 実用的な方法とはいえない。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 複数の メモリチップを用いることにより大容量のメモリと同等の機能を持たせることが でき、 しかも高い駆動電圧による動作が可能であってデータ端子の数を多くする ことができるメモリモジュールを提供することにある。
本発明のメモリモジュールは、 nビッ ト構成のメモリチヅプをモジュール基板 上に m個実装することにより、 m x nビヅ トのパラレルデ一夕の入出力を行って おり、 m x nビッ ト構成の単一チップと同等のデータの読み書き動作が可能とな ο
本発明によれば、 各メモリチップのビッ ト構成は nであって、 メモリモジュ一 ル全体のビヅ ト構成の 1 /mであるため、 3 2 ビヅ トゃ 6 4 ビヅ トのデ一夕を入 出力するような場合であっても、 従来からあるような少ないビヅ ト構成のメモリ チップを用いることができ、 メモリチップの種類を増やす必要がない。 例えば、 4個のメモリチップを用いる場合を考えると、 全体として 3 2 ビヅトのビヅ ト構 成を実現するためには各メモリチップを 8ビッ ト構成にすればよく、 全体として 6 4 ビッ トのビッ ト構成を実現するためには各メモリチップを 1 6 ビヅ ト構成に すればよく、 いずれの場合であっても従来から汎用されている 4個のメモリチッ プを組み合わせて用いることにより、 単一のメモリチップでは設計や製造が容易 ではなかった多ビッ ト構成の実現が可能となる。 また、 従来から汎用されている メモリチヅプを組み合わせることにより、 単一のメモリチップ、 例えば 6 4 Mピ ットやそれ以上の容量のメモリチップでは実現が容易ではなかった高い駆動電圧 (例えば 5 V ) による動作が可能となった。
また、 上述したように各メモリチップのデ一夕を並列に入出力する場合には、 データ以外のァドレスや、 チヅプセレクトあるいはライ トイネーブル等の各種の 制御信号を各メモリチップで共通に使用することになるが、 上述したメモリチッ プの数を偶数個にして 2個ずつを組にして向きをそろえて隣接配置した場合には 、 同種の信号を入出力する際のモジュール基板での配線の引き回し等が少なくな り、 モジュール基板内の配線を簡略化することができる。
特に、 上述した配置は、 長方形形状の長辺に平行な中央一列に並んだ複数のチ ヅプ用パッドを有する D R A M用のメモリチップに適している。 しかも、 各メモ リノ ソ ドとモジュール基板との接続をボンディングワイヤを介して行う場合には 、 組となる 2個のメモリチップに挟まれたモジュール基板上の領域に基板用パヅ ドを集中して形成することにより、 各メモリチップの周りに基板用パッ ドを形成 する場合に比べて各基板用パッ ドの全体が占める面積 （各基板用パッドを形成す るために確保する必要がある面積） を小さくでき、 メモリモジュールの小型化お よび高密度実装化が可能となる。 図面の簡単な説明
第 1図は、 本実施形態のメモリモジュールの概略を示す平面図、
第 2図は、 第 1図の A— A ' 線断面図、
第 3図は、 モジュール基板上の各メモリ用ベアチップの配置方向を示す図、 第 4図は、 第 1図に示したメモリモジュールの一部分を示す斜視図、 第 5図は、 同一構造を有する 4個のメモリ用ベアチヅプを用いて構成したメモ リモジュールの回路図、
第 6図は、 メモリモジュールの変形例を示す図、 第 7図は、 メモリモジュールの他の変形例を示す図、
第 8図は、 メモリモジュールの他の変形例を示す図、
第 9図は、 メモリモジュールの他の変形例を示す図、
第 1 0図は、 メモリモジュールの他の変形例を示す図、
第 1 1図は、 メモリモジュールの他の変形例を示す図、
第 1 2図は、 メモリモジュールの他の変形例を示す図、
第 1 3図は、 メモリモジュールの他の変形例を示す図、
第 1 4図は、 メモリモジュールの他の変形例を示す図、
第 1 5図は、 メモリモジュールの他の変形例を示す図、
再 1 6図は、 メモリモジュールの他の変形例を示す図、
第 1 7図は、 メモリ用ベアチップの変形例を示す図、
第 1 8図は、 メモリ用ベアチップの他の変形例を示す図である。 発明を実施するための最良の形態
以下、 本発明を適用したメモリモジュールについて、 図面を参照しながら具体 的に説明する。
第 1図は本実施形態のメモリモジュールの概略を示す平面図、 第 2図は第 1図 の A— A ' 線断面図である。 同図に示すように、 メモリモジュール 1 0は、 半導 体ウェハから個別に切り出された同一構造の 4個のメモリ用ベアチップ 1を長方 形形状のモジュール基板 2上に C O B (Chip On Board ) 実装したものである。 各メモリ用ベアチップ 1は、 例えば 2 M x 8 ビヅトのメモリ容量を有する D R A Mであり、 いずれのメモリ用ベアチップ 1も長方形形状を有しており、 その長辺 に平行な中央一列に複数のパッ ド 3が形成されている。 本実施形態のメモリモジ ユール 1 0は、 このようなメモリ用ベアチヅプ 1を 4個用いることにより、 全体 として 2 M X 3 2 ビヅ トの単一チップの D R A Mと同等のビヅ ト構成を有してお り、 メモリモジュール 1 0の外部からみると、 単一チップの D R A Mと同様に取 り扱うことができる。
また、 モジュール基板 2は、 S O— D I MM (Smal l Outl ine Dual Inl ine Me mory Module ) 基板等に実装可能な外形寸法を有しており、 モジュール基板 2の 中央付近には長手方向に沿ってほぼ一列に複数のパッ ド 4が形成されている。 こ れらのパッド 4を挟んで両側に 2個ずつメモリ用ベアチップ 1が実装され、 モジ ユール基板 2のパッ ド 4の並ぶ方向と各メモリ用ベアチップ 1のパッ ド 3の並ぶ 方向はほぼ平行になっている。 換言すれば、 互いの長辺が隣接するように配置さ れた 2つのメモリ用ベアチヅプ 1に挟まれた領域に、 それぞれのメモリ用べァチ ヅプ 1の複数のパッド 3と並行するように、 モジュール基板 2上に複数のパヅ ド 4が形成されている。 上述したパッ ド 3がチヅプ用パッ ドに、 パヅ ド 4が基板用 パッ ドにそれそれ対応する。
モジュール基板 2のパヅ ド 4とメモリ用ベアチヅプ 1のパヅ ド 3は、 それそれ ボンディングワイヤ 5により接続されている。 パッ ド 4には、 ボンディングワイ ャ 5が 2本接続されたものと 1本接続されたものがある。 メモリ用ベアチップ 1 のァドレス端子など、 複数のメモリ用ベアチヅプ 1に共通に接続される端子につ いては、 モジュール基板 2上のパッ ド 4に複数のボンディングワイヤ 5を接続す ることで、 パッド 4の共有化を図っている。
このように、 一部のパヅ ド 4については、 複数本のボンディングワイヤ 5を接 続しているため、 パヅ ド 4の総数を全メモリ用ベアチヅプ 1のパッ ド 3の総数よ りも少なくできる。 また、 一部のパッ ド 4に 2本のボンディングワイヤ 5を接続 することにより、 この共通のパッ ド 4を介して 2本のボンディングワイヤ 5同士 の接続も同時に行うことができるため、 モジュール基板 2内の配線量を少なくす ることができる。 例えば、 多層基板を用いてモジュール基板 2を構成する場合に は、 基板の層数を少なくでき、 メモリモジュール 1 0のコストを低減することが できる。
また、 メモリ用ベアチップ 1のパッ ド 3がモジュール基板 2の長手方向に平行 に二列に並ぶように各メモリ用ベアチップ 1が配置されており、 しかもモジュ一 ル基板 2のパヅ ド 4を挟んで隣り合うように配置された 2個のメモリ用べァチッ プ 1の向きをそろえた場合には、 モジュール基板 2の共通のパヅ ド 4に各メモリ 用ベアチップ 1からのボンディングワイヤ 5を接続する際に、 複数のボンディン グワイヤ 5が最短距離で共通のパッ ド 4に接続される。
また、 2個の モリ用べァチップ 1の対応するパッ ド 3同士を接続する際に、 モジュール基板 2の共通するパヅ ド 4との間をボンディングワイヤ 5で接続する だけでよいため、 モジュール基板 2内で異なる層の配線層を用いて結線を行う必 要がなく、 モジュール基板 2内の配線を簡略化できる。 これに対し、 メモリ用べ ァチップ 1の向きを反対にした場合や構造の異なるメモリ用ベアチップを組み合 わせた場合を考えると、 対応する同一のパッ ド 3同士をモジュール基板 2の共通 するパッ ド 4に接続しょうとしても、 ワイヤボンディング 5同士が交差してしま うため直接接続することはできず、 例えば一旦モジュール基板 2内の他の配線層 を経由することになり、 モジュール基板 2の配線が複雑になる。
また、 互いの長辺が隣接するように配置された 2つのメモリ用ベアチップ 1の 間にモジュール基板 2上のパヅ ド 4が集中しているため、 それぞれのメモリ用べ ァチップ 1の外側に別々にパヅ ド 4を形成する場合に比べて、 パヅ ド 4が占める 面積を小さくでき、 メモリモジュール 1 0の小型化および高密度実装が可能とな 第 3図は、 モジュール基板 2上の各メモリ用べァチップ 1の配置方向を示す図 である。 モジュール基板 2上の複数のパヅ ド 4を挟んで配置される 4個のメモリ 用ベアチップ 1は、 第 3図 （a ) に示すように、 全部が同一方向を向くように配 置する場合の他に、 第 3図 （b ) に示すように、 少なくともパヅ ド 4を挟んで隣 接する 2個のメモリ用ベアチップ 1の向きをそろえて配置するようにしてもよい ところで、 本実施形態のメモリモジュール 1 0は、 第 2図に示すように、 ワイ ャボンディングされたメモリ用ベアチップ 1の上面を樹脂 6で覆って断線等の防 止を図っている。 樹脂 6を厚く形成すると、 メモリモジュール 1 0の高さが高く なりすぎるため、 モジュール基板 2の外周近傍に所定高さの封止枠 7を取り付け 、 この封止枠 7の内部に樹脂 6を流し込み、 樹脂厚が封止枠 7の高さに一致する ようにしている。 これにより、 メモリモジュール 1 0の高さのばらつきを確実に 抑えることができる。
また、 本実施形態のメモリモジュール 1 0は、 いわゆる L C C (Leadless Chi P Carrier ) 方式によって S 0— D I MM基板などのメイン基板に実装される。 第 4図は、 第 1図に示したメモリモジュール 1 0の一部分を示す斜視図である。 同図に示すように、 モジュール基板 2の外側面には、 凹部形状に形成された外部 接続端子 8が設けられ、 これらの外部接続端子 8はモジユール基板 2表面あるい は内部に形成された配線パターン 9を介してモジュール基板 2表面のパヅ ド 4と 電気的に接続されている。 また、 これらの外部接続端子 8の凹部に半田を流し込 むことにより、 メイン基板等との間の電気的な接続と同時に、 機械的な固定も行 つている。
また、 本実施形態のメモリモジュール 10は、 半導体ウェハ上に形成されたメ モリ用ベアチップ 1を切り出して、 パヅケージングすることなくモジュール基板 2に実装されており、 小さな面積のモジュール基板 2に複数個 （例えば 4個） の メモリ用ベアチップ 1を無理なく実装できる。
第 5図は、 同一構造を有する 4個のメモリ用ベアチップ 1を用いて構成したメ モリモジュール 1 0の回路図である。 この図では、 簡略化のため、 電源端子や接 地端子など一部の端子を省略している。 同図に示すように、 各メモリ用べァチッ プ 1が有する端子のうち一部の端子については、 すべてのメモリ用ベアチップ 1 に共通に接続されている。 具体的には、 各メモリ用ベアチップのアドレス端子 A 0 〜A11はそれぞれ外部接続端子 ADRO 〜ADR11に共通に接続され、 制御端 子 R ASは外部接続端子 REに、 制御端子 WEは外部接続端子 WEに、 制御端子 OEは外部接続端子 OEにそれそれ共通に接続されている。 一方、 データ端子 I /〇0 〜 1/07 はそれぞれ別個に外部接続端子 DO 〜D31と接続されている。 また、 制御端子 C ASは、 2個のメモリ用ベアチップ 1を組にして外部接続端子 CE 0、 CE 1に接続されている。
このように、 本実施形態のメモリモジュール 10は、 2 M X 8ビッ トのメモリ 用ベアチップ 1を 4個用い、 それぞれの 8ビッ トデータを並列に入出力するよう な接続を行うことにより、 全体として 2MX 32ビッ トの DRAMと同様に動作 させることができ、 外部からみると単一チップの DRAMとして取り扱うことが できる。
また、 メモリモジュール 10は、 ウェハから切り出された状態の 4個のメモリ 用ベアチップ 1が C 0 B実装されているため、 パヅケ一ジングされたメモリチヅ プを個別に実装する場合に比べて実装面積を小さくすることができる。 しかも、 データ端子以外の端子のほとんどは、 4個のメモリ用ベアチップ 1同士でモジュ ール基板 2において共通に接続されるため、 モジュール基板 2に形成する外部接 続端子 8の数を少なくでき、 パッケージングされたメモリチップをメイン基板等 に個別に実装して同等の動作をさせる場合に比べるとメイン基板等における配線 の簡略化が可能となる。
また、 本実施形態のメモリモジュール 10は、 全体として 2 MX 8ビッ トの D RAMとして動作させる場合であっても、 それそれのメモリ用ベアチップ 1は汎 用されている少ないビッ ト構成のものを用いることができ、 メモリチヅプの種類 を増やすことなく、 従来の単一チップでは設計や製造が容易ではなかった多ビッ ト構成あるいは大容量のメモリを実現することができる。 しかも、 各メモリ用べ ァチップ 1は汎用されている素子を使用することもできるため、 駆動電圧につい ても種々の素子を用いることができる。 したがって、 64Mビヅ トの大容量のメ モリモジュール 10について考えた場合に、 駆動電圧が 5 Vの各メモリ用べァチ ヅプ 1を用いることにより、 従来は一般的ではなかった 5 Vで動作する 64Mビ ヅ 卜の DRAM相当のメモリモジュール 10を容易に実現することができる。 なお、 本発明は上記実施形態に限定されるものではなく、 本発明の要旨の範囲 内で種々の変形実施が可能である。 例えば、 上述した実施形態のメモリモジュ一 ル 10は、 それそれが 2 Mx 8ビッ トのメモリ用ベアチップ 1を 4個用いたが、 各メモリ用ベアチヅプ 1の容量およびビッ ト構成はこれ以外のものを用いてもよ レ、。 例えば、 1 Mx 16ビッ トのメモリ用ベアチップを 4個用いることにより、 1 Mx 64ビッ トの DRAM相当のメモリモジュールを実現することができる。 あるいは、 8Mx 8ビッ トのメモリ用ベアチヅプを 4個用いることにより、 8M X 32ビッ トの DRAM相当のメモリモジュールを実現することができる。 また 、 当然ながら、 少ないビッ ト構成、 例えば 4MX 4ビッ トのメモリ用ベアチップ を 4個用いることにより、 4Mx 16ビッ トの DRAM相当のメモリモジュール を構成することもできる。
また、 モジュール基板 2に実装するメモリ用ベアチヅプの数は 4個に限られず 、 2個あるいはそれ以外の数であってもよい。 例えば、 2個のメモリ用べァチッ プを用いてメモリモジュールを構成することもできる。 この場合には、 例えば 1 M x 1 6ビッ トのメモリ用ベアチップを 2個用いることにより、 1 M X 3 2ビッ ト相当のメモリモジュールを構成することができる。
また、 上述した実施形態では、 モジュール基板 2上に複数のメモリ用べァチッ プを C O B実装する例を説明したが、 C O B実装の代わりに、 ガラス基板上にチ ップを実装するいわゆる C〇G (Chip On Glass ) 実装や、 フィルム上にチップ を実装する C O F (Chip On Fi lm) 実装を行ってもよく、 モジュール基板 2の材 質は必要に応じて適宜変更可能である。
また、 ボンディングワイヤ 5を用いてメモリ用ベアチヅプ 1をモジュール基板 2に実装する代わりに、 半田ポールや金ボールなどのバンプを用いてメモリ用べ ァチップ 1をモジュール基板 2上にフリヅプチップ実装してもよい。
第 6図から第 1 5図までは、 メモリモジュールの変形例を示す図である。 第 6 図に示すように、 モジュール基板 2の中央に一列に形成されたパッド 4に対して 、 両側に配置されたメモリ用ベアチップ 1から交互にボンディングワイヤ 5を引 き出すようにしてもよい。 あるいは、 第 7図に示すように複数本を単位として交 互にボンディングワイヤ 5を引き出したり、 第 8図に示すようにモジュール基板 2に形成された二列以上 （同図では二列） のパッド 4に対してボンディングワイ ャ 5を接続するようにしてもよい。
また、 第 9図や第 1 0図に示すように、 メモリ用ベアチップ 1の長辺に沿って 二列にパッド 3を形成し、 各メモリ用ベアチップ 1の両側にボンディングワイヤ 5を引き出したり、 第 1 1図から第 1 4図までに示すように、 メモリ用べァチッ プ 1の短辺に沿って二列にパヅ ド 3を形成し、 各メモリ用ベアチヅプ 1の両側に ボンディングワイヤ 5を引き出すようにしてもよい。 また、 第 1 5図に示すよう に、 2個のメモリ用ベアチップ 1を用いてメモリモジュールを構成してもよい。 また、 第 1 6図に示すように、 メモリ用ベアチップ 1上のパッ ドと同間隔でモ ジュール基板 2上にパッ ド 4 ' を形成しておいて、 これらのパヅ ド 4 ' とメモリ 用べァチップ 1上のパッ ドとが向かい合うように配置することにより、 フリップ チップ実装を行うようにしてもよい。 また、 第 1 2図に示したようなメモリ用べ ァチップを用いてフリップチップ実装を行う場合には、 取り付け状態が不安定に なるおそれがあるため、 第 1 7図 （a ) あるいは （b ) に示すように、 各メモリ 用ベアチップの短辺に近い位置に数個のパッ ドを形成することが望ましい。
また、 メモリ用ベアチップ上に一列にパッ ド 3を形成する場合には、 一直線状 に形成する場合の他に、 第 1 8図に示すように、 階段状に一列に形成するように してもよい。
また、 上述した実施形態では、 メモリモジュール 1 0を L C C方式によってメ イン基板等に実装する例を説明したが、 半田ボール等のバンプを用いた B G A ( Ball Grid Array ) 方式による実装を行うようにしてもよい。
上述した実施形態では、 モジュール基板 2に D R A Mを実装する例を説明した が、 S R A Mやフラッシュ R O M等の他の種類のメモリ用ベアチヅプ 1を実装す ることも可能である。
また、 上述した実施形態では、 外部接続端子 8をモジュール基板 2の短辺に形 成したが、 外部接続端子 8の一部を長辺に形成したり、 外部接続端子 8を長辺の みに形成するようにしてもよい。 産業上の利用可能性
上述したように、 本発明によれば、 3 2ビッ トや 6 4ビッ ト等の多ビットのデ —夕を入出力するようなメモリモジュールを構成する場合であっても、 従来から あるような少ないビッ ト構成のメモリチップを用いることができ、 メモリチップ の種類を増やす必要がない。 また、 従来から汎用されているメモリチップを組み 合わせることにより、 単一のメモリチヅプ、 例えば 6 4 Mビッ トやそれ以上の容 量のメモリチップでは実現が容易ではなかった高い駆動電圧 （例えば 5 V ) によ る動作が可能となった。
また、 上述したように各メモリチップのデータを並列に入出力する場合には、 デ一夕以外の各種の制御信号等を各メモリチップで共通に使用することになるが 、 メモリチップの数を偶数個にして 2個ずつを組にして向きをそろえて隣接配置 した場合には同種の信号を入出力する際のモジュール基板での配線の引き回し等 が少なくなり、 モジュール基板内の配線を簡略化することができる。
特に、 長手方向に中央一列に複数のチップ用パッ ドが並んだ D R A M用のメモ リチップを用い、 組となる 2個のメモリチップに挟まれたモジユール基板上の領 域に基板用パッ ドを形成し、 これらのチップ用パッ ドと基板用パッドとをボンデ ィングワイヤによって接続する場合には、 基板用パヅ ドをモジュール基板上の一 部の領域に集中させることによって基板用パッ ド 4の全体が占める面積を小さく でき、 メモリモジュールの小型化および高密度実装化が可能となる。

Claims

請 求 の 範 囲
1 . 半導体ウェハから切り出されたメモリチップが複数個実装されたモジュール 基板を備えたメモリモジュールにおいて、
前記メモリチップのそれぞれのデータ入出力端子の数を n、 前記メモリチップ の数を mとし、 全体で m x nビッ トのパラレルデータの入出力を行うことを特徴 とするメモリモジュール。
2 . 前記メモリチップの数は偶数個であって、 前記メモリチップの 2個ずつを組 にして向きをそろえて隣接配置して前記モジュール基板に実装することを特徴と する請求の範囲第 1項記載のメモリモジュール。
3 . 前記メモリチップは、 D R A M用であって、 長方形形状の長辺に平行な中央 一列に並んだ複数のチップ用パッ ドが形成されており、
前記モジュール基板は、 組となる 2個の前記メモリチップに挟まれた領域に複 数の基板用パッ ドが形成されており、
前記チップ用パッ ドと前記基板用パッ ドとをボンディングワイヤによって接続 することを特徴とする請求の範囲第 2項記載のメモリモジュール。
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