WO1998044408A1 - Micro-ordinateur et equipement electronique - Google Patents

Micro-ordinateur et equipement electronique Download PDF

Info

Publication number
WO1998044408A1
WO1998044408A1 PCT/JP1998/001393 JP9801393W WO9844408A1 WO 1998044408 A1 WO1998044408 A1 WO 1998044408A1 JP 9801393 W JP9801393 W JP 9801393W WO 9844408 A1 WO9844408 A1 WO 9844408A1
Authority
WO
WIPO (PCT)
Prior art keywords
address
microcomputer
instruction
reset
program
Prior art date
Application number
PCT/JP1998/001393
Other languages
English (en)
French (fr)
Inventor
Makoto Kudo
Yoshiyuki Miyayama
Satoshi Kubota
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corporation filed Critical Seiko Epson Corporation
Priority to EP98911056A priority Critical patent/EP0907124A4/en
Publication of WO1998044408A1 publication Critical patent/WO1998044408A1/ja

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4403—Processor initialisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4406—Loading of operating system

Definitions

  • the present invention relates to a micro combination and an electronic device. [Background technology]
  • micro-computers that can be installed in electronic devices such as home game machines, power navigation systems, printers, and portable information terminals to realize advanced information processing.
  • micro-computers have a built-in ROM, that is, those having an internal ROM.
  • a program created by the user is stored in the internal ROM.
  • the reset processing program normally stored in the internal ROM is executed. Program to be executed first.
  • the internal ROM is usually a mask ROM, so it takes some time (evening around time) from the completion of the mask pattern design to the arrival of the IC to the designer. For this reason, when developing products using microcomputers, many users use the external ROM that can be rewritten in a short period of time, such as an EPROM or EEPROM, instead of the internal ROM, and many users debug their programs. . Also, some users prefer to use the external ROM only for quick response to product failures and do not want to use the internal ROM.
  • the present invention has been made in view of the above technical problems, and a purpose thereof is to provide a microcomputer which can freely select a place to start a program after reset, and an electronic device using the microcomputer. To provide.
  • a microcomputer reads a command, analyzes the command, and performs control for executing the command, a given switching terminal, and a reset terminal.
  • a switching circuit that switches a boot address read first by the control circuit later based on a state of the switching terminal.
  • the control circuit after the reset, the control circuit reads an instruction and its address from the first boot address when the switching terminal is in the first state, for example. Therefore, the control circuit starts executing the instruction based on the program or the like stored in the first boot address.
  • the control circuit when the switching terminal is in the second state, for example, the control circuit reads the instruction and the address from the second boot address. Therefore, the control circuit starts executing the instruction based on the program or the like stored in the second boot address. That is, according to the present invention, it is possible to change the location of a program or the like to be executed first after reset according to the state of the switching terminal. Therefore, the user can arbitrarily select a starting place of a program or the like to be executed first after reset, and the user's convenience can be greatly increased.
  • the program executed first after reset is stored in the boot address.
  • the first instruction of the program may be stored, or a jump instruction to the address of the first instruction of the program executed first after reset may be stored. Also, the address of the first instruction of the program to be executed first after reset may be stored.
  • the boot address when the switching terminal is in the first state, is an address of an internal ROM incorporated in the microcomputer, and when the switching terminal is in the second state, The boot address is an address of an external ROM provided outside the microcomputer. In this way, the user can arbitrarily select whether to start the program from the internal ROM or to start the program from the external ROM, thereby greatly increasing the user's convenience.
  • the electronic device includes the microcomputer described above, an input source of a data to be processed in the micro-computer, and an output of the data processed by the micro-computer. And an output device for performing the operation. In this way, it is possible to build a system without using external or internal memory as necessary, and to reduce the cost, compactness, and power consumption of electronic devices, and shorten development time. Can be planned.
  • FIG. 1 is a block diagram illustrating a configuration example of a micro computer according to the first embodiment.
  • FIG. 2A, FIG. 2B, and FIG. 2C are diagrams for explaining various methods of starting execution of a reset processing program based on a boot address.
  • FIG. 3 is a flowchart for explaining a detailed operation example of the first embodiment.
  • FIG. 4 is an example of a memory map for explaining a trap vector and a trap vector table.
  • FIG. 5 is a configuration example of a microcomputer according to the second embodiment.
  • 6A, 6B, and 6C are examples of internal block diagrams of various electronic devices.
  • 7A, 7B, and 7C are examples of external views of various electronic devices. [Best Mode for Carrying Out the Invention]
  • FIG. 1 shows a block diagram of the micro combination 101 of the present embodiment.
  • the microcomputer unit 101 in FIG. 1 includes, for example, a CPU 102 (control circuit) for processing 32-bit data, a BCU (bus control unit) 108 for controlling the bus, and an internal ROM. And an internal memory 110 having 1 12.
  • an external memory 114 having an external ROM 116 is provided outside the microcomputer 101.
  • the CPU 102 receives an instruction read from the internal memory 110 or the external memory 114, analyzes the instruction, and performs control for executing the analyzed instruction. Bit length instruction is used.
  • the CPU 102 also includes an instruction decoder 118 for analyzing instructions from the instruction bus, a PC (program counter) 120, and 16 32-bit registers R0 to R15.
  • a general-purpose register consisting of evenings 103, a multiply-accumulate circuit 104 that performs sum-of-products arithmetic, and performs arithmetic operations such as addition, subtraction, multiplication, and division of data, and logical operations such as logical sum, logical product, and logical shift ALU (arithmetic logic unit) 106 is included.
  • the product-sum operation circuit 104 executes a product-sum operation, and the ALU 106 executes various operation processes.
  • the instruction decoder 118 includes a switching circuit 150.
  • the general-purpose register 103, the product-sum operation circuit 104, and the ALU 106 perform data transfer using the CPU internal bus.
  • the BCU 108 reads various instructions and various data required for executing instructions from the internal memory 110 and the external memory 114, and writes data to the internal memory 110 and the external memory 114. Bus control.
  • the applicable range of the present invention is not limited by the microcomputer, the bit length of data processed by the CPU, the number of general-purpose registers, or the like.
  • This embodiment is characterized in that the microcomputer 101 sets the terminal BTA3, which is a switching terminal, and the block address that the CPU 102 first reads out after resetting as described above. And a switching circuit 150 for switching based on the state of the terminal BTA3. By doing so, it is possible to select whether to start from the internal ROM 112 or from the external ROM 116 after reset.
  • a reset processing program which is a program to be executed first after reset, is stored in the internal ROM 112. Then, for example, BTA3 is set to 1 (high level). Then, the boot address generated by the switching circuit 150 after the reset becomes the address of the internal ROM 112, and the CPU 102 reads this boot address after the reset. Therefore, if the boot address is set to, for example, the start address of the reset processing program, the program is started from the internal ROM 112.
  • the reset processing program is stored in the external ROM 116. Then, for example, set BTA3 to ⁇ (mouth level). Then, the boot address generated by the switching circuit 150 after the reset becomes the address of the external ROM 116, and the CPU 102 reads this boot address after the reset. Therefore, if this boot address is set to, for example, the start address of the reset processing program, the program is started from the external ROM 116.
  • Various methods can be considered as a method of starting execution of the reset processing program using the boot address.
  • the head address of the reset processing program that is executed first after reset is stored in the boot address. That is, the boot address itself is the head address of the reset processing program. Therefore, in this case, the first instruction is read at the boot address, and execution of the reset processing program is started.
  • a jump instruction to the address of the first instruction of the reset processing program (the first address of the reset processing program) is stored in the boot address. Therefore, in this case, read this jump instruction at the boot address. Then, by executing the read jump instruction, the first instruction of the reset processing program is read, and the execution of the reset processing program is started.
  • the address of the first instruction of the reset processing program is stored in the boot address. Therefore, in this case, the address of the first instruction is read at the boot address, the first instruction is read at this address, and execution of the reset processing program is started.
  • the method of Figure 2B requires, for example, about 4 to 6 bits in the operation code of the jump instruction, so the bits that can be used to specify the address of the jump destination Is limited to 28 to 26 bits.
  • the method of Figure 2C has the advantage that addresses can be specified using all 32 bits.
  • step S1 and S2 it is determined whether or not the switching terminal BTA3 is 1 (steps S1 and S2). If BTA3 is 1, a trap vector (boot address) 0x00080000 is generated (step S3), and if BTA3 is 0, a trap vector OxOOCOOOOOO is generated (step S4).
  • This trap vector is generated when the switching circuit 150 in FIG. 1 decodes, for example, a signal from the terminal BTA3 or a reset signal.
  • the generated trap vector is output to the data address bus, whereby the destination vector address is read (step S5).
  • the jump destination vector address 0x000080 100 from the trap vector table of the internal ROM 112 is used. Is read.
  • the jump destination address OxOOCOOOO is read from the trap vector table of the external ROM 116.
  • the read jump address is input to the PC 120 via the data bus (step S6). As a result, the jump destination vector address is set in the program controller PC 120.
  • the jump destination address 0x00080100 (the start address of the reset processing program stored in the internal ROM) is set in the PC 120.
  • the destination vector address OxO O CO OOL (start address of the reset processing program stored in the external ROM) is set in the PC 120.
  • the jump destination vector address is output from the PC 120 to the instruction address bus, thereby fetching the first instruction of the reset processing program (step S7).
  • the first instruction of the reset processing program stored in the internal ROM 112 is fetched.
  • the first instruction of the program is fetched.
  • the instruction decoder 118 having received the first instruction analyzes the instruction, and execution of the instruction is stopped (step S8).
  • the PC 120 will point to the instruction following the first instruction, and the next instruction will be executed. Becomes possible.
  • the user can arbitrarily select the start location of the program after reset.
  • a desired jump destination address is stored at the address 0x00080000, and a reset processing program is stored at the position of the jump destination address.
  • the microcomputer starts only from the external ROM 116. Otherwise, it is necessary to provide the external ROM 116 only for starting the reset processing program, which causes a problem such as an increase in the cost of the electronic device.
  • this problem can be solved.
  • a desired jump destination vector address is stored at the address OxOOOCOOOO0, and a reset processing program is stored at the jump destination vector address. deep. For example, if the development of the electronic device is under development and the debugging of the program has not been completed, it is desirable to start from the external ROM 116.Changes to the program stored in the internal ROM 110 include: This is because some evening around time is required.
  • BTA 3 may be set to 1 so as to start from the internal ROM 112. Also, if priority is given to quick response to product defects, it is desirable to start up from the external ROM 116 not only during the development of electronic devices but also during mass production. Always set to 0.
  • the user can arbitrarily select the starting place of the program after resetting, so that the user's convenience can be significantly improved.
  • Example 2 is an example showing a detailed example of the micro combination according to the present invention.
  • the microcomputer 70 in Example 2 is a 32-bit microcomputer, which includes a CPU 710, a ROM 720, a RAM 730, a high-frequency oscillator 910, and a low-frequency oscillator 910.
  • Oscillator circuit 920 reset circuit 930, prescaler 940, 16-bit programmable timer 950, 8-bit programmable timer 960, clock timer 970, and other timer circuits, intelligent DMA 980, high-speed DM Data transfer control circuit such as A990, interrupt controller 800, serial input interface 810, BCU (bus control unit) 7 Analog input / output circuit such as 40, A / D converter 830, D / A converter 840, input port 850, output port 860, I / O port It includes I / O circuits such as 870, and various terminals 890 such as various buses 750, 760, and BTA 3 terminals for connecting them.
  • I / O circuits such as 870, and various terminals 890 such as various buses 750, 760, and BTA 3 terminals for connecting them.
  • the microcomputer 700 formed on a one-chip semiconductor substrate is a RISC type microcomputer capable of processing 32 bits of data. It employs a pipeline and load store architecture, and executes almost all instructions in one clock period. All instructions are described with a fixed length of 16 bits, which results in an extremely small instruction code size.
  • the third embodiment is an embodiment relating to an electronic device including the microcomputer described in the first and second embodiments.
  • the microcomputer according to the second embodiment can use the terminal BTA3 to arbitrarily select the start position of the program after reset. As a result, it is possible to reduce the cost, compactness, and power consumption of electronic devices incorporating this microcomputer, and to shorten the development period.
  • FIG. 6A shows an internal block diagram of a power navigation system which is one of the electronic devices
  • FIG. 7A shows an external view thereof.
  • the operation of the force navigation system is performed using a remote control 5 10, and the position detecting section 5 20 detects the position of the vehicle based on information from the GPS and the jay mouth.
  • Information such as maps is stored in CDROM 530 (information storage medium).
  • the image memory 540 is a memory serving as a work area when performing image processing, and the generated image is displayed to the driver using the image output unit 550.
  • Microcomputer 50,000 receives data from a remote control input source such as remote control 510, position detector 520, CDROM 530, etc., performs various processes, and processes the processed data. Is output using an output device such as an image output unit 550.
  • FIG. 6B shows an internal block diagram of a game device, which is one of the electronic devices, and FIG. The external view is shown.
  • an image memory 590 is used as a work area based on player operation information from a game controller 560, a game program from a CDROM 570, player information from an IC card 580, and the like.
  • a game image and a game sound are generated and output using the image output unit 610 and the sound output unit 600.
  • Fig. 6C shows an internal block diagram of one of the electronic devices, the pudding, and Fig. 7C shows its appearance.
  • a print image is generated using the bitmap memory 650 as a work area based on the operation information from the operation panel 620, the character information from the code memory 630 and the font memory 640, and Output using the printout section 660.
  • the state and mode of the pudding are communicated to the user using the display panel 670.
  • the electronic devices to which the micro combination of the present invention can be applied include, in addition to the above, for example, a mobile phone (cellular phone), a PHS, a pager, an audio device, an electronic organizer, an electronic desk calculator, a POS terminal, and a sunset panel.
  • a mobile phone cellular phone
  • PHS personal computer
  • PHS personal organizer
  • audio device an electronic organizer
  • electronic desk calculator an electronic desk calculator
  • POS terminal POS terminal
  • sunset panel a sunset panel
  • the present invention is not limited to the first, second, and third embodiments, and various modifications can be made within the scope of the present invention.
  • the case where switching from the internal ROM and activation from the external ROM are switched by the switching terminal BTA3 is mainly described as an example.
  • the present invention is particularly effective in performing such switching, but is not limited to this.
  • the boot address read first by the CPU (control circuit) after reset is changed to the state of the switching terminal. What is necessary is just to be able to switch based on it.
  • the switching terminal may be a terminal having two or more bits.
  • the method of starting the execution of the reset processing program using the boot address is not limited to FIGS. 2A, 2B, and 2C.

Description

明 細 書 マイクロコンピュー夕及び電子機器
[技術分野]
本発明は、 マイクロコンビユー夕及び電子機器に関する。 [背景技術]
近年、 家庭用のゲーム装置、 力一ナビゲ一シヨンシステム、 プリン夕、 携帯情 報端末などの電子機器に組み込まれ、 高度な情報処理を実現できるマイクロコン ビュー夕に対する需要が高まっている。
このようなマイクロコンビユー夕では、 ROMを内蔵するもの、 即ち内部 RO Mを有するものが多い。 そしてこの内部 ROMにはユーザが作成したプログ^ム が記憶されており、 マイクロコンピュ一夕のリセッ ト後には、 通常、 内部: ROM に記憶されているリセヅ ト処理プログラム （リセッ ト後に最初に実行するプログ ラム） を最初に実行する。
さて内部 R OMは通常マスク ROMであり、 従ってマスクパターンの設計完了 から I Cが設計者に届くまで、 ある程度の時間 （夕一ンアラウンドタイム） を要 する。 このためマイクロコンピュータを用いた製品の開発時においては、 内部 R OMではなくて、 EPROMや EEPROMなど短期にデ一夕の書き換えが可能 な外部 ROMを使用してプログラムのデバッグ作業を行うユーザが多い。 またュ —ザによっては、 製品不良に対する迅速な対処を優先して外部 ROMのみを用い、 内部 ROMの使用を望まないユーザもいる。
しかしながらこれまでのマイクロコンピュー夕では、 リセッ ト後に内部 ROM からしかプログラムを起動できなかった。 このため、 内部 ROMを使用せず外部 ROMのみを使用する場合であっても、 内部 ROMに、 リセッ ト処理プログラム を記憶しておかなければならず、 ユーザの利便性を阻害する。
一方、 外部 ROMからしかプログラムを起動できないようにすると、 今度は、 外部 R O Mを使用せず内部 R O Mのみを使用する場合であっても、 外部 R O Mに リセット処理プログラムを記憶しておかなければならず、 これもュ一ザの利便性 を阻害する。 即ち、 外部 R O Mの使用は製品の高コスト化を招くため、 製品の開 発時には外部 R O Mを使用するが、 製品の量産時には内部 R O Mのみを使用する ユーザが多く、 このようなユーザにとっては、 外部 R O Mからしかプログラムを 起動できない仕様は不便なものとなる。
本発明は、 以上のような技術的課題に鑑みてなされたものであり、 その目的と するところは、 リセッ ト後のプログラムの起動場所を自由に選択できるマイクロ コンピュータ、 これを用いた電子機器を提供することにある。
[発明の開示]
上記課題を解決するために本発明に係るマイクロコンピュー夕は、 命令を読み 出し、 該命令を解析し、 該命令を実行するための制御を行う制御回路と、 所与の 切り替え端子と、 リセット後に前記制御回路が最初に読み出すブートアドレスを、 前記 り替え端子の状態に基づいて切り替える切り替え回路とを含むことを特徴 とする。
本発明によれば、 リセッ ト後に制御回路は、 切り替え端子が例えば第 1の状態 の場合には第 1のブートアドレスから命令やそのァドレスを読み出す。 従って制 御回路は、 第 1のブートァドレスに格納されるプログラム等に基づいて命令の実 行をスタートすることになる。 一方、 制御回路は、 切り替え端子が例えば第 2の 状態の場合には第 2のブートァドレスから命令やそのァドレスを読み出す。 従つ て制御回路は、 第 2のブートァドレスに格納されるプログラム等に基づいて命令 の実行をスタートすることになる。 即ち本発明によれば、 切り替え端子の状態に 応じて、 リセッ ト後に最初に実行するプログラム等の場所を異ならせることが可 能となる。 従ってユーザは、 リセッ ト後に最初に実行するプログラム等の起動場 所を任意に選択できることになり、 ユーザの利便性を格段に増すことが可能とな る。
なおこの場合、 前記ブートアドレスに、 リセッ ト後に最初に実行するプログラ ムの先頭命令を格納してもよいし、 リセッ ト後に最初に実行するプログラムの先 頭命令のアドレスへのジャンプ命令を格納してもよい。 またリセッ ト後に最初に 実行するプログラムの先頭命令のアドレスを格納してもよい。
また本発明は、 前記切り替え端子が第 1の状態の場合には、 前記ブートァドレ スが、 マイクロコンピュー夕が内蔵する内部 R O Mのアドレスとなり、 前記切り 替え端子が第 2の状態の場合には、 前記ブートアドレスが、 マイクロコンピュー 夕の外部に設けられる外部 R O Mのァドレスとなることを特徴とする。 このよう にすれば、 ュ一ザは、 内部 R O Mからプログラムを起動するか、 外部 R O Mから プログラムを起動するかを任意に選択することができ、 ユーザの利便性を格段に 増すことができる。
また本発明に係る電子機器は、 上記のマイクロコンピュー夕と、 前記マイクロ コンビュ一夕の処理対象となるデ一夕の入力源と、 前記マイクロコンビュー夕に より処理されたデ一夕を出力するための出力装置とを含むことを特徴とする。 こ のようにすれば、 必要に応じて外部メモリや内部メモリなどを使用せずにシステ ムを構築でき、 電子機器の低コスト化、 コンパク ト化、 低消費電力化、 開発期間 の短縮化を図ることができる。
[図面の簡単な説明]
図 1は、 実施例 1のマイクロコンビュー夕の構成例を示すプロック図である。 図 2 A、 図 2 B、 図 2 Cは、 ブートアドレスに基づいてリセット処理プログラ ムの実行を開始する種々の手法について説明するための図である。
図 3は、 実施例 1の詳細な動作例について説明するためのフローチャートであ 図 4は、 トラップベクタ、 トラップべク夕テ一ブルについて説明するためのメ モリマツプの一例である。
図 5は、 実施例 2のマイクロコンピュー夕の構成例である。
図 6 A、 図 6 B、 図 6 Cは、 種々の電子機器の内部ブロック図の例である。 図 7 A、 図 7 B、 図 7 Cは、 種々の電子機器の外観図の例である。 [発明を実施するための最良の形態]
以下、 本発明の好適な実施形態について図面を用いて詳細に説明する。
(実施例 1)
図 1に、 本実施例のマイクロコンビユー夕 1 0 1のブロック図を示す。
図 1のマイクロコンビュ一夕 10 1は、 例えば 32ビッ トのデ一夕を処理する CPU 102 (制御回路） と、 バスの制御を行う BCU (バスコントロールュニ ヅト） 1 08と、 内部 ROM 1 12を有する内部メモリ 1 1 0とを含む。
一方、 このマイクロコンピュー夕 10 1の外部には、 外部 ROM 1 1 6を有す る外部メモリ 1 14が設けられている。
ここで CPU 102は、 内部メモリ 1 10や外部メモリ 1 14から読み出され る命令を受け、 命令を解析し、 解析した命令を実行するための制御を行うもので あり、 本実施例では 1 6ビヅ ト長の命令を使用している。 また CPU 102は、 命令デ一夕バスからの命令の解析を行う命令デコーダ 1 18と、 P C (プログラ ムカウン夕） 120と、 ： R 0から R 1 5までの 1 6本の 32ビッ トのレジス夕か ら成る汎用レジス夕 1 03と、 積和演算を実行する積和演算回路 1 04と、 デー 夕の加減乗除などの算術演算、 論理和や論理積や論理シフトなどの論理演算を行 う A L U (算術論理演算ュニッ ト） 1 06とを含む。 積和演算回路 1 04は積和 演算を実行し、 ALU 106は各種の演算処理を実行する。 そして命令デコーダ 1 1 8は切り替え回路 1 50を含む。
汎用レジス夕 1 03、 積和演算回路 104、 ALU 106は、 CPU内部バス を用いてデータ転送を行う。 B CU 108は、 内部メモリ 1 1 0や外部メモリ 1 14から各種の命令や命令の実行に必要な各種のデータを読み込んだり、 内部メ モり 1 1 0や外部メモリ 1 14にデータを書き込むためのバス制御を行う。 但し本発明の適用範囲は、 マイクロコンピュー夕、 CPUの処理するデ一夕の ビッ ト長、 もしくは汎用レジス夕の数等により限定されるものではない。
本実施例の特徴は、 マイクロコンピュー夕 1 0 1が、 切り替え端子である端子 B T A 3と、 リセッ ト後に CP U 1 02が最初に読み出すブ一卜ァドレスを上記 端子 B T A3の状態に基づいて切り替える切り替え回路 150とを有する点にあ る。 このようにすることで、 リセッ ト後に内部 ROM 112から起動するか、 外 部 ROM 1 16から起動するかを選択することが可能となる。
例えばリセッ ト後に内部 ROM 1 12からプログラムを起動したい場合には、 リセヅ ト後に最初に実行するプログラムであるリセヅ ト処理プログラムを、 内部 ROM 1 12に格納しておく。 そして例えば B T A 3を 1 (ハイレベル） に設定 する。 すると、 リセヅ ト後に切り替え回路 150が発生するブートアドレスが内 部 ROM 112のアドレスになり、 CPU 102は、 リセッ ト後にこのブ一トァ ドレスを読みに行く。 従って、 ブートアドレスを例えば上記リセッ ト処理プログ ラムの先頭ァドレスに設定しておけば、 内部 ROM 112からプログラムが起動 することになる。
一方、 リセット後に外部 ROM 1 16からプログラムを起動したい場合には、 上記リセッ ト処理プログラムを外部 ROM 1 16に格納しておく。 そして例えば BTA3を◦ (口一レベル） に設定する。 すると、 リセット後に切り替え回路 1 50が発生するブートァドレスが外部 ROM 1 16のァドレスになり、 CP U 1 02は、 リセット後にこのブートアドレスを読みに行く。 従って、 このブートァ ドレスを例えば上記リセッ ト処理プログラムの先頭アドレスに設定しておけば、 外部 ROM 1 16からプログラムが起動することになる。
ブートアドレスを用いて、 リセヅ ト処理プログラムの実行を開始する手法には、 種々の手法が考えられる。
例えば図 2Aでは、 ブートアドレスに、 リセヅ ト後に最初に実行されるリセッ ト処理プログラムの先頭命令が格納されている。 即ちブートァドレス自体がリセ ット処理プログラムの先頭アドレスとなっている。 従って、 この場合には、 ブー トアドレスでこの先頭命令を読み出し、 リセッ ト処理プログラムの実行を開始す
Ό
一方、 図 2Bでは、 ブートアドレスに、 リセッ ト処理プログラムの先頭命令の アドレス （リセッ ト処理プログラムの先頭アドレス） へのジャンプ命令が格納さ れている。 従って、 この場合には、 ブートアドレスでこのジャンプ命令を読み出 し、 読み出したジャンプ命令を実行することでリセッ ト処理プログラムの先頭命 令を読み出し、 リセッ ト処理プログラムの実行を開始する。
また図 2 Cでは、 ブートアドレスに、 リセット処理プログラムの先頭命令のァ ドレスが格納されている。 従ってこの場合には、 ブートアドレスで先頭命令のァ ドレスを読み出し、 このアドレスにより先頭命令を読み出し、 リセッ ト処理プロ グラムの実行を開始する。
命令が 32ビッ ト長である場合に、 図 2 Bの手法では、 ジャンプ命令のォペレ ーシヨンコ一ドに例えば 4ビッ ト〜 6ビッ ト程度必要になるため、 ジャンプ先の アドレス指定に使用できるビッ トが 28ビッ ト〜 26ビッ 卜に制限される。 これ に対して、 図 2 Cの手法によれば、 32ビッ トの全てを使ってアドレスを指定で きるという利点がある。
次に本実施例の動作の詳細例について図 3のフ口一チヤ一ト及び図 4を用いて 説明する。 この詳細例では図 2 Cの手法でリセッ ト処理プログラムの実行を開始 している。
マイクロコンビュ一夕 1 0 1がリセッ トされると、 切り替え端子 BT A3が 1 か否かが判断される （ステップ S l、 S 2) 。 そして BTA3が 1の場合にはト ラップべクタ （ブートアドレス） 0x 00080000が発生し （ステップ S 3) 、 B T A 3が 0の場合にはトラップベクタ Ox O O C O O O O Oが発生する （ステ ヅプ S 4) 。 このトラップベクタは、 図 1の切り替え回路 1 50が、 例えば端子 BT A3からの信号やリセッ ト信号をデコードすることにより発生する。
発生されたトラップベクタは、 データアドレスバスに出力され、 これにより飛 び先べクタアドレスが読み出される （ステップ S 5) 。 例えば BTA3が 1に設 定され、 トラップベクタ 0 X 00080000が発生した場合には、 図 4に示す ように、 内部 ROM 1 1 2のトラップべク夕テ一ブルから飛び先べクタアドレス 0x 00080 100が読み出される。 一方、 BTA3が 0に設定され、 トラッ プベクタ 0 X 00 C 00000が発生した場合には、 外部 ROM 1 1 6のトラヅ プベクタテ一ブルから飛び先べク夕ァドレス Ox O O C O O l O Oが読み出され る o 次に、 読み出された飛び先べク夕ァドレスがデータバスを介して P C 120に 入力される （ステップ S 6) 。 これにより飛び先べクタアドレスがプログラム力 ゥン夕 P C 120に設定されることになる。 例えば B T A3が 1の場合には、 P C 120に、 飛び先べク夕ァドレス 0x00080100 (内部 ROMに格納さ れるリセッ ト処理プログラムの先頭アドレス） が設定され、 8丁 3が0の場合 には、 P C 120に、 飛び先べクタアドレス OxO O CO O l O O (外部 ROM に格納されるリセッ ト処理プログラムの先頭アドレス） が設定される。
P C 120への飛び先べクタアドレスの設定と同時に、 この飛び先べクタアド レスは、 P C 120から命令アドレスバスに出力され、 これにより リセッ ト処理 プログラムの先頭命令がフエヅチされる （ステップ S 7) 。 例えば BTA3が 1 の場合には、 内部 ROM 1 12に格納されるリセッ ト処理プログラムの先頭命令 がフェッチされ、 8丁八3が0の場合には、 外部 ROM 116に格納されるリセ ット処理プログラムの先頭命令がフェツチされる。 そしてこの先頭命令を受けた 命令デコーダ 1 18が命令を解析し、 命令の実行がス夕一卜する （ステップ S 8) , この時、 P C 120にはリセッ ト処理プログラムの先頭命令のアドレス （飛び先 ベクタアドレス） が設定されているため、 先頭命令の実行が完了し、 プログラム カウン夕がィンクリメン卜されると、 P C 120は先頭命令の次の命令を指すこ とになり、 次の命令の実行が可能となる。
以上、 説明した本実施例によれば、 ュ一ザは、 リセッ ト後のプログラムの起動 場所を任意に選択できる。
例えば内部 ROM 1 12から起動したい場合には、 B T A 3を 1に設定すると 共に内部 ROM 1 12にリセッ ト処理プログラムを格納しておく。 図 4を例にと れば、 アドレス 0x00080000の位置に所望の飛び先べク夕ァドレスを格 納しておくと共に、 この飛び先べク夕ァドレスの位置にリセヅ ト処理プログラム を格納しておく。 内部 ROM 1 12からプログラムを起動することにより、 マイ クロコンピュー夕 101の外部に外部 ROM 1 16を設ける必要がなくなり、 マ ィクロコンピュー夕 101を用いる電子機器の低コス ト化、 コンパク ト化、 低消 費電力化を図れる。 例えばマイクロコンピュー夕が外部 ROM 1 16からしか起 動できないと、 リセッ ト処理プログラムの起動のためだけに外部 ROM 1 1 6を 設ける必要が生じ、 電子機器の高コスト化等の問題を招くが、 本実施例によれば この問題を解決できる。
一方、 外部 ROM 1 16から起動したい場合には、 B T A 3を 0に設定すると 共に外部 R 0 M 1 1 6にリセッ ト処理プログラムを格納しておく。 図 4を例にと れば、 アドレス O x O O C O O O O 0の位置に所望の飛び先べクタアドレスを格 納しておくと共に、 この飛び先べク夕ァドレスの位置にリセッ ト処理プログラム を格納しておく。 例えば、 電子機器の開発期間中であり、 プログラムのデバッグ 作業が完了していない場合には、 外部 ROM 1 1 6から起動することが望ましい c 内部 ROM 1 10に格納されるプログラムの変更には、 ある程度の夕ーンアラウ ンドタイムを要するからである。 そして電子機器の開発が終了しプログラムの内 容が確定し量産段階に移行した段階で、 内部 ROM 1 12から起動するように B T A 3を 1に設定すればよい。 また製品不良に対する対処の迅速性を優先する場 合には、 電子機器の開発期間中のみならず量産中においても外部 ROM 1 1 6か ら起動することが望ましく、 この場合には、 B T A 3を常に 0に設定することに なる。
このように本実施例によれば、 ユーザは、 リセッ ト後のプ口グラムの起動場所 を任意に選択できるため、 ユーザの利便性を格段に高めることができる。
(実施例 2)
実施例 2は、 本発明のマイクロコンビユー夕の詳細例を示す実施例である。 図 5に示すように実施例 2のマイクロコンピュー夕 70◦は、 32ビッ トのマ ィクロコンピュー夕であり、 CPU 7 1 0、 ROM720、 RAM 730、 高周 波発振回路 9 10、 低周波発振回路 920、 リセッ ト回路 9 30、 プリスケーラ 940、 16ビヅ トプログラマブル夕イマ 9 50や 8ビッ トプログラマブルタイ マ 9 60やクロックタイマ 970などの夕イマ回路、 インテリジェン ト DMA 9 80や高速 DM A 990などのデ一夕転送制御回路、 割り込みコントローラ 80 0、 シリアルイン夕一フエ一ス 8 1 0、 B CU (バスコントロールュニッ ト） 7 4 0、 A/D変換器 8 3 0や D / A変換器 8 4 0などのアナログィン夕一フエ一 ス回路、 入力ポ一卜 8 5 0や出力ポート 8 6 0や I / Oポ一ト 8 7 0などの I / 0回路、 及びそれらを接続する各種バス 7 5 0、 7 6 0、 B T A 3端子などの各 種端子 8 9 0を含む。
1チップの半導体基板上に形成されるこのマイクロコンビュ一夕 7 0 0は、 3 2ビヅ トのデ一夕を処理できる R I S C方式のマイクロコンピュー夕である。 そ してパイプライン方式及びロード ·ス トァ方式のアーキテクチャ一を採用し、 ほ とんど全ての命令を 1クロックの期間で実行する。 全ての命令は 1 6ビッ トの固 定長で記述されており、 これにより極めて小さい命令コ一ドサイズを実現してい る。
(実施例 3 )
実施例 3は、 実施例 1、 2で説明したマイクロコンピュー夕を含む電子機器に 関する実施例である。 実施例 2で説明したように、 実施例 2のマイクロ コンピュータは、 リセッ ト後のプログラムの起動場所を端子 B T A 3を用いて任 意に選択できる。 これによりこのマイクロコンビュー夕が組み込まれる電子機器 の低コスト化、 コンパク ト化、 低消費電力化、 開発期間の短縮化を図ることが可 能となる。
例えば図 6 Aに電子機器の 1つである力一ナビゲ一シヨンシステムの内部プロ ヅク図を示し、 図 7 Aにその外観図を示す。 力一ナビゲ一シヨンシステムの操作 はリモコン 5 1 0を用いて行われ、 G P Sやジャィ口からの情報に基づいて位置 検出部 5 2 0が車の位置を検出する。 地図などの情報は C D R O M 5 3 0 (情報 記憶媒体） に格納されている。 画像メモリ 5 4 0は画像処理の際の作業領域にな るメモリであり、 生成された画像は画像出力部 5 5 0を用いてドライバーに表示 される。 マイクロコンピュ一夕 5 0 0は、 リモコン 5 1 0、 位置検出部 5 2 0、 C D R O M 5 3 0などのデ一夕入力源からデ一夕を入力し、 種々の処理を行い、 処理後のデータを画像出力部 5 5 0などの出力装置を用いて出力する。
図 6 Bに電子機器の 1つであるゲーム装置の内部プロヅク図を示し、 図 7 Bに その外観図を示す。 このゲーム装置では、 ゲームコントローラ 5 6 0からのプレ —ャの操作情報、 C D R O M 5 7 0からのゲームプログラム、 I Cカード 5 8 0 からのプレーヤ情報等に基づいて、 画像メモリ 5 9 0を作業領域としてゲーム画 像やゲーム音を生成し、 画像出力部 6 1 0、 音出力部 6 0 0を用いて出力する。 図 6 Cに電子機器の 1つであるプリン夕の内部プロック図を示し、 図 7 Cにそ の外観図を示す。 このプリン夕では、 操作パネル 6 2 0からの操作情報、 コード メモリ 6 3 0及びフォントメモリ 6 4 0から文字情報に基づいて、 ビッ トマップ メモリ 6 5 0を作業領域として、 印刷画像を生成し、 プリント出力部 6 6 0を用 いて出力する。 またプリン夕の状態やモードを表示パネル 6 7 0を用いてユーザ に伝える。
なお本発明のマイクロコンビユー夕を適用できる電子機器としては、 上記以外 にも例えば、 携帯電話 （セルラーフォン） 、 P H S、 ページャ、 オーディオ機器、 電子手帳、 電子卓上計算機、 P O S端末、 夕ツチパネルを備えた装置、 プロジェ クタ、 ワードプロセッサ、 パーソナルコンピュータ、 テレビ、 ビューファインダ 型又はモニ夕直視型のビデオテープレコーダなど種々のものを考えることができ る。
なお、 本発明は上記実施例 1、 2、 3に限定されるものではなく、 本発明の要 旨の範囲内で種々の変形実施が可能である。
例えば上記実施例では、 切り替え端子 B T A 3により、 内部 R O Mからの起動 と外部 R 0 Mからの起動を切り替える場合を主に例にとり説明した。 本発明は、 特にこのような切り替えを行う場合に有効であるが、 これに限られるものではな く、 少なくとも、 リセッ ト後に C P U (制御回路） が最初に読み出すブートアド レスを、 切り替え端子の状態に基づいて切り替えられるものであればよい。
また切り替え端子は 2ビッ ト以上の端子であってもよい。
またブートアドレスを用いてリセッ ト処理プログラムの実行を開始する手法は、 図 2 A、 図 2 B、 図 2 Cに限られるものではない。

Claims

請 求 の 範 囲
( 1 ) 命令を読み出し、 該命令を解析し、 該命令を実行するための制御を行う制 御回路と、
所与の切り替え端子と、
リセッ ト後に前記制御回路が最初に読み出すブートアドレスを、 前記切り替え 端子の状態に基づいて切り替える切り替え回路とを含むことを特徴とするマイク 口コンビユー夕。
( 2 ) 請求項 1において、
前記ブ一トアドレスに、 リセッ ト後に最初に実行するプログラムの先頭命令が 格納されていることを特徴とするマイクロコンピュー夕。
( 3 ) 請求項 1において、
前記ブートアドレスに、 リセッ ト後に最初に実行するプログラムの先頭命令の ァドレスへのジャンプ命令が格納されていることを特徴とするマイクロコンピュ 一夕。
( 4 ) 請求項 1において、
前記ブートアドレスに、 リセッ ト後に最初に実行するプログラムの先頭命令の ァドレスが格納されていることを特徴とするマイクロコンピュー夕。
( 5 ) 請求項 1において、
前記切り替え端子が第 1の状態の場合には、 前記ブートアドレスが、 マイクロ コンピュータが内蔵する内部 R O Mのァドレスとなり、
前記切り替え端子が第 2の状態の場合には、 前記プ一卜アドレスが、 マイクロ コンピュータの外部に設けられる外部 R O Mのァドレスとなることを特徴とする マイクロコンピュー夕。
( 6 ) 請求項 1乃至 5のいずれかのマイクロコンピュ一夕と、
前記マイクロコンピュー夕の処理対象となるデータの入力源と、
前記マイクロコンピュー夕により処理されたデータを出力するための出力装置 とを含むことを特徴とする電子機器。
PCT/JP1998/001393 1997-03-31 1998-03-27 Micro-ordinateur et equipement electronique WO1998044408A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP98911056A EP0907124A4 (en) 1997-03-31 1998-03-27 MICROCOMPUTER AND ELECTRONIC EQUIPMENT

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9645397 1997-03-31
JP9/96453 1997-03-31

Publications (1)

Publication Number Publication Date
WO1998044408A1 true WO1998044408A1 (fr) 1998-10-08

Family

ID=14165451

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1998/001393 WO1998044408A1 (fr) 1997-03-31 1998-03-27 Micro-ordinateur et equipement electronique

Country Status (4)

Country Link
EP (1) EP0907124A4 (ja)
KR (1) KR20000016163A (ja)
TW (1) TW366471B (ja)
WO (1) WO1998044408A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785808B2 (en) 2000-02-04 2004-08-31 Insyde Software, Inc. System and method for altering an operating system start-up sequence prior to operating system loading
GB2372604A (en) * 2000-12-14 2002-08-28 Psion Digital Ltd Address mapping in a synchronous memory controller
DE10255539A1 (de) * 2002-11-28 2004-06-24 Abb Patent Gmbh Verfahren zur Inbetriebnahme einer Mikrorechnerschaltung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212330A (ja) * 1988-06-29 1990-01-17 Nec Corp マイクロプロセッサ制御方式
JPH0581446A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd マイクロコントローラの内／外部ｒｏｍ切替方式

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW241346B (ja) * 1991-10-15 1995-02-21 Bull Hn Information Syst
US5432927A (en) * 1992-06-17 1995-07-11 Eaton Corporation Fail-safe EEPROM based rewritable boot system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212330A (ja) * 1988-06-29 1990-01-17 Nec Corp マイクロプロセッサ制御方式
JPH0581446A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd マイクロコントローラの内／外部ｒｏｍ切替方式

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"MC68000 16-Bit Microprocessor User's Manual (in Japanese)", 4th Edition, NIPPON MOTOROLA LTD., 15 July 1982, pages 74-76, XP002916995 *
ROBERT L. HUMMEL, "80X86/80X87 Family Technical Handbook (in Japanese)", First Edition, K.K. GIJUTSU HYORONSHA, JAPAN, 28 October 1983, pages 233-234, XP002916994 *
See also references of EP0907124A4 *

Also Published As

Publication number Publication date
EP0907124A4 (en) 2001-11-28
TW366471B (en) 1999-08-11
EP0907124A1 (en) 1999-04-07
KR20000016163A (ko) 2000-03-25

Similar Documents

Publication Publication Date Title
JPH0827716B2 (ja) データ処理装置及びデータ処理方法
US7340589B2 (en) Shift prefix instruction decoder for modifying register information necessary for decoding the target instruction
JP2001504959A (ja) Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ
US20040039901A1 (en) Data processing device and electronic equipment
JPH1078889A (ja) マイクロコンピュータ
JP2000276370A (ja) マイクロコンピュータ、電子機器及びエミュレーション方法
WO1998044408A1 (fr) Micro-ordinateur et equipement electronique
US5828859A (en) Method and apparatus for setting the status mode of a central processing unit
JP2007207075A (ja) Ｃｐｕ、集積回路装置、マイクロコンピュータ、電子機器、及びｃｐｕの制御方法
JP2007193572A (ja) Ｃｐｕ、集積回路装置、マイクロコンピュータ及び電子機器
JP2826309B2 (ja) 情報処理装置
JPS6217773B2 (ja)
JP3741182B2 (ja) マイクロコンピュータ、電子機器及びデバッグシステム
JPS6167148A (ja) マイクロコンピユ−タ
JP3779758B2 (ja) 随時にホストコンピュータと接続してユーザプログラムを変更することができるシングルボードコンピュータ
JPH07109589B2 (ja) 命令処理方式
JP2008262399A (ja) マイクロプロセッサ、マイクロコンピュータ、電子機器
JP2001015690A (ja) システムｌｓｉおよびその初期設定方法
JPS6330658B2 (ja)
US7340587B2 (en) Information processing apparatus, microcomputer, and electronic computer
JP2731618B2 (ja) エミュレータ
JPH06250818A (ja) 算術論理演算装置
JP2000181899A (ja) マイクロプロセッサ、共用端子制御方法およびリセット処理実行方法
JPH0683618A (ja) フラグ制御回路
JP2000029721A (ja) マイクロコンピュータ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1019980709731

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1998911056

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1998911056

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 09194445

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1019980709731

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1998911056

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1019980709731

Country of ref document: KR