WO1998041880A2 - Integrierte schaltung und verfahren zum testen der integrierten schaltung - Google Patents

Integrierte schaltung und verfahren zum testen der integrierten schaltung Download PDF

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips

Definitions

  • the first generation of smart cards could essentially only carry out storage functions. Relatively simple logic functions such as comparing numbers or generating pseudo-additional numbers were added later.
  • a microprocessor is increasingly being used which can carry out the complex security, encryption and / or authentication operations .
  • Cryptological methods are also increasingly being used, which require considerable computing effort.
  • the semiconductor chips contained in today's chip cards thus contain complex and complex circuits, which are usually formed with a CPU, a ROM, an EEPROM (or EPROM) and in some cases further modules such as a UART or a co-processor and a bus connecting them .
  • the CPU is usually assigned a RAM, which is usually designed as static RAM. Since static RAMs take up a lot of space, they are usually very small and only have less than one KB of storage capacity. It is also characteristic of smart card products that they only have one or two serial interfaces to the outside world, which means that data transmission is very slow. Since 8-bit parallel processing takes place internally, a series / parallel conversion is necessary, which is software-controlled by means of the accumulator via CPU, which means that this conversion is also very slow. However, since normal data transmission is defined by an ISO standard and only takes place at a few kbits per second, this means normal operation, ie operation not a problem for the user for the intended use as a rechargeable wallet, for example.
  • chip card products contain a test memory which is designed as ROM.
  • the selftest software consists of various test routines that are called up using test vectors. These test vectors can be entered via the IO port. Since the size of the test memory is limited and fluctuates within the different products, it usually does not contain all test routines. Therefore, the remaining test routines must be loaded into the EEPROM and executed from there. This requires several programming and deletion processes, which take much longer compared to the actual test.
  • the test memory which is designed as a ROM, is part of the ROM on the semiconductor chip, which also contains user programs such as the operating system and frequently used subroutines such as EEPROM write and erase programs.
  • the test memory area thus takes up part of the address space of the ROM, so that an erroneous or deliberate and abusive entry into this address area is possible, even if certain measures attempt to prevent access to this address area of the ROM after the tests have been carried out.
  • the previous implementation thus has the disadvantage of being too slow on the one hand, so that the tests take too long and therefore expensive, and on the other hand to allow access to the test routines even after the test, since these are in one ROMs are hard-wired or can possibly remain non-volatile on the chip in an EEPROM.
  • the object of the present invention is therefore to provide a circuit arrangement which allows a quick test and offers high protection against misuse.
  • the object is achieved by an integrated circuit which comprises at least one CPU, a user ROM, a test ROM and a CPU-internal RAM.
  • the address space of the test ROM lies within the address space of the user ROM, a switching means being provided in the manner according to the invention which only allows access to either the user ROM or the test ROM.
  • the switching means can be irreversibly set into a state that only allows access to the user ROM. In this way, the test ROM can be locked after the end of the test phase without the former address space being no longer occupied. There is therefore no gap in the available address area in which blocked memory areas can lie, so that an attacker cannot benefit from this.
  • test ROM only contains a test start program that is absolutely necessary to start a test. This means that the actual test routines are written into an external RAM, ie additional RAM, a so-called X-RAM, from where they are then executed.
  • a method according to the invention is specified in claim 7.
  • Storing the test routine only in an X-RAM has the advantage that the test routines can be deleted after a test by switching off the supply voltage, since the X-RAM is volatile.
  • this shift register can be used to transfer signals that occur during a test to the outside into the test device for monitoring. This makes the test safer and faster. It is advantageous to encrypt these signals before transmission, which can be done advantageously by a linear or non-linear feedback of the shift register, for example by an XOR gate. However, other gate functions are also possible.
  • FIG. 1 shows a block diagram of an integrated circuit according to the invention
  • FIG. 2 is a more detailed circuit diagram of an advantageous embodiment of the invention.
  • a CPU together with its assigned RAM, an additional X-RAM and a non-volatile EEPROM are connected to one another via a bus.
  • a serial input / output port I / O is connected to the accumulator (not shown) contained in the CPU, which is also used for serial / parallel conversion via the bus.
  • a ROM which mainly contains user software, and a test ROM are also via a switching means MUX, which can be a multiplexer connected to the bus.
  • the switching means MUX can be controlled, for example, by the CPU via the input / output port I / O, which is indicated by an arrow St.
  • the ROM or the test ROM can be connected to the bus and addressed via the switching means MUX.
  • the addresses with which the ROM can be addressed are at least partially identical to the addresses with which the test ROM can be addressed. It is therefore not possible to tell from the addresses whether the ROM or the test ROM is addressed.
  • the bus can be irreversibly connected to the ROM via the switching means MUX, so that the test ROM can be completely separated from the bus after the test phase.
  • test routines can be loaded into the X-RAM from outside and executed from there.
  • the writing of the test routines in the X-RAM has the advantage that this process runs much faster on the one hand and is only volatile on the other hand, so that the test routines in the X-RAM can be quickly deleted again, for example by switching off the supply voltage.
  • the switching means MUX is irreversibly brought into a state which makes it impossible to access the test ROM via the bus.
  • FIG. 2 shows an advantageous further development of the integrated circuit according to the invention in somewhat more detail.
  • the input / output gate I / O can be addressed by the CPU via an address decoder using an SFR (Special Function Register) address via the bus, which in turn has parallel connections to the bus. If the input / output gate I / O is controlled via the SFR address, the incoming and outgoing data are sent to and from the bus CPU transported. A serial / parallel or parallel / serial conversion of incoming or outgoing data can take place in the CPU under program control by means of the accumulator.
  • a shift register SR is connected in parallel to this transmission path, by means of which a rapid series / parallel or parallel / series conversion can take place during the test phase.
  • the shift register SR is also addressed and read by the CPU via an SFR address.
  • a corresponding address decoder SFR is provided in the shift register SR.
  • the shift register can also be activated and deactivated by the CPU via this SFR address.
  • a counter Z which counts the clocks Cl with which the information is written into the shift register SR and a signal to the CPU after each word which controls the writing into the X-RAM.
  • a possible sequence of a test proceeds as follows: First, the tester sends a logical "0" to indicate the start of a data transfer. This releases the counter Z. It indicates after 8 clocks that a byte is to be fetched. The CPU can experience this through a special signal, but it is just as possible to set this period using software. In the waiting loop, in which the CPU waited for the start of a transfer, the address counter of the X-RAM was set to its start. After the transfer, the test routine is first called, then the CPU jumps back into the receive queue.
  • This advantageous development serves to increase the test coverage and the earlier detection of defective chips, provided that the defects can be recognized from the observed internal signals.

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Abstract

Integrierte Schaltung mit einer CPU und einem Anwender-ROM, gekennzeichnet durch ein Test-ROM, dessen Adressraum innerhalb des Anwender-ROM-Adressraums liegt, ein CPU externes RAM sowie ein Schaltmittel, das einen Zugriff nur entweder auf das Anwender-ROM oder das Test-ROM ermöglicht und irreversibel in einen Zustand versetzbar ist, der nur einen Zugriff auf das Anwender-ROM erlaubt.

Description

Beschreibung
Integrierte Schaltung und Verfahren zum Testen der integrierten Schaltung
Die ersten Chipkartengenerationen wie Telefonkarten oder Krankenhauskarten konnten im wesentlichen nur Speicherfunktionen ausführen. Später kamen verhältnismäßig einfache Logikfunktionen wie Zahlenvergleich oder Erzeugen von Pseudozu- fauszahlen hinzu. Mit dem zunehmenden Einsatz von Chipkarten in sicherheitsrelevanten Bereichen wie im Bankgewerbe, wo teils erhebliche Werte gespeichert werden oder wenn besonders vertrauliche Daten gespeichert sind, kommt zunehmend ein Mikroprozessor zum Einsatz, der die komplexen Sicherungs-, Ver- schlüsselungs- und/oder Authentifizierungsoperationen ausführen kann. In zunehmendem Maße kommen auch kryptologische Verfahren zum Einsatz, die einen erheblichen Rechenaufwand erfordern.
Die in heutigen Chipkarten enthaltenen Halbleiterchips beinhalten also aufwendige und komplexe Schaltungen, die in der Regel mit einer CPU, einem ROM, einem EEPROM (oder EPROM) sowie teilweise weiteren Modulen wie einem UART, oder einem Ko- prozessor und einem diese verbindenden Bus gebildet sind. Der CPU ist zumeist ein RAM, das meistens als statisches RAM ausgeführt ist, zugeordnet. Da statische RAMs einen erheblichen Platzbedarf haben, sind sie meist sehr klein und weisen nur weniger als ein KByte Speicherkapazität auf. Charakteristisch für Chipkartenprodukte ist außerdem, daß sie nur ein bis zwei serielle Schnittstellen zur Außenwelt haben, wodurch eine Datenübertragung sehr langsam erfolgt . Da intern eine parallele Verarbeitung mit 8 Bit erfolgt, ist eine Serien/Parallel- Wandlung nötig, die mittels des Akkumulators per CPU softwaregesteuert erfolgt, wodurch auch diese Wandlung sehr langsam abläuft. Da die normale Datenübertragung aber durch eine ISO- Norm definiert ist und nur mit einigen KBit pro Sekunde erfolgt, stellt dies für den Normalbetrieb, also den Betrieb beim Anwender zum bestimmungsgemäßen Gebrauch als beispielsweise wiederaufladbare Geldbörse, kein Problem dar.
Die beschriebenen komplexen integrierten Schaltungen müssen jedoch in ausreichender Qualität an die Kunden ausgeliefert werden, so daß umfangreiche Tests notwendig sind.
Diese Produkttests werden mit Hilfe einer Seiftest-Software durchgeführt . Deshalb beinhalten Chipkartenprodukte einen Testspeicher, der als ROM ausgeführt ist. Dieser enthält die Selftest-Software, mit deren Hilfe nach einem Power-on Reset Teile des Chips getestet werden können. Die Selftest-Software besteht aus verschiedenen Testroutinen, die über Testvektoren aufgerufen werden. Diese Testvektoren können über den IO-Port eingegeben werden. Da die Größe des Testspeichers begrenzt ist und innerhalb der verschiedenen Produkte schwankt, enthält er in der Regel nicht alle Testroutinen. Deshalb müssen die übrigen Testroutinen in das EEPROM nachgeladen werden und von dort ausgeführt werden. Hierfür sind mehrere Programmier- und Löschvorgänge nötig, die im Vergleich zum eigentlichen Test wesentlich länger dauern.
Der als ROM ausgeführte Testspeicher ist Bestandteil des auf dem Halbleiter-Chip vorhandenen ROMs, das auch Anwenderpro- gramme wie das Betriebssystem und häufig verwendete Unterprogramme wie EEPROM-Schreib- und Löschprogramme enthält. Der Testspeicherbereich nimmt also einen Teil des Adressraums des ROMs in Anspruch, so daß ein irrtümlicher oder auch absichtlicher und mißbräuchlicher Einsprung in diesen Adressbereich möglich ist, selbst wenn durch bestimmte Maßnahmen ein Zugriff auf diesen Adressbereich des ROMs nach den durchgeführten Tests zu unterbinden versucht wird.
Die bisherige Realisierung hat also den Nachteil einerseits zu langsam zu sein, so daß die Tests zu lange dauern und damit teuer sind und andererseits auch nach dem Test einen Zugriff auf die Testroutinen zu ermöglichen, da diese in einem ROM quasi fest verdrahtet sind oder in einem EEPROM möglicherweise nicht-flüchtig auf dem Chip verbleiben können.
Die Aufgabe vorliegender Erfindung ist es also, eine Schal - tungsanordnung anzugeben, die einen schnellen Test erlaubt und einen hohen Schutz vor Mißbrauch bietet.
Die Aufgabe wird durch eine integrierte Schaltung gelöst, die zumindest eine CPU, ein Anwender-ROM, ein Test-ROM und eine CPU-internes RAM umfaßt. Der Adreßraum des Test-ROMs liegt dabei innerhalb des Adreßraums des Anwender-ROMs, wobei in erfindungsgemäßer Weise ein Schaltmittel vorgesehen ist, das einen Zugriff nur entweder auf das Anwender-ROM oder das Test-ROM ermöglicht. In vorteilhafter Weiterbildung ist das Schaltmittel irreversibel in einen Zustand versetzbar, der nur einen Zugriff auf das Anwender-ROM erlaubt. Auf diese Weise kann nach Abschluß der Testphase das Test-ROM gesperrt werden, ohne daß dessen früherer Adreßraum nicht mehr belegt ist. Es ist somit keine Lücke im zur Verfügung stehenden Adreßbereich vorhanden, in dem gesperrte Speicherbereiche liegen können, so daß ein Angreifer hieraus keinen Nutzen ziehen kann.
In Weiterbildung der Erfindung steht im Test-ROM lediglich ein zum Starten eines Tests unbedingt erforderliches Testbeginnprogramm. Damit werden die eigentlichen Testroutinen in ein CPU-externes, also zusätzliches RAM, ein sogenanntes X- RAM geschrieben, von wo sie dann ausgeführt werden.
Ein erfindungsgemäßes Verfahren ist in Anspruch 7 angegeben.
Eine Speicherung der Testroutine lediglich in einem X-RAM hat den Vorteil, daß nach einem Test durch Abschalten der Versorgungsspannung die Testroutinen gelöscht werden können, da das X-RAM flüchtig ist.
Bei Chipkartenanwendungen steht normalerweise nur ein serielles Eingangs/Ausgangstor zur Verfügung, da dort nur eine be- grenzte Anzahl von Kontakten zur Kommunikation mit der Außenwelt vorgesehen ist. Die Serien/Parallel- bzw. Parallel/Serien-Wandlung übernimmt der von der CPU gesteuerte Akkumulator. Dies erfolgt softwaregesteuert und ist entsprechend langsam. In Weiterbildung der Erfindung ist deshalb ein aktivier- und deaktivierbares Schieberegister vorhanden, das das Eingangs/Ausgangstor zusätzlich mit einem internen Bus verbindet. Damit können die Testroutinen wesentlich schneller in das X-RAM geschrieben werden.
In weiterer Ausbildung der Erfindung kann dieses Schieberegister dazu benutzt werden, während eines Test auftretende Signale zur Überwachung nach außen in das Testgerät zu überführen. Damit kann der Test sicherer und schneller gemacht wer- den. Es ist dabei vorteilhaft, diese Signale vor der Übertragung zu verschlüsseln, was in vorteilhafter Weise durch eine lineare oder nicht-lineare Rückkopplung des Schieberegisters, beispielsweise durch ein XOR-Gatter, geschehen kann. Es sind aber auch andere Gatterfunktionen möglich.
Die Erfindung wird nachfolgend anhand eines Ausführungsbei- spiels mit Hilfe von Figuren näher beschrieben. Dabei zeigen:
Figur 1 ein Blockschaltbild einer erfindungsgemäßen inte- grierten Schaltung und
Figur 2 ein detaillierteres Schaltbild einer vorteilhaften Ausführung der Erfindung.
Gemäß Figur 1 sind eine CPU samt ihr zugeordnetem RAM, ein zusätzliches X-RAM sowie ein nicht-flüchtiges EEPROM über einen Bus miteinander verbunden. Ein serielles Eingangs/ Aus- gangstor I/O ist mit dem in der CPU enthaltenen (nicht dargestellten) Akkumulator, der auch zur Serien/Parallel-Wandlung dient über den Bus verbunden. Ein ROM, in dem überwiegend Anwendersoftware enthalten ist und ein Test-ROM sind über ein Schaltmittel MUX, das ein Multiplexer sein kann, ebenfalls mit dem Bus verbunden. Das Schaltmittel MUX ist beispielsweise über das Eingangs/ Ausgangstor I/O gesteuert durch die CPU ansteuerbar, was durch einen Pfeil St angedeutet ist.
In erfindungsgemäßer Weise kann über das Schaltmittel MUX immer nur entweder das ROM oder das Test-ROM mit dem Bus verbunden und adressiert werden. Die Adressen, mit denen das ROM adressiert werden kann, sind zumindest teilweise identisch mit den Adressen, mit denen das Test-ROM adressiert werden kann. Es ist daher anhand der Adressen nicht zu erkennen, ob das ROM oder das Test-ROM adressiert ist.
Der Bus ist über das Schaltmittel MUX irreversibel mit dem ROM verbindbar, so daß nach Ablauf der Testphase das Test-ROM vollständig vom Bus abgetrennt werden kann.
Im Test-ROM ist vorzugsweise lediglich ein für den Start eines Tests erforderliches Testbeginnprogramm abgespeichert. Dieses wird nach einem Power-on-Reset aufgerufen, so daß Testroutinen von außerhalb in das X-RAM geladen und von dort ausgeführt werden können. Das Schreiben der Testroutinen in das X-RAM hat den Vorteil, daß dieser Vorgang einerseits wesentlich schneller abläuft und andererseits nur flüchtig ist, so daß die im X-RAM stehenden Testroutinen beispielsweise durch Abschalten der Versorgungsspannung schnell wieder gelöscht werden können. Nach Abschluß des Tests wird das Schaltmittel MUX irreversibel in einen Zustand gebracht, der einen Zugriff auf das Test-ROM über den Bus unmöglich macht.
Figur 2 zeigt etwas detaillierter eine vorteilhafte Weiterbildung der erfindungsgemäßen integrierten Schaltung. Das Eingangs/Ausgangstor I/O ist wie bereits erwähnt über einen Adreßdekoder mittels einer SFR (Special Function Register) - Adresse über den Bus von der CPU adressierbar, die ihrerseits parallele Verbindungen zum Bus hat. Wenn das Eingangs/ Ausgangstor I/O über die SFR-Adresse angesteuert wird, werden die ein- und ausgehenden Daten über den Bus zur bzw. von der CPU transportiert. In der CPU kann programmgesteuert mittels des Akkumulators eine Serien/Parallel- beziehungsweise Parallel/Serienwandlung ein- beziehungsweise ausgehender Daten stattfinden.
In erfindungsgemäßer Weise ist parallel zu diesem Übertragungspfad ein Schieberegister SR geschaltet, mittels dem eine schnelle Serien/Parallel- beziehungsweise Parallel/Serien- Wandlung während der Testphase erfolgen kann. Das Schiebere- gister SR wird von der CPU ebenfalls über eine SFR-Adresse angesprochen und gelesen. Hierzu ist ein entsprechender Adreßdecoder SFR beim Schieberegister SR vorgesehen. Über diese SFR-Adresse ist das Schieberegister von der CPU auch aktivier- und deaktivierbar.
Damit erkannt werden kann, wann ein zu wandelndes Wort in das Schieberegister SR eingeschrieben ist, ist ein Zähler Z vorgesehen, der die Takte Cl, mit dem die Information in das Schieberegister SR eingeschrieben werden, zählt und jeweils nach einem Wort ein Signal an die CPU abgibt, die das Einschreiben in das X-RAM steuert.
Da eine CPU in integrierten Schaltungen üblicherweise 8Bit parallel verarbeiten kann, genügt im Prinzip ein 8Bit langes Schieberegister. Zur Synchronisation des Datenstromes muß dann ein einzelnes Startbit ausreichen. Nach jeweils 8 vom Zähler Z gezählten Takten findet dann eine Serien/Parallel- Wandlung beim Einlesen statt, indem der Inhalt des Schieberegisters SR parallel auf den Bus gegeben wird.
Es ist aber auch möglich, vor jedem einzulesenden Byte ein Startbit zu senden, wodurch die Verwendung eines Personal Computers als Tester vereinfacht würde. Dann ist aber ein 9Bit langes Schieberegister nötig. Außerdem wäre die Daten- Übertragungsrate geringer. Die Erfindung läßt sich prinzipiell bei jeder beliebigen von einer CPU verarbeitbaren Wortbreite anwenden also insbesondere auch bei 16Bit- und 32Bit-Zentraleinheiten. Das Schieberegister muß dann lediglich eine entsprechende Länge haben.
Ein möglicher Ablauf eines Tests läuft wie folgt ab: Zunächst sendet der Tester eine logische "0", um den Beginn eines Datentransfers anzuzeigen. Damit wird der Zähler Z. freigegeben, der nach jeweils 8 Takten anzeigt, daß ein Byte abzuholen ist. Die CPU kann dies durch ein spezielles Signal erfahren, es ist aber genau so gut möglich, diesen Zeitraum durch eine Software einzustellen. In der Warteschleife, in der die CPU auf den Beginn einer Übertragung wartete, wurde vorher der Adreßzähler des X-RAMs auf seinen Anfang eingestellt. Nach der Übertragung wird nun zunächst die Testroutine aufgerufen, anschließend springt die CPU wieder in die Empfangs- Warteschleife.
In der Pause zwischen zwei Übertragungen ist es möglich, den Zähler Z weiterlaufen zu lassen. Dadurch können interne Signale 8 Takte lang mit dem Systemtakt Cl mit dem Inhalt des Schieberegisters SR über eine beliebige Funktion wie zum Beispiel ein XOR verknüpft werden (Sammelphase) und in den nächsten 8 Takten ausgegeben werden (Ausgabephase) . Die Verknüp- fung ist durch einen Doppelpfeil vom Schieberegister SR zum XOR-Gatter angedeutet. Tatsächlich wird das Ausgangssignal des Schieberegisters SR über das XOR auf seinen Eingang rückgekoppelt werden. Das XOR kann zum Zwecke der Verschlüsselung gesteuert von der CPU ein- bzw. ausgeschaltet werden. Dies ist durch einen Pfeil Pf angedeutet. In jeder Sammelphase kann dieser Vorgang durch ein Startbit unterbrochen werden, so daß ein neuer Datenstrom empfangen werden kann. Die Verknüpfung der internen Signale mit dem Inhalt des Schieberegisters SR während der Sammelphase hat zwei Gründe . Zum einen können dadurch alle 8 Werte, die in der Sammelphase verknüpft werden, auf ihre Korrektheit geprüft werden; zum anderen wird dadurch kein Originalsignal an die Außenwelt weitergegeben, so daß ein Mißbrauch dieser Information für potentielle Angreifer nicht möglich ist.
Diese vorteilhafte Weiterbildung dient der Erhöhung der Testabdeckung und der früheren Erkennung von defekten Chips, sofern die Defekte an den beobachteten internen Signalen erkennbar sind.

Claims

Patentansprüche
1. Integrierte Schaltung mit einer CPU, einem Anwender-ROM sowie einem diese verbindenden Bus, g e k e n n z e i c h n e t d u r c h ein ebenfalls mit dem Bus verbundenes Test-ROM, dessen Adressraum innerhalb des Anwender-ROM-Adressraums liegt, ein mit dem Bus verbundenes, CPU-externes RAM (XRAM). sowie ein Schaltmittel (MUX) , das einen Zugriff nur entweder auf das Anwender-ROM oder das Test-ROM ermöglicht.
2. Integrierte Schaltung mit einer CPU, einem Anwender-ROM sowie einem diese verbindenden Bus, auf die ein Zugriff nur über zumindest ein serielles Eingangs-/Ausgangstor (I/O) mög- lieh ist und eine interne Serien/Parallel-Wandlung einkommender bzw. Parallel/Serienwandlung ausgehender Daten programmgesteuert durch die CPU erfolgt, g e k e n n z e i c h n e t d u r c h ein ebenfalls mit dem Bus verbundenes Test-ROM, dessen Adressraum innerhalb des Anwender-ROM-Adressraums liegt, ein CPU-externes RAM (XRAM) sowie ein Schaltmittel (MUX) , das einen Zugriff nur entweder auf das Anwender-ROM oder das Test- ROM ermöglicht.
3. Integrierte Schaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß das Schaltmittel (MUX) irreversibel in einen Zustand bringbar ist, der nur einen Zugriff auf das Anwender-ROM erlaubt .
4. Integrierte Schaltung nach Anspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t, daß das serielle Eingangs-/Ausgangstor (I/O) zur Serien/Parallel-Wandlung zusätzlich über ein aktivier- und deak- tivierbares Schieberegister (SR) mit einem internen Bus verbindbar ist .
5. Integrierte Schaltung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die Deaktivierung des Schieberegisters (SR) irreversibel durchführbar ist .
6. Integrierte Schaltung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß das Schieberegister (SR) über ein logisches Gatter (XOR) rückgekoppelt ist.
7. Verfahren zum Testen einer integrierten Schaltung, die eine CPU und ein Test-ROM sowie ein CPU-externes RAM aufweist, mit den Schritten:
- nach einem Power-On-Reset wird ein im Test-ROM implemen- tiertes Testbeginnprogramm aktiviert,
- gesteuert durch das Testbeginnprogramm werden Testroutinen in das RAM geladen und von dort durch die CPU ausgeführt,
- nach dem Ende des Tests werden die Testroutinen im RAM gelöscht und ein Ausführen des im Test-ROM implementierten Testbeginnprogramms irreversibel unterbunden.
8. Verfahren nach Anspruch 7 , d a d u r c h g e k e n n z e i c h n e t, daß die Testroutinen über ein serielles Eingangs-/Ausgangstor (I/O) und einen zuschaltbaren Serien/Parallel-Wandler in das RAM geschrieben werden.
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