WO1998040874A1 - Synthetiseur d'image, convertisseur d'image et procedes - Google Patents
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Definitions
- Image synthesis device image conversion device and method
- the present invention relates to an image synthesizing apparatus capable of synthesizing and displaying an interlaced image such as NTSC in an arbitrary area of a non-interlaced image such as a VCA at an equal size by enlarging or reducing the same size.
- An NTSC interlace image of a CCD camera or the like has an odd field and an even field, and an odd field image and an even field image constitute one frame (one screen) image. .
- odd fields and even fields are alternately performed in field units, and one screen is displayed in two scans.
- non-interlaced scanning such as VGA displays one screen in one scan without skipping as described above, and the displayed image has less flicker than interlaced scanning. Become.
- an interlaced signal is converted to a non-interlaced signal, and this is converted to a part or the entire area of the non-interlaced display screen.
- Many technologies have been proposed to display the information.
- Japanese Patent Laid-Open No. 5-114026 is one such prior art.
- a main image memory for storing main image data (non-interlaced signal) and a sub image data (interlaced signal) are stored.
- Signal is stored in the main memory and the sub-image memory having the same capacity as the main image memory for storing the image data at an address corresponding to the frame memory.
- the scanning address of the sub-image memory becomes a predetermined address corresponding to the area to be synthesized and displayed
- the sub-image is read from the sub-image memory, and the scanning address of the main image displays the sub-image.
- the display data to be output to the CRT display is switched from the main image data to the read sub-image data so that the sub-image data is read out. Data on the main image screen.
- a sub-image memory having the same capacity as the main image memory capable of storing all the sub-images is prepared, and by controlling the timing of reading data from the sub-image memory, some of the sub-images are mainly The images are combined on the display screen.
- magnification is limited to a power of 2 such as “l / 2 m” or “2 m”, so that any magnification
- a request for accurately reducing or enlarging the sub-screen to a desired size cannot be satisfied.
- data is stored in the sub-image memory by an address method in which the data of each pixel corresponds to the XY address of the CRT display device on a one-to-one basis.
- the CRT display device is 640 dots wide by 480 dots high and one dot image is one byte, the sub-image data is stored in the memory space as shown in Fig. 10. I have to.
- each horizontal synchronous scan line has 64 bits of the 104 bytes composed of the lower 10 bits of the memory address. Make 0 bytes correspond. Also, since 480 lines are required in the vertical direction, 480 of the upper 9 bits (512) of the address are allocated. However, in the sub-image memory configured in this manner, the area A occupied by the remaining 384 bytes of each horizontal synchronous scanning line of 480 lines, and the remaining area of the upper address space of 512 lines. 32 The area B occupied by the 2 lines is unused, requiring more memory than the required memory capacity, which is disadvantageous in terms of cost and mounting area.
- the present invention has been made in view of the above problems, and can reduce the memory capacity of image data for synthesizing a main image and a sub-image. It is an object of the present invention to provide an image synthesizing device that can be set. It is another object of the present invention to provide an image conversion apparatus and method capable of converting a non-interlaced signal into a non-interlaced signal using only one frame memory, thereby reducing costs. I do.
- the invention described in claim 1 is an image synthesizing device that synthesizes and displays a predetermined display area P of a sub-image within a predetermined display area Q of a main image displayed on a display,
- the scanning address of the main image data corresponds to the address corresponding to the display area Q of the main image.
- the frame memory that is read out in the order in which the stored sub-image data is input, the main image data to be displayed on the display and the sub-image data that is sequentially read from the frame memory are input,
- the scanning address of the main image data is the address corresponding to the display area Q of the main image
- the selected channel is switched from the main image data to the sub image data and output to the display, and the sub image data is displayed.
- a selector for performing the operation is performed by the scanning address of the main image data is the address corresponding to the display area Q of the main image.
- the sub-image data when a sub-image is input and a scanning address corresponding to a display area to be combined with the sub-image is obtained, the sub-image data is continuously written to the frame memory in the order of input. Thereafter, when the main image data is displayed in the main image composite display area Q, the sub-image data is sequentially read from the frame memory in the input order corresponding to the display address, and this read is performed from the main image data. Sub-image data is switched to the sub-image data and displayed on the display, so that the sub-images are Is displayed. In this case, the sub-image may be of either an interlaced or non-interlaced type. As described above, according to the first aspect of the present invention, since the sub-images are stored in the continuous address space of the frame memory, the capacity of the frame memory can be reduced.
- the scanning address of the main image data is changed to the display area of the main image.
- an odd line address corresponding to Q a first frame memory from which the stored sub-image data is read out in the input order; and an even-numbered file in the display area P to be combined among the interlace sub-image data.
- a second frame memory that is sequentially read, the main image data to be displayed on the display, and the first frame memory or the second frame memory.
- the sub-image data sequentially read from the frame memory is input, and when the scanning address of the main image data is the address corresponding to the display area Q, the selected channel is switched from the main image data to the sub-image data.
- a selector for outputting to the display unit and displaying the sub-image data at the same magnification.
- the sub-image data of the odd field is converted.
- the first frame memory FIFO serial memory
- the second frame memory FIFO serial memory
- the interlaced sub-images are combined at the same magnification and displayed in the display area Q of the main image. Therefore, only the sub-image data to be synthesized is stored in the frame memory, and the main image data is switched to the stored sub-image data at the time of synthesis, so that the capacity of the frame memory can be reduced.
- the invention described in claim 3 is an image synthesizing device according to claim 1 or 2
- the frame memory When the frame memory is configured to reduce the display area P of the sub-image to a predetermined magnification and display the composite image in the display area Q of the main image, the scan address of the sub-image data is displayed when the sub-image data is input.
- the address corresponding to the area P each line in the vertical direction is thinned to one of the predetermined magnification, and when the horizontal scanning address is the address corresponding to the display area P for each thinned line,
- the sub-image data input in the horizontal direction after being thinned to the predetermined magnification is stored.
- the scanning address of the main image data is the address corresponding to the display area Q of the main image.
- the configuration is such that the sub-image data stored thinned out is continuously read out in the input order.
- the display area P of the sub-image when the display area P of the sub-image is reduced to a predetermined magnification and combined and displayed in the display area Q of the main image, it corresponds to the display area P of the sub-image data.
- each line in the vertical direction is decimated to the predetermined magnification
- each line decimated in the horizontal direction is decimated to the predetermined magnification in the horizontal direction and continuously written to the frame memory.
- the stored sub-image data is read out from the frame memory in the input order, and the main image data is switched to the read-out sub-image data and displayed.
- the image is reduced and composited.
- only the sub-image data to be synthesized is reduced to an arbitrary magnification and stored in the frame memory, so that the capacity of the frame memory can be reduced. The required magnification of the worker can be satisfied.
- the invention described in claim 4 is the invention described in claim 1 or 2.
- the image synthesis device In the image synthesis device,
- the frame memory when enlarging the display area P of the sub-image to a predetermined magnification and displaying it in the display area Q of the main image, inputs data of only the display area P of the sub-image data.
- the scanning addresses of the main image data are the addresses corresponding to the display area Q of the main image, one line is stored for each predetermined number of lines corresponding to the predetermined magnification.
- One line of the sub-image data is read in a cycle of the predetermined magnification with respect to the frequency of the horizontal dot clock of the main image,
- the line buffer FIF 08 stores the read one-line sub-image data in the order of input in synchronization with the horizontal dot clock of the main image, and then stores the main image data in the display area Q. In the remaining lines for each predetermined line corresponding to the predetermined magnification, the stored one-line sub-image data is repeatedly output for each line in the input order.
- the stored sub-image data is synthesized and displayed while expanding in the horizontal and vertical directions as follows. That is, one line of the stored sub-image data is stored in the frame memory at one cycle of the frequency of the horizontal synchronization signal of the main image, which is equal to the magnification, one line at a time every predetermined number of lines corresponding to the predetermined magnification. By reading from, the image is enlarged and displayed in the horizontal direction.
- the enlarged sub-image data is written into the line buffer FIFO for one line. Further, for the remaining lines of the predetermined number of lines, the sub-images stored in the line buffer FIFO are successively read out for each line in the order of input, and displayed on a display repeatedly for each line. As a result, the sub-image can be displayed in both the horizontal and vertical directions by enlarging it by the predetermined magnification. P and can. Therefore, only the sub-image data to be combined is stored in the frame memory and then displayed at an arbitrary magnification, so that the capacity of the frame memory can be reduced and the enlargement and synthesis at an arbitrary magnification can be performed. Therefore, the required magnification of the operator can be satisfied.
- An invention according to claim 5 is the image synthesizing device according to any one of claims 1 to 4, wherein the selector 4 outputs the AZD-converted main image data.
- the configuration is such that the image data is input without passing through a memory, is switched to the sub-image data to be synthesized, and is output to the display for display.
- the main image data is switched to the sub-image data to be synthesized without requiring a memory for storing the main image data for image synthesis, and the display is switched to the display. Since the image is directly output, the memory of the image data can be reduced.
- the invention described in claim 6 is the image synthesizing device according to claim 4,
- the line buffer FIFO stores one line of sub-image data read from the frame memory in the order in which the sub-image data is input and stores the sub-image data in a cycle of the predetermined magnification relative to the frequency of the horizontal dot clock of the main image.
- the remaining one line of the main image data in the display area Q corresponding to the predetermined magnification for each of the predetermined lines, the stored one-line sub-image data is written in the input order in the horizontal dot clock of the main image.
- the configuration is such that reading is performed in a cycle of the predetermined magnification for the frequency of CKR, and is output repeatedly for each line.
- the data corresponding to the display area to be combined with the sub-image data is continuously written into the frame memory in the input order, and thereafter, the combined display area of the main image data is written.
- the main image data is switched, and the stored sub-image data is composited and displayed in the horizontal and vertical directions as follows. That is, one line of the stored sub-image data is stored in the frame memory in one cycle of the frequency of the horizontal synchronization signal of the main image, which is equal to the magnification factor, one line for each predetermined number of lines corresponding to the predetermined magnification factor.
- the read sub-image data is written to the line buffer FIFO at the same magnification, that is, in the same cycle as the predetermined magnification, as in the case of reading from the frame memory. Then, in the remaining lines of the predetermined number of lines, the sub-image data is read from the line buffer FIFO continuously in the order of the input in the cycle of the magnification of the frequency of the horizontal synchronization signal of the main image, which is 1 / the above magnification. The display is enlarged and this is repeated for each line. This allows the sub-image to be displayed enlarged in both the horizontal and vertical directions by the predetermined magnification.
- the capacity of the frame memory can be reduced. Also, since the data is stored in the line buffer FIFO at the same magnification and displayed at a predetermined magnification when read out, the memory capacity of the line buffer FIFO can be reduced. Furthermore, since the magnification and synthesis of an arbitrary magnification can be performed, the magnification required by the operator can be satisfied.
- an image conversion apparatus for converting an interlaced scanning image signal including an odd field and an even field into a non-interlaced scanning image signal
- a write operation and a read operation can be performed asynchronously, one frame memory for storing an input interlaced scan image signal, and an image signal of each line in one field of the interlace scan image signal.
- First write control means for storing in an intermittent address area starting from the first address of the frame memory in an address area corresponding to one line of image data in correspondence with the line order of the one field, The image signal of each line of the other field among the image signals of the interlaced scanning corresponds to the order of the line of the other field in each free address area formed between the intermittent address areas of the frame memory.
- Second write control means for storing and storing the one frame by the first and second write control means.
- a reading control means for reading out Intare Ichisu signal stored in the order of lines Noninta one race scanned Adoresu contiguous location frame memory in the order of the top Adoresu force et Adore scan, via the one-frame memories And converting the interlaced signal into a non-interlaced signal.
- an interlaced image of one field is stored in a discrete address area of a frame memory, and then an interlaced image of the other field is stored in the discrete address area.
- the interlaced image is stored in the continuous address area of the frame memory in the order of the non-interlaced scanning lines. Therefore, the interlaced signal is converted into a non-interlaced signal by reading out the stored image in the order of the address. Therefore, according to the present invention, an interlace signal can be converted to a non-interlace signal using only one frame memory, thereby reducing the device cost and the mounting area. This is advantageous.
- the invention corresponding to claim 8 is an image conversion method for converting an interlaced scan image signal composed of an odd field and an even field into a non-interlace scan image signal via one frame memory.
- the image signal of each line in one field of the image signals of the interlaced scanning is separated by an address area corresponding to one line of image data, and the intermittent address area starting from the first address of the frame memory is provided.
- a third step is provided.
- the interlaced image of one field is stored in the interlaced address area of the frame memory, and then the interlaced image of the other field is stored in the interlaced image.
- the non- The interlaced images are stored in the order of the interlaced scanning lines. Therefore, the interlaced signal is converted into a non-interlaced signal by reading out the stored image in the order of the address.
- an image conversion apparatus for converting an interlaced scanning image signal including an odd field and an even field into a non-interlaced scanning image signal
- the writing operation and the reading operation are performed asynchronously.
- One serial access memory that sequentially stores interlaced image signals in an address area that is incremented in synchronization with an input clock signal, and a control synchronizing signal from an input interlaced image signal
- a write clock forming means for forming a write clock signal for the serial access memory based on the extracted signal; and generating a high-speed cut signal having a higher frequency than the write clock signal.
- a high-speed clock signal generating means and one of the interlaced scanning image signals
- one line of interlaced scan image data is written while incrementing the write address of the serial access memory in synchronization with the write clock signal.
- First writing control means for performing the interlaced scanning image signal
- one line of interlaced scan image data is written while incrementing the write address of the serial access memory in synchronization with the write clock signal.
- a fourth operation in which the write address of the serial access memory is incremented by an address area corresponding to one line of image data in synchronization with the first address is performed by an address area corresponding to one line of image data from the first address.
- Second write control means for storing the image data corresponding to the line order of the other field, and an image of the interlace scan stored in the serial access memory by the first and second write control means.
- Read control means for reading data in order of address from the head address, And so as to convert an interlaced signal into Noninta one race signal via the serial one of the serial access memory.
- required image data of one field of the interlaced scanning image signal is stored in a skipped address area of the serial access memory, and then the other field data is stored.
- the image data of the interlace scan is stored in the space area between the skipped address areas.
- one frame of the interlaced image signal can be stored in one serial access memory, so that the number of serial access memories can be reduced to one and the memory storage area can be more effectively used. It can be used.
- Write operation and read operation can be performed asynchronously, and one serial access that sequentially stores sub-image signals in an address area that advances in synchronization with an input clock signal A memory; a write clock forming means for extracting a control synchronization signal from an input sub-image signal; and forming a write clock signal for the serial access memory based on the extracted signal; A high-speed cut-off signal generating means for generating a high-speed cut-off signal having a high frequency; and when the image of one of the sub-image signals is input and the predetermined extraction is performed.
- the write address of the serial access memory should be displayed in the display area of the one field while incrementing the write address of the serial access memory in synchronization with the write clock signal.
- a first operation for writing data for the line, and the serial access method in synchronization with the high-speed clock signal without writing data By alternately executing the second operation of incrementing the write address of the memory by an address area corresponding to one line of sub-image data to be displayed in the display area starting from the head address of the serial access memory, First write control means for storing image data to be displayed in the display area of the one field in the intermittent address area of the serial access memory in correspondence with the line order of the one field; When an image of the other one of the sub-image signals is being input and a sub-image included in the predetermined extraction region is being input, the sub-image signal is synchronized with the write clock signal. While incrementing the write address of the serial access memory, the display area of the other field is incremented.
- the fourth operation of incrementing by the address area corresponding to the sub-image data of the sub-image data and the address starting from the head address by the address area corresponding to the one-line image data to be displayed in the display area from the head address By alternately executing, the image of each line of one field of the serial access memory is displayed in each free address area formed between the address areas where the image is stored in the display area of the other field.
- Second writing control means for storing image data to be stored in correspondence with the line order of the other field; and the main image Scan address in the predetermined display area
- read control means for reading the sub-image data stored in the serial access memory by the first and second write control means in order from the first address to the address, and the scanning address of the main image.
- the main image is selected.
- the main image is selected.
- Switching means for selecting and outputting an image is provided.
- the sub-image of the interlaced scanning composed of the odd and even fields is provided in a predetermined display area on the display screen on which the main image of the non-interlaced scanning is displayed.
- the required sub-images of one field are first stored in the discrete address area of the serial access memory, and then the other sub-fields of the other field are stored.
- the sub-images are consequently stored in the continuous address area of the serial access memory in the order of the non-interlaced scanning lines.
- one frame of the interlaced image signal can be stored in one serial access memory, so that the number of serial access memories can be reduced to one and the storage area of the memory can be reduced. It can be used more effectively. Further, since the interlaced image signal is stored in a continuous address area, the address control for reading out the image when synthesizing the main image is simplified.
- a predetermined area in an interlaced scanning sub-image comprising odd fields and even fields is provided.
- a sub-image included in the extraction area of the sub-image is to be reduced and displayed; and a reduction ratio setting unit configured to set a reduction ratio of the sub-image;
- the first writing control means when performing the first operation, sets the sub-image of one field included in the predetermined extraction area to the set reduction ratio.
- the reduced address of one line of the sub-image data to be displayed in the display area in the serial access memory is displayed.
- the second writing control means when executing the third operation, reduces the sub-image of the other field included in the predetermined extraction area by the set reduction.
- the fourth operation is performed by thinning out in the main scanning direction and the sub-scanning direction according to the ratio, the write address of the serial access memory is displayed in the display area after the reduction. Increment by the address area corresponding to the sub-image data of the line, and the third operation and the fourth operation of the parentheses correspond to the reduced one-line image data to be displayed in the display area from the first address.
- the scanning means starts from an address advanced by the address area to be read, and the reading control means, wherein the scan address of the main image is an address corresponding to the display area reduced and set by the display area setting means.
- the switching means sets the scanning address of the main image to the display area. If the address is not the address corresponding to the display area reduced by the setting means, the main image is selected, and the main image is scanned. When less is Adore scan corresponding to the reduced set display area is to be force out by selecting the sub-images output from the serial access memory.
- the timing of writing data to the serial access memory is controlled in accordance with the reduction rate, so that one of the fields reduced in accordance with the reduction rate is controlled.
- a reduced sub-image can be synthesized on the main screen using only one serial access memory, and the number of serial access memories can be reduced to one, and the storage area of the memory can be reduced. Can be used more effectively.
- the reduced interlaced image signal is stored in a continuous address area, the address control for reading out the image when synthesizing the main image is simplified.
- an image conversion apparatus for converting an interlace scanning image signal composed of an odd field and an even field into a non-interlace scanning image signal
- a write operation and a read operation can be performed asynchronously, one video memory for sequentially storing an interlaced scan image signal in an address area corresponding to an input address signal, and an image of one field of the interlaced scan image signal
- the image data of the field is paired in the line order of the one field.
- a first write control means for storing and storing an image of the other field of the image signal of the interlaced scan, when a write address of the video memory is advanced, The third operation of writing the image data of the race scan, and the fourth operation of skipping the write address of the video memory by an address area corresponding to one line of image data without writing the data.
- Second write control means for storing the image data of the other field in each free address area formed therebetween in correspondence with the line order of the other field; and the first and second write control means Read-out control means for reading out the image data of the interlaced scanning stored in the video memory in the order of the address from the head address to the non-interlace signal via the one video memory. I am trying to convert.
- a normal video memory whose address area is specified by a normal address specification is used as a memory for storing an interlaced scan image. That is, first, required image data of one field of the interlaced scanning image signal is stored in a discrete address area of the video memory, and then required image data of the other field is vacant between the discrete address areas.
- the interlaced scan image data is stored in the continuous address area of the video memory in the order of the non-interlace scan lines. Therefore, the interlaced signal can be converted into a non-interlaced signal by reading out the stored image data in the order of the address.
- one frame of interlaced image signal can be stored in one video memory, so that the number of video memories can be reduced to one and the storage area of the memory can be more effectively used. You will be able to
- a write operation and a read operation can be performed asynchronously, one video memory for sequentially storing sub-image signals in an address area corresponding to an input address signal, and an image of one field of the sub-image signals is input. And when the sub-image included in the predetermined extraction area is input, the display address of the one field should be displayed in the display area of the one field while advancing the write address of the video memory.
- La A first operation of writing data for one line, and skipping a write address of the video memory by an address area corresponding to one line of sub-image data to be displayed in the display area without writing data.
- the image data to be displayed in the display area of the one field is stored in the intermittent address area of the video memory.
- First writing control means for storing data corresponding to the line order of one field, and the predetermined extraction area when an image of the other field of the sub-image signal is input.
- the sub-image included in the field is input, the sub-image is displayed in the display area of the other field while advancing the write address of the video memory.
- the fourth operation of skipping only the first address is performed starting from an address that is advanced by an address area corresponding to one line of image data to be displayed in the display area from the top address, as a starting point.
- Image data to be displayed in the display area of the other field is stored in each free address area formed between the address areas where the image of each line of one field of the memory is stored.
- Second writing control means for storing data in accordance with the order of the lines, and a scanning address of the main image is an address corresponding to the predetermined display area.
- Reading control means for reading the sub-image data stored in the video memory by the first and second writing control means in the order of address from the head address, and the scanning address of the main image indicates the predetermined display. If the address does not correspond to the area, the main image is selected.If the scan address of the main image is an address corresponding to the predetermined display area, the sub-image output from the video memory is selected. Switching means for outputting.
- a normal video memory whose address area is specified by a normal address specification is used as a memory for storing a sub-image of interlaced scanning.
- a predetermined display area on the display screen on which the main image of non-interlaced scanning is displayed is composed of an odd field and an even field.
- synthesizing and displaying the sub-images included in the predetermined extraction area in the sub-scanning sub-images first, the required sub-images of one field are stored in a discrete address area of the video memory.
- the sub-images are consequently stored in a continuous address area of the video memory in the order of the non-interlaced scanning lines. Memorize as you do. Therefore, by reading out the stored sub-images in the order of the addresses, switching the sub-images to the main image and outputting the main image to the display, the sub-image can be synthesized with the main image.
- one frame of interlaced image signal can be stored in one video memory, so that the number of video memories can be reduced to one and the storage area of the memory can be more effectively used. Will be able to do it.
- the interlaced image signal is stored in a continuous address area, the address control for reading out the image when synthesizing the main image is simplified.
- the reduction ratio setting means for setting the reduction rate of the sub-image and the reduction rate setting means are different from the invention according to claim 13.
- the first writing control means when executing the first operation, sets a sub-image of one field included in the predetermined extraction area in a main scanning direction and a sub-scanning direction in accordance with the set reduction ratio.
- the write address of the video memory is skipped by an address area corresponding to the reduced one-line sub-image data to be displayed in the display area.
- the second writing control unit when executing the third operation, sets the sub-image of the other finalo included in the predetermined extraction area in the main scanning direction and the main scanning direction in accordance with the set reduction ratio.
- the write address of the video memory corresponds to the address area corresponding to the reduced one-line sub-image data to be displayed in the display area. Only And Kip, corresponding to the image data of a third operation and the fourth operation of the brackets 1 line after reduction to be displayed on said display area from the top Adoresu Adore
- the read control unit alternately executes the scan address of the main image as an address corresponding to the display area reduced and set by the display area setting unit.
- the sub-image data stored in the video memory is read out from the first address by the first and second write control means in order of address, and the switching means sets the scan address of the main image to the first address.
- the main image is selected, and when the scan address of the main image is the address corresponding to the display area set to be reduced. Is designed to select and output the sub-image output from the video memory.
- the sub-image of one field reduced in accordance with the reduction rate is stored in the video memory.
- the sub-image of the other field, which has been reduced in accordance with the reduction ratio, is stored in an empty area between the intermittent address areas, so that the sub-image that has been reduced as a result is stored. It is stored in the continuous address area of the video memory in the order of the line for non-interlaced scanning. Therefore, by reading out the stored sub-images in the order of the addresses, switching them to the main image, and outputting the main image to the display, the reduced sub-image can be synthesized on the main image screen.
- the present invention it is possible to combine a reduced sub-image using only one video memory on the main screen, thereby reducing the number of video memories to one and making the memory storage area more effective. It can be used for Further, since the reduced interlaced image signal is stored in a continuous address area, the address control for reading out the image when synthesizing the main image is simplified.
- the write operation and the read operation can be performed asynchronously, and the write operation is performed by the first and second write control means.
- Random access memory means for sequentially storing the obtained sub-image signals
- serial access memory means for temporarily storing at least one line of the sub-image signals by data transfer from the random access memory means
- First read control means for controlling data read from the serial access memory means on the basis of a P-talk signal.
- a read clock forming means for extracting a control synchronization signal from the input main image signal and forming a read clock signal for the video memory based on the extracted signal, and displaying the main image.
- the display screen performs a display operation in synchronization with the readout clock signal.
- Enlargement ratio setting means for setting an enlargement ratio M of the sub-image; and a display area on the display screen where the sub-image is displayed is enlarged according to the enlargement ratio M set by the enlargement ratio setting device.
- display area setting means for setting an enlargement ratio M of the sub-image; and a display area on the display screen where the sub-image is displayed is enlarged according to the enlargement ratio M set by the enlargement ratio setting device.
- the read control means includes:
- the head address of the random access memory means is set as an initial value, and an address which is increased by the address amount skipped by the first and second writing control means once every M sub-scans of the main image.
- Generating means and when the sub-scanning address of the main image is an address corresponding to the display area enlarged and set by the display area setting means, once every M sub-scannings of the main image, Second read control means for performing the data transfer using an output address of the address generation means as a transfer start address, and a scan address of the main image corresponding to a display area enlarged and set by the display area setting means.
- a serial clock signal obtained by dividing the frequency of the read clock signal to 1 ZM according to the magnification is formed, and the formed serial clock signal is generated.
- a real clock signal is input to the second read control means, and data corresponding to the address amount skipped by the second write control means among the sub-image signals temporarily stored in the serial access memory means is obtained.
- Main scanning direction enlarging means for outputting at a frequency of 1 / M, and when the scan address of the main image is an address corresponding to the display area enlarged and set by the display area setting means, the serial access memory means
- Sub-scanning direction enlarging means for outputting the stored sub-image signal continuously M times in synchronization with the sub-scanning of the main image,
- the switching means selects the main image when the scanning address of the main image is not an address corresponding to the display area enlarged and set by the display area setting means,
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Description
明 細 書
画像合成装置、 画像変換装置および方法
技術分野
この発明は、 V C Aなどのノンインターレース画像の任意の領域に N T S C等 のィンタ一レース画像を等倍、 拡大又は縮小して任意の大きさで合成表示するこ とが可能な画像合成装置に関する。
背景技術
C C Dカメラ等の N T S C方式のィンターレース画像は、 奇数フィ一ルドおよ び偶数フィールドを有し、 奇数フィールドの画像と偶数フィ一ルドの画像で 1フ レーム (1画面) の画像を構成している。 画像の走査は、 奇数フィールドと偶数 フィールドとがフィールド単位に交互に行われ、 2走査で 1画面の画像を表示す る。
これに対し、 V G Aなどのノンインタ一レース走査では、 上記のような飛び越 しなしで、 1回の走査で 1画面を表示するものであり、 表示画像はインターレ一 ス走査に比べ、 ちらつきが少なくなる。
このように、 表示の際の走査の手法には 2種類が存在するので、 従来よりイン ターレース信号をノンィンターレース信号に変換して、 これをノンィンターレ一 スの表示画面の一部または全領域に表示させるために、 多くの技術が提案されて いる。
特開平 5— 1 1 4 0 2 6号公報はその一従来技術であり、 この従来技術では、 主画像データ (ノンインターレース信号) を格納する主画像メモリ と、 副画像デ ータ (インタ一レース信号) をこのフレームメモリ と対応するアドレスに記憶す る主画像メモリと同じ容量の副画像メモリとを有し、 副画像メモリに記憶された 副画像の一部領域を主画像表示領域の一部領域に合成表示するに当たって、 前記 副画像メモリの走査ァドレスが合成表示する領域に対応する所定のァドレスにな ると副画像メモリから副画像を読み出すとともに、 前記主画像の走査ァドレスが 副画像を表示すべきァドレスになると、 C R T表示器に出力する表示データを主 画像データから前記読み出した副画像データに切り替えるようにして副画像デー
タを主画像画面上に合成するようにしている。
すなわち、 この従来技術では、 副画像を全て記憶できる主画像メモリと同じ容 量の副画像メモリを用意し、 この副画像メモリからのデータ読み出しタイミング を制御することで、 一部の副画像を主画像の表示画面上に合成するようにしてい る。
このようにこの従来技術では、 主画像データ記憶用のフレームメモリと、 これ と同じメモリ容量の副画像デ一タ記憶用の画像メモリとの両方を設けているので、 フレームメモリ容量の 2倍のメモリが必要となっている。 このため、 回路を構成 した場合にメモリ実装面積が大きくなって装置全体が大型となり、 またコス ト的 にも高価になると言う問題がある。
また、 この従来技術では、 副画像を縮小または拡大して合成する場合に、 倍率 が 「l / 2 m 」 または 「2 m」 等のように 2の累乗に制限されているので、 任意 の倍率を設定できず、 副画面を所望の大きさに正確に縮小または拡大したいと言 う要求を満足できないという問題もある。
また、 この従来技術では、 副画像メモリは、 各画素のデータが C R T表示装置 の X— Yァドレスに 1対 1に対応するようなァドレス方式によってデータが記憶 されている。 すなわち、 C R T表示装置が横 6 4 0 ドット X縦 4 8 0 ドットで、 1 ドッ トの画像が 1バイ トであるとすると、 図 1 0に示すようなメモリ空間に副 画像データを記憶するようにしている。
6 4 0 ドット分の画像データは 6 4 0バイ トに相当するので、 各水平同期走査 ラインには、 メモリアドレスの下位 1 0ビッ卜で構成される 1 0 2 4バイ 卜のう ちの 6 4 0バイ トを対応させる。 また、 垂直方向には、 4 8 0ライン必要なので、 アドレスの上位 9ビット (5 1 2個) のうちの 4 8 0個を振り当てることになる。 しかしながら、 このように構成した副画像メモリでは、 4 8 0ラインの各水平 同期走査ラインの毎の残り 3 8 4バイ トで占められるエリア Aと、 5 1 2ライン の上位ァドレス空間の内の残り 3 2ラインで占められるエリア Bが未使用となり、 必要なメモリ容量以上の個数のメモリが必要になったりして、 コスト的、 実装面 積的な面でも不利となる。
本発明は、 上記の問題点に着目してなされたものであり、 主画像と副画像を合 成するための画像データのメモリ容量を少なくでき、 また副画像の縮小又は拡大 の倍率を任意に設定できる画像合成装置を提供することを目的としている。 また、 この発明は、 1個のフレームメモリのみ用いてノンインタ一レース信号 をノンインターレース信号に変換することができるようにして、 低コスト化を図 る画像変換装置及び方法を提供することを目的とする。
また、 この発明では、 1個のシリアルアクセスメモリのみを用いて、 ノンイン タ一レース走査の主画像が表示される表示画面上の所定の表示領域にインターレ ース走査の副画像の中の所定の抽出領域を合成して表示できるようにして低コス ト化を図る画像合成装置を提供することを目的とする。
発明の開示
請求の範囲第 1項に記載の発明は、 表示器に表示される主画像の所定の表示領 域 Q内に、 副画像の所定の表示領域 Pを合成して表示させる画像合成装置におい て、
副画像データの内、 合成されるべき前記表示領域 P内のみのデータを入力され る順に連続的に記憶した後、 前記主画像データの走査アドレスが主画像の前記表 示領域 Qに対応するァドレスのとき、 前記記憶した副画像データが入力された順 に読み出されるフレームメモリと、 前記表示器に表示する前記主画像データ及び 前記フレームメモリから順次読み出された前記副画像データを入力し、 前記主画 像データの走査ァドレスが主画像の前記表示領域 Qに対応するァドレスのとき、 選択チャネルをこの主画像データから前記副画像データに切り換えて表示器に出 力し、 この副画像データを表示させるセレクタとを備えた構成としている。 請求の範囲第 1項に記載の発明によると、 副画像を入力時に、 副画像の合成す べき表示領域に相当する走査ァドレスになったら、 副画像データを入力した順に 連続的にフレームメモリに書き込み、 この後、 主画像データを主画像の合成表示 領域 Qに表示するときに、 表示ァドレスに対応して前記入力順に連続的に前記フ レームメモリから副画像データを読み出し、 主画像データからこの読み出した副 画像データに切り換えて、 表示器に表示させることにより、 副画像が等倍に合成
されて表示される。 この場合、 副画像はインターレース又はノンインタ—レース のいずれの方式でもよい。 このようにこの請求項 1の発明では、 フレームメモリ の連続したァドレス空間に副画像を記憶するようにしているので、 フレームメモ リの容量を小さくすることができる。
請求の範囲第 2項に記載の発明では、 表示器に表示される主画像の所定の表示 領域 Q内に、 副画像の所定の表示領域 Pを合成して表示させる画像合成装置にお いて、
ィンタ一レースの副画像データの内、 合成されるべき前記表示領域 P内の奇数 フィールドのデータを入力される順に連続的に記憶した後、 前記主画像データの 走査ァドレスが主画像の前記表示領域 Qに対応する奇数ラインのァドレスのとき、 前記記憶した副画像データが前記入力順に読み出される第 1のフレームメモリと、 ィンターレースの副画像データの内、 合成されるべき前記表示領域 P内の偶数フ ィールドのデータを入力される順に連続的に記憶した後、 前記主画像データの走 查ァドレスが主画像の前記表示領域 Qに対応する偶数ラインのァドレスのとき、 前記記憶した副画像データが前記入力順に読み出される第 2のフレームメモリと、 前記表示器に表示する前記主画像データ、 及び、 前記第 1のフレームメモリまた は第 2のフレームメモリから順に読み出された前記副画像データを入力し、 前記 主画像データの走査ァドレスが前記表示領域 Qに対応するァドレスのとき、 選択 チャネルをこの主画像データから前記副画像データに切り換えて表示器に出力し、 この副画像データを等倍で表示させるセレクタとを備えた構成としている。
請求の範囲第 2項に記載の発明によると、 ィンタ一レースの副画像を入力時に、 副画像の合成すべき表示領域に相当する走査ァドレスになったら、 奇数フィ一ル ドの副画像データを入力した順に連続的に第 1のフレームメモリ (F I F Oシリ アルメモリ) に書き込み、 偶数フィールドの副画像データを入力した順に連続的 に第 2のフレームメモリ (F I F Oシリアルメモリ) に書き込む。 そして、 この 後、 主画像データを合成表示領域 Qに表示するときに、 表示アドレスに対応して 奇数ラインのときは前記第 1のフレームメモリから、 また偶数ラインのときは前 記第 2のフレームメモリから、 副画像データを前記入力順に連続的に読み出し、
主画像データからこの読み出した副画像データに切り換えて、 表示器に表示させ る。 これによつて、 インターレースの副画像が等倍に合成されて主画像の表示領 域 Qに表示される。 したがって、 合成すべき副画像データのみをフレームメモリ に記憶し、 合成時に主画像デ一タからこの記憶した副画像データに切り換えてい るので、 フレームメモリの容量を小さくできる。
請求の範囲第 3項に記載の発明は、 請求の範囲第 1項または第 2項に記載の画 像合成装置において、
前記フレームメモリは、 副画像の前記表示領域 Pを所定倍率に縮小して主画像 の前記表示領域 Q内に合成表示するときに、 副画像データを入力時に副画像デー タの走査ァドレスが前記表示領域 Pに対応するァドレスのとき、 垂直方向の各ラ インを前記所定倍率分の 1に間引き、 この間引いた各ライン毎に水平方向の走査 ァドレスが前記表示領域 Pに対応するァドレスのとき、 さらに水平方向に前記所 定倍率分の 1に間引いて入力された副画像データを記憶し、 この後、 前記主画像 データの走査ァドレスが主画像の前記表示領域 Qに対応するァドレスのとき、 前 記間引いて記憶した副画像データが前記入力順に連続的に読み出される構成とし ている。
請求の範囲第 3項に記載の発明によると、 副画像の表示領域 Pを所定倍率に縮 小して主画像の表示領域 Q内に合成表示するとき、 副画像データの前記表示領域 Pに相当するデータのみに対して、 垂直方向の各ラインを前記所定倍率分の 1に 間引き、 この間引いた各ライン毎に水平方向に前記所定倍率分の 1に間引いてフ レームメモリに連続的に書き込み、 この後、 主画像データの合成表示領域を表示 するとき、 フレームメモリから前記記憶した副画像データを入力順に読み出し、 主画像データからこの読み出した副画像データに切り換えて表示することにより、 副画像が縮小されて合成表示される。 このとき、 合成されるべき副画像データの みを任意の倍率に縮小してフレームメモリに記憶するので、 フレームメモリの容 量を小さくでき、 また、 任意の倍率の縮小合成も可能となるので、 作業者の要求 倍率を満足できる。
請求の範囲第 4項に記載の発明は、 請求の範囲第 1項または第 2項に記載の画
像合成装置において、
前記フレームメモリから読み出された副画像データを入力し、 入力順にこの副 画像データを記憶した後、 この記憶した副画像データを前記入力順に読み出され るラインバッファ F I F Oを付設すると共に、
前記フレームメモリは、 副画像の前記表示領域 Pを所定倍率に拡大して主画像 の前記表示領域 Q内に合成表示するときに、 副画像データの内、 前記表示領域 P 内のみのデータを入力される順に連続的に記憶した後、 前記主画像データの走査 ァドレスが主画像の前記表示領域 Qに対応するァドレスのとき、 前記所定倍率に 相当する所定ライン数毎に 1ラインずつ、 前記記憶した副画像データの内 1ライ ン分のデータを前記主画像の水平ドットクロックの周波数に対して前記所定倍率 分の 1のサイクルで読み出されるようにし、
前記ラインバッファ F I F 0 8、 この読み出された 1ライン分の副画像データ を入力された順に前記主画像の水平ドットクロックと同期して記憶した後、 前記 主画像データの前記表示領域 Qの前記所定倍率に相当する所定ライン毎の残りの ラインで、 前記記憶された 1ライン分の副画像データを前記入力順に各ライン毎 に繰り返して出力する構成としている。
請求の範囲第 4項に記載の発明によると、 副画像データの合成すべき表示領域 に相当するデータのみを入力順に連続的にフレームメモリに書き込み、 この後、 主画像データの合成表示領域を表示するとき、 主画像データから切り換えて、 前 記記憶した副画像データを以下のように水平方向及ぴ垂直方向に拡大しながら合 成表示する。 すなわち、 所定の拡大倍率に相当する所定ライン数毎に 1ラインず つ、 前記記憶した副画像データの 1ライン分を主画像の水平同期信号の周波数の 前記拡大倍率分の 1のサイクルでフレームメモリから読み出すことにより、 水平 方向に拡大して表示する。 そして、 これと共に、 この拡大した副画像データをラ インバッファ F I F Oに 1ライン分書き込む。 さらに、 前記所定ライン数の残り のラインでは、 このラインバッファ F I F Oに記憶された副画像を各ライン毎に 入力順に連続的に読み出して、 ライン毎に繰り返して表示器に表示する。 これに よって、 副画像を水平及び垂直の両方向に前記所定倍率だけ拡大して表示するこ
P とができる。 したがって、 合成されるべき副画像データのみをフレームメモリに 記憶した後に、 任意の倍率に拡大して表示するので、 フレームメモリの容量を小 さくでき、 また、 任意の倍率の拡大合成も可能となるので、 作業者の要求倍率を 満足できる。
請求の範囲第 5項に記載の発明は、 請求の範囲第 1項〜第 4項のいずれかに記 載の画像合成装置において、 前記セレクタ 4は、 AZD変換された前記主画像デ —タをメモリを介さずに入力し、 前記合成される副画像データと切り換えて前記 表示器に出力して表示する構成としている。
請求の範囲第 5項に記載の発明によると、 画像合成するための主画像データを 記憶するメモリを必要とせずに、 主画像データを、 合成すべき副画像データと切 り換えて表示器に直接出力しているので、 画像データのメモリを小さくすること ができる。
請求の範囲第 6項に記載の発明は、 請求の範囲第 4項に記載の画像合成装置に おいて、
前記ラインバッファ F I F Oは、 前記フレームメモリから読み出された 1ライ ン分の副画像データを入力した順に前記主画像の水平ドットクロックの周波数に 対して前記所定倍率分の 1のサイクルで記憶した後、 前記主画像データの前記表 示領域 Qの前記所定倍率に相当する所定ライン毎の残りのラインで、 前記記憶さ れた 1ライン分の副画像データを前記入力順に前記主画像の水平ドットクロック C KRの周波数に対して前記所定倍率分の 1のサイクルで読み出し、 各ライン毎に 繰り返して出力する構成としている。
請求の範囲第 6項に記載の発明によると、 副画像デ一タの合成すべき表示領域 に相当するデータのみを入力順に連続的にフレームメモリに書き込み、 この後、 主画像データの合成表示領域を表示するとき、 主画像データから切り換えて、 前 記記憶した副画像データを以下のように水平方向及び垂直方向に拡大しながら合 成表示する。 すなわち、 所定の拡大倍率に相当する所定ライン数毎に 1ラインず つ、 前記記憶した副画像データの 1ライン分を主画像の水平同期信号の周波数の 前記拡大倍率分の 1のサイクルでフレームメモリから読み出すことにより、 水平
方向に拡大して表示する。 これと共に、 この読み出した副画像データをラインバ ッファ F I F Oに等倍のまま、 つまり前記フレームメモリから読み出したのと同 様に前記所定倍率分の 1のサイクルで書き込む。 そして、 前記所定ライン数の残 りのラインでは、 入力した順に連続的にこのラインバッファ F I F Oから主画像 の水平同期信号の周波数の前記拡大倍率分の 1のサイクルで副画像データが読み 出されて拡大表示され、 これを各ライン毎に繰り返す。 これによつて、 副画像を 水平及び垂直の両方向に前記所定倍率だけ拡大して表示することができる。 した がって、 合成されるべき副画像データのみをフレームメモリに記憶した後に任意 の倍率に拡大して表示するので、 フレームメモリの容量を小さくできる。 また、 ラインバッファ F I F Oにも等倍のまま記憶し、 読み出す時に所定倍率に拡大し て表示するので、 ラインバッファ F I F Oのメモリ容量も小さくできる。 さらに、 任意の倍率の拡大合成が可能となるので、 作業者の要求倍率を満足することがで さる。
請求の範囲第 7項に対応する発明では、 奇数フィ一ルド及び偶数フィールドか ら成るィンターレース走査の画像信号をノンインターレース走査の画像信号に変 換する画像変換装置において、
書込み動作と読出し動作とが非同期で行え、 入力されたインタ一レース走査の 画像信号を記憶する 1つのフレームメモリと、 前記インターレース走査の画像信 号のうちの一方のフィールドの各ラインの画像信号を 1ラインの画像データに対 応するァドレス領域ずつ空けて前記フレームメモリの先頭ァドレスを起点とした 間欠したァドレス領域に該一方のフィールドのラインの順番に対応して記憶する 第 1の書込み制御手段と、 前記インターレース走査の画像信号のうちの他方のフ ィールドの各ラインの画像信号を前記フレームメモリの間欠したァドレス領域間 に形成された各空きァドレス領域に該他方のフィールドのラインの順番に対応し て記憶する第 2の書込み制御手段と、 前記第 1及び第 2の書込み制御手段によつ て前記 1つのフレームメモリの連続したァドレス領域にノンィンタ一レース走査 のラインの順番通りに記憶されたィンターレ一ス信号を先頭ァドレス力 らァドレ スの順番通りに読み出す読出し制御手段と具え、 前記 1つのフレームメモリを介
してィンターレース信号をノンィンターレース信号に変換するようにしたことを 特徴とする。
かかる請求の範囲第 7項に対応する発明では、 最初、 一方のフィールドのイン ターレ一ス画像をフレームメモリの飛び飛びのァドレス領域に記憶し、 次に他方 のフィールドのィンターレース画像を前記飛び飛びのァドレス領域間の空き領域 に記憶することにより、 結果的にフレームメモリの連続したァドレス領域にノン ィンタ一レース走査のラインの順番通りにィンタ一レース画像を記憶する。 した がって、 この記憶された画像をアドレスの順番通りに読み出すことで、 インター レース信号はノンインターレース信号に変換される。 したがつてこの発明では、 1つのフレームメモリのみを用いてィンターレ一ス信号をノンィンターレース信 号に変換することができ、 これにより装置コス トが低減されるとともに、 実装面 積の面でも有利となる。
請求の範囲第 8項に対応する発明では、 1つのフレームメモリを介して奇数フ ィールド及び偶数フィ一ルドから成るィンターレース走査の画像信号をノンィン ターレース走査の画像信号に変換する画像変換方法であって、
前記ィンターレ一ス走査の画像信号のうちの一方のフィールドの各ラインの画 像信号を 1ラインの画像データに対応するァドレス領域ずつ空けて前記フレーム メモリの先頭ァドレスを起点とした間欠したァドレス領域に該一方のフィールド のラインの順番に対応して記憶する第 1の工程と、 前記インターレース走査の画 像信号のうちの他方のフィールドの各ラインの画像信号を前記フレームメモリの 間欠したァドレス領域間に形成された各空きァドレス領域に該他方のフィールド のラインの順番に対応して記憶する第 2の工程と、 前記 1つのフレームメモリに 記憶されたインターレース信号を先頭ァドレスからァドレスの順番通りに読み出 す第 3の工程とを具えるようにしたことを特徴とする。
かかる請求の範囲第 8項に対応する発明では、 最初、 一方のフィールドのイン ターレ一ス画像をフレームメモリの飛び飛びのァドレス領域に記憶し、 次に他方 のフィ一ルドのィンターレース画像を前記飛び飛びのァドレス領域間の空き領域 に記憶することにより、 結果的にフレームメモリの連続したァドレス領域にノン
ィンターレース走査のラインの順番通りにィンターレース画像を記憶する。 した がって、 この記憶された画像をアドレスの順番通りに読み出すことで、 インタ一 レース信号はノンインタ一レース信号に変換される。 このようにこの発明では、 1つのフレームメモリのみを用いてィンターレ一ス信号をノンィンターレース信 号に変換することができ、 これにより装置コストが低減されるとともに、 実装面 積の面でも有利となる。
請求の範囲第 9項に対応する発明では、 奇数フィールド及び偶数フィールドか ら成るィンターレース走査の画像信号をノンインターレース走査の画像信号に変 換する画像変換装置において、 書込み動作と読出し動作とが非同期で行え、 入力 されるクロック信号に同期してインクリメントされるァドレス領域にィンターレ —ス走査の画像信号を順次記憶する 1つのシリアルアクセスメモリと、 入力され るインターレ一ス走査の画像信号から制御用同期信号を抽出し、 該抽出信号に基 づき前記シリアルアクセスメモリに対する書込み用クロック信号を形成する書込 みク口ック形成手段と、 前記書込み用クロック信号より周波数の高い高速ク口ッ ク信号を発生する高速クロック信号発生手段と、 前記インターレース走査の画像 信号の一方のフィールドの画像データが入力されているとき、 前記書込み用ク口 ック信号に同期して前記シリアルアクセスメモリの書込みァドレスをインクリメ ントしながら 1ライン分のィンタ一レース走査の画像データの書込みを行う第 1 の動作と、 データ書込みを行わずに前記高速クロック信号に同期して前記シリア ルアクセスメモリの書込みァドレスを 1ラインの画像データに対応するァドレス 領域分だけインクリメントする第 2の動作とを前記シリアルアクセスメモリの先 頭ァドレスを起点として交互に実行することにより、 前記シリアルアクセスメモ リの間欠したァドレス領域に前記一方のフィールドの画像データを前記一方のフ ィールドのラインの順番に対応して記憶する第 1の書込み制御手段と、 前記ィン ターレース走査の画像信号のうちの他方のフィールドの画像が入力されていると き、 前記書込み用クロック信号に同期して前記シリアルアクセスメモリの書込み ァドレスをインクリメントしながら 1ライン分のインターレース走査の画像デ一 タの書込みを行う第 3の動作と、 デ一タ書込みを行わずに前記高速ク口ック信号
に同期して前記シリアルアクセスメモリの書込みァドレスを 1ラインの画像デー タに対応するァドレス領域分だけインクリメントする第 4の動作とを前記先頭ァ ドレスから 1ラインの画像データに対応するァドレス領域分だけ進んだァドレス を起点として交互に実行することにより、 前記シリアルアクセスメモリの一方の フィールドの各ラィンの画像が記憶されたァドレス領域間に形成された各空きァ ドレス領域に前記他方のフィールドの画像データを前記他方のフィールドのライ ンの順番に対応して記憶する第 2の書込み制御手段と、 前記第 1及び第 2の書込 み制御手段によって前記シリアルアクセスメモリに記憶されたインターレース走 査の画像データを先頭ァドレスからァドレスの順番通りに読み出す読み出し制御 手段とを具え、 前記 1つのシリアルアクセスメモリを介してインターレース信号 をノンィンタ一レース信号に変換するようにしている。
この請求の範囲第 9項に対応する発明では、 最初、 インターレース走査の画像 信号の一方のフィールドの所要の画像データをシリアルアクセスメモリの飛び飛 びのァドレス領域に記憶し、 次に他方のフィ一ルドの所要の画像データを前記飛 び飛びのァドレス領域間の空き領域に記憶することにより、 結果的にインターレ —ス走査の画像データをシリアルアクセスメモリの連続したァドレス領域にノン インターレース走査のラインの順番通りに記憶する。 したがって、 この記憶され た画像データをアドレスの順番通りに読み出すことでインターレース信号をノン インターレース信号に変換することができる。 このようにこの発明では、 1つの シリアルアクセスメモリに 1フレーム分のィンターレース画像信号を記憶できる ようにしたので、 シリアルアクセスメモリの個数を 1個に削減できると共に、 メ モリの記憶領域をより有効に活用することができるようになる。
請求の範囲第 1 0項に対応する発明では、 ノンインターレース走査の主画像が 表示される表示画面上の所定の表示領域に奇数フィ一ルド及び偶数フィールドか ら成るィンターレース走査の副画像の中の所定の抽出領域に含まれる副画像を合 成して表示する画像合成装置において、
書込み動作と読出し動作とが非同期で行え、 入力されるクロック信号に同期し て進められるァドレス領域に副画像信号を順次記憶する 1つのシリアルアクセス
メモリと、 入力される副画像信号から制御用同期信号を抽出し、 該抽出信号に基 づき前記シリアルアクセスメモリに対する書込み用クロック信号を形成する書込 みクロック形成手段と、 前記書込み用クロック信号より周波数の高い高速ク口ッ ク信号を発生する高速ク口ック信号発生手段と、 前記副画像信号のうちの一方の フィ一ルドの画像が入力されているときであってかつ前記所定の抽出領域に含ま れる副画像が入力されているとき、 前記書込み用クロック信号に同期して前記シ リアルアクセスメモリの書込みァドレスをィンクリメントしながら前記一方のフ ィ一ルドの前記表示領域に表示すべき 1ライン分のデータの書込みを行う第 1の 動作と、 データ書込みを行わずに前記高速ク口ック信号に同期して前記シリアル アクセスメモリの書込みァドレスを前記表示領域に表示すべき 1ラインの副画像 データに対応するァドレス領域分だけインクリメントする第 2の動作とを前記シ リアルアクセスメモリの先頭ァドレスを起点として交互に実行することにより、 前記シリアルアクセスメモリの間欠したアドレス領域に前記一方のフィ一ルドの 前記表示領域に表示すべき画像データを前記一方のフィールドのラインの順番に 対応して記憶する第 1の書込み制御手段と、 前記副画像信号のうちの他方のブイ ールドの画像が入力されているときであってかつ前記所定の抽出領域に含まれる 副画像が入力されているとき、 前記書込み用クロック信号に同期して前記シリア ノレアクセスメモリの書込みァドレスをインクリメントしながら前記他方のフィー ルドの前記表示領域に表示すべき 1ライン分のデータの書込みを行う第 3の動作 と、 データ書込みを行わずに前記高速ク口ック信号に同期して前記シリアルァク セスメモリの書込みァドレスを前記表示領域に表示すべき 1ラインの副画像デー タに対応するァドレス領域分だけインクリメントする第 4の動作とを前記先頭ァ ドレスから前記表示領域に表示すべき 1ラインの画像データに対応するァドレス 領域分だけ進んだァドレスを起点として交互に実行することにより、 前記シリア ルアクセスメモリの一方のフィールドの各ラインの画像が記憶されたァドレス領 域間に形成された各空きァドレス領域に前記他方のフィ一ルドの前記表示領域に 表示すべき画像データを前記他方のフィールドのラインの順番に対応して記憶す る第 2の書込み制御手段と、 前記主画像の走査ァドレスが前記所定の表示領域に
対応するァドレスであるとき、 前記第 1及び第 2の書込み制御手段によって前記 シリアルアクセスメモリに記憶された副画像データを先頭ァドレスからァドレス の順番通りに読み出す読み出し制御手段と、 前記主画像の走査ァドレスが前記所 定の表示領域に対応するァドレスでないときは主画像を選択し、 前記主画像の走 査ァドレスが前記所定の表示領域に対応するァドレスであるときは前記シリアル アクセスメモリから出力された副画像を選択して出力する切換手段とを具えるよ うにしている。
この請求の範囲第 1 0項に対応する発明では、 ノンインタ一レース走査の主画 像が表示される表示画面上の所定の表示領域に奇数フィールド及び偶数フィール ドから成るィンタ一レース走査の副画像の中の所定の抽出領域に含まれる副画像 を合成して表示するに当たり、 最初、 一方のフィールドの所要の副画像をシリア ルアクセスメモリの飛び飛びのァドレス領域に記憶し、 次に他方のフィールドの 所要の副画像を前記飛び飛びのァドレス領域間の空き領域に記憶することにより、 結果的に副画像をシリアルアクセスメモリの連続したァドレス領域にノンィンタ —レース走査のラインの順番通りに記憶する。 したがって、 この記憶された副画 像をァドレスの順番通りに読み出し、 これを主画像に切り替えて表示器に出力す ることで、 主画像に副画像を合成することができる。 このようにこの発明では、 1つのシリアルアクセスメモリに 1フレーム分のィンターレ一ス画像信号を記憶 できるようにしたので、 シリアルアクセスメモリの個数を 1個に削減できると共 に、 メモリの記憶領域をより有効に活用することができるようになる。 また、 ィ ンターレース画像信号は、 連続したアドレス領域に記憶されるので、 主画像への 合成の際、 その読出しのためのァドレス制御が簡単になる。
請求の範囲第 1 1項に対応する発明では、 ノンインタ一レース走査の主画像が 表示される表示画面上の一部領域に奇数フィ一ルド及び偶数フィールドから成る インターレース走査の副画像の中の所定の抽出領域に含まれる副画像を縮小して 表示しょうとするものであり、 請求の範囲第 4項の構成に対し、 前記副画像の縮 小率を設定する縮小率設定手段と、 前記縮小率設定手段によって設定された縮小 率に応じて前記表示画面上の前記副画像が表示される表示領域を縮小設定する表
示領域設定手段とを追加し、 前記第 1の書込み制御手段は、 前記第 1の動作を実 行する際、 前記所定の抽出領域に含まれる一方のフィールドの副画像を前記設定 された縮小率に対応して主走査方向及び副走査方向に間引きし、 前記第 2の動作 を実行する際に、 前記シリアルアクセスメモリの書込みァドレスを前記表示領域 に表示すべき縮小後の 1ラインの副画像データに対応するァドレス領域分だけィ ンクリメントし、 前記第 2の書込み制御手段は、 前記第 3の動作を実行する際、 前記所定の抽出領域に含まれる他方のフィールドの副画像を前記設定された縮小 率に対応して主走査方向及び副走査方向に間引きし、 前記第 4の動作を実行する 際に、 前記シリアルアクセスメモリの書込みァドレスを前記表示領域に表示すベ き縮小後の 1ラインの副画像データに対応するァドレス領域分だけィンクリメン トし、 かっこの第 3の動作と第 4の動作とを前記先頭ァドレスから前記表示領域 に表示すべき縮小後の 1ラインの画像データに対応するァドレス領域分だけ進ん だアドレスを起点として交互に実行し、 前記読出し制御手段は、 前記主画像の走 査アドレスが前記表示領域設定手段によつて縮小設定された表示領域に対応する アドレスであるとき、 前記第 1及び第 2の書込み制御手段によって前記シリアル アクセスメモリに記憶された副画像データを先頭ァドレスからァドレスの順番通 りに読み出し、 前記切換手段は、 主画像の走査アドレスが前記表示領域設定手段 によって縮小設定された表示領域に対応するアドレスでないときは主画像を選択 し、 前記主画像の走查ァドレスが前記縮小設定された表示領域に対応するァドレ スであるときは前記シリアルアクセスメモリから出力された副画像を選択して出 力するようにしている。
かかる請求の範囲第 1 1項に対応する発明では、 シリアルアクセスメモリに対 するデータ書込みタイミングを縮小率に对応して制御することにより、 縮小率に 対応して縮小した一方のフィ一ルドの副画像をシリアルアクセスメモリの飛び飛 びのァドレス領域に記憶し、 次に縮小率に対応して縮小した他方のフィールドの 副画像を前記飛び飛びのァドレス領域間の空き領域に記憶することにより、 結果 的に縮小した副画像をシリアルアクセスメモリの連続したァドレス領域にノンィ ンターレース走査のラインの順番通りに記憶する。 したがって、 この記憶された
副画像をァドレスの順番通りに読み出し、 これを主画像に切り替えて表示器に出 力することで、 縮小された副画像を主画像画面上に合成することができる。 この ようにこの発明では、 1個のシリアルアクセスメモリのみを用いて縮小した副画 像を主画面上に合成できるようになり、 シルアルアクセスメモリの個数を 1個に 削減できると共に、 メモリの記憶領域をより有効に活用することができるように なる。 また、 縮小されたインタ一レース画像信号は、 連続したア ドレス領域に記 憶されるので、 主画像への合成の際、 その読出しのためのア ドレス制御が簡単に なる。
請求の範囲第 1 2項に対応する発明では、 奇数フィールド及び偶数フィールド から成るィンタ一レース走査の画像信号をノンインターレース走査の画像信号に 変換する画像変換装置において、
書込み動作と読出し動作とが非同期で行え、 入力されるァドレス信号に対応す るァドレス領域にィンターレース走査の画像信号を順次記憶する 1つのビデオメ モリと、 前記インターレース走査の画像信号の一方のフィールドの画像データが 入力されているとき、 前記ビデオメモリの書込みァドレスを進めながら 1ライン 分のインターレース走査の画像データの書込みを行う第 1の動作と、 データ書込 みを行わずに前記ビデオメモリの書込みァドレスを 1ラインの ®像データに対応 するアドレス領域分だけスキップさせる第 2の動作とを前記ビデオメモリの先頭 ァドレスを起点として交互に実行することにより、 前記ビデオメモリの間欠した ァドレス領域に前記一方のフィールドの画像データを前記一方のフィールドのラ ィンの順番に対応して記憶する第 1の書込み制御手段と、 前記ィンターレース走 査の画像信号のうちの他方のフィールドの画像が入力されているとき、 前記ビデ オメモリの書込みァ ドレスを進めながら 1ライン分のインタ一レース走査の画像 データの書込みを行う第 3の動作と、 データ書込みを行わずに前記ビデオメモリ の書込みァドレスを 1ラインの画像データに対応するァドレス領域分だけスキッ プさせる第 4の動作とを前記先頭ァドレスから 1ラインの画像データに対応する ァドレス領域分だけ進んだァ ドレスを起点として交互に実行することにより、 前 記ビデオメモリの一方のフィールドの各ラインの画像が記憶されたァドレス領域
間に形成された各空きァドレス領域に前記他方のフィールドの画像データを前記 他方のフィールドのラィンの順番に対応して記憶する第 2の書込み制御手段と、 前記第 1及び第 2の書込み制御手段によって前記ビデオメモリに記憶されたィン ターレ一ス走査の画像データを先頭ァドレスからァドレスの順番通りに読み出す 読み出し制御手段とを具え、 前記 1つのビデオメモリを介してインターレース信 号をノンインターレース信号に変換するようにしている。
かかる請求の範囲第 1 2項の発明では、 インターレース走査の画像を記憶する メモリとして通常のァドレス指定によってそのァドレス領域が指定される通常の ビデオメモリを用いる。 すなわち、 最初、 インターレース走査の画像信号の一方 のフィールドの所要の画像データをビデオメモリの飛び飛びのァドレス領域に記 憶し、 次に他方のフィールドの所要の画像データを前記飛び飛びのァドレス領域 間の空き領域に記憶することにより、 結果的にインタ一レース走査の画像データ をビデオメモリの連続したァドレス領域にノンィンタ一レース走査のラインの順 番通りに記憶する。 したがって、 この記憶された画像データをア ドレスの順番通 りに読み出すことでインターレース信号をノンィンターレース信号に変換するこ とができる。 このようにこの発明では、 1つのビデオメモリに 1フレーム分のィ ンターレース画像信号を記憶できるようにしたので、 ビデオメモリの個数を 1個 に削減できると共に、 メモリの記憶領域をより有効に活用することができるよう になる。
請求の範囲第 1 3項に対応する発明では、 ノンインターレース走査の主画像が 表示される表示画面上の所定の表示領域に奇数フィ一ルド及び偶数フィールドか ら成るインタ一レース走査の副画像の中の所定の抽出領域に含まれる副画像を合 成して表示する画像合成装置において、
書込み動作と読出し動作とが非同期で行え、 入力されるァドレス信号に対応す るァドレス領域に副画像信号を順次記憶する 1つのビデオメモリ と、 前記副画像 信号のうちの一方のフィールドの画像が入力されているときであってかつ前記所 定の抽出領域に含まれる副画像が入力されているとき、 前記ビデオメモリの書込 みァドレスを進めながら前記一方のフィールドの前記表示領域に表示すべき 1ラ
ィン分のデータの書込みを行う第 1の動作と、 データ書込みを行わずに前記ビデ オメモリの書込みァドレスを前記表示領域に表示すべき 1ラインの副画像データ に対応するアドレス領域分だけスキップさせる第 2の動作とを前記ビデオメモリ の先頭ァドレスを起点として交互に実行することにより、 前記ビデオメモリの間 欠したァドレス領域に前記一方のフィールドの前記表示領域に表示すべき画像デ —タを前記一方のフィールドのラインの順番に対応して記憶する第 1の書込み制 御手段と、 前記副画像信号のうちの他方のフィールドの画像が入力されていると きであってかつ前記所定の抽出領域に含まれる副画像が入力されているとき、 前 記ビデオメモリの書込みァドレスを進めながら前記他方のフィ一ルドの前記表示 領域に表示すべき 1ライン分のデータの書込みを行う第 3の動作と、 データ書込 みを行わずに前記ビデオメモリの書込みァドレスを前記表示領域に表示すべき 1 ラィンの副画像データに対応するアドレス領域分だけスキップさせる第 4の動作 とを前記先頭ァドレスから前記表示領域に表示すべき 1ラインの画像データに対 応するァドレス領域分だけ進んだァドレスを起点として交互に実行することによ り、 前記ビデオメモリの一方のフィールドの各ラインの画像が記憶されたァドレ ス領域間に形成された各空きァドレス領域に前記他方のフィ一ルドの前記表示領 域に表示すべき画像データを前記他方のフィールドのラインの順番に対応して記 憶する第 2の書込み制御手段と、 前記主画像の走査ァドレスが前記所定の表示領 域に対応するァドレスであるとき、 前記第 1及び第 2の書込み制御手段によって 前記ビデオメモリに記憶された副画像データを先頭ァドレスからァドレスの順番 通りに読み出す読み出し制御手段と、 前記主画像の走査ァドレスが前記所定の表 示領域に対応するァドレスでないときは主画像を選択し、 前記主画像の走査ァド レスが前記所定の表示領域に対応するアドレスであるときは前記ビデオメモリか ら出力された副画像を選択して出力する切換手段とを具えるようにした。
この請求の範囲第 1 3項の発明でも、 インタ一レース走査の副画像を記憶する メモリとして通常のァドレス指定によってそのァドレス領域が指定される通常の ビデオメモリを用いる。 すなわち、 ノンインターレース走査の主画像が表示され る表示画面上の所定の表示領域に奇数フィ一ルド及び偶数フィールドから成るィ
ンタ一レース走査の副画像の中の所定の抽出領域に含まれる副画像を合成して表 示するに当たり、 最初、 一方のフィールドの所要の副画像をビデオメモリの飛び 飛びのァドレス領域に記憶し、 次に他方のフィールドの所要の副画像を前記飛び 飛びのァドレス領域間の空き領域に記憶することにより、 結果的に副画像をビデ オメモリの連続したァドレス領域にノンィンターレ一ス走査のラインの順番通り に記憶する。 したがって、 この記憶された副画像をアドレスの順番通りに読み出 し、 これを主画像に切り替えて表示器に出力することで、 主画像に副画像を合成 することができる。 このようにこの発明では、 1つのビデオメモリに 1フレーム 分のインターレース画像信号を記憶できるようにしたので、 ビデオメモリの個数 を 1個に削減できると共に、 メモリの記憶領域をより有効に活用することができ るようになる。 また、 インターレース画像信号は、 連続したア ドレス領域に記憶 されるので、 主画像への合成の際、 その読出しのためのア ドレス制御が簡単にな る。
請求の範囲第 1 4項の発明では、 請求の範囲第 1 3項の発明に対し、 前記副画 像の縮小率を設定する縮小率設定手段と、 前記縮小率設定手段によつて設定され た縮小率に応じて前記表示画面上の前記副画像が表示される表示領域を縮小設定 する表示領域設定手段とを更に具えるとともに、
前記第 1の書込み制御手段は、 前記第 1の動作を実行する際、 前記所定の抽出 領域に含まれる一方のフィールドの副画像を前記設定された縮小率に対応して主 走査方向及び副走査方向に間引きし、 前記第 2の動作を実行する際に、 前記ビデ オメモリの書込みァドレスを前記表示領域に表示すべき縮小後の 1ラインの副画 像データに対応するァドレス領域分だけスキップし、 前記第 2の書込み制御手段 は、 前記第 3の動作を実行する際、 前記所定の抽出領域に含まれる他方のフィ一 ノレドの副画像を前記設定された縮小率に対応して主走査方向及び副走査方向に間 引きし、 前記第 4の動作を実行する際に、 前記ビデオメモリの書込みア ドレスを 前記表示領域に表示すべき縮小後の 1ラインの副画像データに对応するァドレス 領域分だけスキップし、 かっこの第 3の動作と第 4の動作とを前記先頭ァドレス から前記表示領域に表示すべき縮小後の 1ラインの画像データに対応するァドレ
ス領域分だけ進んだァドレスを起点として交互に実行し、 前記読出し制御手段は、 前記主画像の走査ァドレスが前記表示領域設定手段によつて縮小設定された表示 領域に対応するァドレスであるとき、 前記第 1及び第 2の書込み制御手段によつ て前記ビデオメモリに記憶された副画像デ一タを先頭ァドレスからァドレスの順 番通りに読み出し、 前記切換手段は、 主画像の走査アドレスが前記表示領域設定 手段によつて縮小設定された表示領域に对応するアドレスでないときは主画像を 選択し、 前記主画像の走查ァドレスが前記縮小設定された表示領域に対応するァ ドレスであるときは前記ビデオメモリから出力された副画像を選択して出力する ようにした。
かかる請求の範囲第 1 4項に対応する発明では、 ビデオメモリに対するデータ 書込みタイミングを縮小率に対応して制御することにより、 縮小率に対応して縮 小した一方のフィールドの副画像をビデオメモリの飛び飛びのァドレス領域に記 憶し、 次に縮小率に対応して縮小した他方のフィールドの副画像を前記飛び飛び のァドレス領域間の空き領域に記憶することにより、 結果的に縮小した副画像を ビデオメモリの連続したァドレス領域にノンィンターレース走査のラインの順番 通りに記憶する。 したがって、 この記憶された副画像をアドレスの順番通りに読 み出し、 これを主画像に切り替えて表示器に出力することで、 縮小された副画像 を主画像画面上に合成することができる。 このようにこの発明では、 1個のビデ オメモリのみを用いて縮小した副画像を主画面上に合成できるようになり、 ビデ オメモリの個数を 1個に削減できると共に、 メモリの記憶領域をより有効に活用 することができるようになる。 また、 縮小されたインタ一レース画像信号は、 連 続したアドレス領域に記憶されるので、 主画像への合成の際、 その読出しのため のァドレス制御が簡単になる。
また、 請求の範囲第 1 5項の発明では、 請求の範囲第 1 3項のビデオメモリは、 書込み動作と読出し動作とが非同期で行え、 前記第 1及び第 2の書込み制御手段 によつて書き込まれた副画像信号を順次記憶するランダムアクセスメモリ手段と、 このランダムアクセスメモリ手段からのデータ転送によって少なくとも副画像信 号 1ライン分を一時記憶するシリアルアクセスメモリ手段と、 入力されるシリア
P ルク口ック信号に基づいて前記シリアルアクセスメモリ手段からのデータ読出し 制御を行う第 1の読出し制御手段とを有するものとする。
そして、 入力される主画像信号から制御用同期信号を抽出し、 該抽出信号に基 づき前記ビデオメモリに対する読出し用クロック信号を形成する読出しクロック 形成手段を具えるとともに、 前記主画像が表示される表示画面は、 前記読出しク 口ック信号に同期して表示動作を行うものであり、
前記副画像の拡大率 Mを設定する拡大率設定手段と、 前記拡大率設定手段によ つて設定された拡大率 Mに応じて前記表示画面上の前記副画像が表示される表示 領域を拡大設定する表示領域設定手段とを更に具えるとともに、
前記読出し制御手段は、
前記ランダムアクセスメモリ手段の先頭ァドレスを初期値とし、 主画像の M回 の副走査毎に 1回前記第 1および第 2の書込み制御手段によってスキップされる ァドレス量ずつ増加されたァドレスを発生するァドレス発生手段と、 前記主画像 の副走査ァドレスが前記表示領域設定手段によつて拡大設定された表示領域に対 応するア ドレスであるとき、 主画像の M回の副走査毎に 1回、 前記ア ドレス発生 手段の出力ァドレスを転送開始ァドレスとして前記データ転送を行わせる第 2の 読出し制御手段と、 前記主画像の走査ァドレスが前記表示領域設定手段によって 拡大設定された表示領域に対応するァドレスであるとき、 前記読出しクロック信 号の周波数を前記拡大率に応じて 1 ZMに分周したシリアルク口ック信号を形成 し、 該形成したシリアルクロック信号を前記第 2の読出し制御手段に入力し、 前 記シリアルアクセスメモリ手段に一時記憶された副画像信号のうちの前記第 2の 書込み制御手段によってスキップされるァドレス量に対応するデータを 1 /Mの 周波数で出力させる主走査方向拡大手段と、 前記主画像の走査ァドレスが前記表 示領域設定手段によって拡大設定された表示領域に対応するァドレスであるとき、 前記シリアルアクセスメモリ手段に一時記憶された副画像信号を主画像の副走査 に同期して M回連続して出力する副走査方向拡大手段とを有し、
前記切換手段は、 主画像の走査ァドレスが前記表示領域設定手段によって拡大 設定された表示領域に対応するァドレスでないときは主画像を選択し、 前記主画
Claims
1 . 表示器に表示される主画像の所定の表示領域内に、 副画像の所定の表示領 域を合成して表示させる画像合成装置において、
副画像データの内、 合成されるべき前記表示領域内のみのデータを入力される 順に連続的に記憶した後、 前記主画像データの走査ァドレスが主画像の前記表示 領域に対応するァドレスのとき、 前記記憶した副画像データが入力された順に読 み出されるフレームメモリと、
前記表示器に表示する前記主画像データ、 及び、 前記フレームメモリから順次 読み出された前記副画像データを入力し、 前記主画像データの走査ァドレスが主 画像の前記表示領域に対応するァドレスのとき、 選択チャネルをこの主画像デー タから前記副画像データに切り換えて表示器に出力し、 この副画像データを表示 させるセレクタと
を備えたことを特徴とする画像合成装置。
2 . 表示器に表示される主画像の所定の表示領域内に、 副画像の所定の表示領 域を合成して表示させる画像合成装置において、
インターレースの副画像データの内、 合成されるべき前記表示領域内の奇数フ ィールドのデータを入力される順に連続的に記憶した後、 前記主画像データの走 查ァドレスが主画像の前記表示領域に対応する奇数ラインのァドレスのとき、 前 記記憶した副画像デ一タが前記入力順に読み出される第 1のフレームメモリと、 インターレ一スの副画像データの内、 合成されるべき前記表示領域内の偶数フ ィ一ルドのデータを入力される順に連続的に記憶した後、 前記主画像データの走 査ァドレスが主画像の前記表示領域に対応する偶数ラインのァドレスのとき、 前 記記憶した副画像データが前記入力順に読み出される第 2のフレームメモリと、 前記表示器に表示する前記主画像データ、 及び、 前記第 1のフレームメモリ又 は第 2のフレームメモリから順次読み出された前記副画像データを入力し、 前記 主画像データの走査ァドレスが主画像の前記表示領域に対応するァドレスのとき、
選択チャネルをこの主画像データから前記副画像データに切り換えて表示器に出 力し、 この副画像データを等倍で表示させるセレクタと、
を備えたことを特徴とする画像合成装置。
3 . 前記フレームメモリは、 副画像の前記表示領域を所定倍率に縮小して主画 像の前記表示領域内に合成表示するときに、 副画像データを入力時に副画像デー タの走査ァドレスが前記表示領域に対応するァドレスのとき、 垂直方向の各ライ ンを前記所定倍率分の 1に間引き、 この間引いた各ライン毎に水平方向の走査ァ ドレスが前記表示領域 Pに対応するァドレスのとき、 さらに水平方向に前記所定 倍率分の 1に間引いて入力された副画像データを記憶し、 この後、 前記主画像デ ータの走査ァドレスが主画像の前記表示領域に対応するァドレスのとき、 前記間 引いて記憶した副画像データが前記入力順に連続的に読み出されることを特徴と する請求の範囲第 1項または第 2項記載の画像合成装置。
4 . 前記フレームメモリから読み出された副画像データを入力し、 入力順にこ の副画像データを記憶した後、 この記憶した副画像データを前記入力順に読み出 されるラインバッファ F I F Oを付設すると共に、
前記フレームメモリは、 副画像の前記表示領域を所定倍率に拡大して主画像の 前記表示領域内に合成表示するときに、 副画像データの内、 前記表示領域内のみ のデータを入力される順に連続的に記憶した後、 前記主画像データの走査ァドレ スが主画像の前記表示領域に対応するァドレスのとき、 前記所定倍率に相当する 所定ライン数毎に 1ラインずつ、 前記記憶した副画像データの内 1ライン分のデ ータを前記主画像の水平ドットクロックの周波数に対して前記所定倍率分の 1の サイクルで読み出されるようにし、
前記ラインバッファ F I F Oは、 この読み出された 1ライン分の副画像データ を入力された順に前記主画像の水平ドットクロックと同期して記憶した後、 前記 主画像データの前記表示領域の前記所定倍率に相当する所定ライン毎の残りのラ インで、 前記記憶された 1ライン分の副画像データを前記入力順に各ライン毎に
繰り返して出力する
ことを特徴とする請求の範囲第 1項または第 2項記載の画像合成装置。
5 . 前記セレクタは、 AZD変換された前記主画像データをメモリを介さずに 入力し、 前記合成される副画像データと切り換えて前記表示器に出力して表示す る
ことを特徴とする請求の範囲第 1項〜第 4項の何れか記載の画像合成装置。
6 . 前記ラインバッファ F I F Oは、 前記フレームメモリから読み出された 1 ライン分の副画像データを入力した順に前記主画像の水平ドットクロックの周波 数に対して前記所定倍率分の 1のサイクルで記憶した後、 前記主画像データの前 記表示領域の前記所定倍率に相当する所定ライン毎の残りのラインで、 前記記憶 された 1ライン分の副画像データを前記入力順に前記主画像の水平ドットクロッ クの周波数に対して前記所定倍率分の 1のサイクルで読み出し、 各ライン毎に繰 り返して出力する
ことを特徴とする請求の範囲第 4項記載の画像合成装置。
7 . 奇数フィ一ルド及び偶数フィールドカ ら成るィンタ一レース走査の画像信 号をノンィンターレース走査の画像信号に変換する画像変換装置において、 書込み動作と読出し動作とが非同期で行え、 入力されたィンタ一レース走査の 画像信号を記憶する 1つのフレームメモリと、
前記ィンタ一レース走査の画像信号のうちの一方のフィ一ルドの各ラインの画 像信号を 1ラインの画像データに対応するァドレス領域ずつ空けて前記フレーム メモリの先頭ァドレスを起点とした間欠したァドレス領域に該一方のフィールド のラインの順番に対応して記憶する第 1の書込み制御手段と、
前記ィンターレ一ス走査の画像信号のうちの他方のフィールドの各ラインの画 像信号を前記フレームメモリの間欠したァドレス領域間に形成された各空きァド レス領域に該他方のフィールドのラィンの順番に対応して記憶する第 2の書込み
制御手段と、
前記第 1及び第 2の書込み制御手段によつて前記 1つのフレームメモリの連続 したァドレス領域にノンィンターレース走査のラインの順番通りに記憶されたィ ンターレ一ス信号を先頭ァドレスからァドレスの順番通りに読み出す読出し制御 手段と
を具え、 前記 1つのフレームメモリを介してインターレース信号をノンインタ 一レース信号に変換するようにしたことを特徴とする画像変換装置。
8 . 1つのフレームメモリを介して奇数フィールド及び偶数フィールドから成 るィンターレース走査の画像信号をノンインターレース走査の画像信号に変換す る画像変換方法であって、
前記ィンターレース走査の画像信号のうちの一方のフィ一ルドの各ラインの画 像信号を 1ラインの画像データに対応するァドレス領域ずつ空けて前記フレーム メモリの先頭ァドレスを起点とした間欠したァドレス領域に該一方のフィールド のラインの順番に対応して記憶する第 1の工程と、
前記ィンタ一レース走査の画像信号のうちの他方のフィールドの各ラインの画 像信号を前記フレームメモリの間欠したァドレス領域間に形成された各空きァド レス領域に該他方のフィールドのラインの順番に対応して記憶する第 2の工程と、 前記 1つのフレームメモリに記憶されたィンタ一レース信号を先頭ァ ドレス力、 らァドレスの順番通りに読み出す第 3の工程と、
を具えるようにしたことを特徴とする画像変換方法。
9 . 奇数フィ一ルド及び偶数フィールドから成るィンターレース走査の画像信 号をノンィンタ一レース走査の画像信号に変換する画像変換装置において、 書込み動作と読出し動作とが非同期で行え、 入力されるクロック信号に同期し てインクリメントされるァドレス領域にインタ一レース走査の画像信号を順次記 憶する 1つのシリアルアクセスメモリと、
入力されるインターレース走査の画像信号から制御用同期信号を抽出し、 該抽
出信号に基づき前記シリアルアクセスメモリに対する書込み用クロック信号を形 成する書込みク口ック形成手段と、
前記書込み用クロック信号より周波数の高い高速ク口ック信号を発生する高速 クロック信号発生手段と、
前記ィンターレース走査の画像信号の一方のフィ一ルドの画像データが入力さ れているとき、 前記書込み用クロック信号に同期して前記シリアルアクセスメモ リの書込みァドレスをィンクリメントしながら 1ライン分のィンターレース走査 の画像データの書込みを行う第 1の動作と、 データ書込みを行わずに前記高速ク 口ック信号に同期して前記シリアルアクセスメモリの書込みァドレスを 1ライン の画像データに対応するァドレス領域分だけィンクリメントする第 2の動作とを 前記シリアルアクセスメモリの先頭ァドレスを起点として交互に実行することに より、 前記シリアルアクセスメモリの間欠したァドレス領域に前記一方のフィー ノレドの画像データを前記一方のフィールドのラインの順番に対応して記憶する第 1の書込み制御手段と、
前記ィンターレース走査の画像信号のうちの他方のフィールドの画像が入力さ れているとき、 前記書込み用クロック信号に同期して前記シリアルアクセスメモ リの書込みァドレスをインクリメントしながら 1ライン分のィンタ一レース走査 の画像データの書込みを行う第 3の動作と、 データ書込みを行わずに前記高速ク 口ック信号に同期して前記シリアルアクセスメモリの書込みァドレスを 1ライン の画像データに对応するァドレス領域分だけインクリメントする第 4の動作とを 前記先頭ァドレスから 1ラインの画像データに対応するァドレス領域分だけ進ん だァドレスを起点として交互に実行することにより、 前記シリアルアクセスメモ リの一方のフィールドの各ラインの画像が記憶されたァドレス領域間に形成され た各空きァドレス領域に前記他方のフィールドの画像データを前記他方のフィ一 ノレドのラインの順番に対応して記憶する第 2の書込み制御手段と、
前記第 1及び第 2の書込み制御手段によって前記シリアルアクセスメモリに記 憶されたインターレース走査の画像データを先頭ァドレスからァドレスの順番通 りに読み出す読み出し制御手段と、
を具え、 前記 1つのシリアルアクセスメモリを介してィンターレース信号をノ ンィンターレース信号に変換するようにしたことを特徴とする画像変換装置。
1 0 . ノンインターレース走査の主画像が表示される表示面面上の所定の表示 領域に奇数フィ一ルド及び偶数フィールドから成るインターレース走査の副画像 の中の所定の抽出領域に含まれる副画像を合成して表示する画像合成装置におい て、
書込み動作と読出し動作とが非同期で行え、 入力されるクロック信号に同期し て進められるァドレス領域に副画像信号を順次記憶する 1つのシリアルアクセス メモリと、
入力される副画像信号から制御用同期信号を抽出し、 該抽出信号に基づき前記 シリアルアクセスメモリに対する書込み用クロック信号を形成する書込みク口ッ ク形成手段と、
前記書込み用クロック信号より周波数の高い高速ク口ック信号を発生する高速 クロック信号発生手段と、
前記副画像信号のうちの一方のフィ一ルドの画像が入力されているときであつ てかつ前記所定の抽出領域に含まれる副画像が入力されているとき、 前記書込み 用クロック信号に同期して前記シリアルアクセスメモリの書込みァドレスをィン クリメントしながら前記一方のフィールドの前記表示領域に表示すべき 1ライン 分のデータの書込みを行う第 1の動作と、 データ書込みを行わずに前記高速ク口 ック信号に同期して前記シリアルアクセスメモリの書込みァドレスを前記表示領 域に表示すべき 1ラインの副画像データに対応するァドレス領域分だけィンクリ メントする第 2の動作とを前記シリアルアクセスメモリの先頭ァドレスを起点と して交互に実行することにより、 前記シリアルアクセスメモリの間欠したァドレ ス領域に前記一方のフィールドの前記表示領域に表示すべき画像データを前記一 方のフィールドのラインの順番に対応して記憶する第 1の書込み制御手段と、 前記副画像信号のうちの他方のフィールドの画像が入力されているときであつ てかつ前記所定の抽出領域に含まれる副画像が入力されているとき、 前記書込み
用クロック信号に同期して前記シリアルアクセスメモリの書込みァドレスをィン クリメントしながら前記他方のフィールドの前記表示領域に表示すべき 1ライン 分のデータの書込みを行う第 3の動作と、 データ書込みを行わずに前記高速ク口 ック信号に同期して前記シリアルアクセスメモリの書込みァドレスを前記表示領 域に表示すべき 1ラインの副画像データに対応するァドレス領域分だけインクリ メントする第 4の動作とを前記先頭ァドレスから前記表示領域に表示すべき 1ラ インの画像データに対応するァドレス領域分だけ進んだァドレスを起点として交 互に実行することにより、 前記シリアルアクセスメモリの一方のフィールドの各 ラインの画像が記憶されたァドレス領域間に形成された各空きァドレス領域に前 記他方のフィールドの前記表示領域に表示すべき画像データを前記他方のフィ一 ノレドのラィンの順番に対応して記憶する第 2の書込み制御手段と、
前記主画像の走查ァドレスが前記所定の表示領域に対応するァドレスであると き、 前記第 1及び第 2の書込み制御手段によつて前記シリアルアクセスメモリに 記憶された副画像データを先頭ァドレスからァドレスの順番通りに読み出す読み 出し制御手段と、
前記主画像の走査ァドレスが前記所定の表示領域に対応するァドレスでないと きは主画像を選択し、 前記主画像の走査ァドレスが前記所定の表示領域に対応す るァドレスであるときは前記シリアルアクセスメモリから出力された副画像を選 択して出力する切換手段と、
を具えるようにしたことを特徴とする画像合成装置。
1 1 . 前記副画像の縮小率を設定する縮小率設定手段と、
前記縮小率設定手段によつて設定された縮小率に応じて前記表示画面上の前記 副画像が表示される表示領域を縮小設定する表示領域設定手段と、
を更に具えるとともに、
前記第 1の書込み制御手段は、 前記第 1の動作を実行する際、 前記所定の抽出 領域に含まれる一方のフィールドの副画像を前記設定された縮小率に対応して主 走査方向及び副走査方向に間引きし、 前記第 2の動作を実行する際に、 前記シリ
アルアクセスメモリの書込みァドレスを前記表示領域に表示すべき縮小後の 1ラ ィンの副画像データに対応するァドレス領域分だけィンクリメントし、
前記第 2の書込み制御手段は、 前記第 3の動作を実行する際、 前記所定の抽出 領域に含まれる他方のフィールドの副画像を前記設定された縮小率に対応して主 走査方向及び副走査方向に間引きし、 前記第 4の動作を実行する際に、 前記シリ アルアクセスメモリの書込みァドレスを前記表示領域に表示すべき縮小後の 1ラ ィンの副画像データに対応するァドレス領域分だけィンクリメントし、 かっこの 第 3の動作と第 4の動作とを前記先頭ァドレスから前記表示領域に表示すべき縮 小後の 1ラインの画像データに対応するァドレス領域分だけ進んだァドレスを起 点として交互に実行し、
前記読出し制御手段は、 前記主画像の走査ァドレスが前記表示領域設定手段に よって縮小設定された表示領域に対応するァドレスであるとき、 前記第 1及び第 2の書込み制御手段によつて前記シリアルアクセスメモリに記憶された副画像デ —タを先頭ァドレスからァドレスの順番通りに読み出し、
前記切換手段は、 主画像の走査ァドレスが前記表示領域設定手段によって縮小 設定された表示領域に対応するァドレスでないときは主画像を選択し、 前記主画 像の走査ァドレスが前記縮小設定された表示領域に対応するァドレスであるとき は前記シリアルアクセスメモリから出力された副画像を選択して出力する ようにしたことを特徴とする請求の範囲第 1 0項記載の画像合成装置。
1 2 . 奇数フィールド及び偶数フィールドから成るインタ一レース走査の画像 信号をノンインターレース走査の画像信号に変換する画像変換装置において、 書込み動作と読出し動作とが非同期で行え、 入力されるァドレス信号に対応す るァドレス領域にインターレース走査の画像信号を順次記憶する 1つのビデオメ モリと、
前記ィンターレース走査の画像信号の一方のフィールドの画像データが入力さ れているとき、 前記ビデオメモリの書込みァドレスを進めながら 1ライン分のィ ンターレース走査の画像データの書込みを行う第 1の動作と、 データ書込みを行
わずに前記ビデオメモリの書込みァドレスを 1ラインの画像データに対応するァ ドレス領域分だけスキップさせる第 2の動作とを前記ビデオメモリの先頭ァドレ スを起点として交互に実行することにより、 前記ビデオメモリの間欠したァドレ ス領域に前記一方のフィールドの画像データを前記一方のフィ一ルドのラインの 順番に対応して記憶する第 1の書込み制御手段と、
前記ィンターレース走査の画像信号のうちの他方のフィールドの画像が入力さ れているとき、 前記ビデオメモリの書込みァドレスを進めながら 1ライン分のィ ンターレ一ス走査の画像データの書込みを行う第 3の動作と、 データ書込みを行 わずに前記ビデオメモリの書込みァドレスを 1ラインの画像データに対応するァ ドレス領域分だけスキップさせる第 4の動作とを前記先頭ァドレスから 1ライン の画像データに対応するァドレス領域分だけ進んだァ ドレスを起点として交互に 実行することにより、 前記ビデオメモリの一方のフィールドの各ラインの画像が 記憶されたァドレス領域間に形成された各空きァドレス領域に前記他方のフィ一 ノレドの画像データを前記他方のフィ一ルドのラインの順番に対応して記憶する第 2の書込み制御手段と、
前記第 1及び第 2の書込み制御手段によって前記ビデオメモリに記憶されたィ ンタ一レース走査の画像データを先頭ァドレスからァドレスの順番通りに読み出 す読み出し制御手段と、
を具え、 前記 1つのビデオメモリを介してインタ一レース信号をノンインター レース信号に変換するようにしたことを特徴とする画像変換装置。
1 3 . ノンインターレース走査の主画像が表示される表示画面上の所定の表示 領域に奇数フィールド及び偶数フィールドから成るインタ一レース走査の副画像 の中の所定の抽出領域に含まれる副画像を合成して表示する画像合成装置におい て、
書込み動作と読出し動作とが非同期で行え、 入力されるァドレス信号に対応す るァドレス領域に副画像信号を順次記憶する 1つのビデオメモリと、
前記副画像信号のうちの一方のフィールドの画像が入力されているときであつ
てかつ前記所定の抽出領域に含まれる副画像が入力されているとき、 前記ビデオ メモリの書込みァドレスを進めながら前記一方のフィールドの前記表示領域に表 示すべき 1ライン分のデータの書込みを行う第 1の動作と、 データ書込みを行わ ずに前記ビデオメモリの書込みァドレスを前記表示領域に表示すべき 1ラインの 副画像データに対応するアドレス領域分だけスキップさせる第 2の動作とを前記 ビデオメモリの先頭ァドレスを起点として交互に実行することにより、 前記ビデ オメモリの間欠したァドレス領域に前記一方のフィールドの前記表示領域に表示 すべき画像データを前記一方のフィールドのラインの順番に对応して記憶する第 1の書込み制御手段と、
前記副画像信号のうちの他方のフィールドの画像が入力されているときであつ てかつ前記所定の抽出領域に含まれる副画像が入力されているとき、 前記ビデオ メモリの書込みァドレスを進めながら前記他方のフィールドの前記表示領域に表 示すべき 1ライン分のデータの書込みを行う第 3の動作と、 データ書込みを行わ ずに前記ビデオメモリの書込みァドレスを前記表示領域に表示すべき 1ラインの 副画像デ一タに対応するアドレス領域分だけスキップさせる第 4の動作とを前記 先頭ァドレスから前記表示領域に表示すべき 1ラインの画像データに対応するァ ドレス領域分だけ進んだァドレスを起点として交互に実行することにより、 前記 ビデオメモリの一方のフィールドの各ラインの画像が記憶されたァドレス領域間 に形成された各空きァドレス領域に前記他方のフィールドの前記表示領域に表示 すべき画像データを前記他方のフィールドのラインの順番に対応して記憶する第 2の書込み制御手段と、
前記主画像の走査ァドレスが前記所定の表示領域に対応するァドレスであると き、 前記第 1及び第 2の書込み制御手段によって前記ビデオメモリに記憶された 副画像データを先頭ァドレス力、らァドレスの順番通りに読み出す読み出し制御手 段と、
前記主画像の走査ァドレスが前記所定の表示領域に対応するァドレスでないと きは主画像を選択し、 前記主画像の走査ァドレスが前記所定の表示領域に対応す るアドレスであるときは前記ビデオメモリから出力された副画像を選択して出力
する切換手段と、
を具えるようにしたことを特徴とする画像合成装置。
1 4 . 前記副画像の縮小率を設定する縮小率設定手段と、
前記縮小率設定手段によって設定された縮小率に応じて前記表示画面上の前記 副画像が表示される表示領域を縮小設定する表示領域設定手段と、
を更に具えるとともに、
前記第 1の書込み制御手段は、 前記第 1の動作を実行する際、 前記所定の抽出 領域に含まれる一方のフィールドの副画像を前記設定された縮小率に対応して主 走査方向及び副走査方向に間引きし、 前記第 2の動作を実行する際に、 前記ビデ オメモリの書込みァドレスを前記表示領域に表示すべき縮小後の 1ラインの副画 像データに対応するアドレス領域分だけスキップし、
前記第 2の書込み制御手段は、 前記第 3の動作を実行する際、 前記所定の抽出 領域に含まれる他方のフィールドの副画像を前記設定された縮小率に対応して主 走査方向及び副走査方向に間引きし、 前記第 4の動作を実行する際に、 前記ビデ オメモリの書込みァドレスを前記表示領域に表示すべき縮小後の 1ラインの副画 像データに対応するァドレス領域分だけスキップし、 かっこの第 3の動作と第 4 の動作とを前記先頭ァドレスから前記表示領域に表示すべき縮小後の 1ラインの 画像データに対応するァドレス領域分だけ進んだァドレスを起点として交互に実 行し、
前記読出し制御手段は、 前記主画像の走査ァドレスが前記表示領域設定手段に よって縮小設定された表示領域に対応するァドレスであるとき、 前記第 1及び第 2の書込み制御手段によって前記ビデオメモリに記憶された副画像データを先頭 ァドレスからァドレスの順番通りに読み出し、
前記切換手段は、 主画像の走査ァドレスが前記表示領域設定手段によって縮小 設定された表示領域に对応するァドレスでないときは主画像を選択し、 前記主画 像の走査ァドレスが前記縮小設定された表示領域に対応するァドレスであるとき は前記ビデオメモリから出力された副画像を選択して出力する
ようにしたことを特徴とする請求の範囲第 1 3項記載の画像合成装置。
1 5 . 前記ビデオメモリは、
書込み動作と読出し動作とが非同期で行え、 前記第 1及び第 2の書込み制御手 段によつて書き込まれた副面像信号を順次記憶するランダムアクセスメモリ手段 と、
このランダムアクセスメモリ手段からのデータ転送によって少なくとも副画像 信号 1ライン分を一時記憶するシリアルアクセスメモリ手段と、
入力されるシリアルクロック信号に基づいて前記シリアルアクセスメモリ手段 からのデータ読出し制御を行う第 1の読出し制御手段と、
を有し、
入力される主画像信号から制御用同期信号を抽出し、 該抽出信号に基づき前記 ビデオメモリに対する読出し用クロック信号を形成する読出しク口ック形成手段 を具えるとともに、
前記主画像が表示される表示画面は、 前記読出しク口ック信号に同期して表示 動作を行うものであり、
前記副画像の拡大率 Mを設定する拡大率設定手段と、
前記拡大率設定手段によって設定された拡大率 Mに応じて前記表示画面上の前 記副画像が表示される表示領域を拡大設定する表示領域設定手段と、
を更に具えるとともに、
前記読出し制御手段は、
前記ランダムアクセスメモリ手段の先頭ァドレスを初期値とし、 主画像の M回 の副走査毎に 1回前記第 1および第 2の書込み制御手段によってスキップされる ァドレス量ずつ増加されたァドレスを発生するァドレス発生手段と、
前記主画像の副走査ァドレスが前記表示領域設定手段によって拡大設定された 表示領域に対応するアドレスであるとき、 主画像の M回の副走査毎に少なくとも 1回、 前記ァドレス発生手段の出力ァドレスを転送開始ァドレスとして前記デ一 タ転送を行わせる第 2の読出し制御手段と、
前記主画像の走査ァドレスが前記表示領域設定手段によつて拡大設定された表 示領域に対応するァドレスであるとき、 前記シリアルアクセスメモリ手段に一時 記憶された副画像信号のうちの前記第 2の書込み制御手段によってスキップされ るアドレス量に対応するデータを前記読出しクロック信号の 1ノ Mの周波数で出 力させる主走査方向拡大手段と、
前記主画像の走査ァドレスが前記表示領域設定手段によつて拡大設定された表 示領域に対応するァドレスであるとき、 前記シリアルアクセスメモリ手段に一時 記憶された副画像信号を主画像の副走査に同期して M回連続して出力する副走査 方向拡大手段と、
を有し、
前記切換手段は、 主画像の走査ァドレスが前記表示領域設定手段によって拡大 設定された表示領域に対応するァドレスでないときは主画像を選択し、 前記主画 像の走査ァドレスが前記拡大設定された表示領域に対応するァドレスであるとき は前記ビデオメモリから出力された副画像を選択して出力する
ようにしたことを特徴とする請求の範囲第 1 3項記載の画像合成装置。
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