WO1992004763A1 - System for driving induction motor - Google Patents

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WO1992004763A1
WO1992004763A1 PCT/JP1991/001161 JP9101161W WO9204763A1 WO 1992004763 A1 WO1992004763 A1 WO 1992004763A1 JP 9101161 W JP9101161 W JP 9101161W WO 9204763 A1 WO9204763 A1 WO 9204763A1
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signal
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PCT/JP1991/001161
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English (en)
French (fr)
Inventor
Mitsuhiko Hirota
Tadashi Inoue
Original Assignee
Fanuc Ltd
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/0004—Control strategies in general, e.g. linear type, e.g. P, PI, PID, using robust control
    • H02P23/0027—Control strategies in general, e.g. linear type, e.g. P, PI, PID, using robust control using different modes of control depending on a parameter, e.g. the speed
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
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    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H—ELECTRICITY
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    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/08—Controlling based on slip frequency, e.g. adding slip frequency and speed proportional frequency

Definitions

  • the present invention relates to a drive system for variably controlling the number of revolutions of an induction motor, and more particularly to a drive system excellent in response to a speed command.
  • the switching elements of the inverter that supply the driving current for each phase to the induction motor are turned on and off in accordance with the sine wave PWM drive signal generated according to the speed command, and the motor rotation speed is controlled. It is known to variably control. It is known that in this sine-wave PWM drive system, the responsiveness to a speed command is improved by performing vector control that enables instantaneous torque control of a motor by controlling the phase of a drive signal. However, the switching performance of the switching element in the evening is limited. For this reason, it is difficult to properly perform motor speed control in the motor high-speed rotation region of 40,000 revolutions per minute or more by the sine wave PWM drive system.
  • a rectangular wave signal is used to turn on and off a switching element of an inverter to control the rotation speed of an induction motor variably.
  • the speed control of the motor can be appropriately performed even in the high-speed rotation region of the motor.
  • the square-wave drive control method uses a vector system that can control the instantaneous torque of the motor. Since it is not possible to control the motor, the slip frequency is controlled in accordance with the motor rotation speed and the speed deviation between this and the speed command, and slip control is performed so that the average torque of the motor can be controlled. For this reason, the rectangular wave drive control method has a drawback that the response to the speed command is poor.
  • An object of the present invention is to provide a drive system for an induction motor that can appropriately perform speed control in a high-speed rotation region of the induction motor and has excellent responsiveness to a speed command.
  • a drive system for an induction motor generates an inverter including a switching element associated with each phase of the motor, and a pulse output representing an actual motor rotation speed.
  • a slip pulse and a phase shift pulse according to the speed command from the host controller and the output pulse from the detector, and output pulses using the slip pulse and the phase shift pulse.
  • the circuit means includes a circuit for generating a PWM signal used for controlling a switching operation of the switching element, and selectively one of a square wave signal and a PWM signal. And a selection circuit for sending.
  • the selection circuit sends a PWM signal when the motor rotation speed is lower than the predetermined speed, and outputs a rectangular signal when the motor rotation speed exceeds the predetermined speed. Transmits a shape signal.
  • the circuit means includes a motor generated as a result of the switching operation of the switching element according to the square wave signal generated in response to the corrected detector output pulse. The number of output pulses of the detector is corrected by the phase shift pulse so that the phase excitation current and the secondary current are orthogonal to each other.
  • the detector pulse is generated by using the slip pulse and the phase shift pulse generated according to the speed command and the detector pulse output indicating the actual motor speed.
  • the output is corrected, and a square wave signal is generated according to the corrected detector output pulse.
  • the slip control of the motor can be performed by controlling the switching operation of the switching element of the inverter associated with each phase of the motor using the rectangular wave signal.
  • the instantaneous torque of the motor can be controlled, and therefore, the response to a speed command can be improved.
  • the switching operation of the switching element is controlled by using the PWM signal. Responsiveness in motor control in the above can be improved. In addition, when the motor rotation speed exceeds a predetermined speed, such control is performed using a rectangular wave signal. Can be properly controlled. In addition, since the position of the square wave signal can be controlled, the motor can be driven even during high-speed operation of the motor. Responsiveness in machine control is not impaired. More preferably, each phase excitation current and secondary current of the motor generated as a result of the switching operation of the switching element according to the square wave signal generated in response to the corrected detector output pulse are generated. Since they are orthogonal to each other, the instantaneous torque of the motor can be properly controlled.
  • FIG. 1 is a block diagram showing a main part of a drive system of a three-phase induction motor according to one embodiment of the present invention
  • FIG. 2 is a block diagram showing the drive signal output circuit of FIG. 1
  • FIG. 3 is a block diagram showing the slip pulse generation circuit of FIG. 2
  • FIG. 4 is a timing chart showing the operation of the slip pulse generation circuit.
  • FIG. 5 is a block diagram showing the phase shift pulse generation circuit of FIG. 2,
  • Fig. 6 shows an evening imitating exercise showing the operation of the shift pulse generator.
  • FIG. 7A and 7B are block diagrams showing the square wave output circuit of FIG. 2,
  • FIG. 8 is a timing chart showing the operation of the square wave output circuit during forward rotation of the motor.
  • FIG. 9 is a timing chart showing a square wave signal transmitted from the square wave output circuit during forward rotation of the motor.
  • FIG. 10 shows the results from the square wave output circuit during the reverse rotation of the motor.
  • FIG. 11 is a timing chart showing the output square wave signal, and
  • FIG. 11 is a block diagram of the drive signal generation circuit shown in FIG.
  • a drive system drives and controls a three-phase induction motor 4 as a spindle motor of a machine tool (not shown). It has a pindle amplifier processor 1.
  • the processor 1 has a conventionally known speed loop control and power control based on a speed command from a numerical control device (not shown) mounted on the machine tool and a speed feedback signal and a current feedback signal from elements 5 to 8 described later.
  • Pulse control to generate three-phase PWM signals Up, Vp, and Wp, and to adjust the excitation frequency of the induction motor based on the speed deviation from the speed command and speed feedback.
  • Slip data SB to generate pulse> and instantaneously shift the phase to the pulse generation circuit (Fig. 2) and to one cycle (360 degrees) of the excitation frequency of the induction motor.
  • the data FB is supplied to the phase shift pulse generation circuit (Fig. 2) to generate the pulse FSP.
  • the drive system is configured to receive the three-phase PWM signals UP, Vp, Wp input from the processor 1 or both pulse data SB, FB from the processor 1 and an element 8 described later. Generated internally based on A-phase and B-phase velocity feedback signals ( Figure 2) A drive signal output circuit 2 for selectively outputting the generated three-phase square wave signals U d, V d, and W d, an inverter, and a drive circuit for driving the drive signal output circuit 2. A power circuit 3 for supplying a drive current to the motor 4 in accordance with the drive signal from the road 2.
  • the drive system includes a speed detector 5 for detecting the actual rotational speed of the motor 4, current detectors 6 and 7 for detecting the actual U-phase and V-phase drive currents of the motor 4, respectively, and a speed detector.
  • a conversion circuit 8 for generating an A-phase and a B-phase speed feedback signal having a phase difference of 90 degrees from each other based on the output of the converter 5 .
  • the drive signal output circuit 2 includes a circuit 20 for generating slip pulses of a number corresponding to the slip pulse data SB from the processor 1, and a drive signal output circuit 2 from the processor 1.
  • Circuit 21 for generating the number of phase shift pulses corresponding to the phase shift data FB of the first and second circuits, and a logical sum (OR) circuit 22 connected to both circuits 21 and 22 .
  • the pulse superimposition circuit 23 of the drive signal output circuit 2 outputs the first and second L-level and H-level during the forward and reverse rotation of the motor.
  • the pulse superposition circuit 23 rotates the slip pulse and the phase shift pulse supplied from the circuits 21 and 22 via the OR circuit 22 with respect to the forward or reverse feedback pulse. Addition or subtraction is performed in accordance with the direction to generate a forward or reverse pulse in accordance with the motor rotation direction.
  • the drive signal output circuit 2 further includes a counter 24 for counting the pulse from the pulse superposition circuit 23 to generate the first switching signal CS1.
  • control data indicating a predetermined number of pulses related to the switching signal generation operation of the counter is set by the processor 1.
  • the predetermined number of pulses corresponds to a rotational movement of the rotor (not shown) of the electric motor 4 over an electrical angle of 45 degrees.
  • any one of "16", "32” or "64” can be selectively set as the predetermined number of pulses, and the rotor is driven over an electrical angle of 360 degrees. It is compatible with any of the three types of motors that require 128, 256 and 512 pulses to rotate, respectively.
  • the counter 24 generates the first switching signal CS1 every time a predetermined number of pulses are input from the pulse superposition circuit 23. That is, the counter 24 acts as a ring counter that counts a predetermined number of pulses, so that the power is increased during the forward rotation of the motor, and is increased during the reverse rotation. Counted down.
  • the output side of counter 24 receives the first switching signal CS1.
  • a delay circuit (dead zone correction circuit) 25 for generating a second switching signal CS 2 delayed by a predetermined time is also connected to the delay circuit 25. This is to prevent the switching elements of the inverter belonging to the same device from operating at the same time, and the counter where the delay time data (dead zone data) from processor 1 is set.
  • the second switching signal CS 2 is generated when a carry counter occurs in the power counter value that increases each time the reference clock signal CLK from the processor 1 is input. (See Figure 8).
  • the drive signal output circuit 2 receives the first and second rotation direction identification signals RS, 3 ⁇ 4S from the pulse superposition circuit 23, the first switching signal CS 1 from the counter 24, and the delay circuit 25.
  • a square wave output circuit 26 for generating a square wave signal Us, Vs, Ws, Us, Vs of each phase based on the second switching signal CS2 of
  • a drive signal generation circuit 27 connected to the wave output circuit 26.
  • the drive signal generation circuit 27 receives the PWM signal Up, Vp, Wp, Up, ⁇ and ⁇ ⁇ from the processor 1 in response to the selection signal D from the processor 1.
  • the square wave signals U s, V s, W s, U s, and W s from the circuit 26 are transmitted as drive signals U d, V d, W d, U d, V d, and so on. ing.
  • the slip pulse generation circuit 20 A counter 201 for counting the reference clock signal CLK from the processor 1, a count value A of the counter 201, and a count from the processor 1. It comprises a comparator 202 for comparing with the pulse signal SB and a 1-pulse generating circuit 203. The comparator 202 generates an H-level output when the force value A of the counter 201 exceeds the slip data SB.
  • the pulse generator 203 has a clock input terminal c1 for inputting a reference clock signal CLK and a data input terminal D for inputting the output of the comparator 202.
  • 1 D-type flip-flop (FF) circuit 204 clock input terminal c1 for inputting reference clock signal CLK, and Q output of first FF circuit 204
  • a second D-type FF circuit 205 having a data input terminal D for inputting data to the first FF circuit 204 and two input terminals of the second D-type FF circuit 205. It consists of the 0 R circuit 206 connected to the Q output terminal and the inverter 200 connected to the output side of the 0 R circuit 206, respectively. Is connected to the clear signal input terminal of the counter 201.
  • the first and second FF circuits 204 and 2 0 each of 5 Q output I levels der to co
  • the output of the non-R circuit 2 0 6 and I Nba Isseki 2 0 7 is respectively H-level and L level.
  • the comparator 202 when the count value A of the counter 201 exceeds the slip pulse data SB, the comparator 202 outputs the count value A.
  • the reference clock signal CLK applied to the first FF circuit 204 rises immediately after the H level output is transmitted, the 0 output of the first FF circuit is inverted from H level to L ⁇ level. Therefore, the Q output of the second FF circuit 205 is still at the L level.
  • the outputs of the OR circuit 206 and the inverter 207 become L level and H level, respectively, and the H level output of the inverter 207 becomes the slip noise SSP as the counter 2 01 Applied to the clear signal input terminal of 1 and the counter value A is reset to “0”.
  • the phase shift pulse generating circuit 21 includes first and second counters 30 1, 30 2 each formed of a 4-bit hexadecimal counter, and It has a D-type FF circuit 303 and an OR circuit 304.
  • Each of the first and second counters 301 and 302 has a load command input terminal LD for inputting a load command LDS from the processor 1.
  • the first counter 301 is from processor 1
  • the first to fourth phase shift data input terminals respectively corresponding to the first to fourth bits of the 8-bit configuration shift data FB, and the phase shift pulse generation circuit 21 It has a least significant bit output terminal 1B that functions as an output terminal for transmitting the phase shift pulse FSP.
  • the second counter 302 has first to fourth phase shift data input terminals respectively corresponding to the fifth to eighth bits of the shift data FB.
  • the phase shift data FB is a complement of a value obtained by doubling the required number of transmissions of the phase shift pulse FSP from the circuit 21 (for example, 5) (for example, F 6 (binary 1 decimal number)). be equivalent to.
  • the first counter 301 has two input terminals connected to the reference clock signal output terminal of the processor 1 and the Q output terminal of the FF circuit 303, respectively. It has a clock input terminal C connected to the output terminal 304 and an overflow output terminal OVF connected to the output terminal of the second counter 302.
  • the overflow output terminal OVF of the second counter 302 is a reset terminal R for inputting the load command LDS from the processor 1 and a data input connected to the positive pressure source. It is connected to the clear signal input terminal CL of the FF circuit 303 having the terminal D.
  • phase shift pulse generation circuit 21 When the load command LDS is applied from the processor 1 to the circuit 21, the first to fourth phase shift data FB from the processor 1, for example, which is equal to the binary 1 decimal number F 6. The fourth bit “0, 1, 1, 0” is set in the first counter 301, and the fifth to eighth bits “1, 1, 1, 1” of the data FB are stored in the first counter 301. 2 Set to counter 302. When 10 clocks and 'L's CLK are counted by the first and second counters 301 and 302, the overflow of the second counter 302 is counted.
  • a pulse is applied from the terminal OVF to the clock terminal CL of the FF circuit 303, and the Q output of the FF circuit 303 reverses from L level to H level.
  • the H level Q output is applied to the OR circuit 304, the application of the clock pulse CLK to the first counter 301 via the OR circuit 304 is prohibited.
  • five phase shift pulses FSP are transmitted from the shift pulse generator 21.
  • the rectangular wave output circuit 26 includes first to fourth signals for generating U-phase, V-phase and W-phase rectangular wave signals U s, Vs and Ws, respectively.
  • the first to fourth circuit portions 401 to 404 have substantially the same configuration.
  • the first circuit unit 401 will be mainly described, and the description of the corresponding parts of the second to fourth circuit units 402 to 404 will be omitted.
  • the first circuit section 401 has first to fifth NORs (NOR) Circuits 4 11 a to 4 15 a, first to third R circuits 4 21 a to 4 23 a, first to third AND circuits 4 3 1 a to 4 3 3 a, The first to third D-type FF circuits 441a to 443a are included.
  • the second to fourth circuit sections 402 to 404 are elements 4 11 1 b to 4 4 3 b, corresponding to the elements 4 11 a to 44 3 a of the first circuit section 401, respectively. 4 1 1 c to 4 4 3 c, 4 1 1 (! To 4 4 3 d.
  • the first decoder circuit 4 05 is the third FF circuit 4 of the first to third circuit sections.
  • the first decoder circuit 405 receives the input signal “0000” (when the L level signal is applied to each of the A, ⁇ , and C input terminals).
  • the second decoder circuit 406 includes third FF circuits 44 3 c, 44 43 d and 44 3 of the third circuit section, the fourth circuit section, and the first circuit section.
  • 3A has A, B and C input terminals respectively connected to the Q output terminals for inputting Q output signals WB, VB and UB, and first to eighth output terminals ZO to Z7. It has the same input signal decoding function as the one decoder circuit 405. More specifically, in the first circuit section 401, the first and second NOR circuits 411a and 412a have input terminals for inputting the first rotation direction identification signal RS. Another input terminal of the circuit is connected to the second and eighth output terminals Yl, Y7 of the first decoder circuit 405, respectively.
  • the third and fourth NOR circuits 413a and 414a have an input terminal for inputting the second rotation direction identification signal RS, and a fourth and sixth output terminals Y3 and Y3 of the decoder circuit 405. It has another input terminal connected to Y5.
  • the output terminals of the first and third NOR circuits 411a and 413a are connected to the two input terminals of the 10R circuit 4211a, respectively, and the outputs of the second NOR circuit 412a
  • the terminal is connected to one input terminal of each of the 20 R circuit 4 2 2a and the 5 1 ⁇ 0 11 circuit 4 15 a, and the output terminal of the 4 N R circuit 4 14 a is connected to the circuit 4 2 It is connected to the other input terminal of each of 2a and 415a.
  • the output terminal of the first OR circuit 4 21 a is connected to the other input terminal of the first AND circuit 43 1 a having one input terminal for inputting the first switching signal CS 1, and the fifth NOR circuit
  • the second AND circuit 43 has one input terminal connected to the output terminal 15a and is connected to the other input terminal of the second AND circuit 43a.
  • the output terminal of the second OR circuit 422a is connected to the other input terminal of the third AND circuit 433a having one input terminal for inputting the second switching signal CS2.
  • the output terminals of the first and third AND circuits 431a and 433a are connected to the two input terminals of the 30R circuit 423a. ing.
  • each of the first to third FF circuits 441a to 443a has a clear terminal C for inputting a clear signal CLR from the processor 1, and a grounded processor. It has a reset terminal P.
  • the first FF circuit 441a is used to input the data input terminal D connected to the output terminal of the third AND circuit 423a and the clock signal CLK from the port processor 1.
  • a Q output terminal connected to the clock terminal c1 of the second FF circuit 442a.
  • the data input terminal D of the second FF circuit 442a is connected to the output terminal of the second AND circuit 432a.
  • Reference numeral 3a further includes a clock terminal cl for inputting a clock signal CLK, and a data input terminal D connected to the Q output terminal of the second FF circuit 442a.
  • connection relation between the elements 4 11 b to 4 43 b in the second circuit section 402, the connection relation between the elements 4 11 c to 4 43 c in the third circuit section 40 3, and Element 4 1 1 in the fourth circuit section 4 04 (! ⁇
  • connection relation between 4443d is the same as the connection relation between elements 411a to 443a of the first circuit section 401.
  • the second and third FF circuits 44 2 c, 44 43 c, 44 42 d and 44 43 d of the third and fourth circuit sections 40 3 and 40 4 are connected to the bristle terminal P.
  • the clear signal CLR is input via the, and the clear terminal C is grounded.
  • one input terminal of each of the first to fourth NOR circuits 411 a to 414 a is connected to the second, eighth, fourth and fourth input terminals of the first decoder circuit 405.
  • the first to fourth NOR circuits 4 1 1 b to 4 of the second circuit section 402 One input terminal of each 14b is connected to fifth, fourth, second and seventh output terminals Y4, Y3, Y1 and Y6 of the first decoder circuit 405.
  • One input terminal of the first to fourth NOR circuits 411c to 414c of the third circuit section 4003 is the seventh, sixth, fifth and eighth output terminals Y6, Y5 and Y. 4 and Y7.
  • One input terminal of the first to fourth NOR circuits 411 d to 414 d of the fourth circuit unit 404 is connected to the fifth, fourth, second and fourth input terminals of the second decoder circuit 406.
  • the seventh output terminals are connected to Z4, Z3, Z1 and Z6, respectively.
  • the clear signal CLR from the spindle amplifier processor 1 is output to the first to third FF circuits 4 4 1 a to 4 4 3 of the first and second circuit sections 401 and 402. a and 44 lb to 4443b clear terminals, the third and fourth circuit sections 403, 404 the IFF circuit 4411c and 4441 ci clear terminals, and 3, Applied to the preset terminal P of the second and third FF circuits 442c, 443c, 442d, 443d of the fourth circuit section.
  • the first to third FF circuits 4 4 1 13 to 4 4 3 1) (3 outputs (, VS and VB become “0”.)
  • the IFF circuit 4 of the third and fourth circuit sections The Q outputs CW and CT of 4 1 c and 4 4 1 d become “0”, and the second and third FF circuits of the third and fourth circuit sections 4 4 2 c and 4 4 3 c and 4 4 2 (1
  • the Q outputs WS, WB, VS, and VB of 443d become “1.” Therefore, the signals are input to the A, B, and C input terminals of the first and second decoder circuits 405, 406.
  • the outputs Y1 and Z of the first and second decoder circuit outputs When only 6 is at the L level “0”, only the 1st NOR circuit 41 la of the 1st circuit section of the 1st to 4th NO RiS paths of the 1st to 4th circuit sections is Generates H-level output "1". Therefore, in the first circuit section 401, the H level output of the first NOR circuit 4111a is output from the 10th R circuit 421a and the fifth NOR circuit 415a.
  • the signal is applied to the data input terminal D of the second FF circuit 442 a via the second AND circuit 432 a that has been opened by the H level output.
  • the data input terminal D of the second FF circuit 4 42 b to 4 42 d of the second to fourth circuits is connected to the second AND circuit 4 32 b to 4 32 (L level from 3). A bell output is applied.
  • the first switching signal CS 1 becomes s “1”
  • the first In the path section 401 the H level output of the first NOR circuit 411a is changed to the gate open state by the 10R circuit 421a and the first switching signal CS1. 1 Applied to the data input terminal D of the first FF circuit 41a via the AND circuit 4'31a.
  • the L level output from the first AND circuit 431b to 431d is applied to the data input terminal D of the first FF circuit 441b to 441d of the second to fourth circuit units. Is done.
  • the clock signal CLK falls, as shown in FIG. 8, the Q output C ⁇ of the first FF circuit 44 1 a of the first circuit section is inverted from the L level to the H level.
  • the Q output US of the second FF circuit 442 a is inverted from the L level to the H level. Further, at the next rise of the clock signal CLK, the level of the Q output UB of the third circuit 443a is inverted to "1".
  • the Q outputs CV, CW and CT of the first FF circuits 44 1 b to 44 1 d of the second to fourth circuit units and the Q outputs VS of the second FF circuits 4 42 b to 44 42 d The Q outputs VB, WB, and T "B of WS and the third FF circuit 4443b to 4443d are each maintained at the L level.
  • the input signals “101” and “111” are applied to the first and second decoder circuit units 405 and 406, respectively.
  • the outputs of the first and second decoder circuits only the outputs Y5 and Z7 become L level “0”, and the outputs of the first to fourth NOR circuits of the first to fourth circuit units are changed. Only the second NOR circuit 4 12 c of the third circuit section generates the H level output “1”.
  • the output of the first NOR circuit 4 1 1a of the first circuit section becomes L level, and this L level output is the first OR circuit 4 2 la, the first AND circuit 4 3 1 a and the third OR circuit 4 2 Applied to the data input terminal D of the first FF circuit 4 41a via 3a. Therefore, when the clock signal CLK falls, the Q output C ⁇ of the first FF circuit 441 a is level-inverted to “0”.
  • the third AND circuits 433a to 433d of the first to fourth circuit units are opened, and accordingly, the third AND circuit of the third circuit unit is opened.
  • the H level output from the NOR circuit 4 12 c is output to the 1st FF circuit via the 2 0 R circuit 4 2 2 c, the 3 rd AND circuit 4 3 3 c and the 3 0 R circuit 4 2 3 c 4 Applied to data input terminal D of 1c.
  • the Q output CW of the first FF circuit 441 c inverts the level to “1”.
  • the Q output WS of the second FF circuit 442c where the L level has been applied to the input terminal D is inverted to “0”. Furthermore, when the next clock signal CLK rises, the Q output WB of the third FF circuit 4333 c inverts the level to “0”. As described above, as a result of the level inversion of the output WB of the third circuit section, the input signals “100” and “011” are input to the first and second decoder circuit sections 405 and 406, respectively. When applied, only the outputs Y4 and Z3 of the first and second decoder circuit outputs go to the L level "0", and accordingly, the first to fourth circuit units have the first output.
  • the input signals “110” and “011” are applied to the first and second decoder circuit sections 405 and 406, respectively.
  • the decoder circuit outputs Y6 and Z3 become level
  • the first NOR circuit 411c in the road section and the second NOR circuit 4112d in the fourth circuit section generate an H level output.
  • the second switching signal CS 2 is generated, the H level output of the NOR circuit 4 12 d is set to the gate open state by the 2 0 R circuit 4 2 2 (1 and the signal CS 2).
  • the signal is applied to the data input terminal D of the first FF circuit 441c via the first AND circuit 431c and the 30R circuit 423c.
  • the Q output of the first FF circuit 44 1 c inverts the level to “1”.
  • the Q output WS of the second FF circuit 4422c is inverted to "1".
  • the level of the Q output WB of the third FF circuit 443c is inverted to "1".
  • Third circuit section output With the inversion of the level of WB, input signals "1 1 1” and “1 0 1” are applied to the first and second decoder circuit sections 4 05 and 4 06, and the output of the decoder circuit is output.
  • Y7 and ⁇ 5 become L level
  • the 2 1 ⁇ 0 13 ⁇ 4 circuit 4 1 2a of the first circuit section generates ⁇ level output.
  • This H level output is applied to the third AND circuit 433a via the 20R circuit 422a.
  • the second switching signal CS2 is generated, the H-level output of the second NOR circuit 412a is switched to the gate open state by the second OR circuit 422a and the signal CS2.
  • the second NOR circuit 412b of the second circuit section and the first NOR circuit 411d of the fourth circuit section generate H level output.
  • the H level output of the NOR circuit 41 1 d is changed to the first AND circuit which is opened by the 10 0 R circuit 42 1 d and the signal CS 1. It is applied to the data input terminal D of the first FF circuit 44 1 d via 43 I d and the 30 R circuit 42 3 d.
  • the clock signal CLK falls, the Q output C of the IFF circuit 441 d inverts the level to “1”.
  • the Q output of the second FF circuit 442 d is inverted to "1".
  • the level of the Q output B of the third FF circuit 443d is inverted to "1".
  • the input signals “011” and “1110” are applied to the first and second decoder circuit sections 405 and 406, respectively, and the decoder circuit outputs
  • the second NOR circuit 412b of the second circuit section and the fourth NOR circuit 414d of the fourth circuit section generate H level output.
  • the second switching signal CS 2 is generated, the H level output of the NOR circuit 4 12 b is output to the third AND circuit 4 2, whose gate is opened by the second circuit 21 2 and the signal CS 2.
  • FIG. 9 shows a square wave signal transmitted from the circuit 26 during the reverse rotation of the motor.
  • the drive signal generation circuit 27 is composed of an inverter 500, first and second AND circuits 501 and 512, and first to sixth R circuits. 6 01 to 6 06.
  • Each of the first to sixth AND circuits 501 to 506 is a first input terminal connected to the input side of the inverter 500, and a square wave signal output terminal of the square wave output circuit 26. Contact the corresponding one of 2nd input terminal and the 1st to 60th R circuits 60 1 to 6
  • the drive signal generation circuit 27 outputs the square wave signal via the AND circuits 501 to 506 and the OR circuits 61 to 606.
  • the processor 1 calculates the slip pulse data SB and the phase shift pulse data FB based on the speed command and the speed deviation, and generates a slip pulse generation circuit 20 and a phase shift pulse generation circuit. 21. Since the selection signal D is “1”, the drive signal generation circuit 27 outputs the PWM signals Up, Vp, Wp, ⁇ , ⁇ and the drive signal U d , Vd, Wd, u “d, V” d and sent to the power circuit 3. Then, the induction motor 4 is driven by the inverter of the power circuit 3 that responds to the drive signal.
  • the slip pulse generating circuit 20 When the slip pulse data SB is input from the processor 1, the slip pulse generating circuit 20 generates the slip pulse SSP as described above with reference to FIGS.
  • the phase shift pulse generation circuit 21 receives the phase shift pulse FSP as described above with reference to FIGS. 5 and 6. Occurs. Then, both the pulses SSP and FSP are applied to the pulse superimposing circuit 23 via the OR circuit 22.
  • the circuit 23 detects the rotation direction of the electric motor 4 based on the A-phase and B-phase signals from the conversion circuit 8 and generates first and second rotation direction identification signals RS and ⁇ S. And a forward / backward feedback pulse based on the B-phase signal.
  • the pulse superposition circuit 23 sends to the counter 24 a forward / reverse pulse obtained by adding / subtracting the slip pulse SSP and the phase shift pulse FSP to the forward / backward feedback pulse.
  • the counter 24 generates the first switching signal CS 1 every time a predetermined number of pulses from the circuit 23 are counted.
  • the delay circuit 25 generates a second switching signal CS 2 delayed by a predetermined time from the first switching signal CS 1.
  • the rectangular wave output circuit 26 receives the signals shown in FIGS. 7A, 7B and 8. As described above with reference to FIG. 10 to FIG. 10, each phase generates a rectangular wave signal U s, V s, W s, T s, T s and T s according to the rotation direction of the motor. However, as long as the selection signal is “1”, the drive signal generation circuit 27 does not transmit the rectangular wave signal as a drive signal. Therefore, the motor 4 is driven according to the PWM signal.
  • the processor 1 switches the selection signal D from the H level “1” to the L level “0”.
  • the square wave signals Us, Vs, Ws, ITs generated by the square wave output circuit 26 and the drive signals Ud, Vd, Wd, ITd, Vd, and Is output to the power circuit 3 and the motor 4 is driven and controlled according to the square wave signal.

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Description

明 細 害
誘導電動機の駆動シス テ ム
技 術 分 野
本発明は、 誘導鼋動機の回転数を可変制御するための 駆動シス テ ム に関し、 特に、 速度指令への応答性に優れ た駆動シス テ ムに関する。
背 景 技 術
誘導電動機に各相駆動電流を供給するィ ンバ— タのス イ ッ チ ング素子の夫々を、 速度指令に応じて発生させた 正弦波 P W M駆動信号に従ってオ ンオ フ制御して、 電動 機回転速度を可変制御するこ と は公知である。 こ の正弦 波 P W M駆動方式において、 駆動信号の位相制御による 電動機の瞬時 ト ルク制御を可能とするべク ト ル制御を行 つて、 速度指令に対する応答性を向上する こ とが知られ ている。 しか しながら、 イ ンバー 夕 のス イ ッ チ ン グ素子 のス イ ッ チ ン グ性能には限界がある。 こ のため、 正弦波 P W M駆動方式によ っ て、 毎分 4万回転以上と云う電動 機高速回転領域における電動機速度制御を適正に行うこ とは困難である。
また、 矩形波信号を用いてイ ンバー 夕 のス イ ッ チ ング 素子をオ ンォ フ制御して誘導電動機の回転速度を可変制 御する こ と も知られている。 こ の矩形波駆動制御方式に よれば、 電動機高速回転領域においても、 電動機の速度 制御を適正に行える。 しかしながら、 矩形波駆動制御方 式では電動機の瞬時 ト ルクを制御可能と したべク ト ル制 御を行う こ と はできないので、 電動機回転速度及びこれ と速度指令との速度偏差に応じてすべり周波数を制御し て電動機の平均 ト ルク を制御可能と したすベ り制御が行 われる。 このため、 矩形波駆動制御方式には速度指令に 対する応答性に劣ると云う欠点がある。
発 明 の 開 示
本発明の目的は、 誘導電動機の高速回転領域での速度 制御を適正に行える と共に速度指令に対する応答性に優 れる誘導電動機の駆動シス テ ムを提供する こ とにある。
上記目的を達成するため、 本発明による誘導電動機の 駆動シス テムは、 電動機の各相に夫々関連するス ィ ッ チ ング素子を含むイ ンバータ と、 実際電動機回転速度を表 すパルス出力を発生するための検出器と、 上位制御装置 からの速度指令と検出器からの出力パルス とに従ってす ベりパルス及び位相シフ トパル スを発生する と共に、 す ベりパルス及び位相シフ トパル スを用いて出力パルスの 数を補正し、 更に、 補正後の出力パルス に従ってスイ ツ チ ング素子のス ィ ツチ ン グ動作制御に用いられる矩形波 信号を発生するための回路手段とを備える。
好ま し く は、 回路手段は、 ス イ ッ チ ン グ素子のスイ ツ チ ング動作制御に用いられる P W M信号を発生するため の回路と、 矩形波信号及び P W M信号のいずれか一方を 選択的に送出するための選択回路とを有する。 選択回路 は、 電動機回転速度が所定速度以下である と きは P W M 信号を送出し、 鼋動機回転速度が所定速度を上回ると矩 形波信号を送出する。 更に好ま し く は、 回路手段は、 補 正後の検出器出力パルス に応じて発生させた矩形波信号 に従う ス ィ ツ チ ン グ素子のス ィ ツチ ン グ動作の結果と し て発生する電動機の各相励磁電流と二次電流とが互いに 直交するよ う に、 検出器出力パルス数を位相シフ トパル スで補正する。
上述のよ う に、 本発明の駆動シ ス テムによれば、 速度 指令と実際電動機速度を表す検出器パルス出力と に従つ て発生させたすべりパルス及び位相シフ トパルスを用い て検出器パル ス出力を補正し、 補正後の検出器出力パル スに従って矩形波信号を発生する。 このため、 矩形波信 号を用いて電動機の各相に夫々関連するィ ンバー タのス ィ ツチ ン グ素子のス ィ ツチ ン グ動作を制御する こ とによ り、 電動機のすべり制御を行える と共に、 電動機の瞬時 ト ルクを制御でき、 従って、 速度指令に対する応答性を 向上できる。
好ま し く は、 電動機回転速度が所定速度以下であると き は P W M信号を用いてス ィ ツ チ ン グ素子のス ィ ッチ ン グ動作を制御するよ う にしたので、 電動機低速運転中に おける電動機制御上の応答性を向上でき る。 又、 電動機 回転速度が所定速度を上回る と きには矩形波信号を用い て斯かる制御を行う よ う に したので、 P W M駆動方式に よる電動機制御に困難を来す電動機高速運転中において も電動機を適正に制御できる。 しかも、 矩形波信号の位 栢を制御でき るので、 電動機高速運転中において も電動 機制御上の応答性が損なわれない。 更に好ま しく は、 補 正後の検出器出力パルスに応じて発生させた矩形波信号 に従うス ィ ツチング素子のス ィ ツチング動作め結果とし て発生する電動機の各相励磁電流と二次電流とが互いに 直交するようにしたので、 電動機の瞬時 ト ルクを適正に 制御できる。
図 面 の 簡 単 な 説 明
第 1 図は、 本発明の一実施例による三相誘導電動機の 駆動システムの要部を示すプロ ッ ク図、
第 2図は第 1図の駆動信号出力回路を示すブロ ック図、 第 3図は、 第 2図のすべりパルス発生回路を示すプロ ック図、
第 4図は、 すべりパルス発生回路の動作を示すタイ ミ ン グチ ヤ一 ト 、
第 5図は、 第 2図の位相シフ トパルス発生回路を示す ブロック図、
第 6図は、 位栢シフ ト パルス発生回路の動作を示す夕 イ ミ ング ヤ ー ト、
第 7 A図及び第 7 B図は、 第 2図の矩形波出力回路を 示すプロ ック図、
第 8図は、 電動機正回転中での矩形波出力回路の動作 を示すタ イ ミ ングチ ヤ一 ト、
第 9図は、 電動機正回転中に矩形波出力回路から送出 される矩形波信号を示すタイ ミ ングチ ヤ一 ト、
第 1 0図は、 鼋動機逆回転中に矩形波出力回路から送 出される矩形波信号を示すタイ ミ ン グチ ヤ一 ト、 および 第 1 1 図は、 第 2図の ドラ イ ブ信号発生回路のブロ ッ ク図である。
発明を実施するための最良の形態
全体樣成
第 1 図を参照する と、 本発明の一実施例による駆動シ ス テムは、 工作機械 （図示略） のス ピ ン ドルモー タと し ての三相誘導電動機 4 を駆動制御する もので、 ス ピン ド ルア ンププロ セ ッサ 1 を備えている。 プロセ ッ サ 1 は、 工作機械に装備した数値制御装置 （図示略） からの速度 指令ならびに後述の要素 5〜 8 からの速度帰還信号及び 電流帰還信号に基づく 従来公知の速度ル -プ制御及び電 流制御を行って、 三相 P WM信号 U p , V p 及び Wp を 発生する と共に、 速度指令及び速度帰還からの速度偏差 に基づき、 誘導電動機の励磁周波数に加減するためのパ ルス S S P (すべりパルス〉 を発生させるよ う、 データ S Bをすベり パルス発生回路 （第 2図） へ、 また誘導電 動機の励磁周波数の 1 周期 （ 3 6 0度） に対し、 瞬時に 位相をシフ トするためのパルス F S Pを発生させるよう、 データ F Bを位相シフ ト パルス発生回路 （第 2 図〉 へ与 えている。
又、 駆動シ ステムは、 プロセ ッ サ 1 か ら入力した三相 P WM信号 U P, V p, Wp 、 或は、 プロ セ ッ サ 1 からの 両パルスデー タ S B , F B及び後述の要素 8からの A相 及び B相速度帰還信号 （第 2 図） に基づいて内部で発生 させた三相矩形波信号 U d, V d, W d を、 選択的に出力 するための駆動信号出力回路 2 と、 イ ンバータ と これを 駆動するための ドライ ブ回路とからなり駆動信号出力回 路 2からの駆動信号に従って電動機 4 に駆動電流を供給 するためのパワー回路 3 とを備えている。 駆動シ ステム は、 電動機 4 の実際回転速度を検出する ための速度検出 器 5 と、 電動機 4 の実際 U相及び V相駆動電流を夫々検 出するための電流検出器 6， 7 と、 速度検出器 5 の出力 に基づいて互いに 9 0度位相を異にする A相及び B相速 度帰還信号を発生するための変換回路 8 とを更に備えて いる o
駆動信号出力回路
第 2図を参照すると、 駆動信号出力回路 2 は、 プロセ ッサ 1 からのすベりパルスデータ S Bに対応する数のす ベりパルスを発生するための回路 2 0 と、 プロセ ッサ 1 からの位相シ フ トデータ F Bに対応する数の位相シフ ト パルスを発生するための回路 2 1 と、 両回路 2 1， 2 2 に接铳された論理和 （ O R ) 回路 2 2 とを備えている。 駆動信号出力回路 2 のパルス重畳回路 2 3 は、 パルス変 換回路 8からの A相及び B相速度帰還信号に基づいて、 電動機正逆回転中に L レべル及び H レベルにな る第 1回 転方向識別信号 R S及び電動機正逆回転中に H レ ベル及 び L レベルに な る第 2 回転方向識別信号 S を発生する と共に、 電動機回転方向に応じた正方向又は逆方向フ ィ 一 ドノ、♦ッ クパルスを発生するよ う になっている。 更に、 パルス重畳回路 2 3 は、 O R回路 2 2 を介して回路 2 1 , 2 2から供耠されるすべりパル ス及び位相シフ ト パルス を正方向又は逆方向フ ィ一 ドバッ クパルスに対して電動 機回転方向に応じて加算又は減算して、 電動機回転方向 に応じた正方向又は逆方向パル スを発生するよ う になつ ている。
駆動信号出力回路 2 は、 パル ス重畳回路 2 3 か らのパ ルスをカ ウ ン ト して第 1 切換信号 C S 1 を発生するため のカ ウ ンタ 2 4 を更に備えている。 カ ウ ン夕 2 4 には、 該カ ウ ンタの切換信号発生動作に関連する所定パルス数 を表す制御デー タがプロセ ッ サ 1 によ り セ ッ ト されるよ う になつている。 例えば、 所定パルス数は、 電動機 4の ロータ （図示略） の電気角 4 5 度にわたる回転運動に対 応する。 本実施例では、 所定パルス数と して、 「 1 6」 ， 「 3 2」 又は 「 6 4」 の何れか一つの値を選択的に設定 可能で、 ロー タが電気角 3 6 0 度にわたり回転するのに 1 2 8， 2 5 6及び 5 1 2 のパルス数を夫々要する 3つ タ イ プの電動機のいずれにも適合可能と している。 そし て、 カ ウ ンタ 2 4 は、 パルス重畳回路 2 3 から所定数の パルスを入力する毎に、 第 1 切換信号 C S 1 を発生する よ う になっている。 即ち、 カ ウ ンタ 2 4 は、 所定パルス 数をカ ウ ン トする リ ングカ ウ ンタ と して作用するするも ので、 電動機正回転中は力 ゥ ン ト ア ッ プされ、 逆回転中 にはカ ウ ン ト ダウ ンされる。
カ ウ ンタ 2 4 の出力側には、 第 1 切換信号 C S 1 より も所定時間だけ遅延した第 2切換信号 C S 2 を発生する ための遅延回路 （不感帯補正回路〉 2 5 が接铳されてい る。 遅延回路 2 5 は、 電動機 4 の同一の相の ΐι磁コ イ ル に属するイ ンバー夕のスィ ッ チ ング素子が同時にォン動 作するのを防止する もので、 プロセ ッサ 1 からの遅延時 間データ （不感帯データ） がセ ッ ト されるカ ウ ンタ （図 示略） を含み、 プロセ ッサ 1 からの基準ク ロ ッ ク信号 C L Kを入力する度に増大する力 ゥ ンタ値に桁上がりが生 じたときに第 2切換信号 C S 2 を発生するよ う になって いる （第 8図参照） 。
駆動信号出力回路 2 は、 パル ス重畳回路 2 3 からの第 1， 第 2 回転方向識別信号 R S , ¾ S と、 カ ウ ンタ 2 4 からの第 1切換信号 C S 1 と、 遅延回路 2 5 からの第 2 切換信号 C S 2 とに基づいて、 各相の矩形波信号 Us , V s , Ws , U s , V s 及び を発生するための矩形 波出力回路 2 6 と、 プロセ ッサ 1及び矩形波出力回路 2 6 に接铳された ドライ ブ信号発生回路 2 7 とを更に備え ている。 ドラ イ ブ信号発生回路 2 7 は、 プロセ ッ サ 1か らの選択信号 Dに応じて、 プロ セ ッサ 1 からの P WM信 号 Up ， Vp , Wp , Up , ρ及び ¥ρ 、 或は、 回路 2 6 からの矩形波信号 U s , V s ， Ws ， U s , 及 び Ws を ドラ イ ブ信号 Ud ， V d , Wd , Ud , Vd 及 び と して送出する よ う にな っている。
すべりパルス発生回路
第 3 図に示すよ う に、 すべり パルス発生回路 2 0は、 プロセ ッサ 1 からの基準ク ロ ッ ク信号 C L Kを力 ゥ ン ト するためのカ ウ ンタ 2 0 1 と、 カ ウ ンタ 2 0 1 のカ ウ ン ト値 Aとプロセ ッサ 1 からのすベりパルスデータ S Bと を比較するための比較器 2 0 2 と、 1 パルス発生回路 2 0 3 とからなる。 比較器 2 0 2 は、 カ ウ ンタ 2 0 1 の力 ゥ ン ト値 Aがすべりノ、'ルスデー タ S Bを上回ったときに H レベル出力を発生するよ う になっている。
1 パルス発生器 2 0 3 は、 基準ク ロ ッ ク信号 C L Kを 入力するためのク ロ ッ ク入力端子 c 1 と比較器 2 0 2の 出力を入力するためのデータ入力端子 D とを有する第 1 D型フ リ ッ プフ ロ ッ プ （ F F ) 回路 2 0 4 と、 基準ク ロ ッ ク信号 C L Kを入力するためのク ロ ッ ク入力端子 c 1 と第 1 F F回路 2 0 4 の Q出力を入力するためのデータ 入力端子 D とを有する第 2 D型 F F回路 2 0 5 と、 2つ の入力端子が第 1 F F回路 2 0 4 の "0出力端子及び第 2 F F回路 2 0 5 の Q出力端子に夫々接続された 0 R回路 2 0 6 と、 0 R回路 2 0 6 の出力側に接铳されたイ ンバ 一夕 2 0 7 とからなり、 イ ンバー夕 2 0 7 の出力端子は カ ウ ンタ 2 0 1 のク リ ァ信号入力端^?に接続されている c 従って、 比較器 2 0 2 の出力が L レベルである間、 第 1 及び第 2 F F回路 2 0 4及び 2 0 5 の夫々の Q出力は共 にし レベルであ って、 ひ R回路 2 0 6及びィ ンバ一夕 2 0 7 の出力は夫々 H レベル及び L レベルになる。
第 4 図に示すよ う に、 カ ウ ンタ 2 0 1 のカ ウ ン ト値 A がすべりパルスデータ S Bを上回つて比較器 2 0 2から H レベル出力が送出された直後において第 1 F F回路 2 0 4 に印加された基準ク ロ ッ ク信号 C L Kが立ち上がる と、 第 1 F F回路の 0出力が H レベルから L ξレベルに反 転する一方で、 第 2 F F回路 2 0 5 の Q出力は依然とし て L レベルにある。 この結果、 O R回路 2 0 6及びイ ン バー夕 2 0 7 の出力は夫々 L レベル及び H レベルになり、 ィ ンバー夕 2 0 7 の H レベル出力がすべりノ ルス S S P と してカ ウ ンタ 2 0 1 のク リ ア信号入力端子に印加され、 カ ウ ンタ値 Aが 「 0」 に リ セ ッ 卜 される。 次の基準ク ロ ッ ク信号 C L Kが立ち上がる と、 第 1 F F回路 2 0 4の ^"出力が L レベルから Hレベルに反転すると共に第 2 F F回路 2 0 5 の Q出力が L レベルか ら H レベルに反転す る。 この結果、 O R回路 2 0 6 及びイ ンバー夕 2 0 7の 出力は夫々 H レベル及び L レベルになり、 すべり パルス S S Pが消婊する。 従って、 カ ウ ン ト値 Aがすべりパル スデータ S B を上回る毎にすべりパルス S S Pが発生す 位相シフ トパルス発生回路
第 5 図を参照すると、 位相シ フ ト パルス発生回路 2 1 は、 4 ビッ ト構成の 1 6進カ ウ ンタから各々なる第 1及 び第 2 カ ウ ンタ 3 0 1 , 3 0 2 と、 D型 F F回路 3 0 3 と、 O R回路 3 0 4 とを有している。 第 1， 第 2 カ ウ ン タ 3 0 1， 3 0 2 の各々 は、 プロセ ッサ 1 からの ロー ド 指令 L D S を入力するためのロ ー ド指令入力端子 L Dを 有している。 第 1 カ ウ ンタ 3 0 1 は、 プロセ ッ サ 1から の 8 ビ ッ ト構成の位栢シフ ト データ F Bの第 1 〜第 4 ビ ッ ト に夫々対応する第 1 〜第 4 位相シフ トデータ入力端 子と、 位相シ フ ト パルス発生回路 2 1 の、 位相シ フ トパ ルス F S Pを送出するための出力端子と して機能する最 下位ビッ ト出力端子 1 B とを有している。 第 2 カ ウ ンタ 3 0 2 は、 位栢シフ ト データ F Bの第 5 〜第 8 ビ ッ トに 夫々対応する第 1 〜第 4位相シ フ トデータ入力端子を有 している。 位相シフ ト データ F Bは、 回路 2 1 か らの位 栢シフ ト パル ス F S Pの所要送出数 （例えば 5 ) を 2倍 して得た値の補数 （例えば F 6 ( 2進化 1 0進数〉 ） に 等しい。
更に、 第 1 カ ウ ンタ 3 0 1 は、 プロセ ッサ 1 の基準ク ロ ッ ク信号出力端子及び F F回路 3 0 3 の Q出力端子に 夫々接铳された 2 つの入力端子を有する 0 R回路 3 0 4 の出力端子に接続したク ロ ッ ク入力端子 C と、 第 2カウ ンタ 3 0 2 の出力端子に接铳したオーバフ ロ一出力端子 O V F とを有している。 第 2 カ ウ ンタ 3 0 2 のオーバフ ロ ー出力端子 O V Fは、 プロセ ッ サ 1 からのロ ー ド指令 L D S を入力するための リ セ ッ ト端子 R と正霪圧源に接 続したデータ入力端子 D とを有する F F回路 3 0 3のク リ ア信号入力端子 C L に接続されている。
第 6 図を参照して位相シフ ト パルス発生回路 2 1 の作 動を説明する。 プロセ ッ サ 1 か ら ロ ー ド指令 L D Sが回 路 2 1 に印加される と、 プロセ ッ サ 1 からの例えば 2進 化 1 0進数 F 6 に等しい位相シ フ トデー タ F Bの第 1〜 第 4 ビ ッ ト 「 0 , 1， 1， 0」 が第 1 カ ウ ンタ 3 0 1 に セ ッ ト され、 データ F Bの第 5 〜第 8 ビッ ト 「 1， 1， 1， 1 」 が第 2 カ ウ ンタ 3 0 2 にセ ッ ト される。 第 1， 第 2 カ ウ ンタ 3 0 1， 3 0 2 によ り 1 0個のク ロ ックノ、' ルス C L Kがカ ウ ン ト されたと き、 第 2 カ ウ ンタ 3 0 2 のオーバフ ロ ー端子 O V Fから F F回路 3 0 3 のクロッ ク端子 C L にパルスが印加されて、 F F回路 3 0 3の Q 出力が L レベルから H レベルに反転する。 H レベルの Q 出力が O R回路 3 0 4 に印加される と、 O R回路 3 0 4 を介する第 1 カ ウ ンタ 3 0 1 へのク ロ ッ クパルス C L K の印加が禁止される。 ロー ド指令 L D S の発生時からク π ッ クパルス C L Kの印加禁止時までに、 位栢シフ トパ ルス発生回路 2 1 からは、 5 つの位相シ フ ト パル ス F S Pが送出される。
矩形 力
第 7 A図及び第 7 B図を参照する と、 矩形波出力回路 2 6 は、 U相， V栢及び W相の矩形波信号 U s ， Vs 及 び Ws を夫々発生するための第 1 〜第 3 回路部 4 0 1〜 4 0 3 と、 V相の逆相矩形波信号 を発生するための 第 4回路部 4 0 4 と、 第 1 及び第 2 デコ ーダ回路 4 0 5, 4 0 6 とを有している。 第 1 〜第 4回路部 4 0 1〜 4 0 4 は互いに略同一構成である。 以下、 第 1 回路部 4 0 1 について主に説明し、 第 2〜第 4回路部 4 0 2〜 4 0 4 の対応部分の説明を省略する。
第 1 回路部 4 0 1 は、 第 1 〜第 5否定論理和 （ N O R) 回路 4 1 1 a 〜 4 1 5 a と、 第 1 〜第 3 0 R回路 4 2 1 a〜 4 2 3 a と、 第 1 〜第 3 A N D回路 4 3 1 a 〜 4 3 3 a と、 第 1 〜第 3 D型 F F回路 4 4 1 a〜 4 4 3 a と を含んでいる。 第 2〜第 4回路部 4 0 2 〜 4 0 4 は、 第 1 回路部 4 0 1 の要素 4 1 1 a 〜 4 4 3 a に夫々対応す る要素 4 1 1 b〜 4 4 3 b , 4 1 1 c〜 4 4 3 c , 4 1 1 (！ 〜 4 4 3 d を有している。 第 1 デコ ーダ回路 4 0 5 は、 第 1 〜第 3 回路部の第 3 F F回路 4 4 3 a〜 4 4 3 c の Q出力端子に夫々接続され Q出力信号 U B , VB , 及び WB を夫々入力するための A, B及び C入力端子と、 第 1 〜第 8 出力端子 Y O 〜 Y 7 とを有している。 第 1 デ コーダ回路 4 0 5 は、 入力信号 「 0 0 0 」 を入力 したと き （ A, Β及び C入力端子の夫々に L レ ベル信号が印加 されたとき） に、 第 1 出力端子のみから L レベル出力信 号を発生し、 又、 信号 「 0 0 1 」 ， 「 0 1 0」 ， 「 0 1 1 J , · · · ， 「 1 1 1 」 の各々を入力したと き に第 2 〜 8出力端子の対応する一つのみから L レベル信号を発 生して、 入力信号をデコー ドするよ う になっている。 第 2 デコーダ回路 4 0 6 は、 第 3 回路部， 第 4回路部及び 第 1 回路部の第 3 F F回路 4 4 3 c， 4 4 3 d及び 4 4
3 a の Q出力端子に夫々接続され Q出力信号 WB , VB 及び UB を夫々入力するための A， B及び C入力端子と、 第 1 〜第 8 出力端子 Z O 〜 Z 7 とを有し、 第 1 デコーダ 回路 4 0 5 と同様の入力信号デコー ド機能を奏するよう になっている。 詳しく は、 第 1回路部 4 0 1 において、 第 1 , 第 2 N O R回路 4 1 1 a , 4 1 2 a は、 第 1回転方向識別信号 R Sを入力するための入力端子を有し、 両 N O R回路の 別の入力端子は第 1 デコーダ回路 4 0 5の第 2 , 第 8出 力端子 Y l , Y 7 に夫々接続されている。 第 3 , 第 4 N O R回路 4 1 3 a , 4 1 4 a は、 第 2回転方向識別信号 R Sを入力するための入力端子と、 デコーダ回路 4 0 5 の第 4， 第 6 出力端子 Y 3 ， Y 5 に夫々接銃した別の入 力端子とを有している。 第 1， 第 3 N O R回路 4 1 1 a， 4 1 3 aの出力端子は第 1 0 R回路 4 2 1 aの 2つの入 力端子に夫々接続され、 第 2 N O R回路 4 1 2 a の出力 端子は第 2 0 R回路 4 2 2 a及び第 5 1^ 0 11回路 4 1 5 aの夫々の一入力端子に接続され、 第 4 N 0 R回路 4 1 4 a の出力端子は回路 4 2 2 a， 4 1 5 a の夫々の他方 の入力端子に接続されている。
更に、 第 1 O R回路 4 2 1 a の出力端子は、 第 1切換 信号 C S 1 を入力するための一入力端子を有する第 1 A N D回路4 3 1 aの他方の入力端子と、 第 5 N O R回路
1 5 a の出力端子に接続した一入力端子を有する第 2 A N D回路 4 3 2 aの他方の入力端子とに接铳されてい る。 第 2 0 R回路 4 2 2 aの出力端子は、 第 2切換信号 C S 2を入力するための一入力端子を有する第 3 AN D 回路 4 3 3 a の他方の入力端子に接続されている。 そし て、 第 1， 第 3 A N D回路4 3 1 a , 4 3 3 a の出力端 子は第 3 0 R回路 4 2 3 a の 2 つの入力端子に接続され ている。
更に、 第 1 〜第 3 F F回路 4 4 1 a〜 4 4 3 a の各々 は、 プロセ ッ サ 1 からのク リ ア信号 C L Rを入力するた めのク リ ア端子 C と、 接地されたプ リ セ ッ ト端子 Pとを 有している。 第 1 F F回路 4 4 1 a は、 第 3 A N D回路 4 2 3 a の出力端子に接铳したデー タ入力端子 D と、 プ 口セ ッ サ 1 からのク ロ ッ ク信号 C L Kを入力するための ク ロ ッ ク端子 c l と、 第 2 F F回路 4 4 2 a のク ロ ッ ク 端子 c 1 に接铳した Q出力端子とを有している。 第 2 F F回路 4 4 2 a のデータ入力端子 Dは第 2 A N D回路 4 3 2 a の出力端子に接続されている。 第 3 F F回路 4 4
3 a は、 ク ロ ッ ク信号 C L Kを入力するためのク ロック 端子 c l と、 第 2 F F回路 4 4 2 a の Q出力端子に接続 したデータ入力端子 D とを更に有している。
第 2回路部 4 0 2での要素 4 1 1 b〜 4 4 3 b間の接 続関係， 第 3 回路部 4 0 3 での要素 4 1 1 c〜4 4 3 c 間の接铳関係及び第 4 回路部 4 0 4での要素 4 1 1 (！〜
4 4 3 d間の接続関係は、 第 1 回路部 4 0 1 の要素 4 1 1 a〜4 4 3 a間の接続関係と同様である。 但し、 第 3 及び第 4回路部 4 0 3 , 4 0 4 の第 2及び第 3 F F回路 4 4 2 c , 4 4 3 c , 4 4 2 d及び 4 4 3 d は、 ブリセ ッ ト端子 Pを介してク リ ア信号 C L Rを入力する ように され、 又、 ク リ ア端子 Cが接地されている。 そ して、 第 1 〜第 4 N O R回路 4 1 1 a〜 4 1 4 a の夫々の一入力 端子を第 1 デコーダ回路 4 0 5 の第 2 , 第 8， 第 4及び 第 6出力端子 Y l , Y 7 , Y 3 及び Υ 5 に夫々接続した 第 1回路部 4 0 1 と異なり、 第 2回路部 4 0 2の第 1〜 第 4 N O R回路 4 1 1 b〜4 1 4 bの夫々の一入力端子 は、 第 1 デコーダ回路 4 0 5の第 5 , 第 4 , 第 2及び第 7出力端子 Y 4 , Y3 , Y 1 及び Y 6 に接続されている。 第 3回路部 4 0 3の第 1〜第 4 N O R回路 4 1 1 c〜4 1 4 cの一入力端子は、 第 7 , 第 6 , 第 5及び第 8出力 端子 Y 6 , Y 5 , Y 4 及び Y 7 に接続されている。 そし て、 第 4回路部 4 0 4の第 1〜第 4 N O R回路 4 1 1 d 〜4 1 4 dの一入力端子は、 第 2デコーダ回路 4 0 6の 第 5， 第 4， 第 2及び第 7出力端子 Z 4 ， Z 3 ， Z1 及 び Z 6 に夫々接铳されている。
以下、 矩形波出力回路 2 6の作動を説明する。
電源投入時、 ス ピン ドルア ンブプロセ ッサ 1 か らのク リァ信号 C L Rが、 第 1， 第 2回路部 4 0 1， 4 0 2の 第 1〜第 3 F F回路 4 4 1 a〜 4 4 3 a及び 4 4 l b〜 4 4 3 bのク リァ端子と、 第 3， 第 4回路部 4 0 3, 4 0 4 の第 I F F回路 4 4 1 c， 4 4 1 ci のク リア端子と、 第 3， 第 4回路部の第 2， 第 3 F F回路 4 4 2 c， 4 4 3 c , 4 4 2 d, 4 4 3 d のプ リ セ ッ ト端子 Pに印加さ れる。 この結果、 第 1 回路部の第 1〜第 3 F F回路 4 4— 1 a〜4 4 3 aの Q出力 C U , U S 及び U B が L レベル ( = 「 0」 ） になり、 第 2回路部の第 1 〜第 3 F F回路 4 4 1 13〜 4 4 3 1)の（3出カ（ , VS 及び VB が 「0」 になる。 そ して、 第 3及び第 4回路部の第 I F F回路 4 4 1 c, 4 4 1 dの Q出力 CW 及び CTが 「 0」 になり、 第 3 , 第 4回路部の第 2 , 第 3 F F回路 4 4 2 c， 44 3 c, 4 4 2 (1及び 4 4 3 dの Q出力 WS ， WB , VS 及び VB が 「 1」 になる。 従って、 第 1及び第 2 デコー ダ回路 4 0 5， 4 0 6の A， B及び C入力端子には信号 「 0 0 1」 及び 「 1 1 0」 が夫々印加され、 第 1 デコー ダ回路の第 2 出力端子 Y1 及び第 2デコ ーダ回路の第 7 出力端子 Z 6 のみから L レベル出力 「 0」 が送出され、 その他の出力端子からは Hレベ ル出力 「 1」 が送出され る 0
第 1 , 第 2 回転方向識別信号 R S, ¥Sが夫々 「0」 ， 「 1」 である電動機 4の正転中において、 第 1， 第 2デ コーダ回路出力のう ちで出力 Y 1 及び Z 6 のみが Lレべ ル 「 0」 〖こな ると、 第 1〜第 4回路部の第 1 〜第 4 NO RiS路のうちで第 1回路部の第 1 N O R回路 4 1 l aの みが Hレベル出力 「 1 」 を発生する。 このため、 第 1回 路部 4 0 1 では、 第 1 N O R回路 4 1 1 aの Hレ ベル出 力が、 第 1 0 R回路 4 2 1 a と、 第 5 N O R回路 4 1 5 aからの Hレ ベル出力によ りゲー ト開状態になった第 2 A N D回路 4 3 2 a とを介して、 第 2 F F回路 4 4 2 a のデータ入力端子 Dに印加される。 一方、 第 2〜第 4回 路部の第 2 F F回路 4 4 2 b〜 4 4 2 dのデータ入力端 子 Dには第 2 A N D回路 4 3 2 b〜 4 3 2 (3からの Lレ ベル出力が印加される。
次に、 第 1 切換信号 C S 1 力 s 「 1 」 になる と、 第 1回 路部 4 0 1 では、 第 1 N O R回路 4 1 1 a の H レベル出 力が、 第 1 0 R回路 4 2 1 a と、 第 1切換信号 C S 1 に よ りゲー ト開状態になった第 1 A N D回路 4 '3 1 aを介 して、 第 1 F F回路 4 1 a のデータ入力端子 D に印加 される。 一方、 第 2〜第 4回路部の第 1 F F回路 4 4 1 b〜 4 4 1 d のデータ入力端子 Dには第 1 A N D回路 4 3 1 b〜 4 3 1 dからの L レベル出力が印加される。 次 いで、 ク ロ ッ ク信号 C L Kが立ち下がる と、 第 8 図に示 すよう に、 第 1 回路部の第 1 F F回路 4 4 1 a の Q出力 C ϋ が L レベルから H レベルに反転し、 これに伴って第 2 F F回路 4 4 2 a の Q出力 U S が L レベルから Hレべ ルに反転する。 更に、 次のク ロ ッ ク信号 C L Kの立ち上 がりで、 第 3 ? ?回路 4 4 3 a の Q出力 UB のレベルが 「 1 」 に反転する。 一方、 第 2 〜第 4回路部の第 1 F F 回路 4 4 1 b〜 4 4 1 dの Q出力 C V , C W 及び CT と 第 2 F F回路 4 4 2 b〜 4 4 2 dの Q出力 VS ， WS 及 び と第 3 F F回路 4 4 3 b〜 4 4 3 dの Q出力 VB , WB, T"B は夫々 L レベルに維持される。
上述のよう に第 1 回路部出力 UB がレベル反転する結 果、 第 1 及び第 2 デコーダ回路部 4 0 5 , 4 0 6 に入力 信号 「 1 0 1 」 ， 「 1 1 1 」 が印加される。 その結果、 第 1， 第 2 デコ ーダ回路出力のうちで出力 Y 5 及び Z7 のみが L レベル 「 0」 になり、 第 1 〜第 4回路部の第 1 〜第 4 N O R回路のう ちで第 3 回路部の第 2 N O R回路 4 1 2 c のみが H レベル出力 「 1 」 を発生する。 そして、 第 1 回路部の第 1 N O R回路 4 1 1 a の出力が L レベル にな り、 この L レベル出力が第 1 O R回路 4 2 l a, 第 1 A N D回路 4 3 1 a及び第 3 O R回路 4 2 3 a を介し て第 1 F F回路 4 4 1 a のデー タ入力端子 Dに印加され る。 従って、 ク ロ ッ ク信号 C L Kが立ち下がる と、 第 1 F F回路 4 4 1 a の Q出力 C ϋ がレぺル反転して 「 0」 になる。
次に、 第 2 切換信号 C S 2 の発生時、 第 1 〜第 4回路 部の第 3 A N D回路 4 3 3 a〜 4 3 3 d がゲー ト開状態 にされ、 従って、 第 3 回路部の第 2 N O R回路 4 1 2 c からの H レベ ル出力が、 第 2 0 R回路 4 2 2 c , 第 3 A N D回路 4 3 3 c及び第 3 0 R回路 4 2 3 c を介して第 1 F F回路 4 1 c のデータ入力端子 Dに印加される。 そ して、 ク ロ ッ ク信号 C L Kの立ち下がり時に、 第 1 F F回路 4 4 1 c の Q出力 CW がレベル反転して 「 1」 に なり、 この Q出力の立ち上がり に伴って、 当該時点でデ 一夕入力端子 Dに L レベルが印加されていた第 2 F F回 路 4 4 2 c の Q出力 WS が 「 0 」 に レベル反転する。 更 に、 次のク ロ ッ ク信号 C L Kが立ち上がる と、 第 3 F F 回路 4 3 3 c の Q出力 WB が 「 0」 にレベル反転する。 上述のよ う に第 3回路部出力 WB がレベル反転する結 果、 第 1 及び第 2 デコ ーダ回路部 4 0 5 , 4 0 6 に入力 信号 「 1 0 0 」 ， 「 0 1 1 」 が印加される と、 第 1， 第 2 デコーダ回路出力のうちで出力 Y 4 及び Z 3 のみが L レベル 「 0」 になり、 従って、 第 1 〜第 4回路部の第 1 〜第 4 N O R回路のうちで第 2回路部の第 1 N 0 R回路 1 1 b及び第 4回路部の第 2 NO R回路 4 1 2 dのみ が Hレベル出力を発生する。 こ のとき、 回路 ¾ 1 2 dに 対応する第 2 A N D回路 4 3 2 dがゲー ト閉状態である ので、 A N D回路 4 3 2 dの出力レベルは反転しない。 —方、 第 1 N O R回路 4 1 1 bの Hレベル出力は、 第 1 O R回路 4 2 1 b及び第 2 A N D回路 4 3 2 bを介して 第 2 F F回路 4 4 2 bのデータ入力端子 Dに印加され、 又、 第 1 O R回路 4 2 1 bを介して第 1 AN D回路 43 l bに印加される。
斯かる状態で、 第 1切換信号 C S 1が発生して第 1 A N D回路 4 3 1 bがゲー ト開状態になると、 第 1 NO R 回路 4 1 1 bの Hレベル出力が、 第 1 A N D回路 43 1 b及び第 3 0 R回路 4 2 3 bを介して第 1 F F回路 44 l bのデータ入力端子 Dに印加される。 そして、 クロッ ク信号 C L Kの立ち下がると、 第 I F F回路 4 4 l bの Q出力 CV が 「 1」 にレベル反転し、 この Q出力の立ち 上がり時に第 2 F F回路 4 4 2 bの Q出力 VS が 「 1」 にレベル反転する。 更に、 次のク ロ ック信号 C L Kの立 ち上がりで、 第 3 F F回路 4 4 3 bの Q出力 V B が 「 1」 にレベル反転する。
上述のよ う に第 2回路部出力 VB がレベル反転する結 果として第 1 及び第 2 デコーダ回路部 4 0 5 , 4 0 6に 入力信号 「 1 1 0」 ， 「 0 1 1 」 が印加されると、 デコ ーダ回路出力 Y6 及び Z3 が レベルになって、 第 3回 路部の第 1 N O R回路 4 1 1 c 及び第 4 回路部の第 2 N 0 R回路 4 1 2 dが H レベル出力を発生する。 そ して、 第 2切換信号 C S 2 が発生する と、 N O R回路 4 1 2 d の H レベル出力は、 第 2 0 R回路 4 2 2 (1 と信号 C S 2 によ りゲー ト開状態にされた第 3 A N D回路 4 3 3 d と 第 3 0 R回路 4 2 3 d を介して第 1 F F回路 4 4 I dの データ入力端子 Dに印加される。 従って、 ク ロ ッ ク信号 C L Kが立ち下がる と、 第 1 F F回路 4 4 1 d の Q出力 C V が 「 1 」 に レベル反転する。 この Q出力の立ち上が りで、 当該時点においてデータ入力端子 Dに第 2 A N D 回路 4 3 2 d の L レベル出力が印加されていた第 2 F F 回路 4 4 2 d の Q出力1 S が 「 0」 に レベル反転する。 そ して、 次のク ロ ッ ク信号 C L Kが立ち上がる と、 第 3 F F回路 4 4 3 (1の（3出カ¥8 の レベルが 「 0」 に反転 する。
第 4回路部出力 ΫΒ のレベル反転に伴って、 第 1， 第 2 デコーダ回路部 4 0 5， 4 0 6 に入力信号 「 1 1 0」 ， 「 0 0 1 」 が印加されてデコ ー ダ回路出力 Y 6 , Z 1 が L レベルになる と、 第 3 回路部の第 1 N O R回路 4 1 1 cが H レベル出力を発生し、 こ の H レベル出力は、 第 1 O R回路 4 2 1 c とゲー ト開状態にある第 2 A N D回路 4 3 2 c とを介して第 2 F F回路 4 4 2 c のデー タ入力 端子 Dに印加される。 そ して、 第 1 切換信号 C S 1 が発 生する と、 N O R回路 4 1 1 c の H レベル出力は、 第 1 O R回路 4 2 1 c と信号 C S 1 によ り ゲ— ト開状態にさ れた第 1 A N D回路 4 3 1 c と第 3 0 R回路 4 2 3 c と を介して第 1 F F回路 4 4 1 c のデータ入力端子 Dに印 加される。 ク ロ ッ ク信号 C L Kが立ち下がると、 第 1 F F回路 4 4 1 c の Q出力 が 「 1 」 に レベル反転する。 こ の Q出力の立ち上がりで、 第 2 F F回路 4 4 2 cの Q 出力 WS が 「 1 」 にレベル反転する。 そ して、 次のクロ ッ ク信号 C L Kが立ち上がる と、 第 3 F F回路 4 4 3 c の Q出力 WB の レベルが 「 1 」 に反転する。
第 3回路部出力 WB のレベル反転に伴って、 第 1， 第 2デコーダ回路部 4 0 5 , 4 0 6 に入力信号 「 1 1 1」， 「 1 0 1 」 が印加されてデコー ダ回路出力 Y 7 ， Ζ5 が L レベルになる と、 第 1 回路部の第 2 1^ 0 1¾回路 4 1 2 a が Η レベル出力を発生する。 この H レベル出力は、 第 2 0 R回路 4 2 2 aを介して第 3 A N D回路 4 3 3 aに 印加される。 そ して、 第 2切換信号 C S 2が発生すると、 第 2 N O R回路 4 1 2 aの H レベル出力は、 第 2 O R回 路 4 2 2 a と信号 C S 2 により ゲー ト開状態にされた第 3 A N D回路 4 3 3 a と第 3 0 R回路 4 2 3 a とを介し て第 1 F F回路 4 4 1 aのデータ入力端子 Dに印加され る。 ク ロ ッ ク信号 C L Kが立ち下がる と、 第 1 F F回路 4 4 1 a の Q出力 C U が 「 1 」 に レベル反転する。 この Q出力の立ち上がりで、 第 2 F F回路 4 4 2 a の Q出力 U S が 「 0 」 にレベル反転する。 そ して、 次のク ロック 信号 C L Kが立ち上がる と、 第 3 F F回路 4 4 3 aの Q 出力 UB の レベルが 「 0」 に反転する。 第 1 回路部出力 UB の レベル反転に伴って、 第 1 , 第 2 デコ ーダ回路部 4 0 5 , 4 0 6 に入力信号 「 0 1 1」 ， 「 1 0 0」 が印加されてデコ一ダ回路出力 Y 3 ， Z4 が L レベルになる と、 第 2回路部の第 2 N O R回路 4 1 2 b及び第 4 回路部の第 1 N O R回路 4 1 1 dが H レベル 出力を発生する。 第 1 切換信号 C S 1 が発生する と、 N O R回路 4 1 1 d の H レベル出力は、 第 1 0 R回路 4 2 1 d と信号 C S 1 によ りゲー ト開状態にされた第 1 A N D回路 4 3 1 d と第 3 0 R回路 4 2 3 d とを介して第 1 F F回路 4 4 1 d のデータ入力端子 Dに印加される。 ク ロ ッ ク信号 C L Kが立ち下がる と、 第 I F F回路 4 4 1 dの Q出力 C が 「 1 」 にレベル反転する。 こ の Q出力 の立ち上がり で、 第 2 F F回路 4 4 2 d の Q出力 が 「 1 」 にレベル反転する。 次のク ロ ッ ク信号 C L Kが立 ち上がる と、 第 3 F F回路 4 4 3 dの Q出力 B のレべ ルが 「 1 」 に反転する。
第 4回路部出力 B の レベル反転に伴って、 第 1 , 第 2 デコーダ回路部 4 0 5 , 4 0 6 に入力信号 「 0 1 1」 ， 「 1 1 0」 が印加されてデコー ダ回路出力 Y 3 , Z6 が L レベルになる と、 第 2回路部の第 2 N O R回路 4 1 2 b及び第 4 回路部の第 4 N O R回路 4 1 4 dが H レベル 出力を発生する。 第 2切換信号 C S 2 が発生する と、 N O R回路 4 1 2 bの H レベル出力は、 第 2 0 1¾回路4 2 2 と信号 C S 2 によ り ゲー ト開状態にされた第 3 A N D回路 4 3 3 b と第 3 0 R回路 4 2 3 b とを介して第 1 ? 回路 4 4 1 bのデータ入力端子 Dに印加される。 ク ロ ッ ク信号 C L Kが立ち下がる と、 第 I F F回路 4 4 1 bの Q出力 C V が 「 1 」 に レべ ル反転する。 こ の Q出力 の立ち上がりで、 第 2 F F回路 4 4 2 d の Q出力 VS が 「 0」 にレベル反転する。 次のク ロ ッ ク信号 C L Kが立 ち上がると、 第 3 F F回路 4 4 3 bの Q出力 VB のレべ ルが 「 0」 に反転する。 こ の第 2回路部出力 VB のレべ ル反転の結果、 第 1， 第 2 デコ ーダ回路部 4 0 5 , 4 0 6 に印加される入力信号は、 当初の入力信号 「 0 0 1」 ， 「 1 1 0」 と同一になる。
その後、 上述の動作が繰り返される。 この結果、 霉動 機 4 の正回転中においては、 第 9図に示すよ うに、 第 1 , 第 2切換信号 C S 1， C S 2 に従って夫々 レベル反転す る矩形波信号 U S , VS , WS 及び VS が、 矩形波出力 回路 2 6から送出される。 なお、 U相及び W相の逆相の 矩形波信号 U S 及び は、 W相及び U相の矩形波信号 WS 及び US に夫々等しい。 第 1 0 図に、 鼋動機逆回転 中に回路 2 6 から送出される矩形波信号を示す。
ドラ イ ブ信号発生回路
第 1 1 図を参照する と、 ド ラ イ ブ信号発生回路 2 7は、 イ ンバータ 5 0 0 と第 1 〜第 1 2 A N D回路 5 0 1〜 5 1 2 と第 1 〜第 6 0 R回路 6 0 1 〜 6 0 6 とからなる。 第 1 〜第 6 A N D回路 5 0 1 〜 5 0 6 の各々 は、 イ ンバ 一夕 5 0 0 の入力側に接铳した第 1 入力端子と、 矩形波 出力回路 2 6 の矩形波信号出力端子の対応する一つに接 铳した第 2入力端子と、 第 1 〜第 6 0 R回路 6 0 1〜6
0 6 の第 1 入力端子の対応する一つに接铳した出力端子 とを有している。 一方、 第 7〜第 1 2 A N D回路 5 0 7
〜 5 1 2 の各々 は、 イ ンバータ 5 0 0 の出力側に接铳し た第 1 入力端子と、 プロセ ッサ 1 の P WM信号出力端子 の対応する一つに接続した第 2 入力端子と、 第 1 〜第 6 O R回路 6 0 1〜 6 0 6 の第 2入力端子の対応する一つ に接続した出力端子とを有している。
従って、 ド ラ イ ブ信号発生回路 2 7 は、 選択信号 Dが L レベルである と きは、 A N D回路 5 0 1〜 5 0 6及び O R回路 6 0 1〜 6 0 6 を介して矩形波信号 U s , Vs ， Ws , U s , Ys 及び を ドライ ブ信号 Ud ， Vd , Wd , ITd , Td 及び Wd と して出力する一方で、 選択 信号 Dが H レベルである と きには、 A N D回路 5 0 7〜 5 1 2及び O R回路 6 0 1〜 6 0 6 を介して P W M信号 Up , Vp , Wp , U p , _Vp 及び を ドライ ブ信号 と して出力するよ う になっている。
駆動シ ス テ ム の作動
電源投入時、 ス ピ ン ドルア ン ププロ セ ッ サ 1 は、 選択 信号 Dを H レベル 「 1 」 にセ ッ ト して P WM信号による 駆動方式を選択し、 次いで、 ク リ ア信号 C L Rを送出し て矩形波出力回路 2 '6 を初期状態 （ U S = 0， V S = 0 , WS = 1， V S = 1 ) する。 そ して、 プロセ ッ サ 1 は、 上位制御装置からの速度指令と変換器 8 を介して速度検 出器 5 から送出される速度帰還信号と電流検出器 6， 7 からの電流帰還信号とに従って速度ルーブ制御及び電流 制铒を行って 3栢 P WM信号 U p , V p ， p , ΰ"ρ , Τρ 及び^ を算出し、 P WM信号を ドラ イブ信号発生 回路 2 7 に送出する。 更に、 プロセ ッサ 1 は、 速度指令 と速度偏差と に基づいてすべりパルスデータ S B及び位 相シフ トパル スデータ F Bを算出してすべりパルス発生 回路 2 0及び位相シフ トパルス発生回路 2 1 の夫々に送 出する。 選択信号 Dが 「 1 」 であるので、 ドラ イ ブ信号 発生回路 2 7 は、 P WM信号 U p ， Vp ， Wp , ΪΓρ , ρ 及び を ドライ ブ信号 U d ， Vd ， Wd ， u"d , V"d 及び と してパワー回路 3 に送出する。 そ して、 ドラ イ ブ信号に応動するパワ ー回路 3 のイ ンバー タによ り誘導電動機 4が駆動される。
プロセ ッサ 1 からすべりパル スデータ S Bを入力する と、 すべりパルス発生回路 2 0 は、 第 3 図及び第 4図を 参照して上述したように、 すべりパルス S S Pを発生す る。 位相シフ トパルス発生回路 2 1 は、 プロ セ ッ サ 1か ら位相シフ ト パルスデータ F B を入力する と、 第 5図及 び第 6図を参照して上述したよ う に、 位相シフ ト パルス F S Pを発生する。 そ して、 両パルス S S P, F S Pは O R回路 2 2 を介してパルス重畳回路 2 3 に印加される。 回路 2 3 は、 変換回路 8からの A相及び B相信号に基づ いて電動機 4 の回転方向を検出 して第 1 , 第 2回転方向 識別信号 R S , ¥ S を発生し、 又、 A相及び B相信号に 基づいて正逆フ ィ ー ドバッ クパルスを発生させる。 更に、 パル ス重畳回路 2 3 は、 正逆フ ィ ー ドバッ クパルスにす ベ り パルス S S P及び位相シ フ ト パル ス F S Pを加減算 して得た正逆パルスをカ ウ ンタ 2 4 に送出する。 カ ウ ン 夕 2 4 は、 回路 2 3 からのパルスを所定数カ ウ ン トする 毎に第 1 切換信号 C S 1 を発生する。 遅延回路 2 5は、 第 1 切換信号 C S 1 よ り も所定時間だけ遅延した第 2切 換信号 C S 2 を発生させる。
第 1 , 第 2 回転方向識別信号 R S， ならびに第 1， 第 2切換信号 C S 1 , C S 2 2 を入力すると、 矩形波出 力回路 2 6 は、 第 7 A図， 第 7 B図， 第 8図〜第 1 0図 を参照して上述したよ う に、 電動機回転方向に応じた各 相矩形波信号 U s , V s , Ws , Ts , Ts 及び を 発生する。 しかしながら、 選択信号が 「 1 」 である限り、 ドラ イ ブ信号発生回路 2 7が、 矩形波信号を ドラ イブ信 号と して送出する こ とはない。 従って、 電動機 4 は PW M信号に従って駆動される。
その後、 電動機 4 の回転速度が設定速度を上回ると、 プロセ ッ サ 1 は選択信号 Dを H レベル 「 1 」 から L レべ ル 「 0」 に切り換える。 この結果、 矩形波出力回路 2 6 が発生した矩形波信号 U s ， V s ， Ws ， ITs ， 及 び が ドラ イ ブ信号発生器 2 7から ドライ ブ信号 Ud ， Vd , Wd , ITd , Vd 及び と してパ ワ ー回路 3 に 出力され、 電動機 4が矩形波信号に従って駆動制御され O

Claims

請 求 の 範 囲
電動機の各相に夫々関連するス イ ッ チ ン グ素子を含 むイ ンバータと、 実際電動機回転速度を表すパルス出 力を発生するための検出器と、 上位制御装置からの速 度指令と前記検出器からの出力パルス とに従ってすベ り パルス及び位相シフ ト パルスを発生すると共に、 前 記すベ り パルス及び前記位相シフ ト パルスを用いて前 記出力パル スの数を補正し、 更に、 前記補正後の出力 、'ルス に従って前記ス ィ ツチ ン グ素子のスィ ツチング 動作制御に用いられる矩形波信号を発生するための回 路手段とを備える誘導電動機の駆動シ ス テム。
. 前記回路手段は、 前記ス イ ッ チ ン グ素子のス ィ ッ チ ング動作制御に用いられる P W M信号を発生するため の回路と、 前記矩形波信号及び前記 P W M信号のいず れか一方を選択的に送出するための選択回路とを有す る請求の範囲第 1項記載の駆動シス テム。
. 前記選択回路は、 電動機回転速度が所定速度以下で あるときは前記 P W M信号を送出し、 電動機回耘速度 が前記所定速度を上回ると前記矩形波信号を送出する 請求の範囲第 2項記載の駆動シス テム。
. 前記回路手段は、 前記補正後の出力パルス に応じて 発生させた前記矩形波信号に従う前記スイ ッチ ング素 子のスィ ツ チング動作の結果と して発生する電動機の 各相励磁電流と二次電流とが互いに直交する よ うに、 前記出力パルス数を前記位相シフ トパルスで補正する 請求の範囲第 1項記載の駆動シス テ ム。
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