WO1987006414A1 - Circuit for generating vertical synchronizing pulses - Google Patents

Circuit for generating vertical synchronizing pulses Download PDF

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WO1987006414A1
WO1987006414A1 PCT/JP1987/000230 JP8700230W WO8706414A1 WO 1987006414 A1 WO1987006414 A1 WO 1987006414A1 JP 8700230 W JP8700230 W JP 8700230W WO 8706414 A1 WO8706414 A1 WO 8706414A1
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WO
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circuit
output
signal
transistor
current
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PCT/JP1987/000230
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English (en)
French (fr)
Inventor
Hiroyasu Kishi
Hiromi Arai
Original Assignee
Sanyo Electric Co., Ltd.
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa

Definitions

  • the present invention relates to a vertical synchronizing pulse generation circuit in a Tilevisi beta receiving plant, and in particular, opens to a vertical synchronizing pulse generation circuit through the implementation of an IC (integrated circuit).
  • IC integrated circuit
  • the horizontal debris is extracted in synchronization with the horizontal usage.
  • a circulating circuit with a straight cocoon number ⁇ is used, and a circulatory circuit that also performs s direct damage is also used by using this function.
  • 5 SANYO SEMICONDUCTOR HANDBOOK KUMONOLISHITAKUPIBO Integrated Circuit (issued on March 20, 1980) No. 100 OH Displayed image, color ⁇ IC for circuit for confectionery is there.
  • Figure 1 shows the circuit extracted from WIC.
  • reference numeral 1 denotes an IC
  • a video signal from a video detection circuit is applied to an association synchronization / division circuit 3 via an input bin 2 and is used as a composite synchronization signal such as a horizontal synchronization signal and a vertical synchronization signal.
  • the pulse signal synchronized with the synchronous signal is applied to the vertical synchronous circuit composed of the clamp circuit and the clamp circuit (transistor 6). Is obtained, and the pulse signal is applied to the branch circuit 8 as a reset signal.
  • the signal generating circuit 9 to which the composite synchronous signal obtained from the pre-era composite synchronous splitting circuit 3 is applied uses the frequency 2 fH of two horizontal rounding numbers synchronized with the horizontal synchronous signal. Then, the signal is applied to the frequency dividing circuit 8 as a clock signal. ;: soda, the previous SB frequency divider 8 is a note of the above 2 fn * vertical synchronization) II circuit From ⁇ front frequency divider 8 belonging to 5 1/25 according to the pulse from _L The obtained output signal of the vertical divisor fv is applied to the base of the output transistor 10. It is possible to obtain a moving luce for driving the palm 12 and the output bin X1 to vertically drive the circuit 12. Therefore, according to the circuit shown in FIG. 1, it is possible to obtain the excitation pulse for the vertical skill from the video data.
  • the signal used for the IG circuit is a complex synchronous signal H, which has a relatively high level of use, and the capacitor is directly charged and the vertical synchronous signal is also obtained.
  • the sugar content recovery tarambu circuit is an external circuit, and this also leads to an increase in the number of ⁇ products and an increase in the production gain.
  • the present invention has been made in view of the above points, and has a transistor which is turned on / off in accordance with an output signal of a composite delay circuit which also extracts a composite synchronizing signal from a computer, and a narrow transistor.
  • the bit of the output transistor is also adjusted, and the current flowing through the output transistor is also controlled so that the current flows to a constant current Erasmus It is possible to charge and discharge with a stable amount of current. Therefore, the charge / discharge «: 3 capacitor * IC circuit
  • FIG. 1 is a circuit diagram showing a conventional vertical synchronization circuit
  • FIG. 2 is a circuit diagram showing a first embodiment of the vertical a synchronous kneading circuit according to the present invention
  • Fig. 3 is a schematic diagram of the main circuit of the circuit shown in Fig. 2.
  • Fig. 4 is a circuit diagram also showing a second embodiment of the vertical sync separation circuit according to the present invention. Circuit diagram also showing an example of the third real flag of the IE synchronous sequential circuit;
  • FIG. 8 is a circuit diagram of a dividing circuit used in the vertical synchronization dividing circuit according to the invention.
  • FIG. 7 is a waveform diagram at main ⁇ of the circuit shown in sa when normal reception of the vertical synchronizing signal is performed;
  • Fig. 8 shows a schematic diagram of the circuit shown in Fig. 5 at the main ⁇ without sfilting the vertical synchronous Confucius code:
  • FIG. 9 is a circuit diagram also showing a fourth embodiment of the vertical period dividing circuit according to the present invention.
  • the first OKI is a normal view in the main part of the circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION] 3 ⁇ 4
  • FIG. 2 is a circuit diagram showing a first embodiment ⁇ of the present invention.
  • Reference numeral 13 denotes a transistor which performs on / off switching operation when a composite synchronization signal from a post-synchronization separation circuit 3 is applied to a pace.
  • To 16 are constant current transistors whose emitters are respectively connected to 3 ⁇ 43 ⁇ 4 (+ V.c) via resistors 17 to 19, and 20 is a constant current transistor from 14 and 15 A diode to which a constant current is supplied, 21 is: a transistor in which a constant S current is supplied from a constant current transistor 18 to 3 collectors, and a pace is exchanged with the collector of the transistor 13, 2 2 is a transistor A charge / discharge capacitor for charging / discharging by turning on / off the transistor 21, 23 is a positive input Yasuko was kneaded with one end of the charge / discharge capacitor 22, and a negative input embroidery was connected to the reference electrode E 0 Ratio * 2 times lux, 24 4 vertical pace boat motion from transistor 25 at the pace Is applied, the collector is pumped to the power supply (+ Vc ⁇ 3) through the diode 2 ⁇ and the resistor 27, and the external variable resistor is used to load the emitter through the output bin 11
  • the output transistor 29 connected to 2S is a temperature trap
  • the emitter area of the diode 26 is also set to 1
  • the emitter surfaces of the constant-current transistors 14 to 16 are set to the respective values. Therefore, assuming that the current flowing between the three collectors and the emitter of the transistor 24 is 1, the current flowing through the collector / emitter of each of the transistors 14, 15, and 16 is as follows. . Further, the emitter area of the diode 20 and the transistor 21 is set to be conductive, and the diode 20 and the transistor 21 also form a current mirror circuit. In FIG. 2, in FIG. 2, the same circuit components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • a composite synchronizing signal as shown in SI in FIG. 3 is extracted from a video signal applied to the double synchronizing synchronizing circuit 3 via the input pin 2.
  • the ragged synchronizing signal is applied to the signal generating circuit 9 and to the source of the transistor 13,
  • the transistor 13 When the rectangular pulse P1 is no longer applied to the pace of the transistor 13, the transistor 13 is activated and the transistor 2I is turned on. Since the diode 20 and the transistor 21 form a current mirror circuit, the diode 20 has a constant current transistor 14 415. Was added 2 1. I get it. Also, the transistor 21 has a constant current of the transistor 16. 2Ia, which is applied with the discharge current of the charge / discharge capacitor 22 and the current 0 , flows. Accordingly, the charge / discharge capacitor 22 is discharged as shown by the line Nd in FIG. 3 when the pulse Pi disappears. When the synchronization signal is applied, the positive input terminal of the comparator circuit 23 is used for the output of the charging capacitor 22 as shown in FIG. 3 S2. Is applied.
  • the reference voltage of the ratio t circuit 23 is also set as shown by the dashed line in FIG. Then, a rectangular pulse as shown in FIG. 3A is applied from the ratio circuit 23 to the frequency divider 8 as a reset signal.
  • the reset No. (Fig. 3A) is, for example, the 261,5th H since the last reset (H also indicates the 1st period of the Suigo Ringo.)
  • the frequency dividing circuit 8 also receives the signal of 2 fH as a signal from the signal generating circuit 9 as a task signal, and converts the signal into a rectangular pulse such as the third SA from the comparing circuit 23. Then, when the vertical synchronization pulse as shown in Fig.
  • the constant current in each of the transistors 4 to 16 is determined by adjusting the variable resistor 28.
  • the output The emitter voltage of the transistor 24 becomes approximately “ ⁇ V oc. Therefore, the emission current of the output transistor 24 is equal to the IH emitter voltage fV ce and the external variable resistor 28 billion of ICi. . the t determined Te by the outgoing mosquito transistor 2 4 Emi ':;.
  • Diode 26 and each of the constant current transistors 14 to 16 are connected to the current and current ratios of 1 and 16 so that each of the constant current transistors 14 to 16 has ⁇ I.
  • the base of the output transistor 24 is provided with a bias circuit UL for the temperature controller, and has an external variable resistor 2 S ⁇ C 1. Since the output current of the output transistor 24 is small, the output current of the output transistor 24 becomes a new value based on the value of the variable resistor 28, and the detection sensitivity of the vertical synchronization signal due to the change in temperature can be maintained at a constant level. I can do it.
  • the capacitor can be charged and discharged during the period of the composite synchronization signal with a small amount of current, so that a capacitor having a small capacity can be used.
  • ⁇ Capacitors can also be built into the IC, eliminating external circuits.
  • charging / discharging according to the current flowing in the food connected to the output bin of the pulse for vertical wounds ⁇ Charging of the capacitor The number of pins of the IC can be reduced without the need for the control bin, and the IC can be set up in an eager manner.
  • FIG. 4 shows the second embodiment *.
  • the vertical synchronous synchronous female circuit VS shown in Fig. 2 is not affected by noise or other syllables. It is set low. That is, the charge «3 ⁇ 43 ⁇ 4 ⁇ . Is set to a small pluck.
  • the detection sensitivity of the direct sync separator is low, when the electric field is used, that is, the useful level of S1 in FIG. 3 is not observable, or the useful waveform is changed. If you cannot detect the vertical synchronization There is a problem. In particular, in difficult-to-see areas in mountainous areas, such a situation occurs constantly, and there is a gap between the S-plane and the like.
  • transistors 40, 42 and resistors 39, 41 * are further provided in the IC circuit.
  • the base of the transistor 40 is connected to the collector of the output transistor 24, and the collector of the transistor 40 is grounded via the resistor 41 *.
  • the base of the transistor 42 can be connected to the middle point of kneading between the collector of the transistor 40 and the resistor 41, and the collector of the transistor 42 is connected to the transistor 2 in the first vertical synchronizing circuit VS. They are tied at a pace of 1.
  • the diode 28 has a current mirror relationship of transistor 40 3 ⁇ 4 ⁇ constant current transistors 14 to 18 and i::, where M 1. Also, the second vertical period with good detection sensitivity.
  • the second vertical stage separation circuit 43 may have, for example, a similar configuration to the circuit V S, or may have a similar configuration to the circuit in FIG.
  • transistor 42 is kept off almost 0
  • the complex synchronous spectroscopy circuit 3 cannot obtain a high-level garbage synchronizing signal, and the vertical synchronization pulse shown in FIG. Exaggerate.
  • the vertical synchronous pulse cannot be detected in the first vertical synchronous female circuit VS.
  • a vertical synchronization pulse can be obtained with high sensitivity.
  • the vertical synchronizing signal obtained from the second vertical synchronizing circuit 43 is applied to the base of the transistor 45 to turn on the transistor 45.
  • the value of the resistor 44 be R s. If, for example, a variable resistor is connected to the transistor 24, the current is the sum of the currents flowing through the resistor 4 4 Flows, and the same current flows to the diode 26.
  • ⁇ of the resistance 4 4 is
  • transistor 40 has current
  • the third embodiment is also sharpened using FIGS. 5 to 8 *.
  • the vertical drive pulse generated in the output bin 11 may also be measured.
  • the ⁇ s of the ⁇ s vertical a synchronous pulse must be checked, which is troublesome.
  • the third embodiment shown in FIG. In addition, a transistor 50, a diode 51, and a resistor 52 are additionally provided.
  • the frequency divider 8 has two input forces BC.
  • the second frequency-divided output C of the frequency divider 8 is applied to the base of the transistor 50, and the emitter is grounded.
  • the diode 51 and the resistor 52 are connected in series with the diodes 33 and 33 and the resistors 30 and 31 to form a piers circuit for temperature compensation by using 30, 33.32, 33, 51 and 52. I do.
  • FIG. 8 shows the details of the frequency divider 8.
  • the pulse of 2 fti which is supplied to the EJC chip 2C, is divided by the frequency divider composed of the T flip flops 137 to 148, which have been jointly kneaded.
  • the Q output of the last lip ⁇ bu 146 becomes “HJ level”.
  • the “HJ level signal is applied to one input of the NAND circuit 147.
  • the flip-flop is turned on.
  • the Q output of 140 is used as the second frequency-divided output at point C.
  • a pulse signal (Fig. 7C) is output 260 H after passing reset. It should be noted that If the reset is not performed after the 28th OH, the pulse useful for the initial 8H is output at point C (Fig. 8C). Next, the operation of the frequency dividing circuit 8 in FIG. S will be described.
  • SR flip-flop 148 When a reset pulse (Fig. 7A) is applied to reset element A from comparator 23, SR flip-flop 148 is set and its Q output is passed through NOR circuit 149. D-pri? Applied to 150. On the other hand, since it is related to the black terminal X of the C terminal of the D flip-flop i & 0, it acts as a 3 ⁇ 43 ⁇ 4 circuit that can conduct a court of 0.5H at the maximum. Therefore, after the output of the NOR circuit 19 is applied, the Q output is generated in the next crobar, and the Q tB force, which is increased by 0.5 H at the maximum, becomes the reset signal for all distribution channels 13 7 To 146.
  • the Q output is applied to the input of the SR pre-output 15 2 through the impeller 15 1, and an output pulse (7th SB), which is the ⁇ divided output, is generated from the point ⁇ . I do. Then, the segments 13 7 to 1 48 start counting from the next ⁇ -sig pulse (0.5 pulses).
  • SR prebubbles 1 5 2 are all dividers 1 3 7 to 1 4 8 After resetting, after 8 and 5H are counted, it is reset, so that the Q output of the pre-bub lob 152 becomes the “shi” level. Therefore, a force pulse with a pulse width of 8, 5 H is generated at point B.
  • the 26I if the reset signal is not applied to the reset terminal at point A due to poor reception of the radio wave (shown by the dotted line in Fig. 8A), the 26I.
  • the count of the sifter also counts, and when counting 29 $ H, all the inputs of the circuit 1 53 become “HJ level”, and the output becomes “HJ repel, triggering the D flip port 150”.
  • the vegetable, the separator is reset by an additional 0.5 passes from the 296 misses, and the SR pre- * Knopf mouth "knob 152" is set off and an output pulse is generated at point B (Fig. 8 .
  • the transistors 50 and 25 are turned off, and the dependencies 30,3 1 and 52 (useful for the resistance of the three) are divided between ⁇ ⁇ + Voc and the ground.
  • the potential at point D becomes ⁇ ⁇ ⁇ 50.
  • the S position at point D rises to * Vcc, and the current flowing through transistor 24 at that time has also increased to ⁇ 3 ⁇ 45 ⁇ . Since the current flowing through the emitter of the output transistor 24 and the current flowing through the collector can be considered to be equal, the current flowing through the current flow transistors 14 to 16 which is in the current mirror opening with the diode 26 is also 2 Although it is a small current until 60H and beyond, it reaches a large current of "! 3 ⁇ R" o just before the vertical pulse appears.
  • the transistor 50 is turned on and the transistor 25 is turned off up to the 280th line, and the potential at the point D becomes “V ⁇ sc” in the same manner as in the upper case.
  • the transistor 25 is kept off, but the transistor 50 is turned on and off repeatedly during the 8H waste period. Therefore, almost the potential at point D is achieved. Then, the transistor is reset at the 296.5th point, and the transistor is turned on until the 8.5th day. As described above, the transistor 25 is turned on and the point D Takes the ground potential.
  • the pulse changes as shown in FIG. 8D, and a pulse in the negative direction is output from the bin # 1 as a vertical synchronization pulse.
  • a positive-direction pulse up to 280 ⁇ or 290 6 by integrating an oscilloscope or the like in bin 11. If it is determined that these positive-going pulses are emitted normally, it indicates that the frequency divider is operating normally.
  • a waveform indicating the vertical pulse and the operation state of the frequency dividing circuit can be obtained at the output wall of the power transistor, so that the function of the dividing circuit in the IG is simplified.
  • the detection sensitivity K is switched according to the output signal generated by the emitter of the output transistor to detect the vertical synchronization signal, even if the level of the vertical synchronization signal decreases in a weak field or the like, Exchange can be performed sufficiently.
  • the circuit inside the IC of the fourth embodiment is equivalent to the circuit inside the IC of the second and third embodiments, which can be assembled.
  • a circuit composed of resistors 80, 63, and 64, transistors 81 and 66, and a capacitor 62 ⁇ ⁇ is connected to the bin 11 in a narrow manner.
  • Fig. 10D.D also shows one ⁇ waveform of the 7th D & D and the 3rd KID, respectively, and Figs. 10F and D * show the thyme at point F ⁇ point D of the fourth embodiment, respectively.
  • the 3H period A pulse is output, and the output voltage of the output transistor 24 is "! Voc and ⁇ "Vec" and a period of * 4H.
  • the voltage is also, for example, vcc-Vbei, the transistor 68 is turned on and the capacitor 62 is filled during the period when the voltage of the output bin 11 is Voc. D ' When the output voltage ⁇ is generated in the output bin 11 as shown in FIG.
  • the capacitor 82 is charged, and the voltage of the capacitor 82 becomes a waveform as shown in FIG. 4F. Then, if the threshold level of transistor 81 is set like a dot, transistor ⁇ is turned on at 279 H. Assuming that the resistance of resistor 60 is ⁇ , the current of the sum of the currents flowing through resistor 28
  • a reset signal is applied from the comparator circuit 33 to the divider circuit 8, and the divider circuit 8 generates the first kitchen output *, and generates a vertical pulse as shown in FIG. 4 in the output bin. .
  • the timing for resetting the frequency dividing circuit 8 can be adjusted by hand. For example, by increasing the value of the variable resistor 8 4, the capacitor 8 2 release «curve becomes consuming as Lise I / DOO to 2 7 9 H than Stf becomes gentle ⁇ also variable resistance 6 4 ⁇ If the value is made smaller, the discharge curve will be steeper, and it will be more likely to cause a reset after 279 9. For this reason, the user can adjust the position where synchronization can be quickly and stably performed on the screen by himself.
  • the vertical synchronization estimating circuit can be configured in the IC, and the number of bins of c can be reduced ; Also, in the event that goster damage occurs and the vertical synchronization signal is lost in the video crucible, it can be reset by the frequency divider circuit itself or by the vertical synchronization ⁇ ⁇ applied from the IJ's Jiro. As a result, sac dynamic pulses can be obtained stably even in a countdown type vertical circuit.
  • variable resistance of the external circuit Since the position where the signal is generated can be adjusted, it is possible for the planter to quickly adjust the position while maintaining a stable vertical synchronization.

Landscapes

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  • Synchronizing For Television (AREA)

Description

明 細 害
発明の名称
蠢直同期パルス発生回路
発明の SB速すも技術分》
本発明は、 チレビジ βン受象植における垂直同期パルス発生回路 に するもので、 特に I C (集積回路)化に通しお垂直同期バルス発 生回路に開する。 テレビジ srン受像镧において、 水平罔期僂母に同期して水平屑拔 敫 f Hの S数修の肩波数 ni Hの僳母 *作り、これを垂直同期僂 #に ¾ じて分周して a直繭拔数 ίνの僑号とし、 この僂号も用いて s直傷向 も行なう垂 a循向回路が知られている a その様な回路を〖 C化した 例としては、 Γ 8 5三洋半導体ハンドブ クモノリシタクパイボー 集積回路讓」 (昭和 8 0年 3月 2 0日発行)第 1 0 0 O H 示され る映像，色 ·儒向回路用 I C *子 L A 7 6 2 0がある。
W I Cから垂直儒向回路 分を抽出した回路を第 1図に示す。 第 1図において 1は I Cであり、 映像検波回路'からの映像信号は入 力ビン 2を介して镍会同期分難回路 3に印加され、 水平 Sび垂直同 期僂号等の複合同期信号が分離される。 該褸合同期信号ほ稷分回路 丄、 クランプ回路 ¾ぴトランジスタ 6とから成る垂直同期分饞回 路丄に印加される為、 前 isトランジスタ 6の レクタに垂 a同期倌 号に同期したパルス信号を得る：：とができ、 該バルス僂号がリせ ト信号として分属回路 8に印加される。
一方、 前紀複合同期分鎗回路 3から得られる複合同期僮号が印加 される信号発生回路 9は、 水平同期僂号に同期した水平周拔数の 2 俸の周波数 2 f Hの僂号を発生し、 該信号はク σ ク信号として前 記分周回路 8に印加される。;：のおめ、 前 SB分周回路 8ほ前記 2 f n の佞号 *垂直同期分) II回路 _Lからのパルスに i¾じて 5 2 5分の 1に 分属する β 前 分周回路 8から得られる垂直周法数 fvの出力信号は、 出力トランジスタ 1 0のべ スに印加される。 その棕喿、 出力ビン X 1に垂¾倆向回路 1 2 ¾駆動するための ¾動くルスを得ることが できる。 従って、 第 1図の回路によれば映像僂号中から垂 ¾倆向のための 躯励パルスも得ることができる。
しかしながら、 第 1図の回路においては I G回路用の信号として は比皎的僂号レベルの大きい複合同期 H号で直接コンデンサも充電 し垂直同期僮号も得もようにしているためコンデンサ I C回路内に 設けも;：とができず、 外付けしていた。 すなわち、 糖分回鰺 タランブ回路立は、 外付回路とな ており、 Φ品点数の增加ゃ製遗 ェ稼の增加も招いていお。 ¾に、 ビン欲の增加という I c化にとつ て好ましくない問 ¾があった。
発明の開示
本発明は、 上述の点に鐘みて成されたもので、 映豢僭母中から複 会同期信号も抽出する複合阀期分贓回路の出力僭号に じてオン · オフするトランジスタと、 狭トランジスタのオン ·オフに応じて充 放 «される充故 «コンデンサと、 ¾充放 «コンデンサ *定 S流充電 する定 ¾流》と、 該充放電コンデンサの出力 3圧と基準電圧とを比 校し判別信号を発生する比皎回路と、 ¾比校回路の判 31】僮母がリせッ ト僂号として印加され、 水平周 ¾数の新定掛の周波数の信号を分周 する分餍回路と、 該分周回路の出力僂号に じお ώ力電圧を発生す る出力トランジスタと、 該出カトランジスタの出力 ¾mが印加され る負 と、 該食荷に流れる出力 ¾流に¾じて前 SS定電流漯の定電流 の錄も定める竽 aとから成る；：とも特徵とする。
本発明によれば、 出力トランジスタの食銜も阚整し、 ¾出力トラ ンジスタに流れる 流も制御し、 それ おじお電流が定電流 »に流 れる様にしているので、 充放 sコンデンサも小量の安定しお電流で 充放 Sするこ.とができる。 従 て、 その充放 «：3ンデンサ * I C回 路内 |¾けることが可能となる。 その為、 外付回路攻ぴピン欲の削 減を I ることができる。
以下に、 本発明の好ましい実施例について説明する。
図面の ¾車な 萌
第 1図は、 従来の垂直同期分嬢回路を示す回路図；
第 2図は、 本発明に係る垂 a同期分練回路の第一実施判を示す回 路図； 第 3図ほ、 第 2図に示す回路の主要茚における绂形図： 第 4図は、 本発明に係る垂直同期分離回路の第二実施例も示す回 第 5図は、 本発明に係る垂 IE同期分順回路の第三実旗例も示す回 路図；
第 8図は、 *発明に係る垂直同期分難回路において使用する分馬 回路の回路図；
第 7図は、 垂直同期信号を正常に受信している場合の.、 第 s aに 示す回路の主要 Φにおける波形図；
第 8図は、 垂直同期儒号を Sfilしなかった場合の、 第 5図に示す 回路の主要 δβにおけるお形図：
第 9図は、 本発明に係る垂直间期分衊回路の第四実施例も示す回 路図；
第 1 O KIは、 第 9図に示す回路の主要 «における法形図である。 発明 実施する めの最良の形] ¾
第一実施例 第 2図は、 本発明の第一実施例^示す回路図で、 1 3は後合同期 分離回路 3からの複合同期信号がペースに印加され、 オン ·オフの スイッチング動作を行うトランジスタ、 1 4乃至 1 6は、 それぞれ エミ タが抵扰 1 7乃至 1 9を介して各々 ¾¾(+ V。c)に接練され ている定電 ¾トランジスタ、 2 0は定電流トランジスタ 1 4 ¾び 15 から定電流が供耠されるダイォ一ド、 2 1は: 3レクタに定電流トラ ンジスタ 1 8から定 S流が供袷され、 ペースがトランジスタ 1 3の コレクタと換 されているトランジスタ、 2 2はトランジスタ 2 1 のオン ·オフにより充放電を行う充放電コンデンサ、 2 3は正入力 靖子に充放電コンデンサ 2 2の一端が揍練され、 負入力繍子に基準 鼋獮 E 0が接栊された比*2回珞、 2 4はペースにトランジスタ 2 5 からの垂直锔向阄の艇動バルスが印加され、 コレクタがダイォ一ド 2 β及び抵抗 2 7杏介して電 ¾(+ V c<3)に撩铳され、 エミ タが出 力ビン 1 1を介して負荷となる外付けの可変抵抗 2 Sに缭 IIされて いる出力トランジスタ、 2 9は抵抗 3 0 ¾ぴ3 1 とダイオード 3 2 Sぴ 3 3から成る温度捕傢用の イァス回路である。 尚、 抵扰 2 7 の抵抗値 ¾ 1とすると抵抗 1 7乃至 1 9のそれぞれの抵扰镇は、 M
)に投定される一方、 ダイオード 2 6のェミ ッタ面積も 1 とすると定ま流トランジスタ 1 4乃至 1 6のそれぞれのエミ ッタ面 穢ほ に設定される。 従って、 トランジスタ 2 4の 3レクタ 'エミ M タ間を流れる霄流を 1とすると、 各トランジスタ 1 4 , 1 5， 1 6 のコレクタ ·エミッタ閱奁碓れる電流は となるように構成されて いる。 更 ダイオード 2 0とトランジスタ 2 1のエミ Vタ面積は導 しく設定されており、 ダイオード 2 0とトランジスタ 2 1はカレン トミラ一回路も籌成する。 文、 第 2図において第 1図と同一の回路 索子についてほ、 同一の符号も付しその巍明は省略する。
第 2図において、 入力ピン 2も介して複会同期分膽回路 3に印加 される映像僙号中からは第 3図 S Iの如き複合同期僂号が取り出さ れる。 該褸合同期侰号は攢号発生回路 9に印加されると共にトラン ジスタ 1 3のぺ スに印加される，
トランジスタ 1 3のペースに矩形パルス、 例えば P Iが印加され ると トランジスタ 1 3はオンし、 トランジスタ 2 1がォプする， 従ゥ て、 充放電コンデンサ 2 2ほ、 パルス P 1期間中定電流トランジス タ 1 6により、 第 3 SI S 2の鑲 N (！で示されるように ¾流 I。で定¾ 流充 Hされ、 該充電された電圧が比皎回路 2 &の正入力鳙子に印加
3れる。
トランジスタ 1 3のペースに矩形パルス P 1が印加されなくなる と、 トランジスタ 1 3は才プし、 トランジスタ 2 Iがオンする。 ダ ィォ一ド 2 0と トランジスタ 2 1はカレントミラ 回路の構成にな るので、 ダイオード 2 0に定 流トランジスタ 1 4 ¾ぴ1 5の電淹 I。が加算された 2 1。が¾れる。 又、 トランジスタ 2 1には定 ¾流 トランジスタ 1 6の «¾ 1。と充放電コンデンサ 2 2の放電電流 ϊ 0 とが加雾された 2 I aが流れる。 従って- 充放電コンデンサ 2 2は、 パルス P iがなくなると、 第 3図線 Ndで示されるように放電され る。 のようにトランジスタ 1 3 ©ペース 第 の細き ¾会 同期信号が印加されると、 比皎回路 2 3の正入力辚子にほ第 3図 S 2の如き充故電コンデンサ 2 2の出力僂号が印加される。 ここで、 比 t¾回路 2 3の基準 ¾瀵の電圧も第 3図 S 2の一点鑌線の如く設定 · すれば、 第 3図 Aの如き矩形パルスが、 比皎回路 2 3から分周回路 8にリセ ト信号として印加される。 なお、 リセ ト撐号 (第 3図 A)は、 例えば前回リせリ トされてから、 2 6 1 , 5 H目（Hは水苹 同期偉号の 1肩期も表わす。 〉 出力されるよう 阖整されている。 分周回路 8は信号発生回路 9からタ o ク懦号として 2 f Hの倌 . 号も受け、 前記比校回路 2 3からの第 3 SAの如き矩形パルスに f& じて、 第 3図 Bに示す如き垂直同期パルスを出力すると间時に分周 回路 8自身^リせ'：； トする。 なお、 分周回路 8の詳細は、 第 8図を 参照しな^ら徕で述べる a それによつて得られる垂 ft問期パルス（正 方向:)はトランジスタ 2 5のべ—スに印加される。 =れに じて出 カトランジスタ 2 4のエミ タからも垂直同期パルス（負方向:)が発 生し、 可変抵抗 2 8の一端に按統された垂直傷向回路 1 2も 動す る。
と ろで、 5£«流トランジスタ 〖 4乃至 1 6に ¾れる定電澳は萆 変抵抗 2 8の讕整により定まる。 例えば、 抵抗 3 0 ¾ぴ3 1の抵抗 據を等しく し、 トランジスタ δ 5がオフしているとすれば、 出力ト ランジスタ 2 4のェミッタ電圧ほ "^V ocとなる。 このため、 出力ト ランジスタ 2 4のエミッ夕鼋流は、 前 IHエミ ッタ馕圧 fV ceと ICi の外付けの可変抵抗 2 8の億によ て定まる tとなる。 出 カトランジスタ 2 4のエミ '：；タ電流とコレクタ電流は等しいと考え て良いので、 ダイォ ド 2 6と抵抗 2 7にも S流 I 4が流れる。 又、 ダイォ一ド 2 6と各定鼋流トランジスタ 1 4乃至 1 6ほ電流比が 1 のカレン、トミラ一 Μ係に接纔されているので定電流トランジ スタ 1 4乃至 1 6のそれぞれには^ I t(» I 0)の定電流が流れる。 従って、 可変抵扰 2 8の 整により電流 I tが網整され、 更 電流 I。が調整されるので充放電コンデンサ 2 2への充¾¾流も驟整す る :とが出来る s
尚、 出力トランジスタ 2 4のベースには温度搶債用のバイアス回 路 UL^設けられており、 かつ外付けの可変抵抗 2 Sば ί C 1内獰 の抵抗に ^ぺ¾度侬存性が小さいので、 出力トランジスタ 2 4の'出 力電流ほ、 可変抵抗 2 8の値に じお新定锿となり、 澈度変化によ る垂直同期儅号の検出感度の奕化 ^一定に保つことが出来る。 一 l i
以上、 逑ぺた如く本実施例 よれば漱少な電流で、 複合同期信号 の期閱に ¾：じてコンデンサの充放 ¾も行なうことが出来るので、 容 量の小さいコン.デンサも用いることができ、 统コンデンサも I C内 に内蔵可能となり、 外付回路の削滅を計ることができる。 又、 本発 明によれば垂直傷向用の ¾勐パルスの出力ビンに接統される食荷に 流れる ¾流に じて充放 «コンデンサの充電 ¾流 *定めている為、 格釗の制御ビンも必要とせず I Cのピン数の削«が計れ、 劫率的な I C設计を行うことができる。
第二寞施例
第 4図は、 第二実施例 *示す。 第一実旅例 (第 2図:)で示した垂直 同期分雌回路 V Sほ、 雑音や他の侰兮の彩寥も受けず、 讒直同期傲 号のみも分 «出来る橡、 その検出 が低く設定されている。 すな わち、 充 «¾¾ ϊ。が小さい摘に設定されている。 しかしながら、 蠭直同期分離回路の検出感度が低いと、 »電界の僂号を受侰したと き、 すなわち、 第 3図 S 1の僂号レベルが庇くなつたり、 罔期僂号 波形が変 したりし とき、 垂直同期捃弩をも検出出来なくなると いう問題がある。 特に、' 山間部の難視地域においては、 そのような 状想が恒常的に発生し、 S面が流れる等の間 ¾がある。
第二実施例でほ、'更に I C回路内に、 トランジスタ 4 0 , 4 2 ¾ ぴ抵抗 3 9 , 4 1 *有する。 トランジス夕 4 0のベースは出力トラ ンジスタ 2 4のコレクタに接铳され、 トランジスタ 4 0のコレクタ は抵抗 4 1 *介して捸地されている。 又、 トランジスタ 4 2のべ一 スは、 トランジスタ 4 0のコレクタと抵抗 4 1との接練中点に接繍 きれ、 トランジスタ.4 2のコレクタほ第 1垂直同期分觼回路 V S内 のトランジスタ 2 1のペースに接絲されている。 尚、 ダイオード 28 ほトランジスタ 4 0 ¾ぴ定電流トランジスタ 1 4乃至 1 8と i :·^、 (ただし、 M 1 )のカレントミラ一関係に接練されている。 又、 検 出感度の良い第 2垂直茼期.分離回路 4 3、 トランジスタ 4 5、 抵抗 4 4が外付けで可変抵抗！ 2 8に接練されている。 第2垂直躅期分離 回路 4 3は、 例えば、 回路 V Sと似た櫞成にしてもよく、 又は、 第 1図の回路 と似お構成にしてもよい。
第 3 ¾ S 1で示す波彩のレベルが充分大きく、 電波の受信状態が 良好な壕合ほ、 上述した如く、 分周回路 8から正方向の垂 ¾1¾期パ ルス（第 3図 B)が出力され、 ^Vc!cから 0に落ちる負方向霾直同期 パルスがビン 1 1から出力される。 ここで、可変抵抗 2 8の镇も R0 とする。 今、 負方向の垂直同期パルスが発生しておらず、 トランジ スタ 24のェミ タ ¾圧が " "Vocであるとすれば、 トランジスタ 24
には電流^ £が流れ、 ダイオード 2 8とカレントミラ一 Μ係にあ るトランジスタ 4 0にも電流"^ ½■が流れる。尚、抵抗 41の值!^は
2 MR 0
Vac
Ri<Vbe (ただし、 Vbeはトランジスタ 4 2のべ ス ·
2 MR a
エミ タ¾¾圧）
となる様に設定される。 従って 3波の受信状) ¾が良好な場合は、 ト ランジスタ 4 2ほオフ 保たれたままである 0
次に 拔の受信状據が惠く、 複合同期分鏡回路 3からレベルの高 ぃ褸合同期僭号が得られず、 分腐回路 8から第 3 ¾B 示す垂直同 期パルスが出力されない場合について睇明する。 第 2垂 ¾同期分雌 回路 43は、 映像僂号中から水平同期儅号を得る必要がないので、 第 1垂¾同期分雌回路 V Sで垂直同期パルスが分鐘できない場会で も、 感度良く垂直同期パルスを得ることができる。 そして、 第 2垂 直同期分雜回路 4 3から得られる垂直同期信号は、 トランジスタ 45 のべ一スに印加され、 該トランジスタ 4 5をオンする》 ここで抵抗 4 4の値を R sとすれば、 &カトランジスタ 2 4にほ可変抵犹 2 8 ¾ぴ抵抗 4 4に流れる電流の和の電流
Figure imgf000016_0001
が流れ、 同一の電流がダイオード 2 6に ¾れる。 尚、 抵抗 4 4の德 は、
-r 7V c eC + ΤΓ" ) R i > V be
2 M R o R t となる様に設定される。 従って、 トランジスタ 4 0には電流
1 V r 1 が流れ、 この電流値は、 前述した、 受信状旗が良い場合に流れる電 流德よりも大きい。 そのため、 トランジスタ 4 2ほオンし第 ί垂直 同期分離回路 V Sのトランジスタ 2 1のべ一スを接地する。 すなわ ち、 第 2垂直同期分衊固路 4 3で垂直同期僂号が検出されると、 そ の信号期間トランジスタ 2 1がオフされることとなる。 その椅果、 コンデンサ 2 2は複合同期分織回路 3の出力が発生した時と同様は 充電され、 Jtt¾回路 2 3からリセ ト信号が分肩回路 8に印加され る。 従って、 分周回路 8が、上述同櫬にリせ トされ、出力ビン 1 1 から垂直駆動パルスが出力される。
尚、第 2垂直同期分 JMI回路 4 3の出力が発生しても、出力ビン 1 1 の電圧は変化しないので、 正常に垂直同期パルスが発生している時 に、 前 IE第 2垂直同期分蛾回路 4 3の ώ力が恚彩善を Sぼすことは ない。 次に、 第三実施例も第 5図から第 8図 *用いて鋭明する。
第一又は第二実施例において I C内却の分肩回路 8の分周動作を 抉 する場合には、 出力ビン 1 1に発生する垂直駆勳パルスの拔 形も據測ナれば良いが、 正しいカウント動作で前 12讓直周期パルス が発生きれているか否か杏知るため は筘 s垂 a同期パルスの κ¾ を検査しなければならず、 手間がかかるという問庫がある。
第 2図の第一実施例と比皎した場合、 第 5図に示す第三実施例で は、 更にトランジスタ 5 0、 ダイオード 5 1、 抵抗 52が投けてあ る。 又、 分周回路 8には 2つの ώ力 B.Cがある。 トランジスタ 50 のベースには分周回路 8の第 2分周出力 Cが印加され、 そ エミッ タほ接地されている。 又、 ダイオード 5 1、 抵抗 52は、 ダイォ一 ド 33 , 33¾び抵抗 30 , 3 1と直列に接銑され 30 ,3 1.3 2 , 33 , 5 1 , 52により温度據償用のパイァス回路も構成する。
第 8図に、 分周回路 8の詳細を示す。 ク EJック鳙子 2Cに供給され る瘸波敏 2 ftiのパルスは、 雜統接練されている Tフリ ブフロッ プ 137乃至 148から成る分周翳で分周される。 全ての分满器 i 3 7乃 至 1 48がリセッ トされてから 256 H目（δ 1 2儸）の入カバルス がカウン されると最後のプリップフ σ ブ 1 46の Q出力が「HJ レベルになる。 該「HJレベルの儈号はナンド回路 147の一方の入 力に印加される。 その繪果、 Tフリ ' ブプロ yブ 1 46の ώ力が ΓΗ«] レベルの期閱中、 フリップフロ プ 1 40の Q出力の反転僂号が第 2分周出力として点 Cに発生する。 従ゥて、 点 Cからは、 リセ ト から 26 0 H柽通後にパルス信号（第 7図 C)が出力される。 なお、 2 8 O H目以後、 リセッ トされない場合は、 点 Cに阈期 8 Hのバル ス僂号 (第 8図 C )が出力される。 次に、 第 S図の分周回路 8の動作 を 明する。
リセッ ト斓子 Aに比皎器 2 3からリセ トバルス（第 7図 A)が印 加されると、 S Rフリ ップフロップ 1 4 8がせ トされ、 その Q出 力がノア回路 1 4 9奁介して Dプリ？；プフ a yブ 1 5 0に印加され る。 一方、 Dフリ ップフロップ i & 0の C端子ほクロ ク嫌子 Xに 揍統されているので、 最大 0， 5 Hの通廷も行い得る ¾¾回路とし て作用する。 従ってノァ回路 1 9の出力が印加されてから、 次の クロ クバルスで Q出力が発生し、 最大 0 . 5 H¾¾された Q tB力 がリせッ ト侰号として全ての分灣髒 1 3 7乃至 1 4 6に印加さ.れる。 又、 前記 Q出力はインパ タ 1 5 1も介して S Rプリ yブプ ブ 1 5 2のせプ ト入力に印加され、 点 Βから第 ί分周出力である出力 パルス（第 7 SB )が発生する。 そして、 分闼秦 1 3 7乃至 1 4 8は、 次のク σジクパルス（0 . 5 Η遞れている）からカウント杏始める。 尚、 S Rプリ ブフロッブ 1 5 2は全ての分周器 1 3 7乃至 1 4 8 がリセッ トされた後、 8, 5Hカウントするとリセ' トされるので、 プリ ブフロ ブ 1 52の Q出力ほ苒ぴ「し」レベルとなる。 従って 点 Bにほパルス巾が 8 , 5 Hの岀力パルスが発生する。
又、 例えば、 電波の受僭状想が悪く点 Aのリせ ト端子にリセ ト信号が印加されない場合 (第 8図 Aに点線で示す。）、 26 I .6H 期閱が柽通しお後も分清器のカウントが.櫞統し、 29 $Hカウント するとアン 回路 1 53の入力が全て「HJレベルとなり、 その出力 が「HJレペルとなって Dフリ ブフ口 ' yプ 1 50をトリガ する β その轱菜、 296Η柽逸から更に 0.5 Η柽通して分属器がリセッ トされるとともに SRプリ *ノプフ口 "ノブ 1 52がせッ トされ点 Bに 出力パルス (第 8図 を発生する。
上述より明らかな如く、 SI フリ ププロ. "ノブ 152は、 点 Aに 印加されるリセ ト儒号か、 アンド回路 1 53の出力信母のいずれ か一方によりせ トされることとなり、 第 7.®は、 点 Aに印加され るリセ ト信号 よりセ トされる場合、第 3図ほアンド回路 1 53 の出力信号によりせプ トされる場合 *示す。 再び第 5図に戾ゥて、 NTS O方式の場合、 262 , 5 H馬期で 垂直同期僂号が到来する。 第 7図 Aに示す如く、 垂直同期儅号が芷 常に分鏡された場合、 分用回路 8は、第 7 j¾Bに示す如く、 262 H 期閭轻通後、 リセ トされると^に、 点 Bから「HJレベルのリセ トパルスが出力され、 このパルスほ 8 , 5 H期閱櫞統する。 又、 第 7図 Cに示す如く、 280H期閱焐通後点 Cから、 パルス巾が 2 H の炱方向のパルスが出力される。 従って、 260H目前までは、 ト ランジスタ 50がオン、 トランジスタ 25がォプとなり、 抵抗 30, 3 1 (両抵抗慷は等しい）が電源 + Vo<5とアースとの閟に直列挟婕ざ れた形となり、 トランジスタ 24のエミ タ（点 D〉の S位は"! "Vce となる。 ..
260 H目から 262 H目の閱では、 阀トランジスタ 50 ,25 がオフとなり、 據抗 30,3 1 , 52 (3者の抵抗慷ほ等しい）が馕濉 + Vocとア スとの驩に されお形となり、 点 Dでの電位は · ·ν<50となる。
2 82 Η目でリセッ トされ、 ΟΗとなり、 それから 8, 5Η目ま ほ、トランジスタ 2 5がオンとなるので、トランジスタ 5 0 のオン ·オフに関係なく、 点 Dほ、 アース 3位となる。 以上より、 点 Dは， 第 7図 Dの如く変化し、 負方向へのパルスが 垂直同期パルスとしてビン 1 1から出力される。 なお、 2 8 0 H目 までは、 点 Dの電位ほ " ·ν <!ύであるので、 トランジスタ 2 4に流れ る «流ほ！^であるが、 2 8 0 Η目から垂直同期パルスが出力
^ ft 0 される直前までは、 点 Dの S位は、 *V ccに上昇し、 その時トラン ジス夕 2 4に流れる電流も ·¾5· と大きくなつている。 出カトランジスタ 2 4のエミ " タと ; 3レクタに流れる電流は等し いと考えて良いので、 ダイオード 2 6とカレントミラー開係にある 定«流トランジスタ 1 4乃至 1 6に流れる鴛流も 2 6 0 H目以後ま では小さな の電流であるが、 垂 期パルスが表われる直 前に"! 3^R "oの大きな電流に变わる。 その為、 電流 3 fl oが流れた
V a"
時にほ充放電コンデンサ 2 2への充電 ¾流；^、 m の時よ
2 M R Q りも大となり、 垂直同期信号の袂出感度^上げることができ、 弱電 界時にも精度の良い検出 Φ行うことができる。 一 2 い
次に第 8図 Aの点綵で示す如く、 .受信伏饑が恚く、 垂直同期侰号 が分韻されなかゥた場合、分肩回路 3は、第 8図 Cに示す如く、 2 6 0 H期間接通後は、 离期が 8 Hのパルスがくり返し点 Cから出力され る。 'そして、 2 9 6 H目にアンド回路 1 5 3から「HJレベル倌号、 すなわち分] ¾回珞8自身が作 た疑似の垂直同期值母が出力され、 それから 0 . 5 Η¾®してプリ ップフ σ ブ 1 5 0からリセ トバ ルスが出力され、 分腐器がリセッ トされると共に、 点 Βから 8 . 5 Ηパルス巾のリせッ トパルスが出力される。
従って、 2 8 0 Η目舫まではトランジスタ 5 0がオン、 トランジ スタ 2 5 オフとなり、 上逑と同様にして、 点 Dでの電位は "V <sc なる。
2 8 O H目から 2 9 8 H目までは、 トランジスタ 2 5はオフのま ま保おれるが、 トランジスタ 5 0は 8 Hの屑期でオン，オフをくり 返す。 従って、 点 Dでの電位ほ と との镇*くり遂す。 そして 2 9 6 . 5 Η目でリセッ トされ Ο Ηとなり、 それから 8 . 5 Η目までの閱ほ、 上述と同様、 トランジスタ 2 5がオンとなり点 D はアース電位をとる。
以上より、 点 Dほ、 第 8図 Dの如く変化し、 負方向へのパルスが 垂直同期パルスとしてビン ί 1から出力される。 なお、 2 8 0 Ηか & 2 9 6 Ηまでの正方向パルスほ、 ビン 1 1にオシロスコープ等を ¾統することにより容易に検出することができる。 これ等の正方向 パルスが正常に出ている とが仕出されれば、 分周回路が正常に動 作している とが示される。
従 て、 第三実施例によれば、 カトランジスタの出力墻に垂 s 躯勐パルスと分周回路の動作状璩も示す波形が得られるので、 I G 内 の分阕回路の機锥奁鳙単に検¾することができるとともに、 抉 査に膝し格别の検査ビンを必要としないので I C化に ¾した同期僂 母発生装 Sも镍供できる。 又、 実施例の如く、 出力トランジスタの エミッタ 生ずる出力儈号に応じて検出感 Kを切換えて垂直同期偉 号の検出を行えば、 弱 ¾界等において垂直同期信号のレペルが低下 しても、 十分に換出も行うことができる。
第四実施 J¾ 次に第四実施例も第 9図,第 1 0図 *用いて説明する。
第四実施例の I C内郯の回路は、 第二、 第三実施例の I C内郞の 回路も組会せて梅成し^もの 等しい。 又、 外付回路とし- (；、 ビン 1 1には、 抵抗 80 , 63 , 64、 トランジスタ 81 , 66、 コンデ ンサ 62 δぴ «準«旗 85から成る回路が接狭されている。
第 1 0図 D.D' は、 それぞれ第 7®D&び第 3KIDの一 Φ波形 も示し、 第 1 0図 F,D* はそれぞれ第四実施例の点 F\ 点 Dにお ける汝形 示す。
ゴ スト陣害の影響によって点 Aにリせプ ト僂号が印加きれない 場合は、 上述した如く、 260H目以降は、 分周回路 8の点 Cから 第 2分周出力として 3 H周期のパルスが出力され、 出カトランジス 夕 24のエミッタ電圧は"! "Vocと^ "Vecと *4H周期で糠り iす。 第 9図図示の外付回路において、 トランジスタ 6 &の基準電濂 85 の電圧も例えば vcc— Vbeiすると、 出力ビン 1 1の電圧が Vocの期間、 トランジスタ 68はオンし、 コンデンサ 62は充霞 される。このため、垂直同期信号が欠落している場合の第 1 0図 D' の如き出力電圧钕^が出力ビン 1 1に生ずると、 コンデンサ 8 2の 充電が行なわれ、 その蹯子髦圧は第 4図 Fの如き波形となる。 そこ で、 トランジスタ 8 1のスレシホ ルドレベルを—点鎮繚の如く設 定すれば、 2 7 9 Hでトランジスタ 6 ίがオンする。 抵抗 6 0の镶 を とすれば、 出力トランジスタ 2 4には抵抗 2 8 ¾ぴ6 0に流 れる鼋流の和の電流
丄 + 丄）
^7 Λ ύ R 9 が流れ、 同一の電流がダイオード 2 8に流れる。 このため、 トラン ジスタ 4 0にほ ¾流
Figure imgf000026_0001
が流れ、 ドランジス夕 4 2がオンするので、 垂直同期分麟回铬 V S のトランジスタ 2 1はオフとなり、' 3ンデンサ 2 2が莳述の勐作と 同棣に充電きれる， モの掊果、 比鲛回路 3 3からリせッ ト信号が分 周回路 8に印加され、 分周回路 8ほ第 1分厨出力 *発生し、 第 4図 の如き垂直眍»パルスを出力ビンに'発生する。
尚、 トランジスタ 6 8がオンした時に流れる電流は、 出カトラン ジスタ 2 4に流れる ¾流 影響を ¾ぼさない橡に抵抗 8 3の儎を設 定している。 又、 可変抵抗 8 4を躕整することにより、 分周回路 8 をリせ トするタイミング *手励で闕整する とが出来る。 例えば、 可変抵抗 8 4の値も大きくすれば、 コンデンサ 8 2の放 «カーブは ゆるやかになり 2 7 9 H以 Stfにリセ Ϊ/ トがかかる様になる β 又、 可 変抵抗 6 4の攄を小さくすれば、 放電カーブが急になり 2 7 9 Η以 降にリせッ トがかかる機になる。 このため、 者は最も早く安定 して同期がとれる位置を画面 ながら自分で斓整できる。
以上述ぺぉ如く本 ¾¾例によれば、 垂直同期分難回路を I C内に 構成することができ、 ί cのビン数を少なく' ;する：とができる。 又， ゴ一スト陣害が起こり映像坩号中の垂直同期僂号が欠落した場合に も、 分周回路自身から又は I Jの外郎から印加される疑假垂直同期 倌 により、 リセ トすることが出来るので、 カウントダウン方式 の垂直僱向回路においても安定に sac動パルスも得ることが出来 る。
更に、 外付回路の可変抵抗を調整することにより、 疑似垂赋同期 信号が発生する位置 *翱整することが出来るので、 植璲者ほ安定し た垂直同期状據となる位置に闉面も爲ながら索早く阈整することが 出朱る。

Claims

醣 求 の 範 囲
1. 垂直同期パルス発生回路であって、 次の慵成から成るもの： 襖余映像僭号中の垂直同期僭号を分雌する第 1灞 »同期侰母分 « 手 ¾(vs)と；
櫬台映像僂号中の水平同期償号の Λ法数の所定俊の局法欲の僂号 も発生する侰母発生手 ¾(9)と：
前 sa第 1垂直同期信号分 M手 ¾の出力がリせ ト倂号として入力 され、 前記 ft号発生手 ¾の出力がクロ 5 /ク信母として入力され、 狭 クロック僂号 *分周する分 Λ手 ¾(8)と：
筘記分瑪手 aの出力に じて A荷に出力信号も供轸する出力手 ¾ . く 25,24, と：
前言 荷に流れる電流に応じて、 前5第 1垂直同期潘母分練回路 の分離惑 ¾も制御する «*制御手 ¾(2 δ, 27, 14- 19).
2. If求の雜 第 1¾に杞敏のものにおいて、 .
· ϋ杞第 1垂直同期信号分緻手 ¾(VS)は、 次のものから構成され る： 一 23 - 映像信号中の複令同期侰号の有無におじてオン、 オフするスイ チングトランジスタ（21)と；
前 12スイッチングトランジスタのオン，オフに ¾じて充放 «され るコンデンサ（22)と；
lifiaコンデンサの充軍を行なう定電流灝（16,19)と； 前 12 ンデンサの充電電圧と所定駕圧とも比校し、 該充 «¾圧が 所定 ¾圧も越えるとリセ， ト信号を発生する Jil校回路（23), それにより前記感度制御手段の出力信号に ffiじて、 上記定¾流濂 に流れる電流を制御して绫第 1垂 同期信号分雌回路の感度を制癱 する。
3. 猜求 0鞣囲笫 1項に記載のものにおいて、 更に、 次のものも 設ける：
負荷 接絲され上 3B第 1垂直同期僂号分廖菡路よりも分麟濂度が 良い第 2垂直同期信号分離手 ¾(43)と ·，
前 IE第 2垂直同期信号分離手段の出力 応じて負荷に流れる黨流 を変化させる負脔¾流可変手段（ 44 , 45〕と； 負荷に流れる電流も検出する A荷電流検出手 0,42)と ί 前記負苘電淹検出手段の出力に ISじて上 IS分 ¾手¾*リセ トす るリせ ト侰号も発生するリセ ト侰号発生手 S 21).
4. 踌求の IS囲第 1項 15載のものにおいて、 更に次のものも S¾ ける：
上 !Β¾力手 ¾をバイアスするバイアス手& (30,31 ,32,33,' S 1 , 52)と；
上纪分属手段が所定の分周も行なつお きに発生する出力におじ て、 前記バイアス手段のバイアスも切換えるバイアス切渙手 ¾(50), それにより食 i8fの鳙子電圧に分 回路が正常に勐作レているか否 かの分周状態も示す僂号も出力する。
5, 睛求の 18囲第 4項に ia載のもの おいて、 更に、 次のものも 垛ける：
負荷に ¾れる電流に JSじた «圧 ^発生し、 讜«圧が新定レペル以 上になったときリせ' yト佾号も発生するリセット信号発生手跺(80 ~65, 40. 2,21 )0
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912691A (en) * 1988-08-01 1990-03-27 Raymond Jones Video stabilizer
US5689308A (en) * 1995-06-21 1997-11-18 Sony Corporation Vertical reset genereator circuit
US6028640A (en) * 1997-05-08 2000-02-22 Sony Corporation Current source and threshold voltage generation method and apparatus for HHK video circuit
US6018370A (en) * 1997-05-08 2000-01-25 Sony Corporation Current source and threshold voltage generation method and apparatus for HHK video circuit
JP2001078054A (ja) * 1999-09-08 2001-03-23 Mitsubishi Electric Corp 垂直同期分離回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59140777A (ja) * 1983-01-31 1984-08-13 Matsushita Electric Ind Co Ltd 垂直同期装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58707B2 (ja) * 1976-10-27 1983-01-07 日本電気株式会社 垂直同期信号検出方法および回路
US4313137A (en) * 1980-05-06 1982-01-26 Zenith Radio Corporation Integratable vertical sync separator
JPS5750176A (en) * 1980-09-09 1982-03-24 Sanyo Electric Co Ltd Synchronizing separation circuit
US4349839A (en) * 1980-12-29 1982-09-14 Motorola, Inc. Vertical sync counter having multi modes of operation for different TV systems standards

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59140777A (ja) * 1983-01-31 1984-08-13 Matsushita Electric Ind Co Ltd 垂直同期装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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