UA136163U

UA136163U - UNIVERSAL REGISTER OF SLIDE SHIFT

Info

Publication number: UA136163U
Application number: UAU201901336U
Authority: UA
Inventors: Дмитро Володимирович Гаврілов; Наталя Михайлівна Гаврілова; Віктор Леонідович Кофанов; Дмитро Володимирович Яровий
Original assignee: Вінницький Національний Технічний Університет
Priority date: 2019-02-11
Filing date: 2019-02-11
Publication date: 2019-08-12

Abstract

Універсальний регістр зсуву на ПЛІС складається з групи n тригерів стану, першого елемента АБО і першого елемента І в кожному розряді, другого елемента АБО, входу синхронізації регістра зсуву та прямого інформаційного входу регістра зсуву, що з'єднаний з другим входом першого елемента І в першому розряді, другий вхід елемента І в усіх розрядах, крім першого, з'єднано з прямим виходом тригера стану попереднього розряду. В нього введено другий елемент І в кожному розряді, мультиплексор шин, перший та другий модулі керування, елемент НІ, два елементи АБО-НІ, виходи яких з'єднані з входами другого елемента АБО, вихід якого з'єднаний з входами синхронізації усіх розрядів тригерів стану. Елемент НІ з'єднаний з першим входом другого елемента І в кожному розряді і з першим входом другого елемента АБО-НІ. Вхід синхронізації регістра зсуву з'єднаний з другим входом другого елемента АБО-НІ. Другий елемент І з'єднаний з першим елементом АБО. Шинні входи мультиплексора шин з'єднані з виходами тригерів стану кожного розряду двома шинами, причому друга шина під'єднана до мультиплексора через буфер, перша шина утворена з потрібної кількості розрядів регістра зсуву, починаючи з молодшого, в прямому порядку їх нумерації, а друга шина з тих самих розрядів у зворотному порядку їх нумерації. Крім того друга шина з'єднана з другим входом другого елемента І в кожному розряді. Вхід управління напрямком зсуву з'єднаний з відповідним адресним входом мультиплексора шин і з входом першого модуля керування, вихід якого з'єднаний з елементом НІ, з першим входом першого елемента АБО-НІ і з першим входом першого елемента І в кожному розряді, а також з другим модулем керування, вихід якого з'єднаний з другим входом першого елемента АБО-НІ. Як тригери стану використано D-тригери, причому вихід першого елемента АБО в усіх розрядах з'єднано з входами D-тригерів.The universal shift register on the FPGA consists of a group of n state triggers, the first OR element and the first element I in each digit, the second OR element, the input of the shift register synchronization and the direct information input of the shift register connected to the second input of the first element I in the first discharge, the second input of the element I in all digits, except the first, is connected to the direct output of the trigger state of the previous discharge. It introduces the second element I in each digit, the bus multiplexer, the first and second control modules, the NO element, two OR-NO elements, the outputs of which are connected to the inputs of the second OR element, the output of which is connected to the synchronization inputs of all trigger bits state. The NO element is connected to the first input of the second element AND in each digit and to the first input of the second OR OR NO element. The input of the shift register synchronization is connected to the second input of the second element OR-NO. The second element And is connected to the first element OR. The bus inputs of the bus multiplexer are connected to the outputs of the state triggers of each digit by two buses, and the second bus is connected to the multiplexer via a buffer, the first bus is formed from the desired number of bits of the shift register, starting with the lower, in direct order of their numbering. of the same digits in the reverse order of their numbering. In addition, the second bus is connected to the second input of the second element and in each digit. The shift direction control input is connected to the corresponding address input of the bus multiplexer and to the input of the first control module, the output of which is connected to the NO element, to the first input of the first OR element and to the first input of the first element AND in each digit. with the second control module, the output of which is connected to the second input of the first element OR-NO. D-triggers are used as state triggers, and the output of the first OR element in all digits is connected to the inputs of D-triggers.

Description

Корисна модель належить до обчислювальної техніки і може бути використана для приймання, збереження, перетворення і передавання багаторозрядних двійкових чисел.A utility model belongs to computing and can be used to receive, store, convert, and transmit multi-bit binary numbers.

Відомий реверсивний регістр зсуву (патент України на корисну модель Мо 90665 МПК 011С 19/00, Бюл. 11, 10.06.2014), який складається з групи п СОК-тригерів стану, першого елементаA known reversible shift register (patent of Ukraine for a utility model Mo 90665 MPK 011С 19/00, Bull. 11, 10.06.2014), which consists of a group of n SOK state triggers, the first element

АБО, першого і другого елементів І в кожному розряді, комбінаційного двійкового суматора ЗМ кількості одиниць неущільненого двійкового коду, першого ОСІ і другого 0ОС2 дешифраторів для перетворення позиційного двійкового коду кількості одиниць в унітарний код одиниць, другого елемента АБО в кожному розряді, крім останнього, третього елемента АБО.OR, the first and second elements of AND in each digit, the combinational binary adder ZM of the number of units of the uncompressed binary code, the first OSI and the second 0ОС2 decoders for converting the positional binary code of the number of units into a unitary code of units, the second OR element in each digit, except for the last one, the third element OR.

До недоліків даного пристрою слід віднести потребу в значному ресурсі інтегральної схеми через складні міжрозрядні зв'язки, втрату гнучкості керування через необхідність перемикання входів та виходів послідовного введення/виведення.The disadvantages of this device include the need for a significant integrated circuit resource due to complex inter-bit connections, loss of control flexibility due to the need to switch inputs and outputs of serial input/output.

Найближчим аналогом корисної моделі є регістр зсуву (патент України на корисну модель Мо 71361 МПК С11С 19/00, Бюл. 13, 10.07.2012), що складається з групи п тригерів стану, першого елемента АБО і елемента І в кожному розряді, другого елемента АБО в кожному розряді, крім останнього, комбінаційного двійкового суматора кількості одиниць неущільненого двійкового коду, дешифратора для перетворення позиційного двійкового коду кількості одиниць в унітарний код одиниць, прямого інформаційного входу регістра зсуву, що з'єднаний з другим входом елемента І в першому розряді, другий вхід елемента І! в усіх розрядах, крім першого, з'єднано з прямим виходом тригера попереднього розряду, входи обнуління і синхронізації тригерів стану усіх розрядів з'єднані з відповідними входами обнуління і синхронізації регістра зсуву, прямий вихід тригера стану останнього розряду є виходом регістра зсуву, прямі виходи тригерів усіх розрядів з'єднані з відповідними входами комбінаційного двійкового суматора кількості одиниць, виходи якого з'єднані з відповідними входами дешифратора, вхід синхронізації якого з'єднаний з входом управління режимом роботи регістра зсуву, кожний вихід дешифратора з'єднано з першим входом другого елемента АБО у відповідному розряді регістра зсуву за винятком останнього, останній вихід дешифратора в останньому розряді з'єднано з першим входом першого елемента АБО в цьому розряді і з другим входом другого елементаThe closest analogue of the useful model is the shift register (patent of Ukraine for the useful model Mo 71361 МПК С11С 19/00, Bull. 13, 10.07.2012), which consists of a group of n state triggers, the first OR element and the І element in each digit, the second element OR in each digit, except for the last, a combinational binary adder of the number of units of the uncompacted binary code, a decoder for converting the positional binary code of the number of units into a unitary code of units, a direct information input of the shift register connected to the second input of the AND element in the first digit, the second input element I! in all digits, except the first one, connected to the direct output of the flip-flop of the previous digit, the reset and synchronization inputs of the status flip-flops of all digits are connected to the corresponding reset and synchronization inputs of the shift register, the direct output of the status trigger of the last digit is the output of the shift register, direct outputs flip-flops of all digits are connected to the corresponding inputs of the combinational binary adder of the number of units, the outputs of which are connected to the corresponding inputs of the decoder, the synchronization input of which is connected to the control input of the shift register operation mode, each output of the decoder is connected to the first input of the second element OR in the corresponding digit of the shift register except for the last one, the last output of the decoder in the last digit is connected to the first input of the first element OR in this digit and to the second input of the second element

АБО в попередньому розряді, виходи другого елемента АБО в усіх розрядах, крім останнього, з'єднано з першим входом першого елемента АБО в цьому розряді і з другим входом другогоOR in the previous circuit, the outputs of the second OR element in all circuits except the last one are connected to the first input of the first OR element in this circuit and to the second input of the second

Зо елемента АБО в попередньому розряді, за винятком першого розряду, причому для тригерів стану використані СОК-тригери, і вихід першого елемента АБО в усіх розрядах з'єднано з О- входами СОК-тригерів.From the OR element in the previous digit, with the exception of the first digit, and for state triggers, SOC triggers were used, and the output of the first OR element in all digits was connected to the O-inputs of SOC triggers.

Недоліком такого регістра є вузькі функціональні можливості, що зумовлено зсувом коду тільки праворуч за п тактів, втрату гнучкості керування через необхідність перемикання входів та виходів послідовного введення/виведення.The disadvantage of such a register is narrow functionality, which is due to the shift of the code only to the right in p clocks, loss of control flexibility due to the need to switch inputs and outputs of serial input/output.

В основу корисної моделі поставлена задача створення регістра, в якому нове схемне рішення дозволило б виконувати функції послідовних, паралельних, послідовно-паралельних та паралельно-послідовних регістрів і крім цього забезпечити режими відключення входів і виходів від загальної інформаційної шини, переключення функцій приймання/передавання інформації в загальну шину, а також реалізація реверсивних регістрів зсуву довільної розрядності без зміни вихідного коду в точці реверсу, що дозволяє створювати гнучкі системи стеження на основі стандартних інтегральних мікросхем жорсткої логіки. Це призводить до збільшення функціональних можливостей.The basis of the useful model is the task of creating a register in which a new circuit solution would allow to perform the functions of serial, parallel, serial-parallel and parallel-serial registers and, in addition, to provide modes of disconnecting inputs and outputs from the common information bus, switching functions of receiving/transmitting information into a common bus, as well as the implementation of reversible shift registers of arbitrary bitness without changing the source code at the point of reversal, which allows creating flexible tracking systems based on standard hard logic integrated circuits. This leads to increased functionality.

Поставлена задача вирішується тим, що в універсальний регістр зсуву на ПЛІС, який складається з групи п тригерів стану, першого елемента АБО і першого елемента І в кожному розряді, другого елемента АБО, входу синхронізації регістра зсуву та прямого інформаційного входу регістра зсуву, що з'єднаний з другим входом першого елемента І в першому розряді, другий вхід елемента І в усіх розрядах, крім першого, з'єднано з прямим виходом тригера стану попереднього розряду, згідно з корисною моделлю, введено другий елемент І в кожному розряді, мультиплексор шин, перший та другий модулі керування, елемент НІ, два елементиThe problem is solved by the fact that in the universal shift register on the FPGA, which consists of a group of n state triggers, the first OR element and the first AND element in each digit, the second OR element, the shift register synchronization input and the direct information input of the shift register, which connected to the second input of the first AND element in the first digit, the second input of the AND element in all digits except the first is connected to the direct output of the state flip-flop of the previous digit, according to the useful model, the second AND element is introduced in each digit, the bus multiplexer, the first and the second control modules, element NO, two elements

АБО-НІ, виходи яких з'єднані з входами другого елемента АБО, вихід якого з'єднаний з входами синхронізації усіх розрядів тригерів стану, елемент НІ з'єднаний з першим входом другого елемента І в кожному розряді і з першим входом другого елемента АБО-НІ, вхід синхронізації регістра зсуву з'єднаний з другим входом другого елемента АБО-НІ, другий елемент І з'єднаний з першим елементом АБО, шинні входи мультиплексора шин з'єднані з виходами тригерів стану кожного розряду двома шинами, причому друга шина під'єднана до мультиплексора через буфер, перша шина утворена з потрібної кількості розрядів регістра зсуву, починаючи з молодшого, в прямому порядку їх нумерації, а друга шина з тих самих розрядів у зворотному порядку їх нумерації, крім того друга шина з'єднана з другим входом другого елемента І в бо кожному розряді, вхід управління напрямком зсуву з'єднаний з відповідним адресним входом мультиплексора шин і з входом першого модуля керування, вихід якого з'єднаний з елементомOR-NOT, the outputs of which are connected to the inputs of the second element OR, the output of which is connected to the synchronization inputs of all bits of the status flip-flops, the element NOT is connected to the first input of the second element AND in each bit and to the first input of the second element OR- NO, the timing input of the shift register is connected to the second input of the second OR element, the second AND element is connected to the first OR element, the bus inputs of the bus multiplexer are connected to the outputs of the state flip-flops of each bit by two buses, the second bus being connected to the multiplexer through a buffer, the first bus is formed from the required number of bits of the shift register, starting from the youngest, in the forward order of their numbering, and the second bus from the same bits in the reverse order of their numbering, in addition, the second bus is connected to the second input of the second element And in each digit, the input of the shift direction control is connected to the corresponding address input of the bus multiplexer and to the input of the first control module, the output of which is connected to the element

НІ, з першим входом першого елемента АБО-НІ і з першим входом першого елемента І в кожному розряді, а також з другим модулем керування, вихід якого з'єднаний з другим входом першого елемента АБО-НІ, як тригери стану використано ЮО-тригери, причому вихід першого елемента АБО в усіх розрядах з'єднано з входами О-тригерів.NO, with the first input of the first element OR-NOT and with the first input of the first element AND in each digit, as well as with the second control module, the output of which is connected to the second input of the first element OR-NOT, as state triggers used SW flip-flops, and the output of the first OR element in all stages is connected to the inputs of O-flip-flops.

На кресленні зображено структурну схему універсального регістра зсуву.The drawing shows the structural diagram of the universal shift register.

Універсальний регістр зсуву на ПЛІС, який складається з групи п тригерів стану 1, першого елемента АБО 2 і першого 4 та другого З елементів І в кожному розряді, другого елемента АБО 5, містить мультиплексор шин 9, перший 11 та другий 12 модулі керування, елемент НІ 10, складається з входу синхронізації 14 регістра зсуву та прямого інформаційного 13 входу регістра зсуву, що з'єднаний з другим входом першого елемента І 4 в першому розряді, другий вхід елемента І 4 в усіх розрядах, крім першого, з'єднано з прямим виходом тригера стану 1 попереднього розряду. Складається з першого 6 та другого 7 елементів АБО-НІ, виходи яких з'єднані з входами другого елемента АБО 5, вихід якого з'єднаний з входами синхронізації усіх розрядів тригерів стану 1. Елемент НІ 10 з'єднаний з першим входом другого елемента | З в кожному розряді і з першим входом другого елемента АБО-НІ 7. Вхід синхронізації 14 регістра зсуву з'єднаний з другим входом другого елемента АБО-НІ 7. Другий елемент І З з'єднаний з першим елементом АБО 2. Шинні входи мультиплексора шин 9 з'єднані з виходами тригерів стану кожного розряду двома шинами, причому друга шина під'єднана до мультиплексора шин 9 через буфер 8, перша шина ОАЇ | утворена з потрібної кількості розрядів регістра зсуву, починаючи з молодшого, в прямому порядку їх нумерації, а друга шина ОВІ | - з тих самих розрядів у зворотному порядку їх нумерації. Крім того друга шина з'єднана з другим входом другого елемента І З в кожному розряді. Вхід управління напрямком 15 зсуву з'єднаний з відповідним адресним входом мультиплексора шин 9 і з входом першого модуля керування 11, вихід якого з'єднаний з елементом НІ 10, з першим входом першого елемента АБО-НІ 6 їі з першим входом першого елемента І 4 у кожному розряді, а також з другим модулем керування 12, вихід якого з'єднаний з другим входом першого елемента АБО-НІ 6. Як тригери стану 1 використані ЮО-тригери, причому вихід першого елемента АБО 2 в усіх розрядах з'єднано з входами ЮО-тригерів. Вихід мультиплексора шин 16.The universal shift register on the FPGA, which consists of a group of n state flip-flops 1, the first element OR 2 and the first 4 and the second From elements AND in each digit, the second element OR 5, contains a bus multiplexer 9, the first 11 and the second 12 control modules, element NO 10, consists of the synchronization input 14 of the shift register and the direct information 13 input of the shift register, which is connected to the second input of the first element I 4 in the first digit, the second input of the element I 4 in all digits, except the first, is connected to the direct by the output of the state trigger 1 of the previous bit. It consists of the first 6 and the second 7 OR-NOT elements, the outputs of which are connected to the inputs of the second OR 5 element, the output of which is connected to the synchronization inputs of all bits of state flip-flops 1. The NOT element 10 is connected to the first input of the second element | With in each digit and with the first input of the second element OR-NOT 7. The synchronization input 14 of the shift register is connected to the second input of the second element OR-NOT 7. The second element AND With is connected to the first element OR 2. Bus inputs of the bus multiplexer 9 are connected to the outputs of the status triggers of each bit by two buses, and the second bus is connected to the bus multiplexer 9 through the buffer 8, the first bus OAI | formed from the required number of bits of the shift register, starting with the youngest, in the direct order of their numbering, and the second bus OBI | - from the same digits in the reverse order of their numbering. In addition, the second bus is connected to the second input of the second element AND Z in each category. The shift direction control input 15 is connected to the corresponding address input of the bus multiplexer 9 and to the input of the first control module 11, the output of which is connected to the NOT element 10, to the first input of the first OR-NOT element 6 and to the first input of the first element AND 4 in each digit, as well as with the second control module 12, the output of which is connected to the second input of the first OR-NOR element 6. SW flip-flops are used as state 1 triggers, and the output of the first OR 2 element in all digits is connected to the inputs SE-triggers. Bus multiplexer output 16.

Зо Універсальний регістр на ПЛІС працює таким чином.The Universal register on the FPGA works as follows.

В залежності від значення сигналу на вході управління 15, універсальний регістр зсуву (1/0) працює у двох режимах: послідовному та паралельному.Depending on the value of the signal at the control input 15, the universal shift register (1/0) works in two modes: serial and parallel.

При нульовому значенні сигналу на вході управління 15, універсальний регістр зсуву працює в послідовному режимі, сигнал подається на адресний вхід мультиплексора шин 9, для відображення значень першої шини даних ОАЇ |, на перший модуль керування 11. Сигнал при проходженні через перший модуль керування 11 інвертується і подається на елемент НІ 10, на перший вхід першого елемента АБО-НІ 6, на вхід другого модуля керування 12 і на перший вхід першого елемента І! 4 в кожному розряді. На виході елемента НІ сигнал подається на перший вхід другого елемента АБО-НІ 7 і на перший вхід другого елемента І З в кожному розряді, для блокування проходження сигналу з другої шини ОВІ |, що подається на другий вхід другого елемента І 3. Перший 6 та другий 7 елементи АБО-НІ працює при наявності нулів на вході. В присутності сигналу на прямому інформаційному 13 вході, що подається на другий вхід першого елемента І 4 в першому розряді, сигнал проходить через перший елемент АБО 2 на вхід тригера стану 1. З виходу тригера стану 1 сигнал подається на другий вхід першого елемента І 4 в кожному розряді, крім першого, на шинні входи мультиплексора шин 9 з кожного розряду.With a zero value of the signal at the control input 15, the universal shift register works in serial mode, the signal is fed to the address input of the bus multiplexer 9, to display the values of the first data bus OAI |, to the first control module 11. The signal when passing through the first control module 11 is inverted and is supplied to the element NOT 10, to the first input of the first element OR-NOT 6, to the input of the second control module 12 and to the first input of the first element AND! 4 in each category. At the output of the NO element, a signal is applied to the first input of the second OR-NOT element 7 and to the first input of the second element AND Z in each digit, to block the passage of the signal from the second bus OBI |, which is applied to the second input of the second element AND 3. The first 6 and the second 7 elements OR-NOT works with zeros at the input. In the presence of a signal on the direct information input 13, applied to the second input of the first element AND 4 in the first stage, the signal passes through the first element OR 2 to the input of the state trigger 1. From the output of the state trigger 1, the signal is applied to the second input of the first element AND 4 in each digit, except the first, to the bus inputs of the bus multiplexer 9 from each digit.

Заповнення п-розрядного регістра зсуву послідовним кодом виконується за час дії п сигналів зсуву на вході синхронізації 14, що подається на другий вхід другого елемента АБО-НІ 7, з входу якого сигнал проходить через другий елемент АБО 5 на вхід синхронізації тригера стану 1 в кожному розряду і при наявності відповідних розрядів послідовного коду, починаючи від 1 до п тригера стану 1 на інформаційному вході 13. На виході 16 мультиплексора шин 9 утворюється п-розрядний код, починаючи з 0,1,... п.Filling the n-bit shift register with a serial code is performed during the action of n shift signals at the synchronization input 14, which is fed to the second input of the second OR-NOT element 7, from the input of which the signal passes through the second OR element 5 to the synchronization input of the state trigger 1 in each digit and in the presence of the corresponding digits of the serial code, starting from 1 to n of the state trigger 1 at the information input 13. At the output 16 of the bus multiplexer 9, an n-bit code is formed, starting from 0,1,... n.

При подачі сигналу одиниці на вхід управління 15, універсальний регістр зсуву працює в паралельному режимі, мультиплексор шин 9 відображає значення другої шини даних ОВІ |, в першому модулі керування 11 формується сигнал, який забезпечує проходження сигналу з другої шини ОВІ | через другий елемент І З в кожному розряді, з виходу яких сигнал проходить через перший елемент АБО 2 на вхід тригера стану 1, причому сигнал на другій шині ОВІ проходить через буфер 8, для узгодження затримки між імпульсом, який утворюється на виході другого модуля керування 12 і подається на другий вхід першого елемента АБО-НІ 6, з входу якого сигнал проходить через другий елемент АБО 5 на вхід синхронізації тригера стану 1 в кожному розряді, для запису зворотного коду в тригери стану 1. На виході 16 мультиплексора шин 9 утворюється п-розрядний код, починаючи з п, п-1,...0.When a unit signal is applied to the control input 15, the universal shift register works in parallel mode, the bus multiplexer 9 displays the value of the second data bus OBI |, a signal is formed in the first control module 11, which ensures the passage of the signal from the second bus OBI | through the second element AND Z in each digit, from the output of which the signal passes through the first element OR 2 to the input of the state trigger 1, and the signal on the second bus of the OBI passes through the buffer 8, to match the delay between the pulse that is formed at the output of the second control module 12 and is fed to the second input of the first OR-NOT element 6, from the input of which the signal passes through the second OR element 5 to the synchronization input of the state trigger 1 in each bit, to write the return code in the state triggers 1. At the output 16 of the bus multiplexer 9, an n- bit code starting with n, n-1,...0.

Основу модулів керування 11 і 12 складають звичайні детектори фронтів, що утворюють імпульси під час перепадів керуючого сигналу на вході управління 15. Модулі керування реалізуються на міжкоміркових буферах ПЛІС або на ланцюжках логічних елементів ІС жорсткої структури.The basis of control modules 11 and 12 are conventional edge detectors that generate pulses during control signal fluctuations at the control input 15. Control modules are implemented on intercellular FPGA buffers or on chains of logic elements of a rigid IC.

Claims

USEFUL MODEL FORMULA A general-purpose shift register on a FPGA consisting of a group of n state flip-flops, a first OR element and a first AND element in each bit, a second OR element, a shift register synchronization input, and a direct shift register information input connected to the second input of the first element I in the first digit, the second input of the element I! in all digits, except the first one, is connected to the direct output of the flip-flop state of the previous digit, which differs in that it has a second AND element in each digit, a bus multiplexer, the first and second control modules, a NOT element, two OR elements , the outputs of which are connected to the inputs of the second OR element, the output of which is connected to the synchronization inputs of all bits of state flip-flops, the NOT element is connected to the first input of the second AND element in each bit and to the first input of the second OR-NOT element, input synchronization of the shift register is connected to the second input of the second element OR-NO, the second element AND! connected to the first OR element, the bus inputs of the bus multiplexer are connected to the outputs of the state flip-flops of each bit by two buses, with the second bus connected to the multiplexer through a buffer, the first bus is formed from the required number of bits of the shift register, starting from the youngest, in in the forward order of their numbering, and the second bus from the same digits in the reverse order of their numbering, in addition, the second bus is connected to the second input of the second element AND in each digit, the shift direction control input is connected to the corresponding address input of the bus multiplexer and with the input of the first control module, the output of which is connected to the NOT element, the first input of the first OR-NOT element and the first input of the first AND element in each digit, as well as the second control module, the output of which is connected to the second input of the first element OR-NO, ZO as state triggers, O-triggers were used, and the output of the first OR element in all digits is connected to the inputs of the JO-triggers.