TWM623190U - 顯示裝置 - Google Patents

Abstract

本新型創作提供一種顯示裝置。顯示裝置包括子畫素陣列、至少一奇閘極驅動電路、至少一偶閘極驅動電路以及多個選擇電路。子畫素陣列設置於基板上的顯示區中。子畫素陣列包括多個子畫素。奇閘極驅動電路設置於基板上的第一周邊區中。奇閘極驅動電路對所述多個子畫素中的奇數行子畫素提供多個奇閘極驅動訊號。偶閘極驅動電路對所述多個子畫素中的偶數行子畫素提供多個偶閘極驅動訊號。所述多個選擇電路以分時方式將資料訊號提供到所述多個子畫素。

Description

顯示裝置

本新型創作是有關於一種顯示裝置，且特別是有關於一種能夠兼顧高解析度以及確保所有子畫素的具有充足充電時間的顯示裝置。

一般來說，高規格的顯示裝置會有較高的解析度需求。因此，每單位面積的子畫素的數量會較多。也因此，資料輸入腳位的數量也會較多。在上述的情況下，用以提供資料的驅動電路的體積也會增加，進而提高顯示裝置的邊框的體積或面積。

為了降低資料輸入腳位的數量，現行技術提供了以分時方式將單一資料輸入腳位的訊號提供到多個行的子畫素。然而，這樣的方式會有子畫素的充電時間不足的風險。

由此可知，以較高規格的顯示裝置而言，兼顧高解析度以及確保所有子畫素的具有充足充電時間是本領域技術人員的研究重點之一。

本新型創作提供一種能夠兼顧高解析度以及確保所有子畫素具有的充足充電時間的顯示裝置。

本新型創作的顯示裝置包括子畫素陣列、至少一奇閘極驅動電路、至少一偶閘極驅動電路以及多個選擇電路。子畫素陣列設置於基板上的顯示區中。子畫素陣列包括多個子畫素。所述多個子畫素以多行以及多列方式排列。所述至少一奇閘極驅動電路設置於基板上的第一周邊區中。所述至少一奇閘極驅動電路對所述多個子畫素中的奇數行子畫素提供多個奇閘極驅動訊號。所述至少一偶閘極驅動電路設置於基板上的第二周邊區中。所述至少一偶閘極驅動電路對所述多個子畫素中的偶數行子畫素提供多個偶閘極驅動訊號。所述多個選擇電路分別經由多個資料線連接到所述多個子畫素。所述多個選擇電路分別經配置以接收資料訊號。此外，所述多個選擇電路以分時方式將資料訊號提供到所述多個資料線。

在本新型創作的一實施例中，第一周邊區位於顯示區的第一側。第二周邊區位於顯示區的第二側。第一側相對於第二側。

在本新型創作的一實施例中，所述至少一奇閘極驅動電路各包括多個奇閘極驅動單元。所述多個奇閘極驅動單元中的第N級奇閘極驅動單元提供第N級奇閘極驅動訊號到奇數行子畫素中的多個第N列子畫素。N為正整數。

所述至少一偶閘極驅動電路各包括多個偶閘極驅動單元。所述多個偶閘極驅動單元中的第N級偶閘極驅動單元提供第N級偶閘極驅動訊號到偶數行子畫素中的多個第N列子畫素。

在本新型創作的一實施例中，第N級奇閘極驅動單元提供第N級奇閘極驅動訊號的第一時間區間與第N級偶閘極驅動單元提供第N級偶閘極驅動訊號的第二時間區間部分重疊。

在本新型創作的一實施例中，第N級偶閘極驅動單元提供第N級偶閘極驅動訊號的第二時間區間與第N+1級奇閘極驅動單元提供第N+1級奇閘極驅動訊號的第三時間區間部分重疊。

在本新型創作的一實施例中，第一時間區間與第N+1級奇閘極驅動單元提供第N+1級奇閘極驅動訊號的第三時間區間不重疊。

在本新型創作的一實施例中，所述多個選擇電路中的第M選擇電路以分時方式將資料訊號至少提供到第一資料線以及第二資料線。第一資料線對應第M奇數行子畫素。第二資料線對應第M偶數行子畫素。M為正整數。

在本新型創作的一實施例中，第M選擇電路包括第一開關以及第二開關。第一開關的第一端接收資料訊號，第一開關的第二端經由第一資料線耦接至第M奇數行子畫素。第二開關的第一端接收資料訊號，第二開關的第二端經由第二資料線耦接至第M偶數行子畫素。在第一開關被斷開的時間區間中，第二開關被導通。在第二開關被斷開的時間區間中，第一開關被導通。

在本新型創作的一實施例中，在第一時間區間的第一子時間區間，第一開關被導通，第一開關將資料訊號提供至第M奇數行子畫素中的第N列子畫素。在第一時間區間的第二子時間區間，第一開關被斷開，使得資料訊號被保留在第一資料線。

在本新型創作的一實施例中，在第二時間區間的第一子時間區間，第二開關被導通，第二開關將資料訊號提供至第M偶數行子畫素中的第N列子畫素。在第二時間區間的第二子時間區間，第二開關被斷開，使得資料訊號被保留在第二資料線。第一時間區間的第二子時間區間與第二時間區間的第一子時間區間至少部分重疊。

基於上述，顯示裝置包括子畫素陣列、奇閘極驅動電路以及偶閘極驅動電路。奇閘極驅動電路對奇數行子畫素提供多個奇閘極驅動訊號。偶閘極驅動電路對偶數行子畫素提供多個偶閘極驅動訊號。相較於現行技術的單一閘極驅動電路，本新型創作的奇閘極驅動電路以及偶閘極驅動電路具有較小的扇出（fan-out）負擔。奇閘極驅動電路以及偶閘極驅動電路能夠彼此獨立地對相同列的子畫素提供閘極驅動訊號。因此，在高解析度的需求下，本新型創作能夠確保所有子畫素都具有充足的充電時間。如此一來，本新型創作實現了能夠兼顧高解析度以及確保所有子畫素具有充足的充電時間的顯示裝置。

本新型創作的部份實施例接下來將會配合附圖來詳細描述，以下的描述所引用的元件符號，當不同附圖出現相同的元件符號將視為相同或相似的元件。這些實施例只是本新型創作的一部份，並未揭示所有本新型創作的可實施方式。更確切的說，這些實施例只是本新型創作的專利申請範圍中的範例。

請參考圖1，圖1是依據本新型創作的第一實施例所繪示的顯示裝置的示意圖。在本實施例中，顯示裝置100可以是主動矩陣有機發光二極體（Active-Matrix Organic Light-Emitting Diode，OLED）顯示幕。在一些實施例中，顯示裝置100可以是其他型式的發光二極體顯示幕或液晶顯示幕。在本實施例中，顯示裝置100可以是電子裝置（如手機、平板電腦、筆記型電腦）的顯示幕。顯示裝置100包括子畫素陣列110、奇閘極驅動電路120_O、偶閘極驅動電路120_E以及選擇電路SEL[1]~SEL[1080]。子畫素陣列110設置於顯示裝置100的基板上的顯示區RD中。子畫素陣列110包括子畫素SP(1,1)~SP(2,2160)。子畫素SP(1,1)~SP(2,2160)以多行以及多列方式排列。舉例來說，子畫素SP(1,1)~SP(1,2160)被設置在第一列。子畫素SP(2,1)~SP(2,2160)被設置在第二列。子畫素SP(1,1)、SP(2,1)被設置在第一行。子畫素SP(1,2)、SP(2,2)被設置在第二行。在本實施例中，顯示裝置100包括資料線SD[1]~SD[2160]。子畫素SP(1,1)~SP(2,1)會經由資料線SD[1]接收資料訊號。子畫素SP(1,2)~SP(2,2)會經由資料線SD[2]接收資料訊號，依此類推。在本新型創作中，子畫素陣列110的行數以及列數為多個，並不以本實施例為限。

在本實施例中，奇閘極驅動電路120_O設置於基板上的第一周邊區R1中。在本實施例中，奇閘極驅動電路120_O對奇數行子畫素提供奇閘極驅動訊號GOUT1_O、GOUT2_O。舉例來說，奇閘極驅動電路120_O會對奇數行子畫素中的第一列子畫素（即，子畫素SP(1,1)、SP(1,3)、…、SP(1,2157)、SP(1,2159)）提供奇閘極驅動訊號GOUT1_O。奇閘極驅動電路120_O會對奇數行子畫素中的第二列子畫素（即，子畫素SP(2,1)、SP(2,3)、…、SP(2,2157)、SP(2,2159)）提供奇閘極驅動訊號GOUT2_O。

在本實施例中，偶閘極驅動電路120_E設置於基板上的第二周邊區R2中。第二周邊區R2不同於第一周邊區R1。舉例來說，第一周邊區R1位於顯示區RD的第一側。第二周邊區R2位於顯示區RD的第二側。第一側與第二側彼此相對。在本實施例中，偶閘極驅動電路120_E對偶數行子畫素提供偶閘極驅動訊號GOUT1_E、GOUT2_E。舉例來說，偶閘極驅動電路120_E會對位於偶數行子畫素中的第一列子畫素（即，子畫素SP(1,2)、SP(1,4)、…、SP(1,2158)、SP(1,2160)）提供偶閘極驅動訊號GOUT1_E。偶閘極驅動電路120_E會對偶數行子畫素中的第二列子畫素（即，子畫素SP(2,2)、SP(2,4)、…、SP(2,2158)、SP(2,2160)）提供偶閘極驅動訊號GOUT2_E。為了便於說明，本實施例以單一個奇閘極驅動電路以及單一個偶閘極驅動電路來示例。然本新型創作並不以此為限。在一些實施例中，奇閘極驅動電路的數量可以是多個。偶閘極驅動電路的數量可以是多個。

在本實施例中，選擇電路SEL[1]~SEL[1080]被設置於第一周邊區R1以及第二周邊區R2以外的其他周邊區。在本實施例中，選擇電路SEL[1]~SEL[1080]分別接收資料訊號S[1]~S[1080]。舉例來說，選擇電路SEL[1]接收資料訊號S[1]。選擇電路SEL[2]接收資料訊號S[2]，依此類推。在本實施例中，選擇電路SEL[1]以分時方式將資料訊號S[1]提供到資料線SD[1]、SD[2]。資料線SD[1]會對應到第1奇數行子畫素SP(1,1)、SP(2,1)。資料線SD[2]會對應到第1偶數行子畫素SP(1,2)、SP(2,2)。選擇電路SEL[2]以分時方式將資料訊號S[2]提供到資料線SD[3]、SD[4]。資料線SD[3]會對應到第2奇數行子畫素SP(1,3)、SP(2,3)。資料線SD[4]會對應到第2偶數行子畫素SP(1,4)、SP(2,4)，依此類推。

在此值得一提的是，奇閘極驅動電路120_O能夠對奇數行子畫素提供奇閘極驅動訊號GOUT1_O、GOUT2_O。偶閘極驅動電路120_E能夠對偶數行子畫素提供偶閘極驅動訊號GOUT1_E、GOUT2_E。相較於現行技術的單一閘極驅動電路，奇閘極驅動電路120_O以及偶閘極驅動電路120_E分別具有較小的扇出（fan-out）負擔。奇閘極驅動電路120_O以及偶閘極驅動電路120_E能夠彼此獨立地對相同列的子畫素提供閘極驅動訊號。選擇電路SEL[1]~SEL[1080]以分時方式將資料訊號提供到多個資料線。因此，在高解析度的需求下，顯示裝置100能夠確保所有子畫素都具有充足的充電時間。如此一來，顯示裝置100能夠兼顧高解析度需求以及確保所有子畫素具有充足的充電時間。此外，選擇電路SEL[1]~SEL[1080]能夠減少資料輸入腳位的數量。因此，本實施例能夠窄化顯示裝置100的邊框（即，非顯示區）。

在本實施例中，奇閘極驅動電路120_O包括奇閘極驅動單元GUO_1、GUO_2。奇閘極驅動單元GUO_1可以是第1級奇閘極驅動單元。奇閘極驅動單元GUO_2可以是第2級奇閘極驅動單元。奇閘極驅動單元GUO_1會將奇閘極驅動訊號GOUT1_O（即，第1級奇閘極驅動訊號）提供到奇數行子畫素中的第一列子畫素（即，子畫素SP(1,1)、SP(1,3)、…、SP(1,2157)、SP(1,2159)）。奇閘極驅動單元GUO_2會將奇閘極驅動訊號GOUT2_O（即，第2級奇閘極驅動訊號）提供到奇數行子畫素中的第二列子畫素（即，子畫素SP(2,1)、SP(2,3)、…、SP(2,2157)、SP(2,2159)）。

在本實施例中，偶閘極驅動電路120_E包括偶閘極驅動單元GUE_1、GUE_2。偶閘極驅動單元GUE_1可以是第1級偶閘極驅動單元。偶閘極驅動單元GUE_2可以是第2級偶閘極驅動單元。偶閘極驅動單元GUE_1會將偶閘極驅動訊號GOUT1_E（即，第1級偶閘極驅動訊號）提供到偶數行子畫素中的第一列子畫素（即，子畫素SP(1,2)、SP(1,4)、…、SP(1,2158)、SP(1,2160)）。偶閘極驅動單元GUE_2會將偶閘極驅動訊號GOUT2_E（即，第2級偶閘極驅動訊號）提供到偶數行子畫素中的第二列子畫素（即，子畫素SP(2,2)、SP(2,4)、…、SP(2,2158)、SP(2,2160)）。

在本新型創作中，基於子畫素陣列110的設置方式，奇閘極驅動單元以及偶閘極驅動單元可以是多個。因此，多個奇閘極驅動單元中的第N級奇閘極驅動單元提供第N級奇閘極驅動訊號到奇數行子畫素中的多個第N列子畫素。N為正整數。多個偶閘極驅動單元中的第N級偶閘極驅動單元提供第N級偶閘極驅動訊號到偶數行子畫素中的多個第N列子畫素。

以選擇電路SEL[1]為例，選擇電路SEL[1]包括第一開關SW1[1]以及第二開關SW2[1]。第一開關SW1[1]的第一端接收資料訊號S[1]。第一開關SW1[1]的第二端經由資料線SD[1]耦接至第1奇數行子畫素SP(1,1)、SP(2,1)。第二開關SW2[1]的第一端接收資料訊號S[1]。第二開關的第二端經由資料線SD[2]耦接至第1偶數行子畫素。在第一開關SW1[1]被斷開的時間區間中，第二開關SW2[1]被導通。第二開關SW2[1]被斷開的時間區間中，第一開關SW1[1]被導通。也就是說，第一開關SW1[1]的導通時間區間與第二開關SW2[1]的導通時間區間並不會重疊。第一開關SW1[1]以及第二開關SW2[1]以輪替方式被導通。在本實施例中，其餘選擇電路SEL[2]~SEL[1080]的配置相似選擇電路SEL[1]的配置。因此在此不逐一詳述其餘第一開關SW1[2]~SW1[1080]以及第二開關SW2[2]~SW2[1080]的耦接方式。在本實施例中，第一開關SW1[1]~SW1[1080]以及第二開關SW2[1]~SW2[1080]分別例如是由薄膜電晶體來實現。

進一步來說明，請同時參考圖1以及圖2，圖2是依據本新型創作的一實施例所繪示的操作時序圖。在本實施例中，奇閘極驅動訊號GOUT1_O、GOUT2_O的準位以及偶閘極驅動訊號GOUT1_E、GOUT2_E的準位分別是以低電壓準位來表示。第一開關SW1[1]~SW1[1080]反應於開關訊號SS1而被導通或斷開。第二開關SW2[1]~SW2[1080]反應於開關訊號SS2而被導通或斷開。舉例來說，第一開關SW1[1]~SW1[1080]會反應於低電壓準位的開關訊號SS1而被導通。第一開關SW1[1]~SW1[1080]則會反應於高電壓準位的開關訊號SS1而被斷開。第二開關SW2[1]~SW2[1080]會反應於低電壓準位的開關訊號SS2而被導通。第二開關SW2[1]~SW2[1080]則會反應於高電壓準位的開關訊號SS2而被斷開。

在一些實施例中，奇閘極驅動訊號GOUT1_O、GOUT2_O的準位以及偶閘極驅動訊號GOUT1_E、GOUT2_E的準位分別是高電壓準位。本新型創作的奇閘極驅動訊號GOUT1_O、GOUT2_O的準位以及偶閘極驅動訊號GOUT1_E、GOUT2_E的準位並不以本實施例為限。

在一些實施例中，第一開關SW1[1]~SW1[1080]會反應於高電壓準位的開關訊號SS1而被導通。第一開關SW1[1]~SW1[1080]則會反應於低電壓準位的開關訊號SS1而被斷開。第二開關SW2[1]~SW2[1080]會反應於高電壓準位的開關訊號SS2而被導通。第二開關SW2[1]~SW2[1080]則會反應於低電壓準位的開關訊號SS2而被斷開。本新型創作並不以本實施例的第一開關SW1[1]~SW1[1080]以及第二開關SW2[1]~SW2[1080]的控制方式為限。

在本實施例中，奇閘極驅動單元GUO_1提供奇閘極驅動訊號GOUT1_O的時間區間T1與偶閘極驅動單元GUE_1提供偶閘極驅動訊號GOUT1_E的時間區間T2部分重疊。時間區間T2與奇閘極驅動單元GUO_2提供奇閘極驅動訊號GOUT2_O的時間區間T3部分重疊。時間區間T3與偶閘極驅動單元GUE_2提供偶閘極驅動訊號GOUT2_E的時間區間T4部分重疊。

在本實施例中，時間區間T3與時間區間T1不重疊。時間區間T4與時間區間T2不重疊。

在本實施例中，奇閘極驅動單元GUO_1可基於參考訊號HS的第一脈衝被觸發以開始提供奇閘極驅動訊號GOUT1_O。因此，在奇閘極驅動訊號GOUT1_O被提供的時間區間T1中，奇數行子畫素中的第一列子畫素（即，子畫素SP(1,1)、SP(1,3)、…、SP(1,2157)、SP(1,2159)）被選擇。

在時間區間T1的子時間區間T11中，開關訊號SS1會被控制以處於低電壓準位，並且開關訊號SS2會被控制以處於高電壓準位。因此，第一開關SW1[1]~SW1[1080]被導通。第二開關SW2[1]~SW2[1080]被斷開。第一開關SW1[1]~SW1[1080]分別經由資料線SD[1]、SD[3]、…、SD[2157]、SD[2159]將資料訊號S[1]~S[1080]提供至子畫素SP(1,1)、SP(1,3)、…、SP(1,2157)、SP(1,2159)。如此一來，子畫素SP(1,1)會依據資料訊號S[1]中的資料R(1,1)被充電。在子時間區間T11中，對子畫素SP(1,1)的充電操作被稱為「直充」。子畫素SP(1,3)會依據資料訊號S[2]中的資料B(1,2)被充電，依此類推。

接下來，在時間區間T1的子時間區間T12中，開關訊號SS1會被控制以處於高電壓準位，並且開關訊號SS2會被控制以處於低電壓準位。第一開關SW1[1]~SW1[1080]被斷開。因此，資料訊號S[1]~S[1080]分別被保留在資料線SD[1]、SD[3]、…、SD[2157]、SD[2159]上。子畫素SP(1,1)會依據保留於資料線SD[1]上的資料R(1,1)被充電。子畫素SP(1,3)會依據保留於資料線SD[3]上的資料B(1,2)被充電，依此類推。在子時間區間T12中，對子畫素SP(1,1)的充電操作被稱為「線充」。如此一來，子畫素SP(1,1)、SP(1,3)、…、SP(1,2157)、SP(1,2159)的充電時間（包括直充以及線充）被延長。

在本實施例中，子時間區間T12被設定為大於子時間區間T11。然而，基於實際的使用需求，子時間區間T12也可以被設定為小於或等於子時間區間T11。本新型創作並不以此為限。

在本實施例中，偶閘極驅動單元GUE_1可例如是基於奇閘極驅動單元GUO_1的延遲（本新型創作並不以此為限）以開始提供偶閘極驅動訊號GOUT1_E。因此，在偶閘極驅動訊號GOUT1_E被提供的時間區間T2中，偶數行子畫素中的第一列子畫素（即，子畫素SP(1,2)、SP(1,4)、…、SP(1,2158)、SP(1,2160)）被選擇。

時間區間T2的子時間區間T21與子時間區間T12至少部分重疊。在子時間區間T21中，第二開關SW2[1]~SW2[1080]被導通。第二開關SW2[1]~SW2[1080]分別經由資料線SD[2]、SD[4]、…、SD[2158]、SD[2160]將資料訊號S[1]~S[1080]提供至子畫素SP(1,2)、SP(1,4)、…、SP(1,2158)、SP(1,2160)。如此一來，子畫素SP(1,2)會依據資料訊號S[1]中的資料G(1,1)被充電。子畫素SP(1,4)會依據資料訊號S[2]中的資料G(1,2)被充電，依此類推。

接下來，在時間區間T2的子時間區間T22中，開關訊號SS1會被控制以處於低電壓準位，並且開關訊號SS2會被控制以處於高電壓準位。第二開關SW2[1]~SW2[1080]被斷開。因此，資料訊號S[1]~S[1080]分別被保留在資料線SD[2]、SD[4]、…、SD[2158]、SD[2160]上。子畫素SP(1,2)會依據保留於資料線SD[2]上的資料G(1,1)被充電。子畫素SP(1,4)會依據保留於資料線SD[4]上的資料G(1,2)被充電，依此類推。如此一來，子畫素SP(1,2)、SP(1,4)、…、SP(1,2158)、SP(1,2160)的充電時間被延長。

在此值得一提的是，基於奇閘極驅動電路120_O以及偶閘極驅動電路120_E的配置與操作，本新型創作允許了顯示裝置100能夠以分時方式將單一資料輸入腳位的訊號提供到多個行的子畫素。因此，即便是加入了選擇電路SEL[1]~SEL[1080]，子畫素SP(1,1)~SP(4,2160)的充電時間也是充足的。

奇閘極驅動單元GUO_2可基於參考訊號HS的第二脈衝被觸發以開始提供奇閘極驅動訊號GOUT2_O。因此，子畫素SP(2,1)、SP(2,3)、…、SP(2,2157)、SP(2,2159)反應於奇閘極驅動訊號GOUT2_O被選擇。在於子時間區間T22部分重疊的一子時間區間中，第一開關SW1[1]~SW1[1080]被導通。因此，子畫素SP(2,1)會依據資料訊號S[1]中的資料B(2,1)被充電。子畫素SP(2,3)會依據資料訊號S[2]中的資料R(2,2)被充電，依此類推。後續的時序表現可以由時間區間T1、T2中的時序表現的教示而輕易推得，因此恕不在此重述。

請參考圖3，圖3是依據本新型創作的第二實施例所繪示的顯示裝置的示意圖。在本實施例中，顯示裝置200包括子畫素陣列210、奇閘極驅動電路220_O、偶閘極驅動電路220_E以及選擇電路SEL[1]~SEL[540]。在本實施例中，選擇電路SEL[1]接收資料訊號S[1]。選擇電路SEL[2]接收資料訊號S[2]。同理可推，選擇電路SEL[540]接收資料訊號S[540]。在本實施例中，選擇電路SEL[1]以分時方式將資料訊號S[1]提供到資料線SD[1]~SD[4]。資料線SD[1]會對應到第1奇數行子畫素SP(1,1)、SP(2,1)。資料線SD[2]會對應到第1偶數行子畫素SP(1,2)、SP(2,2)。資料線SD[3]會對應到第2奇數行子畫素SP(1,3)、SP(2,3)。資料線SD[4]會對應到第2偶數行子畫素SP(1,4)、SP(2,4)。同理可推，選擇電路SEL[2]以分時方式將資料訊號S[2]提供到資料線SD[5]~SD[8]（資料線SD[6]~SD[8]未示出）。選擇電路SEL[540]以分時方式將資料訊號S[540]提供到資料線SD[2157]~SD[2160]。相較於第一實施例，本實施例能夠進一步窄化顯示裝置200的邊框。

在本實施例中，奇閘極驅動電路220_O包括奇閘極驅動單元GUO_1-1、GUO_1-2、GUO_2-1、GUO_2-2。在本實施例中，奇閘極驅動單元GUO_1-1耦接於子畫素SP(1,1+4n)。n是0或正整數。也就是說，奇閘極驅動單元GUO_1-1耦接於子畫素SP(1,1)、SP(1,5)、…、SP(1,2157)。因此，奇閘極驅動單元GUO_1-1將奇閘極驅動訊號GOUT1_O提供至子畫素SP(1,1)、SP(1,5)、…、SP(1,2157)。奇閘極驅動單元GUO_1-2耦接於子畫素SP(1,3+4n)。也就是說，奇閘極驅動單元GUO_1-2耦接於子畫素SP(1,3)、…、SP(1,2159)。因此，奇閘極驅動單元GUO_1-2將奇閘極驅動訊號GOUT2_O提供至子畫素SP(1,3)、…、SP(1,2159)。奇閘極驅動單元GUO_2-1耦接於子畫素SP(2,1+4n)。也就是說，奇閘極驅動單元GUO_2-1耦接於子畫素SP(2,1)、SP(2,5)、…、SP(2,2157)。因此，奇閘極驅動單元GUO_2-1將奇閘極驅動訊號GOUT3_O提供至子畫素SP(2,1)、SP(2,5)、…、SP(2,2157)。奇閘極驅動單元GUO_2-2耦接於子畫素SP(2,3+4n)。也就是說，奇閘極驅動單元GUO_2-2耦接於子畫素SP(2,3)、…、SP(2,2159)。因此，奇閘極驅動單元GUO_2-2將奇閘極驅動訊號GOUT4_O提供至子畫素SP(2,3)、…、SP(2,2159)。

在本實施例中，偶閘極驅動電路220_E包括偶閘極驅動單元GUE_1-1、GUE_1-2、GUE_2-1、GUE_2-2。在本實施例中，偶閘極驅動單元GUE_1-1耦接於子畫素SP(1,2+4n)。也就是說，偶閘極驅動單元GUE_1-1耦接於子畫素SP(1,2)、…、SP(1,2158)。因此，偶閘極驅動單元GUE_1-1將偶閘極驅動訊號GOUT1_E提供至子畫素SP(1,2)、…、SP(1,2158)。偶閘極驅動單元GUE_1-2耦接於子畫素SP(1,4+4n)。也就是說，偶閘極驅動單元GUE_1-2耦接於子畫素SP(1,4)、…、SP(1,2160)。因此，偶閘極驅動單元GUE_1-2將偶閘極驅動訊號GOUT2_E提供至子畫素SP(1,2)、…、SP(1,2160)。偶閘極驅動單元GUE_2-1耦接於子畫素SP(2,2+4n)。也就是說，偶閘極驅動單元GUE_2-1耦接於子畫素SP(2,1)、…、SP(2,2158)。因此，偶閘極驅動單元GUE_2-1將偶閘極驅動訊號GOUT3_E提供至子畫素SP(2,2)、…、SP(2,2158)。偶閘極驅動單元GUE_2-2耦接於子畫素SP(4,2+4n)。也就是說，偶閘極驅動單元GUE_2-2耦接於子畫素SP(2,4)、…、SP(2,2160)。因此，偶閘極驅動單元GUE_2-2將偶閘極驅動訊號GOUT4_E提供至子畫素SP(2,4)、…、SP(2,2160)。

在一些實施例中，選擇電路可以採用分時方式將資料訊號提供到偶數條資料線。舉例來說，多個選擇電路分別以分時方式將資料訊號提供到6條資料線。

綜上所述，本新型創作的奇閘極驅動電路對奇數行子畫素提供多個奇閘極驅動訊號。偶閘極驅動電路對偶數行子畫素提供多個偶閘極驅動訊號。相較於現行技術的單一閘極驅動電路，本新型創作的奇閘極驅動電路以及偶閘極驅動電路具有較小的扇出負擔。奇閘極驅動電路以及偶閘極驅動電路能夠彼此獨立地對相同列的子畫素提供閘極驅動訊號。選擇電路以分時方式將資料訊號提供到多個資料線。選擇電路能夠減少資料輸入腳位的數量。因此，本實施例能夠窄化顯示裝置的邊框。因此，在高解析度的需求下，本新型創作的顯示裝置能夠確保所有子畫素都具有充足的充電時間。此外，顯示裝置還能夠利用選擇電路以進一步降低資料輸入腳位的數量，進而窄化顯示裝置的邊框。也就是說，本新型創作實現了能夠兼顧高解析度、窄邊框以及確保所有子畫素具有充足的充電時間的顯示裝置。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

100、200:顯示裝置 110、210:子畫素陣列 120_E、220_E:偶閘極驅動電路 120_O、220_O:奇閘極驅動電路 B(1,2)、B(2,1)、G(1,1)、G(1,2)、R(1,1)、R(2,2):資料 GOUT1_E、GOUT2_E、GOUT3_E、GOUT4_E:偶閘極驅動訊號 GOUT1_O、GOUT2_O、GOUT3_O、GOUT4_O:奇閘極驅動訊號 GUE_1、GUE_2、GUE_1-1、GUE_1-2、GUE_2-1、GUE_2-2:偶閘極驅動單元 GUO_1、GUO_2、GUO_1-1、GUO_1-2、GUO_2-1、GUO_2-2:奇閘極驅動單元 HS:參考訊號 R1:第一周邊區 R2:第二周邊區 RD:顯示區 S[1]~S[1080]:資料訊號 SEL[1]~SEL[1080]:選擇電路 SD[1]~SD[2160]:資料線 SP(1,1)~SP(2,2160):子畫素 SS1、SS2:開關訊號 SW1[1]~SW1[1080]:第一開關 SW2[1]~SW2[1080]:第二開關 T1、T2、T3、T4:時間區間 T11、T12、T21、T22: 子時間區間

圖1是依據本新型創作的第一實施例所繪示的顯示裝置的示意圖。 圖2是依據本新型創作的一實施例所繪示的操作時序圖。 圖3是依據本新型創作的第二實施例所繪示的顯示裝置的示意圖。

100:顯示裝置

110:子畫素陣列

120_O:奇閘極驅動電路

120_E:偶閘極驅動電路

GOUT1_E、GOUT2_E:偶閘極驅動訊號

GOUT1_O、GOUT2_O:奇閘極驅動訊號

GUE_1、GUE_2:偶閘極驅動單元

GUO_1、GUO_2:奇閘極驅動單元

R1:第一周邊區

R2:第二周邊區

RD:顯示區

S[1]~S[1080]:資料訊號

SP(1,1)~SP(2,2160):子畫素

SD[1]~SD[2160]:資料線

SS1、SS2:開關訊號

SW1[1]~SW1[1080]:第一開關

SW2[1]~SW2[1080]:第二開關

Claims (11)

1. 一種顯示裝置，包括： 子畫素陣列，設置於基板上的顯示區中，包括多個子畫素，所述多個子畫素以多行以及多列方式排列； 至少一奇閘極驅動電路，設置於所述基板上的第一周邊區中，經配置以對所述多個子畫素中的奇數行子畫素提供多個奇閘極驅動訊號； 至少一偶閘極驅動電路，設置於所述基板上的第二周邊區中，經配置以對所述多個子畫素中的偶數行子畫素提供多個偶閘極驅動訊號；以及 多個選擇電路，分別經由多個資料線連接到所述多個子畫素，分別經配置以接收資料訊號，其中所述多個選擇電路以分時方式將所述資料訊號提供到所述多個資料線。
2. 如請求項1所述的顯示裝置，其中： 所述第一周邊區位於所述顯示區的第一側， 所述第二周邊區位於所述顯示區的第二側，並且 所述第一側相對於所述第二側。
3. 如請求項1所述的顯示裝置，其中： 所述至少一奇閘極驅動電路各包括多個奇閘極驅動單元， 所述多個奇閘極驅動單元中的第N級奇閘極驅動單元提供第N級奇閘極驅動訊號到所述奇數行子畫素中的多個第N列子畫素，並且 N為正整數。
4. 如請求項3所述的顯示裝置，其中： 所述至少一偶閘極驅動電路各包括多個偶閘極驅動單元，並且 所述多個偶閘極驅動單元中的第N級偶閘極驅動單元提供第N級偶閘極驅動訊號到所述偶數行子畫素中的多個第N列子畫素。
5. 如請求項4所述的顯示裝置，其中所述第N級奇閘極驅動單元提供所述第N級奇閘極驅動訊號的第一時間區間與所述第N級偶閘極驅動單元提供所述第N級偶閘極驅動訊號的第二時間區間部分重疊。
6. 如請求項5所述的顯示裝置，其中所述第一時間區間與第(N+1)級奇閘極驅動單元提供第(N+1)級奇閘極驅動訊號的第三時間區間不重疊。
7. 如請求項5所述的顯示裝置，其中所述第N級偶閘極驅動單元提供所述第N級偶閘極驅動訊號的第二時間區間與第(N+1)級奇閘極驅動單元提供第(N+1)級奇閘極驅動訊號的第三時間區間部分重疊。
8. 如請求項5所述的顯示裝置，其中所述多個選擇電路中的第M選擇電路以分時方式將所述資料訊號至少提供到第一資料線以及第二資料線， 其中所述第一資料線對應第M奇數行子畫素，其中所述第二資料線對應第M偶數行子畫素，其中M為正整數。
9. 如請求項8所述的顯示裝置，其中所述第M選擇電路包括： 第一開關，所述第一開關的第一端接收所述資料訊號，所述第一開關的第二端經由所述第一資料線耦接至所述第M奇數行子畫素；以及 第二開關，所述第二開關的第一端接收所述資料訊號，所述第二開關的第二端經由所述第二資料線耦接至所述第M偶數行子畫素， 其中在所述第一開關被斷開的時間區間中，所述第二開關被導通， 其中在所述第二開關被斷開的時間區間中，所述第一開關被導通。
10. 如請求項9所述的顯示裝置，其中： 在所述第一時間區間的第一子時間區間，所述第一開關被導通，所述第一開關將所述資料訊號提供至所述第M奇數行子畫素中的第N列子畫素，並且 在所述第一時間區間的第二子時間區間，所述第一開關被斷開，使得所述資料訊號被保留在所述第一資料線。
11. 如請求項10所述的顯示裝置，其中： 在所述第二時間區間的第一子時間區間，所述第二開關被導通，所述第二開關將所述資料訊號提供至所述第M偶數行子畫素中的第N列子畫素， 在所述第二時間區間的第二子時間區間，所述第二開關被斷開，使得所述資料訊號被保留在所述第二資料線，並且 所述第一時間區間的所述第二子時間區間與所述第二時間區間的所述第一子時間區間至少部分重疊。

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