TWM574337U - 功率電晶體元件 - Google Patents

Abstract

一種功率電晶體元件，其包括輸入端、第一匯流排、負溫度係數阻抗元件、第二匯流排、多個第一條狀電極以及多個第二條狀電極。第一匯流排耦接到輸入端。負溫度係數阻抗元件耦接於第一匯流排與輸入端之間。第二匯流排耦接到輸入端。多個第一條狀電極電連接到第一匯流排。多個第二條狀電極電連接到第二匯流排。

Description

功率電晶體元件

本新型創作是有關於一種半導體元件，且特別是有關於一種功率電晶體元件。

半導體元件中，功率開關電晶體被廣泛地應用在電力開關（power switch）元件上，例如是電源供應器、整流器或低壓馬達控制器等等。常見的一種功率開關電晶體為金氧半場效電晶體（MOSFET）。

理想的電源轉換系統所使用的功率開關電晶體在重載時具有超低阻抗，而在輕載時具有低的閘極寄生電容（Qg）以及閘極與汲極間的寄生電容（Qgd）。然而，現在的功率開關電晶體無法同時滿足上述需求。

有鑒於此，本新型創作提供一種功率電晶體元件，可在重載時具有超低阻抗，而在輕載時具有低的閘極寄生電容（Qg）以及閘極與汲極間的寄生電容（Qgd）。

本新型創作提供一種功率電晶體元件，其包括輸入端、第一匯流排、負溫度係數阻抗元件、第二匯流排、多個第一條狀電極以及多個第二條狀電極。第一匯流排耦接到所述輸入端。負溫度係數阻抗元件耦接於第一匯流排與輸入端之間。第二匯流排耦接到輸入端。多個第一條狀電極電連接到第一匯流排。多個第二條狀電極電連接到第二匯流排。

在本新型創作的一實施例中，多個第一條狀電極與多個第二條狀電極彼此交錯設置。

在本新型創作的一實施例中，多個第一條狀電極分別透過多個二極體結構電連接到第二匯流排。

在本新型創作的一實施例中，多個二極體結構與多個第一條狀電極重疊。

在本新型創作的一實施例中，多個第一條狀電極以及多個第二條狀電極位於基底中。

在本新型創作的一實施例中，多個第一條狀電極以及多個第二條狀電極位於基底上。

在本新型創作的一實施例中，負溫度係數阻抗元件位於基底中。

在本新型創作的一實施例中，負溫度係數阻抗元件位於基底上。

在本新型創作的一實施例中，功率電晶體元件更包括終端結構，其圍繞多個第一條狀電極與多個第二條狀電極。

在本新型創作的一實施例中，提供一種功率電晶體元件，其包括基底、接墊、多個第一條狀電極、多個第二條狀電極以及負溫度係數阻抗元件。基底定義有主動區及佈局區。接墊設置於佈局區中的基底上。多個第一條狀電極設置於主動區中的基底上且電連接到接墊。多個第二條狀電極設置於主動區中的基底上且電連接到接墊。負溫度係數阻抗元件設置於佈局區中，且電連接於多個第一條狀電極與接墊之間。

在本新型創作的一實施例中，多個第二條狀電極透過多個二極體元件電連接到接墊。

在本新型創作的一實施例中，二極體元件位於基底上的絕緣層中。

在本新型創作的一實施例中，第一條狀電極以及第二條狀電極為溝槽電極。

在本新型創作的一實施例中，第一條狀電極以及第二條狀電極為平面電極。

在本新型創作的一實施例中，負溫度係數阻抗元件為溝槽元件。

在本新型創作的一實施例中，負溫度係數阻抗元件為基底上的元件。

基於所述，在本新型創作的功率電晶體元件中，利用匯流排與接墊之間的負溫度係數阻抗元件來控制匯流排的電壓，進而控制兩種閘極導通或不導通。在一實施例中，利用兩種電極彼此交錯設置，以在工作時達到平均的電場分佈。因此，可在重載時具有超低阻抗，而在輕載時具有低的閘極寄生電容（Qg）以及閘極與汲極間的寄生電容（Qgd）。

為讓本新型創作的所述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，一種功率電晶體元件包括輸入端IN、第一匯流排Gb1、負溫度係數阻抗元件R、第二匯流排Gb2、多個第一條狀電極E1、多個第二條狀電極E2以及終端結構T。

在一實施例中，輸入端IN為接墊或閘極襯墊（gate pad）。接墊設置於基底100上且其材料包括金屬。第一匯流排Gb1耦接到輸入端IN。第一匯流排Gb1設置於基底100上且其材料包括金屬。負溫度係數阻抗元件R耦接於或電連接於第一匯流排Gb1與輸入端IN之間。負溫度係數阻抗元件R可設置於基底100上或基底100中且其材料包括摻雜多晶矽。第二匯流排Gb2耦接到輸入端IN。第二匯流排Gb12設置於基底100上且其材料包括金屬。

多個第一條狀電極E1分別透過多個跳線結構122 _J電連接到第一匯流排Gb1。多個第一條狀電極E1可設置於基底100上或基底100中且其材料包括摻雜多晶矽。多個跳線結構122 _J可設置於基底100上且其材料包括金屬。在一實施例中，多個第一條狀電極E1可分別透過多個二極體結構D電連接到第二匯流排Gb2。多個二極體結構D的PN接面可設置於基底100表面或基底100中且其材料包括摻雜多晶矽。多個第二條狀電極E2分別透過多個跳線結構122 _J電連接到第二匯流排Gb2。多個第二條狀電極E2可設置於基底100上或基底100中且其材料包括摻雜多晶矽。在一實施例中，多個第一條狀電極E1與多個第二條狀電極E2彼此交錯設置。終端結構T圍繞多個第一條狀電極E1與多個第二條狀電極E2。終端結構T可設置於基底100上或基底100中且其材料包括摻雜多晶矽。

一種功率電晶體元件包括主動區AA、終端區TA以及佈局區LA。在一實施例中，終端區TA圍繞主動區AA，且佈局區LA圍繞終端區TA。更具體地說，佈局區LA泛指功率電晶體元件中主動區AA及終端區TA以外的所有區域。

第一條狀電極E1以及第二條狀電極E2設置於主動區AA中。終端結構T設置於終端區TA中。第一匯流排Gb1、第二匯流排Gb2、輸入端IN以及負溫度係數阻抗元件R設置於佈局區LA中。

在一實施例中，多個第一條狀電極E1以及多個第二條狀電極E2位於基底100中，如圖2所示，但僅為舉例說明，並不用以限定本新型創作。

在一實施例中，第一條狀電極E1設置於基底100的溝槽105 ₁中，且包括絕緣層106 ₁、導體層108 ₁、層間絕緣層110 ₁、絕緣層112 ₁以及導體層114 ₁。基底100可為具有第一摻雜型（例如N型）的半導體基底。導體層108 ₁設置於溝槽105 ₁下部，絕緣層106 ₁設置於導體層108 ₁與基底100之間。導體層114 ₁設置於溝槽105 ₁上部，絕緣層112 ₁設置於導體層114 ₁與基底100之間。層間絕緣層110 ₁設置於導體層108 ₁與導體層114 ₁之間。在一實施例中，導體層108 ₁可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層），導體層114 ₁可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層）。在另一實施例中，導體層108 ₁可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層），導體層114 ₁可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層）。導體層108 ₁靠近終端結構T的兩端會向上延伸到基底100表面（如圖5所示），以加強導體層108 ₁終端的崩潰電壓。在一實施例中，具有第二摻雜型（例如P型）的主體層116環繞溝槽105 ₁上部，且其底面高於層間絕緣層110 ₁的頂面。

在一實施例中，第二條狀電極E2設置於基底100的溝槽105 ₂中，且包括絕緣層106 ₂、導體層108 ₂、層間絕緣層110 ₂、絕緣層112 ₂以及導體層114 ₂。基底100可為具有第一摻雜型（例如N型）的半導體基底。導體層108 ₂設置於溝槽105 ₂下部，絕緣層106 ₂設置於導體層108 ₂與基底100之間。導體層114 ₂設置於溝槽105 ₂上部，絕緣層112 ₂設置於導體層114 ₂與基底100之間。層間絕緣層110 ₂設置於導體層108 ₂與導體層114 ₂之間。在一實施例中，導體層108 ₂可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層），導體層114 ₂可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層）。在另一實施例中，導體層108 ₂可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層），導體層114 ₂可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層）。在一實施例中，具有第二摻雜型（例如P型）的主體層116環繞溝槽105 ₂上部，且其底面高於層間絕緣層110 ₂的頂面。

在一實施例中，第一條狀電極E1與第二條狀電極E2具有類似的結構。依設計需要，第一條狀電極E1與第二條狀電極E2的結構可不同。

如圖1以及圖2所示，第一條狀電極E1透過絕緣層IL中的導體插塞120 ₁電連接到跳線結構122 _J以及第一匯流排Gb1。在一實施例中，跳線結構122 _J以及導體插塞120 ₁的材料包括金屬。類似地，第二條狀電極E2透過絕緣層IL中的另一導體插塞（未示出，位於其他剖面）電連接到跳線結構122 _J以及第二匯流排Gb2。

在一實施例中，終端結構T位於基底100中，如圖2所示，但僅為舉例說明，並不用以限定本新型創作。

終端結構T設置於基底100的溝槽105 _T中，且包括絕緣層106 _T以及導體層108 _T。導體層108 _T設置於溝槽105 _T，絕緣層106 _T設置於導體層108 _T與基底100之間。在一實施例中，導體層108 _T可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層）。在一實施例中，具有第二摻雜型（例如P型）的主體層116設置於溝槽105 _T的一側，但未設置於溝槽105 _T的另一側。

在一實施例中，負溫度係數阻抗元件R位於基底100中，如圖2至圖4所示。

負溫度係數阻抗元件R設置於基底100的溝槽105 _R中，且包括絕緣層106 _R、導體層108 _R1、導體層108 _R2以及導體層108 _R3。在一實施例中，如圖3所示，導體層108 _R1、導體層108 _R2以及導體層108 _R3為水平設置。更具體地說，導體層108 _R2設置於導體層108 _R1以及導體層108 _R3之間並與導體層108 _R1以及導體層108 _R3接觸。絕緣層106 _R設置於基底100與導體層108 _R1、導體層108 _R2以及導體層108 _R3之間。本新型創作並不以此為限。

在另一實施例中，如圖4所示，導體層108 _R1、導體層108 _R2以及導體層108 _R3為垂直設置。更具體地說，導體層108 _R2環繞導體層108 _R1，導體層108 _R3環繞導體層108 _R2，且導體層108 _R2與導體層108 _R1以及導體層108 _R3接觸。絕緣層106 _R設置於基底100與導體層108 _R2、導體層108 _R3之間。

在一實施例中，導體層108 _R1可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層），導體層108 _R2可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層），導體層108 _R3可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層）。

如圖3以及圖4所示，負溫度係數阻抗元件R的導體層108 _R1透過絕緣層IL中的導體插塞120 _R1電連接到第一匯流排Gb1，負溫度係數阻抗元件R的導體層108 _R3透過絕緣層IL中的導體插塞120 _R2電連接到輸入端IN。在一實施例中，第一匯流排Gb1、導體插塞120 _R1、導體插塞120 _R2以及輸入端IN的材料包括金屬。

在一實施例中，多個二極體結構D與多個第一條狀電極E1重疊，如圖5所示，但僅為舉例說明，並不用以限定本新型創作。

在一實施例中，導體層108 ₁可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層），導體層114 ₁可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層），且導體層108 ₁可透過導體插塞118 _D電連接到跳線結構122 _J以及第二匯流排Gb2。在一實施例中，導體插塞118 _D可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層），且跳線結構122 _J以及第二匯流排Gb2的材料包括金屬。在一實施例中，P型導體層114 ₁與N型導體插塞118 _D構成具有PN接面的二極體結構D。在一實施例中，導體層108 ₁可透過導體插塞118 ₁電連接到跳線結構122 _J以及第一匯流排Gb1。在一實施例中，導體插塞118 ₁可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層）。

在一實施例中，如圖2至圖4所示，多個第一條狀電極E1以及多個第二條狀電極E2為基底100中的溝槽電極，且負溫度係數阻抗元件R為基底100中的溝槽元件，但本新型創作不以此為限。

在一實施例中，如圖6以及圖7所示，多個第一條狀電極E1以及多個第二條狀電極E2為基底100中的溝槽電極，而負溫度係數阻抗元件R為基底100上的元件。

圖6的第一條狀電極E1以及第二條狀電極E2與圖2的第一條狀電極E1以及多個第二條狀電極E2類似，其差別在於，圖2的第一條狀電極E1透過絕緣層IL中的導體插塞120 ₁（例如金屬插塞）電連接到跳線結構122 _I，而圖6的第一條狀電極E1透過絕緣層IL1中的導體插塞118 ₁以及絕緣層IL2中的導體層119 ₁以及導體插塞120 ₁電連接到跳線結構122 _J。在一實施例中，導體插塞118 ₁以及導體層119 ₁的材料包括摻雜多晶矽，導體插塞120 ₁以及跳線結構122 _J的材料包括金屬。

負溫度係數阻抗元件R設置於基底100上的絕緣層IL2中，且包括導體層119 _R1、導體層119 _R2以及導體層119 _R3。在一實施例中，如圖7所示，導體層119 _R1、導體層119 _R2以及導體層119 _R3水平設置於基底100上的絕緣層IL2中。更具體地說，導體層119 _R2設置於導體層119 _R1以及導體層119 _R3之間並與導體層119 _R1以及導體層119 _R3接觸。導體層119 _R1透過絕緣層IL2中的導體插塞121 _R1電連接到第一匯流排Gb1，導體層119 _R3透過絕緣層IL2中的導體插塞121 _R2電連接到輸入端IN。

在一實施例中，導體層119 _R1可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層），導體層119 _R2可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層），導體層119 _R3可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層）。在一實施例中，導體插塞121 _R1以及導體插塞121 _R2的材料包括金屬。

在一實施例中，如圖8所示，多個第一條狀電極E1以及多個第二條狀電極E2為基底100上的電極，而負溫度係數阻抗元件R為基底100上的元件。圖8的負溫度係數阻抗元件R類似圖6至圖7的負溫度係數阻抗元件R，於此不再贅述。在一實施例中，圖8的第一條狀電極E1以及第二條狀電極E2可為基底100上的平面電極。例如，第一條狀電極E1以及第二條狀電極E2可作為雙擴散金氧半導體（double diffused metal oxide semiconductor; DDMOS）元件中的平面電極。

在一實施例中，第一條狀電極E1包括依序設置於基底100上的絕緣層115 ₁以及導體層117 ₁。第一條狀電極E1位於基底100上的絕緣層IL中。在一實施例中，摻雜區111以及摻雜區113設置於第一條狀電極E1兩側的基底100中，且摻雜區113位於摻雜區111內。在一實施例中，摻雜區111可為具有第二摻雜型（例如P型）的摻雜區，且摻雜區113可為具有第一摻雜型（例如N型）的摻雜區。

在一實施例中，第二條狀電極E2包括依序設置於基底100上的絕緣層115 ₂以及導體層117 ₂。第二條狀電極E2位於基底100上的絕緣層IL中。在一實施例中，摻雜區111以及摻雜區113設置於第二條狀電極E2兩側的基底100中，且摻雜區113位於摻雜區111內。在一實施例中，摻雜區111可為具有第二摻雜型（例如P型）的摻雜區，且摻雜區113可為具有第一摻雜型（例如N型）的摻雜區。在一實施例中，第一條狀電極E1以及第二條狀電極E2之間共用一個摻雜區111以及一個摻雜區113。

如圖1以及圖8所示，第一條狀電極E1透過絕緣層IL中的導體插塞120 ₁電連接到跳線結構122 _J以及第一匯流排Gb1。在一實施例中，跳線結構122 _J以及導體插塞120 ₁的材料包括金屬。類似地，第二條狀電極E2透過絕緣層IL中的另一導體插塞（未示出，位於其他剖面）電連接到跳線結構122 _J以及第二匯流排Gb2。

在一實施例中，終端結構T設置於基底100的表面上，且包括絕緣層115 _T以及導體層117 _T。絕緣層115 _T設置於導體層117 _T與基底100之間。終端結構T位於基底100上的絕緣層IL中。在一實施例中，摻雜區111以及摻雜區113設置於終端結構T的一側，但未設置於終端結構T的另一側。

在一實施例中，如圖5所示，多個二極體結構D與多個第一條狀電極E1重疊，但本新型創作不以此為限。在另一實施例中，如圖9所示，多個二極體結構D未與多個第一條狀電極E1重疊，其位於第二匯流排Gb2下方的基底100中。

在一實施例中，圖9的第一條狀電極E1設置於基底100的溝槽105 ₁中，且包括絕緣層106 ₁、導體層108 ₁、層間絕緣層110 ₁、絕緣層112 ₁以及導體層114 ₁。導體層108 ₁設置於溝槽105 ₁下部，絕緣層106 ₁設置於導體層108 ₁與基底100之間。導體層114 ₁設置於溝槽105 ₁上部，絕緣層112 ₁設置於導體層114 ₁與基底100之間。層間絕緣層110 ₁設置於導體層108 ₁與導體層114 ₁之間。

在一實施例中，導體層108 ₁可為具有第二摻雜型（例如P型）的導體層（例如多晶矽層），導體層114 ₁可為具有第一摻雜型（例如N型）的導體層（例如多晶矽層）。導體層108 ₁靠近終端結構T的兩端會向上延伸到基底100表面（如圖9所示），以加強導體層108 ₁終端的崩潰電壓。在一實施例中，導體層108 ₁可向上延伸以透過絕緣層IL中的導體插塞120 ₁₁與源極金屬層122 _S電性連接，且會將導體層114 ₁分成兩個區塊。

在一實施例中，導體層108 ₁透過絕緣層IL中的導體插塞120 ₁₁電連接到源極金屬層122 _S。導體層114 ₁的一端透過絕緣層IL中的導體插塞120 ₁₂電連接到跳線結構122 _J以及第一匯流排Gb1，且導體層114 ₁的另一端透過絕緣層IL中的導體插塞120 ₁₃以及跳線結構122 _J電連接到二極體結構D以及第二匯流排Gb2。

在一實施例中，二極體結構D設置於基底100的溝槽105 _D中，且包括絕緣層106 _D、導體層108 _D以及導體層114 _D。絕緣層106 _D設置於基底100與導體層108 _D之間，且導體層108 _D環繞導體層114 _D的底面與側壁。設置有二極體結構D的溝槽105 _D位於設置有終端結構T的溝槽105 _T的外側。在一實施例中，P型導體層108 _D與N型導體層114 _D構成具有PN接面的二極體結構D。在一實施例中，導體層108 _D可透過導體插塞120 _D1電連接到跳線結構122 _J以及第一條狀電極E1，導體層114 _D可透過導體插塞120 _D2電連接到第二匯流排Gb2。

在本新型創作的功率電晶體元件中，由於負溫度係數阻抗元件R的設置，於輕載時（小電流、低溫）阻值大，第一匯流排Gb1的電壓低，只會開啟第二匯流排Gb2，此時電極彼此間距較寬，故有較小的閘極寄生電容（Qg）以及閘極與汲極間的寄生電容（Qgd）。另一方面，於重載時（大電流、高溫）阻值小，第一匯流排Gb1以及第二匯流排Gb2都會開啟，此時電極密集，具有較小的導通電阻（Ron）。

基於所述，在本新型創作的功率電晶體元件中，利用匯流排與接墊之間的負溫度係數阻抗元件來控制匯流排的電壓，進而控制兩種閘極導通或不導通。在一實施例中，利用兩種電極彼此交錯設置，以在工作時達到平均的電場分佈。因此，可在重載時具有超低阻抗，而在輕載時具有低的閘極寄生電容（Qg）以及閘極與汲極間的寄生電容（Qgd）。

以上列舉了本新型創作的第一條狀電極、第二條狀電極以及負溫度係數阻抗元件的一些可能結構，但僅為舉例說明，並不用以限定本新型創作。其他可能的結構也是可行的，只要能達到本新型創作的上述功效。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基底

105₁、105₂、105_D、105_R、105_T‧‧‧溝槽

106₁、106₂、106_D、106_R、106_T、112₁、112₂、112_D、112_R、112_T、115₁、115₂、115_T、IL、IL1、IL2‧‧‧絕緣層

108₁、108₂、108_D、108_R1、108_R2、108_R3、108_T、114₁、114₂、114_D、114_R、117₁、117₂、117_T、119₁、119_R1、119_R2、119_R3‧‧‧導體層

110₁、110₂‧‧‧層間絕緣層

111、113‧‧‧摻雜區

116‧‧‧主體層

118₁、118_D、120₁、120₂、120₁₁、120₁₂、120₁₃、120_D1、120_D2、120_R1、120_R2、121_R1、121_R2‧‧‧導體插塞

122_J‧‧‧跳線結構

122_S‧‧‧源極金屬層

1151‧‧‧

AA‧‧‧主動區

D‧‧‧二極體結構

E1‧‧‧第一條狀電極

E2‧‧‧第二條狀電極

Gb1‧‧‧第一匯流排

Gb2‧‧‧第二匯流排

IN‧‧‧輸入端

LA‧‧‧佈局區

R‧‧‧負溫度係數阻抗元件

T‧‧‧終端結構

TA‧‧‧終端區

圖1為依據本新型創作一實施例所示出的一種功率電晶體元件的上視示意圖。 圖2為沿圖1的A-A線所示出的一種功率電晶體元件的剖面示意圖。 圖3為沿圖1的B-B線所示出的一種功率電晶體元件的剖面示意圖。 圖4為沿圖1的B-B線所示出的另一種功率電晶體元件的剖面示意圖。 圖5為沿圖1的C-C線所示出的一種功率電晶體元件的剖面示意圖。 圖6為沿圖1的A-A線所示出的另一種功率電晶體元件的剖面示意圖。 圖7為沿圖1的B-B線所示出的另一種功率電晶體元件的剖面示意圖。 圖8為沿圖1的A-A線所示出的又另一種功率電晶體元件的剖面示意圖。 圖9為沿圖1的C-C線所示出的又另一種功率電晶體元件的剖面示意圖。

Claims (16)

1. 一種功率電晶體元件，包括： 輸入端； 第一匯流排，耦接到所述輸入端； 負溫度係數阻抗元件，耦接於第一匯流排與所述輸入端之間； 第二匯流排，耦接到所述輸入端； 多個第一條狀電極，電連接到所述第一匯流排；以及 多個第二條狀電極，電連接到所述第二匯流排。
2. 如申請專利範圍第1項所述的功率電晶體元件，其中所述多個第一條狀電極與所述多個第二條狀電極彼此交錯設置。
3. 如申請專利範圍第1項所述的功率電晶體元件，其中所述多個第一條狀電極分別透過多個二極體結構電連接到所述第二匯流排。
4. 如申請專利範圍第3項所述的功率電晶體元件，其中所述多個二極體結構與多個第一條狀電極重疊。
5. 如申請專利範圍第1項所述的功率電晶體元件，其中所述多個第一條狀電極以及所述多個第二條狀電極位於基底中。
6. 如申請專利範圍第1項所述的功率電晶體元件，其中所述多個第一條狀電極以及所述多個第二條狀電極位於基底上。
7. 如申請專利範圍第1項所述的功率電晶體元件，其中所述負溫度係數阻抗元件位於基底中。
8. 如申請專利範圍第1項所述的功率電晶體元件，其中所述負溫度係數阻抗元件位於基底上。
9. 如申請專利範圍第1項所述的功率電晶體元件，更包括終端結構，其圍繞所述多個第一條狀電極與所述多個第二條狀電極。
10. 一種功率電晶體元件，包括： 基底，定義有主動區及佈局區； 接墊，設置於所述佈局區中的所述基底上； 多個第一條狀電極，設置於所述主動區中的所述基底上且電連接到所述接墊； 多個第二條狀電極，設置於所述主動區中的所述基底上且電連接到所述接墊；以及 負溫度係數阻抗元件，設置於所述佈局區中，且電連接於所述多個第一條狀電極與所述接墊之間。
11. 如申請專利範圍第10項所述的功率電晶體元件，其中所述多個第二條狀電極透過多個二極體元件電連接到所述接墊。
12. 如申請專利範圍第11項所述的功率電晶體元件，其中所述二極體元件位於所述基底上的絕緣層中。
13. 如申請專利範圍第10項所述的功率電晶體元件，其中所述第一條狀電極以及所述第二條狀電極為溝槽電極。
14. 如申請專利範圍第10項所述的功率電晶體元件，其中所述第一條狀電極以及所述第二條狀電極為平面電極。
15. 如申請專利範圍第10項所述的功率電晶體元件，其中所述負溫度係數阻抗元件為溝槽元件。
16. 如申請專利範圍第10項所述的功率電晶體元件，其中所述負溫度係數阻抗元件為所述基底上的元件。