TWI915552B - 叢發存取記憶體及操作叢發存取記憶體的方法 - Google Patents

Abstract

本揭露係關於一種叢發存取記憶體，其包含：一記憶體陣列，該記憶體陣列包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的一記憶體單元陣列，其中每一行中的該等記憶體單元由至少一個局域位元線連接，該記憶體單元陣列及該等局域位元線定義該記憶體巨集；複數個全域位元線及位元線開關，其中每一全域位元線可連接至該記憶體巨集的若干對應的局域位元線；一控制器，該控制器經組態以藉由產生對該等記憶體巨集的複數個巨集存取來對該叢發存取記憶體的一叢發存取進行排程，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始，其中每一巨集存取被劃分為複數個有序的子操作，且其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的巨集存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。本揭露進一步關於一種操作一叢發存取記憶體的方法。

Description

叢發存取記憶體及操作叢發存取記憶體的方法

本揭露係關於具有用於改良存取速度及/或功率消耗的內部機制及結構的叢發存取記憶體。

記憶體(例如靜態隨機存取記憶體(SRAM))廣泛用於積體電路中，並且可能佔數位設計中(例如數位ASIC (特殊應用積體電路)中)的關鍵定時路徑的重要部分。SRAM記憶體的典型記憶體單元係由六個MOSFET組成的六電晶體(6T)記憶體單元。每一位元儲存在形成兩個交叉耦合反相器的四個電晶體上。除了四個電晶體之外，兩個交叉耦合反相器還經由另外兩個存取電晶體連接至位元線及反相位元線，該等存取電晶體由標準單埠6T SRAM單元中的共同字線控制。存在其他類型的SRAM單元。

通常使用位址來存取SRAM中的記憶體單元，該位址被解碼以對正確的字線及位元線進行饋電或存取。存取記憶體所需的時間常常是電路設計中的限制因素，需要以越來越高的頻率進行計時。若記憶體輸出資料所需的時間大於電路操作的時鐘週期，則設計人員可降低設計的時鐘頻率，這可能具有效能影響，或者應用其他技術，諸如將記憶體分成若干更小的例項。一種加速記憶體存取的技術係使用叢發存取。對於叢發存取，記憶體將在給定位址處開始讀取或寫入，然後繼續從連續的位址讀取資料或向連續的位址寫入資料。這可節省一些解碼時間。然而，對於給定的製程技術，採用叢發存取可能不足以滿足速度(時鐘頻率)及操作電壓方面的設計目標。

因此，對於給定的製程技術，具有能夠以相對於操作電壓更高的時鐘頻率操作的叢發存取記憶體將係有益的。

本揭露係關於一種具有改良的相對讀取及寫入速度的叢發存取記憶體。在存取記憶體時，需要對呈賦能信號、位址及資料形式的外部命令進行解碼並傳播至需要執行存取的記憶體陣列。在讀取資料時，資料需要通過位元線、感測放大器及輸出邏輯。在以非常高的速度操作時，存取的總信號路徑常常係瓶頸。然而，在叢發模式下，消除了由解碼及位元單元存取導致的延遲。本揭露係關於對記憶體的叢發存取的進一步改良。根據第一實施例，一種叢發存取記憶體包含： 一記憶體陣列，該記憶體陣列包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的一記憶體單元陣列；其中每一行中的記憶體單元由至少一個局域位元線連接，該記憶體單元陣列及該等局域位元線定義該記憶體巨集； 複數個全域位元線及位元線開關，其中每一全域位元線可連接至該等記憶體巨集的若干對應的局域位元線 一控制器，該控制器經組態以藉由產生對該等記憶體巨集的複數個巨集存取來對該叢發存取記憶體的一叢發存取進行排程，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始，其中每一巨集存取被劃分為複數個有序的子操作，且其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的巨集存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。新的巨集存取被排程為在時鐘信號的每個時鐘週期開始，且較佳地，複數個有序的子操作被串行地執行，其中每一子操作在時鐘信號的每個週期上開始。在此上下文中，『時鐘週期』可被視為參考時鐘或系統時鐘。如熟習此項技術者將理解，若有其他時鐘信號在不同頻率上運行，則每一子操作不一定必須在每個週期上開始。作為實例，若系統時鐘在5 GHz下運行且第二個更快的時鐘在10 GHz下運行，則子操作可在10 GHz時鐘的每隔一個時鐘週期上開始。也有可能不同的子操作使用不同數目個時鐘週期來執行。對於此類實施例，叢發存取記憶體可經組態以考慮此類差異。因此，開始的子操作的流不必完全均勻地分散。有可能例如與解碼任務相關的子操作需要例如一個時鐘週期，而與位元線相關的子操作需要若干時鐘週期。

對記憶體巨集的巨集存取可為讀取存取或寫入存取。在本揭露的上下文中，叢發可為僅讀取存取、僅寫入存取或讀取存取及寫入存取的混合。作為實例，存取可由交替的讀取存取及寫入存取(讀取-寫入-讀取-寫入等)組成。作為第二實例，存取可由多個讀取存取、後續接著多個寫入存取(讀取-讀取-讀取-讀取-寫入-寫入-寫入-寫入等)組成。支援讀取存取及寫入存取兩者的記憶體應被視為貫穿本揭露的一般選項。叢發存取記憶體可進一步包含在記憶體巨集之間共用的輸入及/或輸出多工器。複數個全域位元線可直接連接至輸出多工器，如圖1A所示，或連接至讀取或寫入電路，諸如連接至多工器的感測放大器，如圖1B所示。類似地，若執行寫入操作，則可使用輸入多工器或任何合適的邏輯將待寫入的資料可選地經由緩衝器113導引至右側行，如圖1C所示。記憶體巨集可被視為記憶體的記憶體單元的子集。因此，記憶體巨集包含配置成列及行的記憶體單元陣列。記憶體巨集可進一步包含用於行的局域位元線，其中每一行中的記憶體單元由至少一個局域位元線連接。在本發明的上下文中，記憶體巨集不包括局域讀取/寫入緩衝器、感測放大器及緩衝器。一行若干記憶體巨集的局域位元線可連接至由記憶體巨集共用的全域位元線。藉由使用此結構及其中每一巨集存取被劃分為複數個有序的子操作的排程，且其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的巨集存取的資料被配置在不同的記憶體中巨集及不同的行中以匹配連續的巨集存取，達成一種可集中完成多工及讀出的解決方案，例如，如圖1A所示，其中在考慮讀取操作實例的情況下，感測放大器112相對於記憶體陣列107配置在多工器111之後。可注意到，如本揭露中所定義，『記憶體巨集』係沒有讀取/寫入邏輯的記憶體單元陣列。記憶體巨集可稱為『普通記憶體巨集』。當前揭示的叢發存取記憶體的記憶體巨集因此可共用相同的解碼單元、感測放大器及/或任何其他的讀取/寫入邏輯。

可以說實施例分解了記憶體存取的關鍵路徑。時鐘信號(可為用於與輸入及/或輸出(I/O)相關的邏輯及/或記憶體中的其他周邊邏輯的時鐘信號)可為非常高頻率的時鐘信號，諸如至少1 GHz，或至少2 GHz，或至少5 GHz，或至少10 GHz。在一個此種時鐘週期內可能無法存取記憶體單元本身。因此，控制器可經組態以產生對記憶體巨集的複數個巨集存取，其中每一巨集存取的持續時間為若干時鐘週期。因此，相對於用於I/O邏輯的快速時鐘信號，巨集存取可稱為多週期巨集存取。發明人已認識到，多週期巨集存取可被劃分為依序執行的複數個有序的子操作。藉由相對於前一巨集存取以預定義的延遲開始一個巨集存取—例如，這可藉由在快速時鐘的每個時鐘週期開始新的巨集存取來完成—使與記憶體陣列相關的功能的並行利用成為可能。操作原理及益處與管線處理的操作原理及益處類似。在習知的解決方案中將管線化應用於記憶體存取時，這例如係藉由將關鍵路徑分為位址解碼階段、存取階段及輸出階段來完成。然而，這並未解決記憶體存取本身可能係瓶頸的問題。在當前揭示的叢發存取記憶體中，記憶體存取的關鍵路徑亦被分解。這是藉由使用複數個記憶體巨集並將每一巨集存取劃分為與記憶體單元的操作相關的複數個有序的子操作(例如以下步驟：將電壓位準施加至字線及位元線、位元線預充電、啟動感測放大器等)來完成。記憶體陣列上的此種並行性的一個挑戰為，一些正在使用的硬體係作用中的，可能被若干連續的子操作使用。發明人已認識到，記憶體陣列中的特定資料組織結合特定存取次序可解決此類問題。根據第一實施例，記憶體陣列被劃分為複數個記憶體巨集，每一記憶體巨集包含配置成列及行的記憶體單元陣列。連續的多週期巨集存取係針對不同的記憶體巨集及不同的行，其中連續的記憶體存取的資料被配置在不同的記憶體巨集及不同的行中以匹配連續的存取。

圖2中提供實例。如可看出，第一位元單元1a的第一巨集存取102在時鐘106的第一上升邊緣105上進行。第一位元單元101位於第一巨集104中且位於第一行103中，第一行103與一對位線相關聯。叢發中的第二位元單元2a (通常將被置放在1a旁邊)被置放在第二記憶體巨集中的第二行103中。第二位元單元2a的第二巨集存取102'在時鐘106的第二上升邊緣105'上進行。存取可為讀取存取或寫入存取。對於讀取存取及寫入存取兩者，巨集存取可能在時間上重疊。

本揭露進一步係關於一種操作一叢發存取記憶體的方法，該叢發存取記憶體包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的記憶體單元陣列，該方法包含以下步驟：產生對該等記憶體巨集的複數個巨集存取，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始，其中每一巨集存取被劃分為複數個有序的子操作， 其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的記憶體存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。該方法可在當前揭示的叢發存取記憶體的任何實施例上執行。

本揭露係關於在相對於記憶體操作的電壓的讀取及寫入速度方面有所改良的叢發存取記憶體。術語「相對於電壓的速度」應根據眾所周知的事實來解釋，即，提供更高的電壓位準可提高數字電路中的切換速度。當前揭示的叢發存取記憶體可針對給定的電壓位準增大速度。此亦意味著，若針對習知的記憶體可使用給定的電源電壓達成特定特定讀取/寫入速度，則使用當前揭示的記憶體技術可實現相同的速度但在更低的電源電壓下實現。叢發存取記憶體包含記憶體陣列，該記憶體陣列包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的記憶體單元陣列。如熟習此項技術者將理解，除了記憶體陣列之外，記憶體通常還包含多個周邊邏輯及組件，諸如解碼器(列解碼器/列選擇邏輯、行解碼器)，感測放大器、輸入/輸出緩衝器、埠(資料、位址、賦能信號、重設、時鐘等)、多工器及控制電路。在支援叢發模式的記憶體中，存取不必在一個時鐘週期中完成。記憶體於是從一位址開始讀取或寫入，且從連續的位址繼續讀取或寫入。這允許更快的資料速率。根據當前揭示的叢發存取記憶體的一個實施例，控制器經組態以藉由產生對記憶體巨集的複數個巨集存取來排程叢發存取記憶體的叢發存取，其中複數個巨集存取被排程為相對於彼此以預定義的延遲開始。較佳地，每一巨集存取被劃分為複數個有序的子操作。其優點在於，有序的子操作可在時間上分散，例如，使得第一巨集存取執行第一子操作，而第二巨集存取執行第二子操作。巨集存取被劃分為複數個有序的子操作，其中連續的巨集存取係針對不同的記憶體巨集及不同的行，不應解釋為排除存取在已被使用、但在某個點再次可用的行處重新開始。作為實例，存取可為循環的，因為它們在行0處開始存取各行，且向上遞增，直至到達最後一行為止，然後存取在0處重新開始。可以說當前揭示的叢發存取記憶體分解了記憶體存取的關鍵路徑。為了避免記憶體上的操作中的內部衝突，較佳地組織資料以使得連續的巨集存取係針對不同的記憶體巨集及不同的行。換言之，若存取在給定位址處開始，則關於開始位址的連續的巨集存取將根據所描述的預定義存取模式發生。資料因此被安排在記憶體陣列中以匹配所描述的預定義存取序列。

在本申請的上下文中，『連續的巨集存取』將被賦予廣泛的含義，其中在某些情況下巨集存取可包括複數個存取。以下實例說明如何可認為此類多重存取在本發明的範疇內。根據第一種正常情境，記憶體單元為單埠記憶體單元，諸如6T記憶體單元，如圖4A所示。在存取此種類型的單元時，可以眾所周知的方式使用位元線BL及。由於位元線被佔用，在此實施例中，連續的巨集存取(即，在第一巨集存取之後的巨集存取)係針對不同的記憶體巨集及不同的行。然而，亦有可能使用其他類型的位元單元且仍然利用當前揭示的技術。一個實例為雙埠記憶體單元，諸如圖4B的實例中所示的8T雙埠記憶體單元。應注意，此種單元具有兩對位線：BL1/BL2及BL3/BL4。在此種單元中，可存在兩個並行的存取或兩個連續的存取，針對該等存取，兩對位線將不會彼此阻擋。在此情境中，認為所提及的『連續的巨集存取』各自可包含若干巨集存取，只要它們使用不同的位元線。圖4C提供記憶體單元的另一實例，針對該記憶體單元，兩個子存取可形成稱為巨集存取的存取。記憶體單元可具有甚至更多的埠，且巨集存取可相應地包含更多的子存取。

圖3A中示出叢發存取記憶體的操作及存取模式的一個實例。記憶體陣列107具有四個記憶體巨集104、104'、104”及104’’’，每一記憶體巨集104包含位元單元101的行103及列115。每個記憶體巨集具有16x8個位元單元101。記憶體巨集內的行具有局域位元線114a，或更典型地具有多對局域位元線114a。行103的局域位元線114a可經由位元線開關116連接至用於所有記憶體巨集104的同一行103的全域位元線114b。因此，開關可控制哪些記憶體巨集104可以存取用於每一行103的全域位元線114b。在該實例中，第一巨集存取包含對第一記憶體巨集104中的4個位元單元的並行存取，可在無衝突的情況下對其進行存取。藉由針對第一記憶體巨集104賦能4個位元線開關116對此進行說明。存取從左側起形成行號0、4、8及12的位元單元。第二巨集存取包含對第二記憶體巨集104'中的4個位元單元的並行存取，可在無衝突的情況下對其進行存取。第二巨集存取較佳地相對於第一巨集存取略有延遲地發生。藉由針對第二記憶體巨集104'賦能4個位元線開關116’對此進行說明。存取從左側起形成行號1、5、9及13的位元單元。第三巨集存取包含對第三記憶體巨集104’’中的4個位元單元的並行存取，可在無衝突的情況下對其進行存取。第三巨集存取較佳地相對於第二巨集存取略有延遲地發生。藉由針對第三記憶體巨集104’’賦能4個位元線開關116’’對此進行說明。存取從左側起形成行號2、6、10及14的位元單元。第四巨集存取包含對第四記憶體巨集104’’’中的4個位元單元的並行存取，可在無衝突的情況下對其進行存取。第四巨集存取較佳地相對於第三巨集存取略有延遲地發生。藉由針對第四記憶體巨集104’’’賦能4個位元線開關116’’’對此進行說明。存取從左側起形成行號3、7、11及15的位元單元。

圖3B中的記憶體陣列示出記憶體陣列107的另一實例，記憶體陣列107包含複數個記憶體巨集104、104'、104”及104’’’，每一記憶體巨集104包含位元單元101的行103及列115。在此實例中，每一單元及相應的每一行具有兩對位線。記憶體巨集104內的行103具有兩對局域位元線114a。此等位元線對可對應於圖4B所示類型的位元單元。行103的局域位元線114a可經由位元線開關116連接至全域位元線114b。

由於巨集存取被劃分為複數個子操作且巨集存取相對於彼此被延遲，因此使與記憶體陣列相關的功能的並行利用成為可能。操作原理及益處與管線處理的操作原理及益處類似，藉由記憶體巨集中的資料配置使其成為可能。若叢發存取記憶體的存取延時顯著長於時鐘週期，諸如為至少兩個時鐘週期，或至少四個時鐘週期，或至少八個時鐘週期，或至少16個時鐘週期，則該配置特別有用。

延遲巨集存取的一種方式係使用快速時鐘且在每個時鐘週期產生新的巨集存取。在此上下文中，術語「快速」可被視為一定的頻率運行的時鐘，在此頻率下，針對給定的標稱操作電壓，記憶體陣列不可能在一個時鐘週期內傳送資料。時鐘可例如具有至少1 GHz、較佳至少2 GHz、更佳至少5 GHz、甚至更佳10 GHz的頻率。若記憶體陣列的存取延時分別大於 1 ns、500 ps、200 ps或100 ps，則習知的叢發記憶體將不能在每個時鐘週期傳送資料。根據一個實施例，操作頻率(即，快速時鐘的頻率)為至少1 GHz，其中記憶體巨集的存取延時為至少3 ns，較佳至少2 GHz，其中記憶體巨集的存取延時為至少1.5 ns，更佳至少5 GHz，其中記憶體巨集的存取延時為至少600 ps，甚至更佳10 GHz，其中記憶體巨集的存取延時為至少300 ps。當不能在每個時鐘週期傳送資料時，當前揭示的叢發存取記憶體的巨集存取可稱為多週期巨集存取。圖2中的巨集存取102、102'、102''和102'''說明重疊的經延遲的多週期位址。因此，在當前揭示的叢發存取記憶體的一個實施例中，複數個巨集存取在時間上是重疊的。較佳地，用於連續的記憶體位址的資料被配置在不同的記憶體巨集及不同的行中，使得針對重疊的巨集存取不會發生記憶體巨集及位元線的衝突。更具體而言，這意味著第一資料可配置在例如第一記憶體巨集及第一行中，第二資料可配置在第二記憶體巨集及第二行中，且第三資料可配置在第三記憶體巨集及第三行中，依此類推。因此，更一般而言，第N個資料可配置在例如第N個記憶體巨集及第N行中。如熟習此項技術者將理解，任何合適的資料配置及存取次序係可能的，只要不發生衝突。配置在第N個記憶體巨集及第N行中的第N個資料的實例可在其他類似的配置中實現。作為實例，若位元線0 (行)用於配置在記憶體巨集0中的資料0，則在某個預定的時間點，位元線0將可用於不同巨集(諸如巨集N+1)中的進一步存取。然後可配置資料及資料存取，使得根據所使用的存取方案可用的位元線一旦可用就可被重新使用。例如，第一資料可置放在任何合適的記憶體巨集中。存取可能不一定係對單個單元的存取。更典型地，對構成例如位元組或字的複數個交錯單元的並行存取可被視為本揭露的範疇內的存取。在圖3A的實例中，同時從第一記憶體巨集104讀取四個位元101。在一個實施例中，叢發存取記憶體的存取延時顯著長於時鐘週期，諸如為至少三個時鐘週期，或至少四個時鐘週期，或至少五個時鐘週期，或至少八個時鐘週期。

在圖3A的實例中，叢發存取記憶體經組態以在每個時鐘週期傳送4個位元，由於存取的多週期性質而具有一定的延時。控制器109經組態以藉由時間多工來控制輸出多工器111。因此，在一個實施例中，當前揭示的叢發存取記憶體包含與複數個巨集存取同步的輸入及/或輸出多工器，使得從連續的巨集存取讀取的資料被投送至輸出，其中連續的巨集存取的輸出資料在時鐘信號的每個時鐘週期上被傳送至輸出埠，或者使得在時鐘信號的每個時鐘週期上從輸入埠傳送的輸入資料在連續的巨集存取中被寫入至記憶體單元。如本揭露中所描述的時間多工與資料配置及巨集存取的組合的另一優點為，可限制感測放大器112的數目，在圖3A的實例中限制為4個感測放大器，因為每個時鐘週期傳送4個位元。在此實施例中，感測放大器可相對於記憶體陣列配置在輸出多工器之後。因此，在一個實施例中，當前揭示的叢發存取記憶體經組態以在沒有一註冊的輸出讀取緩衝器的情況下操作。因此，在一個實施例中，當前揭示的叢發存取記憶體輸入及/或輸出邏輯具有等於在每一巨集存取中存取的資料的內部巨集資料寬度的資料寬度。

當前揭示的叢發存取記憶體的一個實施例進一步包含至少兩個並行的輸入及/或輸出多工器，其中從連續的巨集存取讀取的資料被交替地投送至兩個並行的輸出多工器，或者其中在連續的巨集存取中寫入的資料被交替地投送至例如一行的兩對位線。如上所述，在以非常高的速度操作時，存取的總信號路徑常常係瓶頸。在當前揭示的叢發存取記憶體中，記憶體存取的關鍵路徑被顯著分解且通常可僅在輸入或輸出多工中包括控制器。作為非限制性實例，這可實現在8 GHz下運行記憶體存取。然而，在此種情況下，除了在8 GHz下運行之外，另一選項可為使用兩個並行的輸入或輸出多工器，使輸出埠的數目加倍且在4 GHz下運行。此概念可進一步擴展為針對特定情境包括甚至更多的並行的輸入或輸出多工器及輸入或輸出埠及/或額外的讀取邏輯。此外，在一個實施例中，從連續的巨集存取讀取的資料被交替地投送至一個輸出多工器且/或用於連續的巨集存取的寫入資料被交替地從輸入埠投送。在另一實施例中，從連續的巨集存取讀取的資料被交替地投送至複數個輸出埠且/或寫入資料被交替地從複數個輸入埠投送。

圖1D示出實例，其中位元單元係雙埠位元單元，其具有用於每一行的兩對位線A[x]及B[x]。對於此實現方式，資料可被交替地讀取或寫入，例如序列資料A、資料B、資料A、資料B等等。圖1E示出另一實例，其中位元單元係雙埠位元單元，其具有用於每一行的兩對位線A[x]及B[x]。在此實例中，讀取邏輯包含用於並行地讀取或寫入資料A及B的結構。圖1E示出實例，其中位元單元係單埠位元單元。在此實施例中，可藉由添加讀取及/或寫入邏輯使單埠位元單元記憶體結構變成雙埠記憶體，該讀取及/或寫入邏輯分割對記憶體上的若干埠的存取。在一個實例中，來自埠A的資料A、C等與資料B、D等交錯以創建序列資料A、B、C、D等。對於圖1D至圖1F的所有實施例，雙埠位元單元及雙記憶體埠可推廣到多埠。

每一行中的記憶體單元可由至少一個局域位元線連接，其中用於複數個記憶體巨集的每一行的局域位元線連接至全域位元線，進一步包含位元線控制邏輯以用於將不同記憶體巨集的局域位元線選擇性地連接至全域位元線。更典型地，記憶體巨集內的行將具有用於每一行的一對局域位元線。若干記憶體巨集的對應的局域位元線可連接至全域位元線。局域位元線可藉由例如開關連接至全域位元線。例如，若從第二記憶體巨集的第三行中的位元單元讀取資料，則將第二記憶體巨集的第三行的局域位元線或位元線對連接至用於所有記憶體巨集的第三行的全域位元線或位元線對。根據當前揭示的叢發存取記憶體的一個實施例，每一行中的記憶體單元由至少一個局域位元線連接，其中每一列中的記憶體單元由字線連接，且其中用於複數個記憶體巨集的每一行的局域位元線連接至全域位元線，該全域位元線連接至其他記憶體巨集的對應的局域位元線。類似地，每一行中的記憶體單元可由一對局域位元線連接，其中用於複數個記憶體巨集的每一行的該對局域位元線可連接至一對全域位元線，該對全域位元線可連接至其他記憶體巨集的對應的多對局域位元線。記憶體巨集因此可共用全域位元線。叢發存取記憶體可包含位元線開關以用於控制局域位元線與全域位元線之間的連接。此外，叢發存取記憶體可包含局域多工或控制邏輯以用於將局域位元線選擇至不同的全域位元線。全域位元線亦可替代地或組合地連接至多個局域位元線。在此組態中，全域位元線的數目可能低於行的數目，因為本揭露中提出的並行性可能一次僅使用一些位元線。圖5A示出局域位元線與全域位元線之間的連接的實施例。可注意到，感測放大器可置放在局域位元線處或全域位元線從。圖5B示出局域位元線與單端全域位元線之間的連接的實施例，該單端全域位元線包含多工器、由讀取賦能信號控制的感測放大器及由寫入賦能信號控制的三態緩衝器。在一個實施例中，全域位元線中之至少一者可連接至同一巨集中的多個局域位元線。此種連接可藉由使用由來自控制器的控制信號啟動的開關來獲得。可在存取對應的巨集時啟動開關。開關可為雙向的，這意味著在寫入操作期間，它們將資料從全域位元線傳輸至選定的局域位元線，且在讀取期間，它們將資料從局域位元線傳輸至全域位元線。

本揭露進一步關於在叢發存取記憶體中使用不同的電壓域。發明人已認識到，當前揭示的叢發存取記憶體藉由使用不同的電壓域組態開啟了達成多個優點的可能性，該叢發存取記憶體利用並行性藉由將記憶體巨集存取劃分為依序執行的子操作及記憶體巨集中的特殊資料配置來分解記憶體存取的關鍵路徑。在一個實施例中，叢發存取記憶體經組態以利用不同的內部電壓域操作，其中記憶體陣列被供應的電壓低於叢發存取記憶體的邏輯的其餘部分，或者其中記憶體陣列被供應的電壓大於叢發存取記憶體的邏輯的其餘部分。當前揭示的叢發存取記憶體的速度上的改良使記憶體陣列被供應的電壓低於叢發存取記憶體的邏輯的其餘部分的情況成為可能。若記憶體陣列可在更低的電壓下操作，則可顯著減小通常佔功率消耗的很大部分的記憶體陣列。周邊邏輯可能仍然需要在更高的電壓下操作，但與記憶體陣列相比，影響可能仍然相對較低。若目標為達成極快的記憶體，則有可能利用分區工作，在該分區中，記憶體陣列被供應的電壓大於叢發存取記憶體的邏輯的其餘部分，以減少記憶體陣列中的穩定性問題. 在此情況下，邏輯的其餘部分仍然可在更低的電壓下操作，這亦可節省功率。在第三實施例中，根據在執行寫入操作還是讀取操作，複數個記憶體巨集、列選擇邏輯及行邏輯在不同的電壓位準下操作。這可增大讀取及寫入操作期間的雜訊邊限。

本揭露進一步關於初始叢發記憶體緩衝器。雖然當前揭示的叢發存取提供了增大的讀取及寫入速度，但對於第一讀取或寫入存取通常仍然存在延時，即，當請求讀取資料時，在第一資料在輸出埠上可用之前通常將需要多個時鐘週期。類似地，在將第一資料寫入記憶體陣列中之前將需要幾個時鐘週期。在一個實施例中，當前揭示的叢發存取記憶體進一步包含單獨的初始叢發記憶體緩衝器，其中控制器經組態以在與記憶體陣列傳送讀取資料所需的時間相對應的延時週期期間在每個時鐘週期從單獨的初始叢發記憶體緩衝器讀取資料，或者其中控制器經組態以在與將第一資料寫入至記憶體陣列所需的時間相對應的延時週期期間在每個時鐘週期將資料寫入至單獨的初始叢發記憶體緩衝器。為了使單獨的初始叢發記憶體緩衝器工作，它必須預先載入意欲在第一時鐘週期期間讀取的資料，在第一時鐘週期中，第一資料在輸出埠上不可用。對於叢發存取記憶體，這可以若干種方式完成。在此組態中，初始叢發記憶體緩衝器可從記憶體陣列的可組態且預定義位置開始預先載入記憶體資料內容。例如，若已知每次都從開頭開始讀取，或者僅讀取整個記憶體或給定的記憶體巨集，則初始叢發記憶體緩衝器將預先載入位於記憶體數組的開頭處或給定記憶體巨集的開頭處的資料。在涵蓋單獨的初始叢發記憶體緩衝器的情境中可使用特殊排程。當請求記憶體存取(例如讀取存取)時，兩個並行的操作將同時開始。第一操作係在記憶體陣列傳送讀取資料所需的多個週期內從單獨的初始叢發記憶體緩衝器讀取預先載入的資料。第二操作係在與單獨的初始叢發記憶體緩衝器中的內容相對應的位址之後的位址處開始巨集存取。此外，根據當前揭示的叢發存取記憶體的一個實施例，記憶體巨集具有不同的大小。更具體而言，記憶體巨集可具有不同的列數。圖6示出複數個記憶體巨集的實例，其中記憶體巨集(104、104'、104''、104''')具有不同的列數。具有不同大小的記憶體巨集結合初始叢發記憶體緩衝器可能特別有益。記憶體巨集的不同大小通常將意味著讀取或寫入存取的不同延時。當使用初始叢發記憶體緩衝器時，緩衝器可與不同的延時及讀取或寫入情境相匹配。

在另一實施例中，該實施例可用於具有不同大小的記憶體巨集的實現方式，但亦可用於其他情況，控制器經組態以基於個別記憶體巨集存取的定時及/或回應時間及/或巨集存取大小按次序產生對記憶體巨集的複數個巨集存取。這在例如一個巨集比其他巨集慢的情況下可能係優點。若記憶體巨集被編號為例如0、1、2及3，且對記憶體巨集3的存取比其他巨集存取慢，則有可能按0-1-2-3-0-1-2-0-1-2-3等的次序存取記憶體巨集。在此實例中，每隔一次跳過巨集存取編號3，因為該巨集可能並非每一輪都準備就緒以供存取。或者，可例如按0-1-2-0-1-3-0-1-2-0-1-3等的次序交替地存取巨集2及3。在一個實施例中，至少每隔一次跳過預定義的巨集存取且/或在巨集存取序列中交替地存取多個預定義的巨集存取。在一個實施例中，定時單元經組態以按次序配置存取，使得至少每隔一次跳過所需時間比預定義存取時間長的巨集存取。

可根據若干參數來選擇複數個有序的子操作，該等參數包括有利於使用的並行度、記憶體中的定時約束、或諸如操作電壓位準的其他約束。較佳針對讀取操作，複數個有序的子操作可選自：列解碼；行解碼；字線啟動；位元線啟動，諸如局域位元線啟動及全域位元線啟動；位元線預充電，諸如局域位元線預充電及全域位元線預充電；記憶體單元放電；控制位元線開關，諸如局域位元線開關及全域位元線開關；感測放大器啟動；輸出多工。較佳針對寫入操作，複數個有序的子操作可選自：列解碼；行解碼；將寫入值儲存在緩衝器中；位元線啟動，諸如全域位元線及局域位元線啟動；字線啟動；將寫入值推入至記憶體單元中。

如熟習此項技術者將理解，記憶體包含多個邏輯功能。因此，叢發存取記憶體尤其可包含解碼器單元以及讀取及寫入邏輯。圖1A中示出當前揭示的叢發存取記憶體的實施例的一個實例。在此實例中，叢發存取記憶體100包含解碼單元108及控制器109，控制器109用於控制對記憶體陣列107的存取及多工器111的輸出多工。記憶體陣列107包含多個記憶體巨集104，每一記憶體巨集107包含配置成列及行的記憶體單元101的陣列。感測放大器112相對於記憶體陣列107配置在多工器111之後。在該實例中，存在可選的初始讀取記憶體緩衝器110。在圖1B中，感測放大器112配置在多工器111之前。圖1C示出另一個實施例，其中緩衝器(暫存器)可用於從記憶體陣列讀取值及向記憶體陣列寫入值。在此實施例中，控制器109控制讀取信號、寫入信號及選擇信號。多工器可用於輸入及輸出兩者。

記憶體陣列中的記憶體單元可為任何合適的記憶體單元，例如4T、5T、6T、7T、8T位元單元。圖4A揭示單埠6T記憶體單元的實例。圖4B揭示8T雙埠記憶體單元的實例。圖4C揭示8T雙埠記憶體單元的實例。

雖然當前揭示的叢發存取記憶體具有主要叢發存取模式，但不排除叢發存取記憶體亦支援隨機存取。在一個實施例中，叢發存取記憶體因此具有第一叢發讀取及/或寫入模式及第二隨機存取模式。因此，此種雙模式記憶體至少需要某種額外的邏輯來處理隨機存取。

本揭露進一步係關於一種操作一叢發存取記憶體的方法，該叢發存取記憶體包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的記憶體單元陣列。該方法包含產生對記憶體巨集的複數個巨集存取。較佳地，複數個巨集存取被排程為相對於彼此以預定義的延遲開始。

較佳地，每一巨集存取被劃分為複數個有序的子操作。較佳地，連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的記憶體存取的資料被配置在不同的記憶體巨集及不同的行中以匹配連續的巨集存取。該方法可在當前揭示的叢發存取記憶體的任何實施例上執行。存取可為讀取操作及/或寫入操作。更多細節 1. 一種叢發存取記憶體，其包含： 一記憶體陣列，該記憶體陣列包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的一記憶體單元陣列； 一控制器，該控制器經組態以藉由產生對該等記憶體巨集的複數個巨集存取來對該叢發存取記憶體的一叢發存取進行排程，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始， 其中每一巨集存取被劃分為複數個有序的子操作，且其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的巨集存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。 2. 如項目1之叢發存取記憶體，其中一新的巨集存取被排程為在一時鐘信號的每個時鐘週期、每隔一個時鐘週期或每隔三個時鐘週期開始。 3. 如項目2之叢發存取記憶體，其中該複數個有序的子操作被串行地執行，其中每一子操作在該時鐘信號的每個週期開始。 4. 如前述項目中任一項之叢發存取記憶體，其中對該等記憶體巨集的該等巨集存取係多週期巨集存取。 5. 如前述項目中任一項之叢發存取記憶體，其中該叢發存取記憶體包含一解碼器單元以及讀取及寫入邏輯。 6. 如前述項目中任一項之叢發存取記憶體，其中該複數個記憶體巨集被垂直地配置，其中位元線在該複數個記憶體巨集的行之間共用或可連接。 7. 如項目1-5中任一項之叢發存取記憶體，其中該複數個記憶體巨集被水平地配置，其中字線在該複數個記憶體巨集的行之間共用或可連接。 8. 如前述項目中任一項之叢發存取記憶體，其中該叢發存取記憶體經組態以在沒有一註冊的輸出讀取緩衝器的情況下操作。 9. 如前述項目中任一項之叢發存取記憶體，其中較佳針對一讀取操作，該複數個有序的子操作選自： - 列解碼； - 行解碼； - 字線啟動； - 位元線啟動，諸如局域位元線啟動及全域位元線啟動； - 位元線預充電，諸如局域位元線預充電及全域位元線預充電； - 記憶體單元放電； - 控制位元線開關，諸如局域位元線開關及全域位元線開關； - 感測放大器啟動； - 輸出多工。 10. 如前述項目中任一項之叢發存取記憶體，其中較佳針對一寫入操作，該複數個有序的子操作選自： - 列解碼； - 行解碼； - 將寫入值儲存在緩衝器中； - 位元線啟動，諸如全域位元線啟動及局域位元線啟動； - 字線啟動； - 將一寫入值推入至該記憶體單元中。 11. 如前述項目中任一項之叢發存取記憶體，其中每一行中的記憶體單元由至少一個局域位元線連接，且其中每一列中的記憶體單元由一字線連接，且其中用於該複數個記憶體巨集的每一行的局域位元線可連接至一全域位元線，該全域位元線可連接至其他記憶體巨集的對應的局域位元線。 12. 如前述項目中任一項之叢發存取記憶體，其中每一行中的記憶體單元由一對局域位元線連接，其中用於該複數個記憶體巨集的每一行的該對局域位元線可連接至一對全域位元線，該對全域位元線可連接至其他記憶體巨集的對應的多對局域位元線。 13. 如項目11或12中任一項之叢發存取記憶體，其中該等記憶體巨集共用該等全域位元線。 14. 如項目11-13中任一項之叢發存取記憶體，其進一步包含位元線開關以用於控制該等局域位元線與該等全域位元線之間的連接。 15. 如前述項目中任一項之叢發存取記憶體，其中每一行中的記憶體單元由至少一個局域位元線連接，且其中用於該複數個記憶體巨集的每一行的局域位元線可連接至一全域位元線，該叢發存取記憶體進一步包含位元線控制邏輯以用於將不同記憶體巨集的局域位元線選擇性地連接至該全域位元線。 16. 如前述項目中任一項之叢發存取記憶體，其中從連續的巨集存取讀取的資料被時間多工。 17. 如前述項目中任一項之叢發存取記憶體，其進一步包含與該複數個巨集存取同步的一輸出多工器，使得從該等連續的巨集存取讀取的資料被投送至一輸出，其中該等連續的巨集存取的輸出資料在該時鐘信號的每個時鐘週期上被傳送至輸出埠。 18. 如前述項目中任一項之叢發存取記憶體，其中輸入及/或輸出邏輯具有等於在每一巨集存取中存取的資料的一內部巨集資料寬度的一資料寬度。 19. 如前述項目中任一項之叢發存取記憶體，其進一步包含感測放大器及一輸出多工器以用於選擇來自該複數個巨集存取的讀取資料，其中該等感測放大器配置在該輸出多工器之後。 20. 如前述項目中任一項之叢發存取記憶體，其中該叢發存取記憶體的一存取延時顯著長於時鐘週期，諸如為至少兩個時鐘週期，或至少四個時鐘週期，或至少八個時鐘週期，或至少16個時鐘週期。 21. 如前述項目中任一項之叢發存取記憶體，其中該複數個巨集存取在時間上重疊。 22. 如項目21之叢發存取記憶體，其中用於連續的記憶體位址的資料被配置在不同的記憶體巨集及不同的行中，使得針對重疊的巨集存取不會發生記憶體巨集及位元線的衝突。 23. 如前述項目中任一項之叢發存取記憶體，其中第一資料配置在第一記憶體巨集及第一行中，其中第二資料配置在第二記憶體巨集及第二列中，且其中第三資料配置在第三記憶體巨集及第三行中。 24. 如項目23之叢發存取記憶體，其中第N個資料配置在第N個記憶體巨集及第N行中。 25. 如前述項目中任一項之叢發存取記憶體，其中操作頻率為至少1 GHz，較佳至少2 Ghz，更佳至少5 GHz，甚至更佳10 GHz。 26. 如前述項目中任一項之叢發存取記憶體，其中該操作頻率為至少1 GHz，其中記憶體巨集的存取延時為至少3 ns，較佳至少2 GHz，其中記憶體巨集的存取延時為至少1.5 ns，更佳至少5 GHz，其中記憶體巨集的存取延時為至少600 ps，甚至更佳10 GHz，其中記憶體巨集的存取延時為至少300 ps。 27. 如前述項目中任一項之叢發存取記憶體，其經組態以利用不同的內部電壓域操作，其中該記憶體陣列被供應的一電壓低於該叢發存取記憶體的邏輯的其餘部分，或者其中該記憶體陣列被供應的一電壓大於該叢發存取記憶體的該邏輯的其餘部分。 28. 如前述項目中任一項之叢發存取記憶體，其中根據在執行寫入操作還是讀取操作，該複數個記憶體巨集、列選擇邏輯及行邏輯在不同的電壓位準下操作。 29. 如前述項目中任一項之叢發存取記憶體，其中該叢發存取記憶體具有一第一叢發讀取及/或寫入模式及一第二隨機存取模式。 30. 如前述項目中任一項之叢發存取記憶體，其進一步包含一單獨的初始叢發記憶體緩衝器，其中該控制器經組態以在與該記憶體陣列傳送讀取資料所需的時間相對應的一延時週期期間在每個時鐘週期從該單獨的初始叢發記憶體緩衝器讀取資料。 31. 如前述項目中任一項之叢發存取記憶體，其中該等記憶體巨集具有不同的大小。 32. 如前述項目中任一項之叢發存取記憶體，其中該等記憶體巨集具有不同的列數。 33. 一種操作一叢發存取記憶體的方法，該叢發存取記憶體包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行的一記憶體單元陣列，該方法包含以下步驟： 產生對該等記憶體巨集的複數個巨集存取，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始，其中每一巨集存取被劃分為複數個有序的子操作， 其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的記憶體存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。 34. 如項目33之操作一包含複數個記憶體巨集的叢發存取記憶體的方法，其中該等存取或讀取操作。 35. 如項目33之操作一包含複數個記憶體巨集的叢發存取記憶體的方法，其中該等存取或寫入操作。 36. 如項目33-35中任一項之操作一包含複數個記憶體巨集的叢發存取記憶體的方法，其中該叢發存取記憶體係如項目1-32中任一項之叢發存取記憶體。

100:叢發存取記憶體 101:記憶體單元 102,102',102'',102''':巨集存取 103:第一行 103':第二行 104:第一記憶體巨集 104':第二記憶體巨集 104'':第三記憶體巨集 104''':第四記憶體巨集 105:第一上升邊緣 105':第二上升邊緣 106:時鐘 107:記憶體陣列 108:解碼單元 109:控制器 110:初始讀取記憶體緩衝器 111:多工器 112:感測放大器 113:緩衝器 114a:局域位元線 114b:全域位元線 115:列 116,116',116'',116''':位元線開關

圖 1A 至圖 1F示出當前揭示的叢發存取記憶體的實施例。圖 2A 至圖 2B示出當前揭示的叢發存取記憶體的操作的實例。圖 3A 至圖 3B示出叢發存取記憶體的操作的實例。圖 4A 至圖 4C示出位元單元的實施例。圖 5A 至圖 5B示出局域位元線與全域位元線之間的連接的實施例。圖 6示出複數個記憶體巨集的實施例，其中記憶體巨集具有不同的大小。

100:叢發存取記憶體 101:記憶體單元 104:第一記憶體巨集 107:記憶體陣列 108:解碼單元 109:控制器 110:初始讀取記憶體緩衝器 111:多工器 112:感測放大器 114:位元線

Claims (15)

1. 一種叢發存取記憶體，其包含： 一記憶體陣列，該記憶體陣列包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行沒有讀取/寫入邏輯的一記憶體單元陣列，其中每一行中的該等記憶體單元由至少一個局域位元線連接，該記憶體單元陣列及該等局域位元線定義該記憶體巨集，其中該叢發存取記憶體包含由該複數個記憶體巨集共用的讀取/寫入邏輯； 一控制器，該控制器經組態以藉由產生對該等記憶體巨集的複數個巨集存取來對該叢發存取記憶體的一叢發存取進行排程，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始， 其特徵在於： 該叢發存取記憶體包含複數個全域位元線及位元線開關，其中每一全域位元線可連接至該等記憶體巨集的若干對應的局域位元線；且 其中每一巨集存取被劃分為複數個有序的子操作，且其中連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的巨集存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。
2. 如請求項1之叢發存取記憶體，其進一步包含一輸入或輸出多工器，其中該輸入或輸出多工器在該等記憶體巨集之間共用。
3. 如請求項2之叢發存取記憶體，其中該複數個全域位元線連接至該輸入或輸出多工器，或其中該複數個全域位元線連接至讀取或寫入電路。
4. 如請求項1之叢發存取記憶體，其中一新的巨集存取被排程為在一時鐘信號的每個時鐘週期、每隔一個時鐘週期或每隔三個時鐘週期上開始，或其中對該等記憶體巨集的該等巨集存取係多週期巨集存取。
5. 如請求項1之叢發存取記憶體，其中該叢發存取記憶體經組態以在沒有一註冊的輸出讀取緩衝器的情況下操作。
6. 如請求項1之叢發存取記憶體，其中針對一讀取操作，該複數個有序的子操作選自： - 列解碼； - 行解碼； - 字線啟動； - 位元線啟動； - 位元線預充電； - 記憶體單元放電； - 控制位元線開關； - 感測放大器啟動； - 輸出多工， 其中針對一寫入操作，該複數個有序的子操作選自： - 列解碼； - 行解碼； - 將寫入值儲存在緩衝器中； - 位元線啟動； - 字線啟動； - 將一寫入值推入至該記憶體單元中。
7. 如請求項1之叢發存取記憶體，其中該等全域位元線中之至少一者可連接至同一巨集中的多個局域位元線，或其中從連續的巨集存取讀取的資料被時間多工。
8. 如請求項1之叢發存取記憶體，其進一步包含與該複數個巨集存取同步的一輸入或輸出多工器，使得從該等連續的巨集存取讀取的資料被投送至一輸出，其中該等連續的巨集存取的輸出資料在該時鐘信號的每個時鐘週期上被傳送至輸出埠，或者使得在該時鐘信號的每個時鐘週期上從輸入埠傳送的輸入資料在該等連續的巨集存取中被寫入至該等記憶體單元，其進一步包含至少兩個並行的輸出多工器，其中從該等連續的巨集存取讀取的資料被交替地投送至該等兩個並行的輸出多工器。
9. 如請求項1之叢發存取記憶體，其中從該等連續的巨集存取讀取的資料被交替地投送至一個輸出多工器，或其中用於連續的巨集存取的寫入資料被交替地從一輸入埠投送，或其中從該等連續的巨集存取讀取的資料被交替地投送至複數個輸出埠，或其中寫入資料被交替地從複數個輸入埠投送。
10. 如請求項1之叢發存取記憶體，其中該複數個巨集存取在時間上重疊。
11. 如請求項1之叢發存取記憶體，其經組態以利用不同的內部電壓域操作，其中該記憶體陣列被供應的一電壓低於該叢發存取記憶體的邏輯的其餘部分，或者其中該記憶體陣列被供應的一電壓大於該叢發存取記憶體的該邏輯的該其餘部分。
12. 如請求項1之叢發存取記憶體，其進一步包含一單獨的初始叢發記憶體緩衝器，其中該控制器經組態以在與該記憶體陣列傳送讀取資料所需的時間相對應的一延時週期期間在每個時鐘週期從該單獨的初始叢發記憶體緩衝器讀取資料，或者其中該控制器經組態以在與將第一資料寫入至該記憶體陣列所需的時間相對應的一延時週期期間在每個時鐘週期將資料寫入至該單獨的初始叢發記憶體緩衝器。
13. 如請求項1之叢發存取記憶體，其中該等記憶體巨集具有不同的大小。
14. 如請求項1之叢發存取記憶體，其中該控制器經組態以基於個別記憶體巨集存取的定時或回應時間或巨集存取大小按次序產生對該等記憶體巨集的複數個巨集存取，其中至少每隔一次跳過一預定義的巨集存取，或其中在一巨集存取序列中交替地存取多個預定義的巨集存取。
15. 一種操作一叢發存取記憶體的方法，該叢發存取記憶體包含複數個記憶體巨集，每一記憶體巨集包含配置成列及行沒有讀取/寫入邏輯的一記憶體單元陣列，其中每一行中的該等記憶體單元由至少一個局域位元線連接，該記憶體單元陣列及該等局域位元線定義該記憶體巨集，該方法包含以下步驟： 產生對該等記憶體巨集的複數個巨集存取，其中該複數個巨集存取被排程為相對於彼此以一預定義的延遲開始，其中每一巨集存取被劃分為複數個有序的子操作， 其特徵在於： 連續的巨集存取係針對不同的記憶體巨集及不同的行，其中用於連續的記憶體存取的資料被配置在該等不同的記憶體巨集及該等不同的行中以匹配該等連續的巨集存取。