JP7748740B2 - バーストアクセスメモリ及びバーストアクセスメモリを操作する方法 - Google Patents

バーストアクセスメモリ及びバーストアクセスメモリを操作する方法

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Description

本開示は、アクセス速度及び／または電力消費を改善するための内部機構及び構造を有するバーストアクセスメモリに関する。
例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのメモリは、集積回路で幅広く使用されており、例えばデジタルＡＳＩＣ（特定用途向け集積回路）においてなど、デジタル設計におけるクリティカルタイミングパスの重要な一部を構成する場合がある。ＳＲＡＭメモリの代表的なメモリセルは、６つのＭＯＳＦＥＴで構成される６トランジスタ（６Ｔ）メモリセルである。それぞれのビットは、２つのクロスカップルインバータを形成する４つのトランジスタに記憶される。４つのトランジスタに加えて、２つのクロスカップルインバータは、標準的なシングルポート６Ｔ ＳＲＡＭセルの共通ワード線によって制御される、さらに２つのアクセストランジスタを介してビット線及び反転ビット線に接続される。他のタイプのＳＲＡＭが存在する。
ＳＲＡＭのメモリセルは、通常、適切なワード線及びビット線を供給またはアクセスするためにデコードされるアドレスを使用してアクセスされる。多くの場合、メモリにアクセスするために要する時間は、ますます高くなる周波数でクロック制御される必要がある回路設計においては制限的な要因になる。メモリがデータを出力するために要する時間が、回路が動作するクロック期間よりも長い場合、設計者は、性能に影響を及ぼす場合がある設計のクロック周波数を低減させるか、またはメモリを複数のより小さいインスタンスに分割するなどの他の技術を適用することができる。メモリのアクセスを高速化するための１つの技術は、バーストアクセスを使用することである。バーストアクセスの場合、メモリは所与のアドレスで読み出しまたは書き込みを開始し、次に連続アドレスから／連続アドレスへデータを読み出しまたは書き込みし続ける。これにより、一部のデコード時間を節約できる。しかしながら、バーストアクセスを利用することは、所与のプロセス技術の速度（クロック周波数）及び動作電圧に関して設計目標を満たすには十分ではない場合がある。
したがって、所与のプロセス技術の動作電圧に比べてより高いクロック周波数で動作可能なバーストアクセスメモリを有することは有利であろう。
本開示は、相対的な読み出し速度及び書き込み速度が改善されたバーストアクセスメモリに関する。メモリにアクセスするとき、イネーブル信号、アドレス、及びデータの形をとる外部コマンドはデコードされ、アクセスを実行する必要のあるメモリアレイに伝搬される必要がある。データが読み出されるとき、データは、ビット線、センス増幅器、及び出力ロジックを通過する必要がある。非常に高速で動作しているとき、アクセスのための信号経路全体は、多くの場合、ボトルネックとなる。しかしながら、バーストモードでは、デコード及びビットセルアクセスから生じる遅延は除去される。本開示は、メモリのバーストアクセスのさらなる改善に関する。第１の実施形態によれば、バーストアクセスメモリは、
複数のメモリマクロを含むメモリアレイであって、各メモリマクロは、行及び列に配列されたメモリセルのアレイを含み、各列のメモリセルは、少なくとも１つのローカルビット線によって接続され、メモリセルの該アレイ及びローカルビット線がメモリマクロを画定する、メモリアレイと、
各グローバルビット線がメモリマクロのいくつかの対応するローカルビット線に接続可能である複数のグローバルビット線及びビット線スイッチと、
メモリマクロへの複数のマクロアクセスを生成することによってバーストアクセスメモリのバーストアクセスを予定するように構成されたコントローラであって、複数のマクロアクセスが互いに対して所定の遅延をもって開始するように予定されるコントローラと
を含み、各マクロアクセスは、複数の順序付けされた副次的動作に分割され、連続するマクロアドレスは、異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータは、異なるメモリマクロ及び異なる列に配列されて、連続するマクロアクセスに一致する。新しいマクロアクセスは、クロック信号のクロックサイクル毎に開始するように予定され得、好ましくは複数の順序付けされた副次的動作は順次に実行され、各副次的動作は、クロック信号のサイクル毎に開始する。この状況での「クロックサイクル」は、基準クロックまたはシステムクロックと見なされる場合がある。当業者によって理解されるように、異なる周波数で動作する他のクロック信号がある場合、各副次的動作は必ずしもサイクル毎に開始する必要はない。一例として、システムクロックが５ＧＨｚで動作し、第２のより速いクロックが１０ＧＨｚで動作する場合、副次的動作は、１０ＧＨｚクロックの第２のクロックサイクル毎に開始することができる。また、異なる副次的動作が、実行される異なる数のクロックサイクルを使用することも可能である。このような実施形態の場合、バーストアクセスメモリは、このような差異を考慮に入れるように構成され得る。結果的に、開始する副次的動作の流れを完全に均等に分散させる必要はない。例えば、デコードタスクに関連する副次的動作は、例えば１クロックサイクルを要するのに対し、ビット線に関連する副次的動作は、数クロックサイクルを要することが考えられる。
メモリマクロへのマクロアクセスは、読み出しアクセスまたは書き込みアクセスであってよい。本開示の文脈におけるバーストは、読み出しアクセス専用、書き込みアクセス専用、または読み出しアクセス及び書き込みアクセスの混合であってよい。一例として、アクセスは、交互に起こる読み出しアクセス及び書き込みアクセス（読み出し－書き込み－読み出し－書き込みなど）から成る場合がある。第２の例として、アクセスは、いくつかの書き込みアクセスが後に続くいくつかの読み出しアクセス（読み出し－読み出し－読み出し－読み出し－書き込み－書き込み－書き込み－書き込みなど）から成る場合がある。読み出しアクセスと書き込みアクセスの両方をサポートするメモリは、本開示全体を通して一般的なオプションと見なされるものとする。バーストアクセスメモリはさらに、メモリマクロ間で共有される入力及び／または出力マルチプレクサを含み得る。複数のグローバルビット線は、図１Ａに示されるように、出力マルチプレクサに直接的に接続される場合もあれば、図１Ｂに示されるように、マルチプレクサに接続されるセンス増幅器などの読み出し回路または書き込み回路に接続される場合もある。同様に、書き込み動作が実行される場合、図１Ｃに示されるように、入力マルチプレクサまたは任意のロジックを使用して、任意選択でバッファ１１３を通して、書き込まれるデータを正しい列に向け得る。メモリマクロは、メモリのメモリセルのサブセットと見なされ得る。したがって、メモリマクロは、行及び列に配列されたメモリセルのアレイを含む。メモリマクロはさらに、列用のローカルビット線を含み得、各列のメモリセルは、少なくとも１つのローカルビット線によって接続される。本発明の文脈の中では、メモリマクロは、ローカル読み出し／書き込みバッファ、センス増幅器、及びバッファを含まない。いくつかのメモリマクロの１つの列のローカルビット線は、メモリマクロによって共有されるグローバルビット線に接続され得る。各マクロアクセスが複数の順序付けされた副次的動作に分割され、かつ連続するマクロアクセスが異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータが異なるメモリマクロ及び異なる列に配列されて、連続するマクロアクセスに一致するこの構造及びスケジュールを使用することによって、例えば図１Ａに示されるように、多重化及び読み出しを中央で行うことができる解決策が達成され、読み出し動作例を所与とすると、センス増幅器１１２は、メモリアレイ１０７に対してマルチプレクサ１１１の後ろに配置される。本開示に定義されるように、「メモリマクロ」は、読み出し／書き込みロジックのないメモリセルのアレイであることに留意されたい。メモリマクロは、「プレーンメモリマクロ」と呼ばれる場合がある。したがって、本開示のバーストアクセスメモリのメモリマクロは、同じデコードユニット、センス増幅器、及び／または任意の他の読み出し／書き込みロジックを共有し得る。
実施形態は、メモリのアクセスのクリティカルパスを破壊すると言うことができる。メモリ内の入力及び／または出力（Ｉ／Ｏ）に関連するロジック、及び／またはさらなる周辺ロジックに使用されるクロック信号である場合があるクロック信号は、少なくとも１ＧＨｚ、または少なくとも２ＧＨｚ、または少なくともお５ＧＨｚ、または少なくとも１０ＧＨｚなど、非常に高い周波数のクロック信号である場合がある。１つのこのようなクロックサイクル内では、メモリセル自体のアクセスは可能ではない場合がある。したがって、コントローラは、メモリマクロへの複数のマクロアクセスを生成するように構成され得、各マクロアクセスの持続時間は数クロックサイクルである。したがって、マクロアクセスは、Ｉ／Ｏロジック用の高速クロック信号に対してマルチサイクルマクロアクセスと呼ばれる場合がある。本発明者は、マルチサイクルマクロアクセスを、連続して実行される複数の順序付けされた副次的動作に分割できることに気付いた。先行のマクロアクセスに対して所定の遅延を有する１つのマクロアクセスを開始することによって－これは、例えば、高速クロックのクロックサイクル毎に新しいマクロアクセスを開始することによって行うことができる－メモリアレイに関連する機能の並列利用が可能になる。動作原理及び利点は、パイプライン処理の動作原理及び利点に類似している。パイプライン処理は従来の解決策におけるメモリアクセスに適用されてきたが、これは、例えばクリティカルパスをアドレスデコード段階、アクセス段階、及び出力段階に分割することによってである。しかしながら、これは、メモリアクセス自体がボトルネックとなる可能性があるという問題を解決しない。本開示のバーストアクセスメモリでは、メモリアクセスのクリティカルパスも破壊される。これは、複数のメモリマクロを使用し、各マクロアクセスを、例えば、電圧レベルをワード線及びビット線に印加するステップ、ビット線プリチャージステップ、センス増幅器の活性化ステップなど、メモリセルの動作に関連する複数の順序付けされた副次的動作に分割することによって行われる。メモリアレイでのこのような並列性の１つの課題は、使用されているハードウェアの一部がアクティブであり、いくつかの連続する副次的動作によって使用される場合があることである。本発明者は、特定のアクセス順序と組み合わされたメモリアレイ内でのデータの特定の編成が、このような問題を解決し得ることに気付いた。第１の実施形態によれば、メモリアレイは複数のメモリマクロに分割され、各メモリマクロは、行及び列に配列されたメモリセルのアレイを含む。連続するマルチサイクルマクロアクセスは、異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータは、異なるメモリマクロ及び異なる列に配列されて、連続するアクセスに一致する。
一例が図２に示される。図に示されるように、第１のビットセル１ａの第１のマクロアクセス１０２は、クロック１０６上の第１の立ち上がりエッジ１０５で行われる。第１のビットセル１０１は第１のマクロ１０４内、及び１対のビット線に関連付けられた第１の列１０３内に位置する。通常は１ａの隣に配置されるであろうバースト内の第２のビットセル２ａは、第２のメモリマクロ内の第２の列１０３に配置される。第２のビットセル２ａの第２のマクロアクセス１０２’は、クロック１０６の第２の立ち上がりエッジ１０５’で行われる。アクセスは、読み出しアクセスまたは書き込みアクセスのどちらかである場合がある。マクロアクセスは、読み出しアクセスと書き込みアクセスの両方と時間的に重複している場合がある。
本開示はさらに、複数のメモリマクロを含むバーストアクセスメモリを操作する方法に関し、各メモリマクロは、行及び列に配列されたメモリセルのアレイを含み、方法は、メモリマクロへの複数のマクロアクセスを生成するステップであって、複数のマクロアクセスは、互いに対して所定の遅延をもって開始するように予定され、各マクロアクセスは、複数の順序付けされた副次的動作に分割される生成するステップを含み、連続するマクロアクセスは異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータは異なるメモリアクセス及び異なる列に配列されて、連続するマクロアクセスに一致する。方法は、本開示のバーストアクセスメモリの任意の実施形態で実行され得る。
本開示のバーストアクセスメモリの実施形態を示す。 本開示のバーストアクセスメモリの実施形態を示す。 本開示のバーストアクセスメモリの実施形態を示す。 本開示のバーストアクセスメモリの実施形態を示す。 本開示のバーストアクセスメモリの実施形態を示す。 本開示のバーストアクセスメモリの実施形態を示す。 本開示のバーストアクセスメモリの動作の一例を示す。 バーストアクセスメモリの動作の例を示す。 バーストアクセスメモリの動作の例を示す。 ビットセルの実施形態を示す。 ビットセルの実施形態を示す。 ビットセルの実施形態を示す。 ローカルビット線とグローバルビット線との間の接続の実施形態を示す。 複数のメモリマクロの一実施形態を示し、メモリマクロは異なるサイズを有する。
本開示は、メモリが動作する電圧に対する読み出し速度及び書き込み速度に関する改善がなされたバーストアクセスメモリに関する。用語「電圧に対する速度」は、より高い電圧レベルを提供することによってデジタル回路での切り替え速度を改善できるという周知の事実に照らして解釈されるものとする。本開示のバーストアクセスメモリは、所与の電圧レベルに対して速度を加速することができる。これはまた、従来のメモリ向けの所与の供給電圧で特定の読み出し／書き込み速度を達成できる場合、本開示のメモリ技術を使用することによって、同じ速度を、より低い供給電圧で可能にできることを意味する。バーストアクセスメモリは複数のメモリマクロを含み、各メモリマクロは行及び列に配列されたメモリセルのアレイを含む。当業者によって理解されるであろうように、メモリは、通常、メモリアレイに加えて、デコーダ（行デコーダ／行選択ロジック、列デコーダ）、センス増幅器、入力／出力バッファ、ポート（データ、アドレス、イネーブル信号、リセット、クロックなど）、マルチプレクサ、及び制御回路など、いくつかの周辺ロジック及びコンポーネントを含む。バーストモードをサポートするメモリでは、アクセスは１クロックサイクルで行われる必要はない。メモリは次に、アドレスから読み出しまたは書き込みを開始し、連続するアドレスから読み出しまたは書き込みを続行する。これによってより高速のデータレートが可能になる。本開示のバーストアクセスメモリの一実施形態によれば、コントローラは、メモリマクロへの複数のマクロアクセスを生成することによってバーストアクセスメモリのバーストアクセスを予定するように構成され、複数のマクロアクセスは、互いに対して所定の遅延をもって開始するように予定される。好ましくは、各マクロアクセスは、複数の順序付けされた副次的動作に分割される。これには、例えば、第１のマクロアクセスが第１の副次的動作を実行し、一方、第２のマクロアクセスが第２の副次的動作を実行するように、順序付けされた副次的動作を時間的に分散できる利点がある。マクロアクセスが複数の順序付けされた副次的動作に分割され、連続するマクロアクセスが異なるメモリマクロ及び異なる列に向けられることは、アクセスが、使用されているが、ある時点で再び利用可能になる列で再開することを除外するとして解釈されないものとする。一例として、アクセスは、それらが列０で開始する列にアクセスし、最後の列に達するまで上方にインクリメントし、アクセスが次に０で再開するという意味では循環的であってよい。本開示のバーストアクセスメモリは、メモリのアクセスのクリティカルパスを破壊すると言うことができる。メモリに対する動作における内部コンフリクトを回避するために、好ましくは、データは、連続するマクロアクセスが異なるメモリマクロ及び異なる列に向けられるように編成される。換言すれば、アクセスが所与のアドレスで開始する場合、開始アドレスに関して連続するマクロアクセスは、説明されるように所定のアクセスパターンに従って発生する。結果的に、データは、説明されるようにアクセスの所定のシーケンスに一致するようにメモリアレイで配列される。
「連続するマクロアクセス」は、本願の文脈では広義の意味を与えられるものとし、ある状況下のマクロアクセスは、いくつかのアクセスを含む場合がある。以下の例は、このようなマルチアクセスが本発明の範囲内でどのように続くと考えることができるのかを説明する。第１の通常の状況によれば、メモリセルは、図４Ａに示されるように、６Ｔメモリセルなど、シングルポートメモリセルである。このタイプのセルがアクセスされるとき、ビット線ＢＬ及び￣ＢＬは、周知の手法で使用され得る。ビット線は占有されているので、本実施形態では、連続するマクロアクセス、つまり第１のマクロアクセスに続くマクロアクセスは、異なるメモリマクロ及び異なる列に向けられる。しかしながら、他のタイプのビット線を使用しても、本開示の技術を利用することは可能である。一例は、図４Ｂの例に示されるような８Ｔデュアルポートメモリセルなどのデュアルポートメモリセルである。このようなセルが２対のビット線、ＢＬ１／ＢＬ２及びＢＬ３／ＢＬ４を有することに留意されたい。このようなセルでは、２対のビット線が互いに遮断しない、並行した２つのアクセス、または連続する２つのアクセスがある場合がある。この状況では、それぞれ参照される「連続するマクロアクセス」は、それらが異なるビット線を使用する限り、いくつかのマクロアクセスを有し得ると考えられる。図４Ｃは、２つのサブアクセスがマクロアクセスと呼ばれるものを形成し得るメモリセルのさらなる例を示す。メモリセルは、さらなるポートを有する場合もあり、マクロアクセスは相応してさらなるサブアクセスを含む場合がある。
バーストアクセスメモリの動作及びアクセスパターンの一例は、図３Ａに示されている。メモリアレイ１０７は、４つのメモリマクロ１０４、１０４’、１０４’’、及び１０４’’’を有し、各メモリマクロ１０４はビットセル１０１の列１０３及び行１１５を含む。あらゆるメモリマクロは１６×８のビットセル１０１を有する。メモリマクロ内の列は、ローカルビット線１１４ａ、またはより典型的には、ローカルビット線１１４ａの対を有する。列１０３のローカルビット線１１４ａは、すべてのメモリマクロ１０４の同じ列１０３のグローバルビット線１１４ｂにビット線スイッチ１１６を介して接続可能である。したがって、スイッチは、どのメモリマクロ１０４が各列１０３に対してグローバルビット線１１４ｂへのアクセスを有するのかを制御することができる。例では、第１のマクロアクセスは、コンフリクトなしにアクセスできる第１のメモリマクロ１０４内の４つのビットセルの並列アクセスを含む。これは、第１のメモリマクロ１０４に対して４つのビット線スイッチ１１６を有効にすることによって示される。左から列番号０、４、８、及び１２を形成するビットセルがアクセスされる。第２のマクロアクセスは、コンフリクトなしにアクセスできる第２のメモリマクロ１０４’内の４つのビットセルの並列アクセスを含む。第２のマクロアクセスは、好ましくは、第１のマクロアクセスに対してわずかに遅れて発生する。これは、第２のメモリマクロ１０４’に対して４つのビット線スイッチ１１６’を有効にすることによって示される。左から列番号１、５、９、及び１３を形成するビットセルがアクセスされる。第３のマクロアクセスは、コンフリクトなしにアクセスできる第３のメモリマクロ１０４’’内の４つのビットセルの並列アクセスを含む。第３のマクロアクセスは、好ましくは、第２のマクロアクセスに対してわずかに遅れて発生する。これは、第３メモリマクロ１０４’’に対して４つのビット線スイッチ１１６’’を有効にすることによって示される。左から列番号２、６、１０、及び１４を形成するビットセルがアクセスされる。第４のマクロアクセスは、コンフリクトなしにアクセスできる第４のメモリマクロ１０４’’内の４つのビットセルの並列アクセスを含む。第４のマクロアクセスは、好ましくは、第３のマクロアクセスに対してわずかに遅れて発生する。これは、第４メモリマクロ１０４’’’に対して４つのビット線スイッチ１１６’’’を有効にすることによって示される。左から列番号３、７、１１、及び１５を形成するビットセルがアクセスされる。
図３Ｂのメモリアレイは、４つのメモリマクロ１０４、１０４’、１０４’’、及び１０４’’’を含むメモリアレイ１０７のさらなる例を示し、各メモリマクロ１０４はビットセル１０１の列１０３及び行１１５を含む。この例では、各セル、及び一致した各列は、２対のビット線を有する。メモリマクロ１０４内の列１０３は、２対のローカルビット線１１４ａを有する。これらの対のビット線は、図４Ｂに示されるタイプのビットセルに対応し得る。列１０３のローカルビット線１１４ａは、ビット線スイッチ１１６を介してグローバルビット線１１４ｂに接続可能である。
マクロアクセスは複数の副次的動作に分割され、マクロアクセスは互いに対して遅延するので、メモリアレイに関連する機能の並列利用が可能になる。動作原理及び利点は、パイプライン処理の動作原理及び利点に類似しており、これはメモリマクロ内のデータの配列によって可能になる。バーストアクセスメモリのアクセス待ち時間が、少なくとも２クロックサイクル、または少なくとも４クロックサイクル、または少なくとも８クロックサイクル、または少なくとも１６クロックサイクルなど、クロックサイクルよりも著しく長い場合、配列は特に有用である。
マクロアクセスを遅延させる１つの方法は、高速クロックを使用し、クロックサイクル毎に新しいマクロアクセスを生成することである。この文脈での用語「高速」は、メモリアレイが所与の公称動作電圧の場合に１クロックサイクル内でデータを送出することができない周波数で、クロックが動作していると見なすことができる。クロックは、例えば、少なくとも１ＧＨｚ、好ましくは少なくとも２ＧＨｚ、より好ましくは少なくとも５ＧＨｚ、さらにより好ましくは１０ＧＨｚの周波数を有し得る。メモリアレイのアクセス待ち時間が、それぞれ１ｎｓ、５００ｐｓ、２００ｐｓ、または１００ｐｓを超える場合、従来のバーストメモリは、クロックサイクル毎にデータを送出できないであろう。一実施形態によれば、動作周波数、すなわち高速クロックの周波数は、メモリマクロのアクセス待ち時間が少なくとも３ｎｓである場合、少なくとも１ＧＨｚであり、メモリマクロのアクセス待ち時間が少なくとも１．５ｎｓである場合、好ましくは少なくとも２ＧＨｚであり、メモリマクロのアクセス待ち時間は少なくとも６００ｐｓである場合、より好ましくは少なくとも５ＧＨｚであり、メモリマクロのアクセス待ち時間は少なくとも３００ｐｓである場合、さらにより好ましくは１０ＧＨｚである。クロックサイクル毎にデータを送出できないとき、本開示のバーストアクセスメモリのマクロアクセスは、マルチサイクルマクロアクセスと呼ばれる場合がある。図２のマクロアクセス１０２、１０２’、１０２’’、及び１０２’’’は、重複する遅延したマルチサイクルアドレスを示す。したがって、本開示のバーストアクセスメモリの一実施形態では、複数のマクロアクセスは、時間的に重複している。好ましくは、連続するメモリアドレスのデータは、重複するマクロアクセスについてメモリマクロとビット線の衝突が発生しないように、異なるメモリマクロ及び異なる列に配列される。より具体的には、これは、第１のデータが、例えば第１のメモリマクロ及び第１の列に配列され得、第２のデータが第２のメモリマクロ及び第２の列に配列され得、第３のデータが第３のメモリマクロ及び第３の列に配列され得、以下同様であることを意味する。結果的に、より一般化されると、Ｎ番目のデータは、例えばＮ番目のメモリマクロ及びＮ番目の列に配列され得る。当業者によって理解されるであろうように、衝突が発生しない限り、データの任意の適切な配列及びアクセス順序が可能である。Ｎ番目のメモリマクロ及びＮ番目の列に配列されたＮ番目のデータの例は、他の類似する配列で実施することができる。一例として、ビット線０（列）がメモリマクロ０に配列されたデータ０に使用される場合、なんらかの所定の時点で、ビット線０は、マクロＮ＋１など、異なるマクロでのさらなるアクセスに利用可能になる。データ及びデータアクセスは次に、使用されるアクセス方式に従って利用可能であるビット線を、それらが利用可能になり次第再使用できるように、配列できる。例えば、第１のデータは、任意の適切なメモリマクロに配置することができる。アクセスは、必ずしも単一セルのアクセスでなくてもよい。より典型的には、例えばバイトまたはワードを構成する複数のインターリーブされたセルの並列アクセスは、本開示の範囲内のアクセスと見なし得る。図３Ａの例では、４つのビット１０１は、第１のメモリマクロ１０４から同時に読み出される。一実施形態では、バーストアクセスメモリのアクセス待ち時間は、少なくとも３クロックサイクル、または少なくとも４クロックサイクル、または少なくとも５クロックサイクル、または少なくとも８クロックサイクルなど、１クロックサイクルよりも著しく長い。
図３Ａの例では、バーストアクセスメモリは、アクセスのマルチサイクルの性質に起因するある程度の待ち時間をもってクロックサイクル毎に４ビットを送出するように構成される。コントローラ１０９は、時間多重化によって出力マルチプレクサ１１１を制御するように構成される。したがって、一実施形態では、本開示のバーストアクセスメモリは、連続するマクロアクセスから読み出されたデータが出力に送られ、連続するマクロアクセスの出力データが、クロック信号のクロックサイクル毎に出力ポートに送出されるように、または入力ポートからクロック信号のクロックサイクル毎の入力データ送出ポートが連続するマクロアクセスのメモリセルに書き込まれるように、複数のマクロアクセスと同期された入力及び／または出力マルチプレクサを含む。本開示に説明される時間多重化と、データ及びマクロアクセスの配列との組み合わせのさらなる利点は、センス増幅器１１２の数を制限することができ、図３Ａの例では、４ビットがクロックサイクル毎に送出されるので、４つのセンス増幅器に制限できることである。本実施形態では、センス増幅器は、メモリアレイに対して出力マルチプレクサの後ろに配置され得る。したがって、一実施形態では、本開示のバーストアクセスメモリは、登録された出力読み出しバッファなしで動作するように構成される。したがって、一実施形態では、本開示のバーストアクセスメモリの入力及び／または出力ロジックは、各マクロアクセスでアクセスされるデータの内部マクロデータ幅に等しいデータ幅を有する。
本開示のバーストアクセスメモリの一実施形態はさらに、少なくとも２つの並列入力及び／または出力マルチプレクサを含み、連続するマクロアクセスから読み出されたデータは、２つの並列出力マルチプレクサに交互に送られるか、または連続するマクロアクセスに書き込まれたデータは、例えば、列の２対のビット線に交互に送られる。上述のように、非常に高速で動作しているとき、アクセスのための信号経路全体は、多くの場合、ボトルネックとなる。本開示のバーストアクセスメモリでは、メモリアクセスのクリティカルパスは著しく破壊され、通常、入力多重化または出力多重化でコントローラのみを含み得る。非限定的な例として、これによって８ＧＨｚで実行するメモリアクセスが可能になり得る。しかしながら、このような場合、８ＧＨｚで実行する代わりに、さらなるオプションは、２つの並列入力または出力マルチプレクサを使用し、出力ポートの数を倍増し、４ＧＨｚで実行することである場合がある。この概念は、特定の状況について、さらなる並列入力または出力マルチプレクサ及び入力または出力ポート及び／または追加の読み出しロジックを含むようにさらに拡張し得る。さらに、一実施形態では、連続するマクロアクセスから読み出されたデータは、１つの出力マルチプレクサに交互に送られる、及び／または連続するマクロアクセスのための書き込みデータは、入力ポートから交互に送られる。さらなる実施形態では、連続するマクロアクセスから読み出されるデータは、複数の出力ポートに交互に送られる、及び／または書き込みデータは、複数の入力ポートから交互に送られる。
図１Ｄは、ビットセルが、列毎に２対のビット線Ａ［ｘ］とＢ［ｘ］を有するデュアルポートビットセルである一例を示す。この実装の場合、データは、シーケンスデータＡ、データＢ、データＡ、データＢ、以下同様によって例示されるように交互に読み出すか、または書き込むことができる。図１Ｅは、ビットセルが、列毎に２対のビット線Ａ［ｘ］とＢ［ｘ］を有するデュアルポートビットセルであるさらなる例を示す。この例では、読み出しロジックは、並列でデータＡとＢを読み出すか、または書き込むための構造を含む。図１Ｅは、ビットセルがシングルポートビットセルである一例を示す。本実施形態では、シングルポートビットセルのメモリ構造は、アクセスをメモリ上のいくつかのポートに分割する読み出しロジック及び／または書き込みロジックを追加することによってデュアルポートメモリに変換することができる。一例では、ポートＡからのデータＡ、Ｃなどは、データＢ、ＤなどとインターリーブされてシーケンスデータＡ、Ｂ、Ｃ、Ｄなどを作成する。図１Ｄ～図１Ｆの実施形態のすべてについて、デュアルポートビットセル及びデュアルメモリポートをマルチポートに一般化することができる。
各列のメモリセルは、少なくとも１つのローカルビット線によって接続され得、複数のメモリマクロの列毎のローカルビット線はグローバルビット線に接続され、異なるメモリマクロのローカルビット線をグローバルビット線に選択的に接続するためのビット線制御ロジックをさらに含む。より典型的には、メモリマクロ内の列は列毎に１対のローカルビット線を有する。いくつかのメモリマクロの対応するローカルビット線が、グローバルビット線に接続可能であってよい。ローカルビット線は、例えば、スイッチを用いてグローバルビット線に接続することができる。例えば、データが第２のメモリマクロの第３の列のビットセルから読み出される場合、第２のメモリマクロの第３の列のローカルビット線またはビット線対は、すべてのメモリマクロの第３の列のグローバルビット線またはビット線対に接続される。本開示のバーストアクセスメモリの一実施形態によれば、各列のメモリセルは少なくとも１つのローカルビット線によって接続され、各行のメモリセルはワード線によって接続され、複数のメモリマクロの列毎のローカルビット線は、他のメモリマクロの対応するローカルビット線に接続されたグローバルビット線に接続される。同様に、各列のメモリセルは１対のローカルビット線によって接続され得、複数のメモリマクロの列毎の１対のローカルビット線は、他のメモリマクロの対応する対のローカルビット線に接続可能な１対のグローバルビット線に接続可能である。したがって、メモリマクロは、グローバルビット線を共有し得る。バーストアクセスメモリは、ローカルビット線とグローバルビット線との間の接続を制御するためのビット線スイッチを含み得る。さらに、バーストアクセスメモリは、異なるグローバルビット線に対するローカルビット線を選択するためのローカル多重化ロジックまたは制御ロジックを含み得る。グローバルビット線はまた、代わりにまたは組み合わせて、複数のローカルビット線に接続され得る。本開示で提案される並列性は一度にビット線のいくつかしか使用し得ないので、この構成では、グローバルビット線の数は、列の数よりも少なくてよい。図５Ａは、ローカルビット線とグローバルビット線との間の接続の実施形態を示す。センス増幅器を、ローカルビット線またはグローバルビット線のどちらかに配置できることに留意されたい。図５Ｂは、ローカルビット線と、マルチプレクサ、読み出しイネーブル信号によって制御されるセンス増幅器、及び書き込みイネーブル信号によって制御されるトライステートバッファを含むシングルエンドグローバルビット線との間の接続の実施形態を示す。一実施形態では、グローバルビット線の少なくとも１つは、同じマクロ内の複数のローカルビット線に接続可能である。このような接続は、コントローラからの制御信号によって作動されるスイッチを使用することによって取得され得る。スイッチは、対応するマクロにアクセスするときに作動され得る。スイッチは双方向性であってよく、書き込み動作中、スイッチはグローバルビット線から選択されたローカルビット線にデータを転送し、読み出し中、スイッチはローカルビット線からグローバルビット線にデータを転送することを意味する。
本開示はさらに、バーストアクセスメモリの異なる電圧ドメインの使用にも関する。本発明者は、メモリマクロアクセスを連続して実行される副次的動作及びメモリマクロ内でのデータの特殊な配列に分割することによって、メモリのアクセスのクリティカルパスを破壊するために並列性を利用する本開示のバーストアクセスメモリが、異なる電圧ドメイン構成を使用することによっていくつかの利点を達成する可能性を開くことに気付いた。一実施形態では、バーストアクセスメモリは、異なる内部電圧ドメインと動作するように構成され、メモリアレイは、バーストアクセスメモリのロジックの残りよりも低い電圧を供給されるか、またはメモリアレイは、バーストアクセスメモリのロジックの残りよりも高い電圧を供給される。メモリアレイが、バーストアクセスメモリのロジックの残りよりも低い電圧を供給される場合は、本開示のバーストアクセスメモリの速度の改善によって可能になる。通常、電力消費のかなりの部分を占めるメモリアレイは、メモリアレイがより低い電圧で動作できる場合には大幅に低減することができる。周辺ロジックは依然としてより高い電圧で動作する必要がある場合があるが、メモリアレイと比較すると影響は依然として比較的に低い場合がある。目標がきわめて高速のメモリを達成することである場合、メモリアレイがバーストアクセスメモリのロジックの残りよりも高い電圧を供給されるパーティションと連動して、メモリアレイでの安定性の問題を低減させることが可能である場合がある。この場合、ロジックの残りは依然としてより低い電圧で動作することができ、これによって電力も節約される。第３の実施形態では、複数のメモリマクロ、行選択ロジック、及び列ロジックは、書き込み動作が実行されるのか、または読み出し動作が実行されるのかに応じて異なる電圧レベルで動作する。これにより、読み出し動作及び書き込み動作中のノイズマージンを増加させることができる。
本開示はさらに、初期バーストメモリバッファに関する。本開示のバーストアクセスは読み出し速度及び書き込み速度の加速を提供するが、通常、初めての読み出しアクセスまたは書き込みアクセスの待ち時間が依然としてある。すなわち、読み出しデータが要求されるとき、最初のデータが出力ポートで利用可能になるまで、通常、数クロックサイクルを要する。同様に、最初のデータがメモリアレイに書き込まれるまで数クロックサイクルを要する。一実施形態では、本開示のバーストアクセスメモリはさらに、別個の初期バーストメモリバッファを含み、コントローラは、メモリアレイが読み出しデータを送出するために要する時間に対応する待ち時間期間中、クロックサイクル毎に別個の初期バーストメモリバッファからデータを読み出すように構成されるか、またはコントローラは、最初のデータをメモリアレイに書き込むために要する時間に対応する待ち時間期間中、クロックサイクル毎に別個の初期バーストメモリバッファにデータを書き込むように構成される。別個の初期バーストメモリバッファが機能するためには、初期バーストメモリバッファは、最初のデータが出力ポートで利用できない最初のクロックサイクルの間に読み出されることが意図されるデータを予めロードされる必要がある。バーストアクセスメモリの場合、これはいくつかの方法で行い得る。この構成では、初期バーストメモリバッファは、メモリアレイの構成可能かつ所定の場所から開始するメモリデータの内容を予めロードされ得る。例えば、読み出しが毎回、最初から開始すること、またはメモリ全体もしくは所与のメモリマクロのみが読み出されることが既知である場合、次に初期バーストメモリバッファは、メモリアレイの最初に、または所与のメモリマクロの最初に位置するデータを予めロードされる。別個の初期バーストメモリバッファを対象とする状況では、特別なスケジューリングが使用され得る。例えば、読み出しアクセスなど、メモリアクセスが要求されるとき、２つの並列動作が同時に開始する。第１の動作は、メモリアレイが読み出しデータを送出するために要するサイクル数、別個の初期バーストメモリバッファから予めロードされたデータを読み出すことである。第２の動作は、別個の初期バーストメモリバッファの内容に対応するアドレスに続くアドレスでマクロアクセスを開始することである。さらに、本開示のバーストアクセスメモリの一実施形態によれば、メモリマクロは異なるサイズを有する。より具体的には、メモリマクロは異なる数の行を有する場合がある。図６は、複数のメモリマクロの一例を示し、メモリマクロ（１０４、１０４’、１０４’’、１０４’’）は異なるサイズを有する。異なるサイズのメモリマクロを有することは、初期バーストメモリバッファと組み合わせて特に有利である場合がある。メモリマクロの異なるサイズは、通常、読み出しアクセスまたは書き込みアクセスの異なる待ち時間を暗示する。初期バーストメモリバッファを使用しているときに、バッファは異なる待ち時間及び読み出しまたは書き込みの状況と照合することができる。
異なるサイズのメモリマクロの実装に対して有用であり得るが、他の状況に対しても有用であり得るさらなる実施形態では、コントローラは、個々のメモリマクロアクセスのタイミング及び／または応答時間、及び／またはマクロアクセスサイズに基づいた順序でメモリマクロへの複数のマクロアクセスを生成するように構成される。これは、例えば、一方のマクロが他方のマクロよりも遅い場合に有利である場合がある。メモリマクロに、例えば、０、１、２、及び３など番号が付けられ、メモリマクロ３のアクセスが他のマクロアクセスよりも遅い場合、０－１－２－３－０－１－２－０－１－２－３などの順序でメモリアクセスにアクセスすることができる。この例では、マクロが１ラウンド毎にアクセスの準備ができない場合があるため、マクロアクセス３番は、２回目毎（ｅｖｅｒｙ ｓｅｃｏｎｄ ｔｉｍｅ）に抜かされる。代わりに、マクロ２と３は、例えば、順序０－１－２－０－１－３－０－１－２－０－１－３などで交互にアクセスされるであろう。一実施形態では、所定のマクロアクセスは少なくとも２回目毎に抜かされる、及び／またはいくつかの所定のマクロアクセスはマクロアクセスのシーケンスで交互にアクセスされる。一実施形態では、タイミングユニットは、所定のアクセス時間よりも長くかかるマクロアクセスが少なくとも２回目毎に抜かされる順序でアクセスを配列するように構成される。
複数の順序付けされた副次的動作は、使用する並列性が使用することがどれほど有利であるのか、メモリ内でのタイミング制約、または動作電圧レベルなどの他の制約を含むいくつかのパラメータに応じて選択され得る。好ましくは読み出し動作のための複数の順序付けされた副次的動作は、行デコード、列デコード、ワード線活性化、ローカルビット線活性化及びグローバルビット線活性化などのビット線活性化、ローカルビット線プリチャージ及びグローバルビット線プリチャージなどのビット線プリチャージ、メモリセル放電、ローカルビット線スイッチ及びグローバルビット線スイッチなどのビット線スイッチの制御、センス増幅器活性化、出力多重化から選択され得る。好ましくは書き込み動作のための複数の順序付けされた副次的動作は、行デコード、列デコード、バッファへの書き込み値格納、グローバルビット線及びローカルビット線活性化などのビット線活性化、ワード線活性化、メモリセルへの書き込み値のプッシュなどから選択され得る。
当業者が理解するであろうように、メモリはいくつかの論理機能を含む。したがって、バーストアクセスメモリは、とりわけデコーダユニットと、読み出し及び書き込みロジックを含む。本開示のバーストアクセスメモリの一実施形態の一例は、図１Ａに示される。この例では、バーストアクセスメモリ１００は、デコードユニット１０８と、メモリアレイ１０７のアクセス及びマルチプレクサ１１１の出力多重化を制御するためのコントローラ１０９とを含む。メモリアレイ１０７はいくつかのメモリマクロ１０４を含み、各メモリマクロ１０７は、行及び列に配列されたメモリセル１０１のアレイを含む。センス増幅器１１２は、メモリアレイ１０７に関してマルチプレクサ１１１の後ろに配置される。例では、任意選択である初期読み出しメモリバッファ１１０がある。図１Ｂでは、センス増幅器１１２はマルチプレクサ１１１の前に配置される。図１Ｃは、バッファ（レジスタ）がメモリアレイから／メモリアレイへ値を読み出す及び書き込むために使用できるさらなる実施形態を示す。本実施形態では、コントローラ１０９は、読み出し信号、書き込み信号、及び選択信号を制御する。マルチプレクサは、入力と出力の両方に使用できる。
メモリアレイ内のメモリセルは、例えば、４Ｔ、５Ｔ、６Ｔ、７Ｔ、８Ｔビットセルなど、任意の適切なメモリセルであってよい。図４Ａは、シングルポート６Ｔメモリセルの一例を開示する。図４Ｂは、デュアルポート８Ｔメモリセルの一例を開示する。図４Ｃは、デュアルポート８Ｔメモリセルの一例を開示する。
本開示のバーストアクセスメモリは、一次バーストアクセスモードを有するが、バーストアクセスメモリがランダムアクセスもサポートすることは除外されない。したがって、一実施形態では、バーストアクセスメモリは、第１のバースト読み出し及び／または書き込みモードと、第２のランダムアクセスモードとを有する。結果的に、このようなデュアルモードメモリは、ランダムアクセスを処理するために少なくともなんらかの追加のロジックを必要とする。
本開示はさらに、複数のメモリマクロを含むバーストアクセスメモリを操作する方法に関し、各メモリマクロは行及び列に配列されたメモリセルのアレイを含む。方法は、メモリマクロへの複数のマクロアクセスを生成させることを含む。好ましくは、複数のマクロアクセスは、互いに対して所定の遅延をもって開始するように予定される。好ましくは、各マクロアクセスは、複数の順序付けされた副次的動作に分割される。好ましくは、連続するマルチサイクルマクロアクセスは、異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータは、異なるメモリマクロ及び異なる列に配列されて、連続するマクロアクセスに一致する。方法は、本開示のバーストアクセスメモリの任意の実施形態で実行され得る。アクセスは、読み出し動作及び／またか書き込み動作であってよい。
詳細
１．バーストアクセスメモリであって、
複数のメモリマクロを含むメモリアレイであって、各メモリマクロが行及び列に配列されたメモリセルのアレイを含む、前記メモリアレイと、
前記メモリマクロへの複数のマクロアクセスを生成することによって前記バーストアクセスメモリのバーストアクセスを予定するように構成されたコントローラであって、前記複数のマクロアクセスが、互いに対して所定の遅延をもって開始するように予定される、前記コントローラと
を備え、
各マクロアクセスが複数の順序付けされた副次的動作に分割され、連続するマクロアクセスが、異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータが、前記異なるメモリマクロ及び前記異なる列に配列されて前記連続するマクロアクセスに一致する、
前記バーストアクセスメモリ。
２．新しいマクロアクセスがクロック信号のクロックサイクル毎に、２回目のクロックサイクル毎に、または４回目のクロックサイクル毎に開始するように予定される、項目１に記載のバーストアクセスメモリ。
３．前記複数の順序付けされた副次的動作が順次に実行され、各副次的動作がクロック信号のサイクル毎に開始する、項目２に記載のバーストアクセスメモリ。
４．前記メモリマクロへの前記マクロアクセスがマルチサイクルマクロアクセスである、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
５．前記バーストアクセスメモリが、デコーダユニットと、読み出し及び書き込みロジックとを備える、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
６．前記複数のメモリマクロが垂直に配列され、ビット線が前記複数のメモリマクロの列間で共有されるか、または接続可能である、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
７．前記複数のメモリマクロが水平に配列され、ワード線が、前記複数のメモリマクロの行間で共有されるか、または接続可能である、項目１～５のいずれか１項目に記載のバーストアクセスメモリ。
８．前記バーストアクセスメモリが、登録された出力読み出しバッファなしで動作するように構成される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
９．好ましくは読み出し動作のための前記複数の順序付けされた副次的動作が、
－行デコード、
－列デコード、
－ワード線活性化、
－ローカルビット線活性化及びグローバルビット線活性化などのビット線活性化、
－ローカルビット線プリチャージ及びグローバルビット線プリチャージなどのビット線プリチャージ、
－メモリセル放電、
－ローカルビット線スイッチ及びグローバルビット線スイッチなどのビット線スイッチの制御、
－センス増幅器の活性化、
－出力多重化
から選択される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１０．好ましくは書き込み動作のための前記複数の順序付けされた副次的動作が、
－行デコード、
－列デコード、
－書き込み値のバッファへの格納、
－グローバルビット線活性化及びローカルビット線活性化などのビット線活性化、
－ワード線活性化、
－書き込み値の前記メモリセルへのプッシュ
から選択される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１１．各列の前記メモリセルが少なくとも１つのローカルビット線によって接続され、各行の前記メモリセルがワード線によって接続され、前記複数のメモリマクロの列毎の前記ローカルビット線が、他のメモリマクロの対応するローカルビット線に接続可能なグローバルビット線に接続可能である、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１２．各列の前記メモリセルが１対のローカルビット線によって接続され、前記複数のメモリマクロの列毎の前記１対のローカルビット線が、他のメモリマクロの対応する対のローカルビット線に接続可能な１対のグローバルビット線に接続可能である、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１３．前記メモリマクロが前記グローバルビット線を共有する、項目１１または１２のいずれか１項目に記載のバーストアクセスメモリ。
１４．前記ローカルビット線と前記グローバルビット線との間の接続を制御するためのビット線スイッチをさらに備える、項目１１～１３のいずれか１項目に記載のバーストアクセスメモリ。
１５．各列の前記メモリセルが、少なくとも１つのローカルビット線によって接続され、前記複数のメモリマクロの列毎の前記ローカルビット線がグローバルビット線に接続可能であり、異なるメモリマクロの前記ローカルビット線を前記グローバルビット線に選択的に接続するためのビット線制御ロジックをさらに備える、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１６．連続するマクロアクセスから読み出されたデータが時間多重化される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１７．前記連続するマクロアクセスから読み出されたデータが出力に送られ、前記連続するマクロアクセスの出力データが、前記クロック信号のクロックサイクル毎に出力ポートに送出されるように、前記複数のマクロアクセスと同期された出力マルチプレクサをさらに備える、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１８．入力及び／または出力ロジックが、各マクロアクセスでアクセスされるデータの内部マクロデータ幅に等しいデータ幅を有する、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
１９．センス増幅器と、前記複数のマクロアクセスから読み出しデータを選択するための出力マルチプレクサとをさらに備え、前記センス増幅器が前記出力マルチプレクサの後ろに配置される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２０．前記バーストアクセスメモリのアクセス待ち時間が、少なくとも２クロックサイクル、または少なくとも４クロックサイクル、または少なくとも８クロックサイクル、または少なくとも１６クロックサイクルなど、１クロックサイクルよりも著しく長い、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２１．前記複数のマクロアクセスが時間的に重複している、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２２．連続するメモリアドレスの前記データが、重複するマクロアクセスについてメモリマクロとビット線の衝突が発生しないように、前記異なるメモリマクロ及び前記異なる列に配列される、項目２１に記載のバーストアクセスメモリ。
２３．第１のデータが第１のメモリマクロ及び第１の列に配列され、第２のデータが第２のメモリマクロ及び第２の列に配列され、第３のデータが第３のメモリマクロ及び第３の列に配列される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２４．Ｎ番目のデータがＮ番目のメモリマクロ及びＮ番目の列に配列される、項目２３に記載のバーストアクセスメモリ。
２５．前記動作周波数が、少なくとも１ＧＨｚ、好ましくは少なくとも２ＧＨｚ、より好ましくは少なくとも５ＧＨｚ、さらにより好ましくは１０ＧＨｚである、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２６．前記動作周波数が、メモリマクロの前記アクセス待ち時間が少なくとも３ｎｓである場合、少なくとも１ＧＨｚであり、メモリマクロの前記アクセス待ち時間が少なくとも１．５ｎｓである場合、好ましくは少なくとも２ＧＨｚであり、メモリマクロの前記アクセス待ち時間が少なくとも６００ｐｓである場合、より好ましくは少なくとも５ＧＨｚであり、メモリマクロの前記アクセス待ち時間が少なくとも３００ｐｓである場合、さらにより好ましくは１０ＧＨｚである、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２７．異なる内部電圧ドメインと動作するように構成され、前記メモリアレイが、前記バーストアクセスメモリの前記ロジックの残りよりも低い電圧を供給されるか、または前記メモリアレイが、前記バーストアクセスメモリの前記ロジックの前記残りよりも高い電圧を供給される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２８．前記複数のメモリマクロ、行選択ロジック、及び列ロジックが、書き込み動作が実行されるのか、または読み出し動作が実行されるのかに応じて異なる電圧レベルで動作する、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
２９．前記バーストアクセスメモリが、第１のバースト読み出し及び／または書き込みモードと、第２のランダムアクセスモードとを有する、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
３０．別個の初期バーストメモリバッファをさらに備え、前記コントローラが、前記メモリアレイが読み出しデータを送出するために要する時間に対応する待ち時間期間中、クロックサイクル毎に前記別個の初期バーストメモリバッファからデータを読み出すように構成される、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
３１．前記メモリマクロが、異なるサイズを有する、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
３２．前記メモリマクロが、異なる数の行を有する、先行項目のいずれか１項目に記載のバーストアクセスメモリ。
３３．複数のメモリマクロを含むバーストアクセスメモリを操作する方法であって、
各メモリマクロが行及び列に配列されたメモリセルのアレイを備え、前記方法が、前記メモリマクロへの複数のマクロアクセスを生成するステップであって、前記複数のマクロアクセスが、互いに対して所定の遅延をもって開始するように予定され、各マクロアクセスが、複数の順序付けされた副次的動作に分割される、前記生成するステップ
を含み、
連続するマクロアクセスが異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータが前記異なるメモリマクロ及び前記異なる列に配列されて、前記連続するマクロアクセスに一致する、
前記方法。
３４．前記アクセスまたは読み出し動作、項目３３に記載の複数のメモリマクロを含むバーストアクセスメモリを操作する方法。
３５．前記アクセスまたは書き込み動作、項目３３に記載の複数のメモリマクロを含むバーストアクセスメモリを操作する方法。
３６．前記バーストアクセスメモリが、項目１～３２のいずれか１項目の前記バーストアクセスメモリである、項目３３～３５のいずれか１項目に記載の複数のメモリマクロを含むバーストアクセスメモリを操作する方法。

Claims (22)

  1. バーストアクセスメモリであって、
    複数のメモリマクロを備えるメモリアレイであって、各メモリマクロが、行及び列に配列された、読み出し／書き込みロジックのないメモリセルのアレイを備え、各列のメモリセルが、少なくとも１つのローカルビット線によって接続され、前記メモリセルのアレイ及び前記ローカルビット線が前記メモリマクロを画定する、メモリアレイと、
    前記メモリマクロへの複数のマクロアクセスを生成することによって前記バーストアクセスメモリのバーストアクセスを予定するように構成されたコントローラであって、前記複数のマクロアクセスが、互いに対して所定の遅延をもって開始するように予定される、コントローラと、
    を備える、バーストアクセスメモリであり、
    前記バーストアクセスメモリが、複数のグローバルビット線及びビット線スイッチを備え、各グローバルビット線が、前記メモリマクロのいくつかの対応するローカルビット線に接続可能であり、
    各マクロアクセスが複数の順序付けされた副次的動作に分割され、連続するマクロアクセスが、異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータが、前記異なるメモリマクロ及び前記異なる列に配列されて前記連続するマクロアクセスに一致する、
    ことを特徴とする、バーストアクセスメモリ。
  2. 入力及び／または出力マルチプレクサをさらに備え、前記入力及び／または出力マルチプレクサが前記メモリマクロ間で共有される、請求項１に記載のバーストアクセスメモリ。
  3. 前記複数のグローバルビット線が、前記入力及び／または出力マルチプレクサに接続されるか、または前記複数のグローバルビット線が、前記入力及び／または出力マルチプレクサに接続されるセンス増幅器などの読み出し回路または書き込み回路に接続される、請求項２に記載のバーストアクセスメモリ。
  4. 新しいマクロアクセスがクロック信号のクロックサイクル毎に、２回目のクロックサイクル毎に、または４回目のクロックサイクル毎に開始するように予定される、請求項１に記載のバーストアクセスメモリ。
  5. 前記メモリマクロへのマクロアクセスがマルチサイクルマクロアクセスである、請求項１に記載のバーストアクセスメモリ。
  6. 前記バーストアクセスメモリが、登録された出力読み出しバッファなしで動作するように構成される、請求項１に記載のバーストアクセスメモリ。
  7. 好ましくは読み出し動作のための複数の順序付けされた副次的動作が、
    －行デコード、
    －列デコード、
    －ワード線活性化、
    －ローカルビット線活性化及びグローバルビット線活性化などのビット線活性化、
    －ローカルビット線プリチャージ及びグローバルビット線プリチャージなどのビット線プリチャージ、
    －メモリセル放電、
    －ローカルビット線スイッチ及びグローバルビット線スイッチなどのビット線スイッチの制御、
    －センス増幅器の活性化、
    －出力多重化
    から選択される、請求項１に記載のバーストアクセスメモリ。
  8. 好ましくは書き込み動作のための複数の順序付けされた副次的動作が、
    －行デコード、
    －列デコード、
    －書き込み値のバッファへの格納、
    －グローバルビット線活性化及びローカルビット線活性化などのビット線活性化、
    －ワード線活性化、
    －書き込み値の前記メモリセルへのプッシュ
    から選択される、請求項１に記載のバーストアクセスメモリ。
  9. 前記グローバルビット線の少なくとも１つが同じマクロ内の複数のローカルビット線に接続可能である、請求項１に記載のバーストアクセスメモリ。
  10. 連続するマクロアクセスから読み出されたデータが時間多重化される、請求項１に記載のバーストアクセスメモリ。
  11. 前記連続するマクロアクセスから読み出されたデータが出力に送られ、前記連続するマクロアクセスの出力データが、前記クロック信号のクロックサイクル毎に出力ポートに送出されるように、または入力ポートから前記クロック信号のクロックサイクル毎の入力データ送出ポートが前記連続するマクロアクセスのメモリセルに書き込まれるように、前記複数のマクロアクセスと同期された入力及び／または出力マルチプレクサをさらに備える、請求項１に記載のバーストアクセスメモリ。
  12. 少なくとも２つの並列入力及び／または出力マルチプレクサをさらに備え、前記連続するマクロアクセスから読み出されたデータが、前記２つの並列入力及び／または出力マルチプレクサへ／から交互に送られる、請求項１に記載のバーストアクセスメモリ。
  13. 前記連続するマクロアクセスから読み出されたデータが、１つの出力マルチプレクサに交互に送られる、及び／または連続するマクロアクセスのための書き込みデータが、入力ポートから交互に送られる、請求項１に記載のバーストアクセスメモリ。
  14. 前記連続するマクロアクセスから読み出されたデータが、複数の出力ポートに交互に送られる、及び／また書き込みデータが、複数の入力ポートから交互に送られる、請求項１に記載のバーストアクセスメモリ。
  15. 前記複数のマクロアクセスが時間的に重複している、請求項１に記載のバーストアクセスメモリ。
  16. 異なる内部電圧ドメインと動作するように構成され、前記メモリアレイが、前記バーストアクセスメモリのロジックの残りよりも低い電圧を供給されるか、または前記メモリアレイが、前記バーストアクセスメモリのロジックの残りよりも高い電圧を供給される、請求項１に記載のバーストアクセスメモリ。
  17. 別個の初期バーストメモリバッファをさらに備え、前記コントローラが、前記メモリアレイが読み出しデータを送出するために要する時間に対応する待ち時間期間中、クロックサイクル毎に前記別個の初期バーストメモリバッファからデータを読み出すように構成されるか、または前記コントローラが、最初のデータを前記メモリアレイに書き込むために要する時間に対応する待ち時間期間中、クロックサイクル毎に前記別個の初期バーストメモリバッファにデータを書き込むように構成される、請求項１に記載のバーストアクセスメモリ。
  18. 前記メモリマクロが、異なるサイズを有する、請求項１に記載のバーストアクセスメモリ。
  19. 前記コントローラが、個々のメモリマクロアクセスのタイミング及び／または応答時間、及び／またはマクロアクセスサイズに基づいた順序で前記メモリマクロへの複数のマクロアクセスを生成するように構成される、請求項１に記載のバーストアクセスメモリ。
  20. 所定のマクロアクセスが少なくとも２回目毎に抜かされる、及び／またはいくつかの所定のマクロアクセスがマクロアクセスのシーケンスで交互にアクセスされる、請求項１９記載のバーストアクセスメモリ。
  21. タイミングユニットが、所定のアクセス時間よりも長くかかるマクロアクセスが少なくとも２回目毎に抜かされる順序でアクセスを配列するように構成される、請求項１に記載のバーストアクセスメモリ。
  22. 複数のメモリマクロを含むバーストアクセスメモリを操作する方法であって、各メモリマクロが、行及び列に配列された、読み出し／書き込みロジックのないメモリセルのアレイを備え、各列のメモリセルが、少なくとも１つのローカルビット線によって接続され、前記メモリセルのアレイ及び前記ローカルビット線が、前記メモリマクロを画定し、前記方法が、
    前記メモリマクロへの複数のマクロアクセスを生成するステップであって、前記複数のマクロアクセスが、互いに対して所定の遅延をもって開始するように予定され、各マクロアクセスが、複数の順序付けされた副次的動作に分割されるステップ
    を含む、方法であり、
    連続するマクロアクセスが異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータが前記異なるメモリマクロ及び前記異なる列に配列されて、前記連続するマクロアクセスに一致する
    ことを特徴とする、方法。
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