TWI894792B - 記憶體裝置 - Google Patents

記憶體裝置

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TWI894792B
TWI894792B TW113103382A TW113103382A TWI894792B TW I894792 B TWI894792 B TW I894792B TW 113103382 A TW113103382 A TW 113103382A TW 113103382 A TW113103382 A TW 113103382A TW I894792 B TWI894792 B TW I894792B
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杉本剛士
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日商鎧俠股份有限公司
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Abstract

實施形態，係有關於記憶體裝置。 實施形態之記憶體裝置，係包含有複數之記憶體胞、和第1～第4配線、以及複數之第1電晶體。複數之記憶體胞，係被分類為各別包含有在第2方向上而作了並排的複數之第1記憶體胞之複數之記憶體單元。各第1配線，係被與複數之記憶體單元之其中一者的複數之第1記憶體胞作連接。複數之第1電晶體，係分別被與複數之第1配線作連接。第2配線，係各別經由相同之層之複數之第1電晶體，而被與相同之層之複數之第1配線之各者作連接。複數之第3配線之各者，係於第1方向上延伸地而被作設置。複數之第3配線，係分別被與複數之記憶體胞作連接。各第4配線，係於第1方向上延伸地而被作設置。複數之第4配線，係分別被與複數之第1電晶體之閘極作連接。

Description

記憶體裝置
實施形態，係有關於記憶體裝置。
[關連申請案]
本申請案，係享受以日本專利申請2023-046814號(申請日：2023年3月23日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
具備有被3維地作了層積的記憶體胞之DRAM(動態隨機存取記憶體，Dynamic Random Access Memory)，係為周知。
實施形態之記憶體裝置，係具備有在第1方向上而並排之複數之層，在前述複數之層之各者處，係分別被設置有：複數之記憶體胞，係各別包含有於與前述第1方向相交叉之第2方向上而並排的複數之第1記憶體胞，並且被分類為於與前述第1方向以及前述第2方向之各者均 為相異之第3方向上而並排之複數之記憶體單元；和複數之第1配線，係各別被與相同之層之前述複數之記憶體單元之其中一者的前述複數之第1記憶體胞作連接，並且於前述第3方向上而並排；和複數之第1電晶體，係各別被與相同之層之前述複數之第1配線作連接；和第2配線，係經由相同之層之前述複數之第1電晶體之各者而被與相同之層之前述複數之第1配線之各者作連接，前述記憶體裝置，係更進而具備有：複數之第3配線，係各別於前述第1方向上作延伸地而被作設置，並且分別被與前述複數之層的各者之前述複數之記憶體胞作連接；和複數之第4配線，係各別於前述第1方向上作延伸地而被作設置，並且分別被與前述複數之層的各者之前述複數之第1電晶體之閘極作連接；和複數之感測放大器，係分別被與前述複數之層的各者之前述第2配線作連接。
若依據本實施形態，則係能夠對於記憶體裝置之製造成本作抑制。
1:記憶體系統
10~15:絕緣體層
20~24:導電體層
30:絕緣體層
31:半導體層
40:絕緣體層
41:半導體層
42:導電體層
100:記憶體裝置
110:記憶體胞陣列
111:副陣列
111A:副陣列
111B:副陣列
120:行(row)控制電路
121:驅動電路
122:位址解碼器
130:列(column)控制電路
131:位址解碼器
132:列選擇電路
133,133A,133B:感測電路
134:等化器電路
140:讀出/寫入電路
150:輸入輸出電路
160:控制電路
200:記憶體控制器
BL:位元線
BS,BSa,BSb,BSA,BSB:位元線選擇電晶體
GBL,GBLa,GBLb,GBLA,GBLB:全域(global)位元線
GWL:全域字元線
L:層
MU:記憶體單元
SA,SAa,SAb:感測放大器
VBL,VBLa,VBLb,VBLA,VBLB:縱位元線
[圖1]係為對於具備有第1實施形態之記憶體裝置的記憶體系統之構成之其中一例作展示之區塊圖。
[圖2]係為對於第1實施形態之記憶體裝置所具備的副陣列之電路構成之其中一例作展示之電路圖。
[圖3]係為對於第1實施形態之記憶體裝置所具備的副 陣列之各層與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖4]係為對於在第1實施形態之記憶體裝置所具備的副陣列中所包含之1個的記憶體單元與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖5]係為對於第1實施形態之記憶體裝置所具備的副陣列之平面布局之其中一例作展示之平面圖。
[圖6]係為對於在第1實施形態之記憶體裝置所具備的副陣列之端部區域處之剖面構造之其中一例作展示的沿著圖5之VI-VI線之剖面圖。
[圖7]係為對於在第1實施形態之記憶體裝置所具備的副陣列之端部區域處之剖面構造之其中一例作展示的沿著圖5之VII-VII線之剖面圖。
[圖8]係為對於在第1實施形態之記憶體裝置所具備的副陣列中所包含之位元線選擇電晶體之剖面構造之其中一例作展示的沿著圖7之VIII-VIII線之剖面圖。
[圖9]係為對於在第1實施形態之記憶體裝置所具備的副陣列之胞區域處之剖面構造之其中一例作展示的沿著圖5之IX-IX線之剖面圖。
[圖10]係為對於在第1實施形態之記憶體裝置所具備的副陣列中所包含之記憶體胞之剖面構造之其中一例作展示的沿著圖9之X-X線之剖面圖。
[圖11]係為注目於第1實施形態之記憶體裝置所具備的副陣列之1個層的對於記憶體胞之選擇方法之其中一例 作展示之概略圖。
[圖12]係為注目於在第1實施形態之記憶體裝置所具備的副陣列中所包含之1個的記憶體單元的對於記憶體胞之選擇方法之其中一例作展示之概略圖。
[圖13]係為對於第1實施形態之記憶體裝置的讀出動作之其中一例作展示之時序表。
[圖14]係為對於第2實施形態之記憶體裝置之平面布局之其中一例作展示之平面圖。
[圖15]係為對於第2實施形態之記憶體裝置所具備的副陣列之各層與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖16]係為注目於第2實施形態之記憶體裝置所具備的副陣列之1個層的對於記憶體胞之選擇方法之其中一例作展示之概略圖。
[圖17]係為對於第3實施形態之記憶體裝置之平面布局之其中一例作展示之平面圖。
[圖18]係為對於在第3實施形態之記憶體裝置所具備的副陣列中所包含之1個的記憶體單元與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖19]係為對於在第3實施形態之記憶體裝置所具備的副陣列之端部區域處之剖面構造之其中一例作展示之剖面圖。
[圖20]係為注目於在第3實施形態之記憶體裝置所具備的副陣列中所包含之1個的記憶體單元的對於記憶體胞 之選擇方法之其中一例作展示之概略圖。
[圖21]係為對於在第4實施形態之記憶體裝置之第1構成例中的副陣列中所包含之1個的層與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖22]係為對於在第4實施形態之記憶體裝置之第2構成例中的副陣列中所包含之1個的層與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖23]係為對於在第4實施形態之記憶體裝置之第3構成例中的副陣列中所包含之1個的層與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖24]係為注目於在第4實施形態之記憶體裝置之第1構成例中之副陣列中所包含之1個層的對於記憶體胞之選擇方法之其中一例作展示之概略圖。
[圖25]係為對於在第5實施形態之記憶體裝置所具備的副陣列中所包含之1個的層與感測電路之間之連接關係之其中一例作展示之電路圖。
[圖26]係為注目於在第5實施形態之記憶體裝置所具備的副陣列中所包含之1個層的對於記憶體胞之選擇方法之其中一例作展示之概略圖。
[圖27]係為對於第6實施形態之記憶體裝置之平面布局之其中一例作展示之平面圖。
[圖28]係為對於在第6實施形態之記憶體裝置所具備的副陣列中所包含之1個的層與感測電路以及等化器電路之間之連接關係之其中一例作展示之電路圖。
[圖29]係為注目於在第6實施形態之記憶體裝置所具備的副陣列中所包含之1個層的對於位元線之等化處理之其中一例作展示之概略圖。
[圖30]係為注目於在第6實施形態之記憶體裝置所具備的副陣列中所包含之1個層的對於記憶體胞之讀出方法之其中一例作展示之概略圖。
[圖31]係為對於在第1實施形態之變形例中的位元線選擇電晶體之剖面構造之其中一例作展示之剖面圖。
[圖32]係為對於在第1實施形態之變形例中的胞電晶體之剖面構造之其中一例作展示之剖面圖。
以下，參照圖面，針對各實施形態作說明。各實施形態，係對於用以將發明之技術性思想具體化的裝置和方法作例示。圖面係為示意性或概念性之圖。各圖面之尺寸以及比例等，係並非絕對會與現實之物相同。本發明之技術思想，係並不被構成要素之形狀、構造、配置等所限定。在以下之說明中，針對具有略相同之功能以及構成的構成要素，係附加相同之元件符號。元件符號之後的數字或文字，係藉由相同的元件符號而被作參照，並且係使用來對於具有相同的構成之要素彼此作區別。
<1>第1實施形態
第1實施形態之記憶體裝置100，係為具備有被3維地 作了層積的記憶體胞之DRAM(動態隨機存取記憶體，Dynamic Random Access Memory)之一種。以下，針對第1實施形態之記憶體裝置100的詳細內容作說明。
<1-1>構成
首先，針對第1實施形態之記憶體裝置100的構成作說明。在以下所參照之一部分的圖面中，係使用有3維之正交座標系。X方向以及Y方向，係為相互交叉之方向。Z方向，係與X方向以及Y方向之各者相交叉，並對應於相對於半導體基板之表面的鉛直方向。XY平面(剖面)，係對應於藉由X方向與Y方向所形成的平面(剖面)。YZ平面(剖面)，係對應於藉由Y方向與Z方向所形成的平面(剖面)。XZ平面(剖面)，係對應於藉由X方向與Z方向所形成的平面(剖面)。在本說明書中之“上下”，係基於沿著Z方向之方向而被作定義，並將從半導體基板之表面(surface)側而離開之方向，設為正方向(上方)。
<1-1-1>記憶體裝置100之全體構成
圖1，係為對於具備有第1實施形態之記憶體裝置100的記憶體系統1之構成之其中一例作展示之區塊圖。如同在圖1中所示一般，記憶體系統1，例如係具備有記憶體裝置100以及記憶體控制器200。記憶體裝置100，係被與記憶體控制器200作連接，並被構成為能夠基於記憶體控制器200之命令來將資料作讀出以及寫入。
記憶體裝置100，例如，係從記憶體控制器200而接收位址ADR、指令CMD、資料DT以及控制訊號CNT。記憶體裝置100，係將控制訊號CNT以及資料DT送至記憶體控制器200處。記憶體裝置100，例如，係具備有記憶體胞陣列110、行控制電路120、列控制電路130、讀出/寫入電路140、輸入輸出電路150以及控制電路160。
記憶體胞陣列110，係為被利用來進行資料之記憶之電路。記憶體胞陣列110，係包含有複數之副陣列111。各副陣列111，係包含有複數之記憶體胞MC和複數之字元線WL以及複數之位元線BL。各記憶體胞MC，係能夠記憶至少1位元之資料。各記憶體胞MC，係被連接於1個的字元線WL與1個的位元線BL之間。在各字元線WL處，係被分配有行(row)位址。在各位元線BL處，係被分配有列(column)位址。各記憶體胞MC，係能夠藉由行位址以及列位址而被特定出來。
行控制電路120，係對於在記憶體胞陣列110處而被分配於行方向上的配線(字元線WL)作控制。行控制電路120，係因應於位址ADR，而對於字元線WL作選擇(活性化)。又，行控制電路120，係將非選擇之字元線WL，設定為非選擇狀態(非活性化)。之後，行控制電路120，係對於被選擇了的字元線WL與非選擇之字元線WL之各者，而供給特定之電壓。行控制電路120，例如，係包含有驅動電路121以及位址解碼器122。驅動電路121，係產生對於字元線WL作施加之電壓。位址解碼器122，係 將位址ADR作解碼。行控制電路120，係基於位址解碼器122之解碼結果，而對於字元線WL作選擇。
列控制電路130，係對於在記憶體胞陣列110處而被分配於列方向上的配線(位元線BL)作控制。列控制電路130，例如，係包含有位址解碼器131、列選擇電路132、感測電路133。位址解碼器131，係將位址ADR作解碼。感測電路133，係包含有複數之感測放大器SA。感測放大器SA，係能夠將位元線BL之電壓作放大。具體而言，若是藉由行控制電路120而使特定之副陣列111中之字元線WL之其中一者被活性化，則起因於在被與該字元線WL作連接之記憶體胞MC中所儲存的資料(電荷)，位元線BL之電壓係改變。感測放大器SA，係將該位元線BL之電壓之變化，放大為讀出/寫入電路140所能夠讀出之電壓。又，感測放大器SA，係對於起因於被讀出至位元線BL處一事而導致資料(電荷)消失的記憶體胞MC，而將原本之資料作再儲存(restore)。感測電路133，係可被設置在各副陣列111之各者處，亦可在複數之副陣列111之間而被作共有。列選擇電路132，係對於在被選擇了的位元線BL與讀出/寫入電路140之間之資料之處理作控制。列選擇電路132，在讀出動作中，係將從被選擇了的位元線BL而被讀出並藉由感測放大器SA而被作了放大的電壓，對於讀出/寫入電路140作輸出。列選擇電路132，在寫入動作中，係使被選擇了的位元線BL之電壓改變為與寫入資料相對應之電壓，並在記憶體胞MC中儲存新的資料。
讀出/寫入電路140，係為能夠實行對於記憶體胞陣列110之資料之寫入以及從記憶體胞陣列110而來之資料之讀出的電路。在資料之寫入時，讀出/寫入電路140，係將與「被要求有對於記憶體胞陣列110之寫入的資料」相對應之訊號(電壓或電流)，經由列控制電路130來送至記憶體胞陣列110處。在資料之讀出時，經由列控制電路130，來從記憶體胞陣列110而接收與「從記憶體胞陣列110所讀出了的資料」相對應之訊號(電壓或電流)。另外，記憶體裝置100，係亦可將用以進行資料之寫入之電路與用以進行資料之讀出之電路彼此獨立地來具備。
輸入輸出電路150，係為掌管記憶體裝置100與記憶體控制器200之間之通訊的介面電路。輸入輸出電路150，係從記憶體控制器200而接收指令CMD、位址ADR、資料DT(例如，被要求有對於記憶體胞陣列110之寫入之資料)以及複數之控制訊號CNT等。輸入輸出電路150，係將控制訊號CNT以及資料DT(例如，從記憶體胞陣列110所被讀出了的資料)送至記憶體控制器200處。
控制電路160，係基於指令CMD以及控制訊號CNT，來對於行控制電路120、列控制電路130、讀出/寫入電路140等進行控制，並實行記憶體裝置100所應實行之動作。控制電路160，係除了資料之寫入以及資料之讀出以外，亦能夠實行記憶體胞陣列110內之資料之重新整理(refresh)動作。重新整理動作，係為藉由使字元線WL活性化來將各記憶體胞MC所正記憶之資料讀出至位元線BL 處並將藉由感測電路133所讀出了的資料回寫至記憶體胞MC中之動作。又，控制電路160，係在與時脈訊號CLK作了同步的時序處，對於行控制電路120、列控制電路130、讀出/寫入電路140等進行控制。在記憶體裝置100處，資料之寫入以及資料之讀出，係在與時脈訊號CLK作了同步的時序處而被實行。時脈訊號CLK，係可在記憶體裝置100之內部而被產生，亦可從外部而被作供給。另外，控制電路160，係亦可被稱作序列器、內部控制器等。
另外，記憶體裝置100，係並不被限定於以上所作了說明之構成。記憶體裝置100，係亦可包含有對於重新整理動作進行控制之控制電路或時脈產生電路或者是內部電壓產生電路等。
<1-1-2>副陣列111之電路構成
圖2，係為對於第1實施形態之記憶體裝置100所具備的副陣列111之電路構成之其中一例作展示之電路圖。在圖2中所示之3維之正交座標系，係對應於配線之延伸方向。各字元線WL，係具有朝向Z方向延伸地而被作設置之部分。各位元線BL，係具有朝向X方向延伸地而被作設置之部分。如同在圖2中所示一般，副陣列111，例如係具有4個的層(layer)L0~L3。各層L，係包含有在XY平面上而被配置為格子狀的複數之記憶體胞MC。又，副陣列111，係更進而包含有複數之字元線選擇電晶體WS、和複數之全域字元線GWL0~GWLn(n為1以上之整數)、和複數之位 元線選擇電晶體BS、以及複數之縱位元線VBL0~VBLm(m為1以上之整數)。各全域字元線GWL，係身為具有朝向Y方向延伸地而被作設置之部分的配線。各縱位元線VBL，係身為具有朝向Z方向延伸地而被作設置之部分的配線。副陣列111，係被區分為分別被與縱位元線VBL0~VBLm相互附加有對應性之複數之記憶體單元MU0~MUm。
以下，注目於記憶體單元MU0，而針對各構成之連接關係作說明。
記憶體單元MU0，係分別對應於4個的層L0~L3地，而包含有4根的位元線BL、和4個的位元線選擇電晶體BS、和(n+1)根的字元線WL、以及(n+1)個的字元線選擇電晶體WS。在各層L處，4個的位元線選擇電晶體BS之各者之其中一端，係被與被設置在相同之層L處的位元線BL作連接。在各層L處，於位元線BL與(n+1)根的字元線WL之各者之間，係被連接有1個的記憶體胞MC。在本例中，於各字元線WL之各者處，係被連接有分別與層L0~L3相對應地而被作了層積的4個的記憶體胞MC。
各記憶體胞MC，係包含有胞電晶體CT和胞電容器CC。胞電晶體CT，係為被構成為能夠將記憶體胞MC與位元線BL之間切換為被作了電性連接之狀態或者是被作了電性絕緣之狀態的開關。胞電晶體CT，係作為記憶體胞MC之選擇元件而起作用。胞電晶體CT之其中一端，係作為電晶體之源極端以及汲極端之其中一者而起作 用。胞電晶體CT之另外一端，係作為電晶體之源極端以及汲極端之另外一者而起作用。胞電容器CC，係保持被與1位元以上之資料相互附加有關連性之量之電荷。胞電晶體CT之其中一端，係被與被相互附加有對應性之位元線BL作連接。胞電晶體CT之另外一端，係被與胞電容器CC之其中一方之電極作連接。胞電容器CC之另外一方之電極，係被與板線PL作連接。胞電晶體CT，例如，係為場效電晶體。胞電容器CC，係為電容元件。在板線PL處，係被施加有板電壓(例如，接地電壓)。胞電晶體CT，係亦可被稱作「電晶體」。胞電容器CC，係亦可被稱作「電容器」。板線PL，係亦可被稱作「板電極」。例如，板線PL，係在記憶體單元MU內而被作共有。又，板線PL，係亦可在複數之記憶體單元MU間而被作共有。
在記憶體單元MU0處，各層L之位元線選擇電晶體BS之閘極端，係被與縱位元線VBL0作連接。各字元線WL，係被與在「在Z方向上而並排的複數之記憶體胞MC」中所包含之複數之胞電晶體CT之各者之閘極端作連接。(n+1)個的字元線選擇電晶體WS，係分別被與(n+1)個的字元線WL相互附加有對應性。(n+1)個的字元線WL，係經由被相互附加有對應性之字元線選擇電晶體WS，而分別被與全域字元線GWL0~GWLn作連接。
其他之記憶體單元MU，係具有與記憶體單元MU0相同之構成。縱位元線VBL0~VBLm，係分別被使用於「在記憶體單元MU0~MUm中所包含之複數之位元線 選擇電晶體BS」之控制中，並能夠被獨立地作控制。各全域字元線GWL，係被與被配置在相同之行處之(m+1)個的字元線選擇電晶體WS作連接。各全域字元線GWL，係被使用來進行對於所被相互附加有對應性的字元線WL之電壓之供給，並能夠被獨立地作控制。各字元線選擇電晶體WS，係被使用來進行字元線WL之選擇，並能夠被獨立地作控制。被施加於全域字元線GWL處之電壓，係能夠經由在閘極端處被施加有“H”準位之電壓的字元線選擇電晶體WS而被傳輸至被相互附加有對應性之字元線WL處。
另外，副陣列111，係並不被限定於以上所作了說明之電路構成。副陣列111所具備的層L之數量，係並不被限定於4層，而只要為複數即可。被層積在Z方向上之記憶體胞MC之數量，係因應於層L之數量而改變。板線PL，係亦可因應於副陣列111之控制單位而被作分割。
在以下之說明中，係將被與縱位元線VBL0~VBLm作了連接的複數之位元線選擇電晶體BS，分別稱作位元線選擇電晶體BS0~BSm。將被與位元線選擇電晶體BS0~BSm作了連接的複數之位元線BL，分別稱作位元線BL0~BLm。又，在以下之說明中，係使用藉由XY平面而被作了定義的座標(i,j)。“i”，係與被相互附加有對應性的全域字元線GWL之編號相對應。“j”，係與被相互附加有對應性的縱位元線VBL之編號相對應。被附加於字元線WL或者是記憶體胞MC處之座標(i,j)，係代表其之字元線WL或者是記憶體胞MC之XY座標。例如，在各層L 處，於位元線BL0處，係被連接有記憶體胞MC(0,0)、MC(1,0)、…、以及MC(n,0)。在記憶體胞MC(0,0)、MC(1,0)、…、以及MC(n,0)處，字元線WL(0,0)、WL(1,0)、…以及WL(n,0)係被分別作連接。在各層L處，於位元線BL1處，係被連接有記憶體胞MC(0,1)、MC(1,1)、…、以及MC(n,1)。在記憶體胞MC(0,1)、MC(1,1)、…、以及MC(n,1)處，字元線WL(0,1)、WL(1,1)、…以及WL(n,1)係被分別作連接。以下，同樣的，被與字元線WL以及記憶體胞MC相互附加有對應性之座標係被決定。
<1-1-3>副陣列111與感測電路133之間之連接關係
以下，針對在第1實施形態中之副陣列111與感測電路133之間之連接關係的其中一例進行說明。另外，在第1實施形態中，假設副陣列111與感測電路133係為在X方向上被作並排配置者。
圖3，係為對於第1實施形態之記憶體裝置100所具備的副陣列111之各層L與感測電路133之間之連接關係之其中一例作展示之電路圖。圖3，係對於在副陣列111之層L0~L3之中之層L0處之電路構成與感測電路133之構成作展示。如同在圖3中所示一般，第1實施形態之副陣列111，係更進而具有與層L的數量相同數量之全域位元線GBL。換言之，全域位元線GBL，係被設置在各層L之各者處。具體而言，第1實施形態之副陣列111，係具有4 個的全域位元線GBL0~GBL3。全域位元線GBL0，係被與層L0之位元線選擇電晶體BS0~BSm之各者的另外一端作連接。全域位元線GBL1，係被與層L1之位元線選擇電晶體BS0~BSm之各者的另外一端作連接(未圖示)。全域位元線GBL2，係被與層L2之位元線選擇電晶體BS0~BSm之各者的另外一端作連接(未圖示)。全域位元線GBL3，係被與層L3之位元線選擇電晶體BS0~BSm之各者的另外一端作連接(未圖示)。
又，第1實施形態之感測電路133，係具有與副陣列111之層L的數量相同數量之感測放大器SA。換言之，感測放大器SA，係被設置在各層L之各者處。具體而言，第1實施形態之感測電路133，係具有4個的感測放大器SA0~SA3。感測放大器SA0~SA3，係分別被與副陣列111之層L0~L3相互附加有關連性。感測放大器SA0~SA3，係分別被與全域位元線GBL0~GBL3作連接。
圖4，係為對於在第1實施形態之記憶體裝置100所具備的副陣列111中所包含之1個的記憶體單元MU0與感測電路133之間之連接關係之其中一例作展示之電路圖。圖4，係對於在副陣列111之記憶體單元MU0處之電路構成與感測電路133之構成作展示。如同在圖4中所示一般，全域位元線GBL0，係被與層L0之位元線選擇電晶體BS0之另外一端作連接。全域位元線GBL1，係被與層L1之位元線選擇電晶體BS0之另外一端作連接。全域位元線GBL2，係被與層L2之位元線選擇電晶體BS0之另外一端作 連接。全域位元線GBL3，係被與層L3之位元線選擇電晶體BS0之另外一端作連接。在其他之記憶體單元MU處的全域位元線GBL與位元線選擇電晶體BS之間之連接關係，係與記憶體單元MU0相同。
縱位元線VBL0，係被與在記憶體單元MU0中所包含之4個的位元線選擇電晶體BS0之閘極端作連接。亦即是，基於縱位元線VBL之控制，記憶體單元內之複數之位元線BL與被設置在副陣列111處之複數之全域位元線GBL之間係能夠被作電性連接。如此這般，副陣列111，係能夠將被包含於所被作了選擇的記憶體單元MU中並且於Z方向上被作了層積的複數之位元線BL，與在感測電路133中所包含之複數之感測放大器SA0~SA3作電性連接。又，記憶體單元MU，係能夠藉由選擇複數之字元線WL之其中一者，而將在被與所被選擇了的字元線WL作了連接之4個的記憶體胞MC之胞電容器CC中所積蓄了的電荷，傳輸至4根的位元線BL處。
<1-1-4>副陣列111之構造
以下，針對在第1實施形態中之副陣列111的構造之其中一例作說明。
(1：副陣列111之平面布局)
圖5，係為對於第1實施形態之記憶體裝置100所具備的副陣列111之平面布局之其中一例作展示之平面圖。圖 5，係將與在Y方向上而並排之4個的記憶體單元MU0~MU3相對應之區域的一部分作抽出展示。如同在圖5中所示一般，副陣列111，係具有記憶體區域MA以及端部區域EA。記憶體區域MA，係為記憶體胞MC等所被作配置之區域。複數之記憶體胞MC，係在記憶體區域MA處，於各記憶體單元MU之各者處而在X方向上並排地被作配置。在本例中，係將被配置在記憶體區域MA之端部處的與記憶體胞MC相同之構造，作為虛擬胞DC來作標示。虛擬胞DC，係對應於並不被使用在資料之記憶中的記憶體胞MC。端部區域EA，係為位元線選擇電晶體BS和全域位元線GBL等所被作配置之區域。位元線選擇電晶體BS，係在端部區域EA處，被配置在各記憶體單元MU之各者處。又，副陣列111，例如，係具有絕緣體層10~13、導電體層20~24以及複數之接點VC。
各絕緣體層10，係為具有從記憶體區域MA起一直涵蓋至端部區域EA地而在X方向上作了延伸的部分之絕緣體。例如，絕緣體層10，係以將「在Y方向上而作了並排的複數之記憶體單元MU」2個2個地作分割的方式而被作配置。在被作了圖示之區域中，記憶體單元MU0以及MU1之組，係藉由2個的絕緣體層10而在Y方向上被作包夾。記憶體單元MU2以及MU3之組，係藉由2個的絕緣體層10而在Y方向上被作包夾。在將記憶體單元MU0以及MU1之組作包夾之2個的絕緣體層10處，係分別相接有記憶體單元MU0之位元線選擇電晶體BS和記憶體單元MU1之 位元線選擇電晶體BS。在將記憶體單元MU2以及MU3之組作包夾之2個的絕緣體層10處，係分別相接有記憶體單元MU2之位元線選擇電晶體BS和記憶體單元MU3之位元線選擇電晶體BS。
各導電體層20，係被作為全域位元線GBL而使用，並在端部區域EA處因應於全域位元線GBL之數量而被作設置。在本例中，係分別對應於4個的全域位元線GBL0~GBL3地而被設置有4個的導電體層20。4個的導電體層20，係在Z方向上彼此分離地而被作配置(未圖示)。4個的導電體層20之各者，係具有於Y方向上而被作了並排配置之平台(terrace)部分。平台部分，係為並不會與被設置在上層處之導電體層20相重疊的部分。在4個的導電體層20之各者之平台部分處，係被連接有接點VC。各全域位元線GBL，係經由被與自身作了連接的接點VC，而被與所對應的感測放大器SA作電性連接。又，4個的導電體層20之各者，係被與記憶體單元MU0~MUm之位元線選擇電晶體BS之其中一端作連接。
各絕緣體層11，係被配置在相鄰之絕緣體層10之間，並與相鄰之記憶體單元MU之各別的位元線選擇電晶體BS相接。具體而言，被與記憶體單元MU0以及MU1相互附加有對應性之絕緣體層11，係與記憶體單元MU0之位元線選擇電晶體BS以及記憶體單元MU1之位元線選擇電晶體BS之各者相接。被與記憶體單元MU2以及MU3相互附加有對應性之絕緣體層11，係與記憶體單元MU2之位元線 選擇電晶體BS以及記憶體單元MU3之位元線選擇電晶體BS之各者相接。絕緣體層12，係為將在X方向上而相鄰之記憶體胞MC間作隔離以及絕緣之絕緣體。絕緣體層12，係亦被設置在記憶體胞MC與虛擬胞DC之間。各絕緣體層13，係被配置在相鄰之絕緣體層10之間，並具有沿著絕緣體層12而被作了設置之部分、和被設置在記憶體胞MC之胞電容器CC內之部分。
各導電體層21，係作為位元線BL而被使用。各導電體層21，係在記憶體區域MA處，具有沿著絕緣體層10而朝向X方向延伸地被作設置之部分。與位元線BL0相對應之導電體層21，係被與記憶體單元MU0之位元線選擇電晶體BS作連接。與位元線BL1相對應之導電體層21，係被與記憶體單元MU1之位元線選擇電晶體BS作連接。與位元線BL2相對應之導電體層21，係被與記憶體單元MU2之位元線選擇電晶體BS作連接。與位元線BL3相對應之導電體層21，係被與記憶體單元MU3之位元線選擇電晶體BS作連接。在相鄰之絕緣體層10之間而於Y方向上相鄰之導電體層21間，係隔著絕緣體層11和12以及複數之記憶體胞MC而相互分離。各導電體層22，係具有沿著絕緣體層13而被作設置之部分，當作平面觀察時係被絕緣體層13所包圍。導電體層22，係作為板線PL而被使用。各記憶體胞MC，係藉由導電體層21與導電體層22而在Y方向上被作包夾。
各位元線選擇電晶體BS，係具有當從上面觀 察時而被設置為環狀之部分。導電體層23，係作為位元線選擇電晶體BS之閘極電極而被使用，並被設置在位元線選擇電晶體BS之被設為環狀之部分的內側處。各記憶體胞MC之與胞電晶體CT相對應之部分，係具有當從上面觀察時而被設置為環狀之部分。導電體層24，係作為胞電晶體CT之閘極電極而被使用，並被設置在胞電晶體CT之被設為環狀之部分的內側處。另外，關於位元線選擇電晶體BS與記憶體胞MC之各者之詳細之構造，係於後再述。
(2：端部區域EA之剖面構造)
圖6，係為對於在第1實施形態之記憶體裝置100所具備的副陣列111之端部區域EA處之剖面構造之其中一例作展示的沿著圖5之VI-VI線之剖面圖。如同在圖6中所示一般，副陣列111，例如，係更進而具有半導體基板SUB和絕緣體層14以及15。
半導體基板SUB，係為在記憶體裝置100之形成中所被使用的基板。在半導體基板SUB之上方處，絕緣體層14與導電體層20係被交互作層積。絕緣體層14，係對應於層間絕緣膜。圖示之4個的導電體層20，係從上方起而依序分別作為全域位元線GBL0~GBL3而被使用。亦即是，作為全域位元線GBL0而被使用之導電體層20，係被包含於層L0中。作為全域位元線GBL1而被使用之導電體層20，係被包含於層L1中。作為全域位元線GBL2而被使用之導電體層20，係被包含於層L2中。作為全域位元線 GBL3而被使用之導電體層20，係被包含於層L3中。
4個的導電體層20，係具有被設置為階梯狀之部分。此被設置為階梯狀之部分，係對應於各導電體層20之平台部分。在最上層之導電體層20上，係被設置有絕緣體層15。絕緣體層15，係以將4個的導電體層20之被設置為階梯狀之部分作覆蓋的方式，而被作設置。複數之接點VC，係貫通絕緣體層15地而被作設置。各接點VC之底部，係與被相互附加有對應性之導電體層20相接。另外，複數之導電體層20，係亦可並不具有被設置為階梯狀之部分。於此情況，各接點VC，係使底部與被相互附加有對應性之導電體層20相接，並且貫通被設置在上層處之導電體層20地而被作設置。又，接點VC與被設置在上層處之導電體層20之間，係藉由間隔物絕緣膜而被作隔離以及絕緣。
圖7，係為對於在第1實施形態之記憶體裝置100所具備的副陣列111之中之於記憶體單元MU1之端部區域EA處之剖面構造之其中一例作展示的沿著圖5之VII-VII線之剖面圖。如同在圖7中所示一般，在半導體基板SUB之上方處，絕緣體層14與導電體層21係被交互作層積。4個的導電體層21，係從上方起而依序分別作為層L0~L3之位元線BL1而被使用。導電體層23，係於Z方向上延伸地而被作設置，並與絕緣體層14以及15和複數之導電體層20以及21的各者相交叉。在包含有導電體層20以及21之各者的XY剖面處之導電體層23之與導電體層20以及21相對向 之部分的外徑，係較在包含有絕緣體層14的XY剖面處之導電體層23之與絕緣體層14相對向之部分的外徑而更大。換言之，導電體層23，係在與導電體層20以及21之各者相對向之高度處，具有較在與絕緣體層14相對向之高度處而更粗的形狀。
又，副陣列111，係更進而具有絕緣體層30和複數之半導體層31。絕緣體層30，係以將導電體層23之外周部作覆蓋的方式而被作設置。半導體層31，係具有被設置在導電體層20與絕緣體層30之間之部分、和被設置在導電體層21與絕緣體層30之間之部分、以及被設置在絕緣體層14或者是絕緣體層15與絕緣體層30之間之部分。導電體層23與半導體層31之間，係藉由絕緣體層30而被作隔離以及絕緣。半導體層31，係經由省略圖示之區域，而被與被設置在相同之層L處的導電體層20以及21之各者作電性連接。
圖8，係為對於在第1實施形態之記憶體裝置100所具備的副陣列111中所包含之位元線選擇電晶體BS之剖面構造之其中一例作展示的沿著圖7之VIII-VIII線之剖面圖。如同在圖8中所示一般，絕緣體層30，於作上面觀察時係被設置為環狀。半導體層31，於作上面觀察時係以將絕緣體層30之側面(外周部)作覆蓋的方式而被作設置。導電體層20以及21間，係經由半導體層31而被作連接。絕緣體層30，係作為位元線選擇電晶體BS之閘極絕緣膜而起作用。半導體層31，係作為位元線選擇電晶體BS之通道而 被使用。例如，若是對於導電體層23(縱位元線VBL)施加“H”準位之電壓，則位元線選擇電晶體BS係成為ON狀態。藉由此，在導電體層20以及21間係被形成電流路徑。經由全域位元線GBL(導電體層20)和半導體層31，位元線BL(導電體層21)係被充電。又，被積蓄在位元線BL(導電體層21)中之電荷，係經由半導體層31而被放出至全域位元線GBL(導電體層20)處。
(3：胞區域CA之剖面構造)
圖9，係為對於在第1實施形態之記憶體裝置100所具備的副陣列111之胞區域CA處之剖面構造之其中一例作展示的沿著圖5之IX-IX線之剖面圖。如同在圖9中所示一般，導電體層24，係於Z方向上延伸地而被作設置，並與絕緣體層14以及15和複數之導電體層21的各者相交叉。在包含有導電體層21的XY剖面處之導電體層24之與導電體層21相對向之部分的外徑，係較在包含有絕緣體層14的XY剖面處之導電體層24之與絕緣體層14相對向之部分的外徑而更大。換言之，導電體層24，係在與導電體層21相對向之高度處，具有較在與絕緣體層14相對向之高度處而更粗的形狀。
又，副陣列111，係更進而具有絕緣體層40和複數之半導體層41以及複數之導電體層42。絕緣體層40，係以將導電體層24之外周部作覆蓋的方式而被作設置。半導體層41，係具有被設置在導電體層21與絕緣體層 40之間之部分、和被設置在導電體層24與絕緣體層14或者是絕緣體層15之間之部分、以及被設置在絕緣體層40以及13間之部分。導電體層24與半導體層41之間，係藉由絕緣體層40而被作隔離以及絕緣。導電體層42，係在各層L處，具有沿著絕緣體層13之外周部而被作了設置之形狀。導電體層42，係隔著絕緣體層13而與導電體層22相對向。於Z方向上而相鄰之導電體層42之間，係藉由絕緣體層14而被作隔離以及絕緣。導電體層42，係作為胞電容器CC之其中一方之電極而起作用。導電體層22之沿著導電體層42而被作了設置之部分，係作為胞電容器CC之另外一方之電極而起作用。半導體層41，係被與導電體層42作電性連接，並且係經由省略圖示之區域而被與被設置在相同之層L處的導電體層21作電性連接。
圖10，係為對於在第1實施形態之記憶體裝置100所具備的副陣列111中所包含之記憶體胞MC之剖面構造之其中一例作展示的沿著圖9之X-X線之剖面圖。如同在圖10中所示一般，絕緣體層40，於作上面觀察時係被設置為環狀。半導體層41，於作上面觀察時係以將絕緣體層40之側面(外周部)作覆蓋的方式而被作設置。導電體層21以及42間，係經由半導體層41而被作連接。絕緣體層40，係作為胞電晶體CT之閘極絕緣膜而起作用。半導體層41，係作為胞電晶體CT之通道而被使用。例如，若是對於導電體層24(字元線WL)施加“H”準位之電壓，則胞電晶體CT係成為ON狀態。藉由此，在導電體層21以及42間 電流路徑係被形成。例如，經由位元線BL(導電體層21)和半導體層41，胞電容器CC係被充電。又，被積蓄在胞電容器CC中之電荷，係經由半導體層41而被放出至位元線BL(導電體層21)處。
<1-2>動作
接著，針對第1實施形態之記憶體裝置100的動作進行說明。
圖11，係為注目於第1實施形態之記憶體裝置100所具備的副陣列111之1個層(L0)的對於記憶體胞MC之選擇方法之其中一例作展示之概略圖。圖11，係例示有當將被記憶在記憶體胞MC(0,0)中之資料讀出的情況時所被施加於各配線處之電壓等。如同在圖11中所示一般，當將被記憶在記憶體胞MC(0,0)中之資料讀出的情況時，字元線WL(0,0)與縱位元線VBL0係被選擇。具體而言，在被選擇了的字元線WL(0,0)和被選擇了的縱位元線VBL0之各者處，係被施加有“H”準位之電壓。又，在非選擇之字元線WL和非選擇之縱位元線VBL之各者處，係被施加有“L”準位之電壓。藉由此，在層L0處，位元線選擇電晶體BS0和記憶體胞MC(0,0)之胞電晶體CT之各者係成為ON狀態，其他之位元線選擇電晶體BS和其他之記憶體胞MC之胞電晶體CT之各者係成為OFF狀態。故而，在層L0處，基於被積蓄在被選擇了的記憶體胞MC(0,0)之胞電容器CC中之電荷所致的電壓，係經由位元線BL0和位元線選擇電晶 體BS0而被傳輸至全域位元線GBL0處。
圖12，係為注目於在第1實施形態之記憶體裝置100所具備的副陣列111中所包含之1個的記憶體單元(MU0)的對於記憶體胞之選擇方法之其中一例作展示之概略圖。圖12，係對於在與圖11相同之條件下的記憶體單元MU0之各層L之狀態作例示。如同在圖12中所示一般，若是字元線WL(0,0)和縱位元線VBL0被選擇，則將字元線WL(0,0)作共有之4個的記憶體胞MC(0,0)之各者之胞電晶體CT和將縱位元線VBL0作共有之4個的位元線選擇電晶體BS0之各者，係成為ON狀態。故而，基於被積蓄在層L1之記憶體胞MC(0,0)之胞電容器CC中之電荷所致的電壓，係經由層L1之位元線BL0和位元線選擇電晶體BS0而被傳輸至全域位元線GBL1處。基於被積蓄在層L2之記憶體胞MC(0,0)之胞電容器CC中之電荷所致的電壓，係經由層L2之位元線BL0和位元線選擇電晶體BS0而被傳輸至全域位元線GBL2處。基於被積蓄在層L3之記憶體胞MC(0,0)之胞電容器CC中之電荷所致的電壓，係經由層L3之位元線BL0和位元線選擇電晶體BS0而被傳輸至全域位元線GBL3處。當記憶體胞MC(0,0)以外之記憶體胞MC被作了選擇的情況時，亦同樣的，藉由使被選擇之字元線WL以及位元線選擇電晶體BS之組被作變更，係能夠使基於在各層L處而被作了選擇的記憶體胞MC處所記憶之資料而得到的電壓被反映至各全域位元線GBL處。
圖13，係為對於第1實施形態之記憶體裝置 100的讀出動作之其中一例作展示之時序表。圖13，係例示有當將在副陣列111中所包含之所有的記憶體胞MC連續性地作讀出的情況時所被選擇之縱位元線VBL(選擇VBL)以及所被選擇之字元線WL(選擇WL)。如同在圖13中所示一般，控制電路160，首先係在選擇了縱位元線VBL0的狀態下，實行對於在被與縱位元線VBL0相互附加有關連性之記憶體單元MU0中所包含的各字元線WL依序作了選擇之讀出。具體而言，控制電路160，係選擇縱位元線VBL0，並且依序選擇字元線WL(0,0)、WL(1,0)、~、WL(n,0)，而實行資料之讀出。接著，控制電路160，係在選擇了縱位元線VBL1的狀態下，實行對於在被與縱位元線VBL1相互附加有關連性之記憶體單元MU1中所包含的各字元線WL依序作了選擇之讀出。具體而言，控制電路160，係選擇縱位元線VBL1，並且依序選擇字元線WL(0,1)、WL(1,1)、~、WL(n,1)，而實行資料之讀出。之後，同樣的，控制電路160，係對於所選擇的縱位元線VBL作變更，並實行對於被與所變更了的選擇VBL相互附加有關連性之字元線WL依序作了選擇之讀出。另外，讀出動作之順序，係亦可為其他之順序。控制電路160所實行讀出動作之順序，係可因應於從記憶體控制器200所被要求之資料之位址等來適宜作變更。
<1-3>第1實施形態之效果
若依據第1實施形態之記憶體裝置100，則係能夠對於 記憶體裝置100之製造成本作抑制。以下，針對第1實施形態之效果的詳細內容作說明。
在具備有被作了3維性的層積之記憶體胞MC的DRAM(以下，係稱作“3D-DRAM”)中，當對於各位元線BL之每一者而分別設置感測放大器SA的情況時，因應於記憶體胞MC之配置密度之增加，感測放大器SA之數量係會增加。而，若是感測放大器SA之數量增加，則晶片面積會變大。晶片面積之增大，係會成為記憶體裝置之製造成本之上升的重要因素。
因此，第1實施形態之記憶體裝置100，係具備有使1個的感測放大器SA被複數之位元線BL所共有之構成。具體而言，第1實施形態之記憶體裝置100所具備的副陣列111，係於各層L之各者處具有全域位元線GBL。又，係對於各全域位元線GBL之各者，而分別設置感測放大器SA。又，副陣列111，係於各層之每一者處，而具備有將全域位元線GBL與複數之位元線BL之間作連接的複數之位元線選擇電晶體BS。
更具體而言，在第1實施形態之記憶體裝置100處，複數之記憶體胞MC，係被設置於在Z方向上而作了並排的複數之層L之各者處。在各層L中所包含之複數之記憶體胞，係被分類為包含有在X方向上而作了並排的複數之記憶體胞MC並且在Y方向上而作了並排的複數之記憶體單元MU。複數之位元線BL，係被設置在複數之層L之各者處，並在Y方向上並排。複數之位元線BL之各者，係 被與在相同之層L之複數之記憶體單元MU之其中一者中所包含的複數之記憶體胞作連接。複數之位元線選擇電晶體BS，係被設置在複數之層L之各者處，並分別被與相同之層L的複數之位元線BL作連接。全域位元線GBL，係被設置在複數之層L之各者處，並分別經由相同之層的複數之位元線選擇電晶體BS而分別被與相同之層的複數之位元線BL作連接。複數之字元線，係各別於Z方向上作延伸地而被作設置，並且分別被與複數之層L的各者之複數之記憶體胞MC作連接。複數之縱位元線VBL，係各別於Z方向上作延伸地而被作設置，並且分別被與複數之層L的各者之複數之位元線選擇電晶體BS作連接。又，係被設置有分別被與複數之層L之各別之全域位元線GBL作了連接的複數之感測放大器SA。
如此這般地而被構成之記憶體裝置100，係能夠在各層之各者處將全域位元線GBL與複數之位元線BL之其中一者選擇性地作連接。亦即是，第1實施形態之記憶體裝置100，係能夠在各層L之各者處而將1個的感測放大器SA作共有。其結果，第1實施形態之記憶體裝置100，係能夠削減感測放大器SA之數量，而能夠將晶片面積縮小。亦即是，第1實施形態之記憶體裝置100，係能夠對於記憶體裝置之製造成本作抑制。
另外，在第1實施形態中，雖係針對在各層L之各者處而使感測放大器SA被作共有，亦即是藉由在Y方向上作了並排之位元線BL來使感測放大器SA被作共有的 情況，而作了例示，但是，係並不被限定於此。感測放大器SA，係亦可藉由在Z方向上而被作了層積的位元線BL之組而被作共有。於此情況，感測放大器SA，係因應於在Y方向上而作了並排的位元線BL之數量而被作設置。另一方面，在3D-DRAM中，相較於位元線BL之層積數量，在Y方向上作了並排的位元線BL之數量係為更多。因此，從對於感測放大器SA之數量作削減之觀點來看，將感測放大器SA作共有的位元線BL之組，相較於在Z方向上被作了層積的位元線BL之組，係以在Y方向上而作了並排的位元線BL之組為更理想。
<2>第2實施形態
第2實施形態之記憶體裝置100，係具有以相鄰之2個的副陣列111而在各層之各者處將感測電路133作共有之構成。以下，針對第2實施形態之記憶體裝置100的詳細內容，主要針對與第1實施形態相異之處來作說明。
<2-1>構成
首先，針對第2實施形態之記憶體裝置100的構成作說明。
<2-1-1>記憶體裝置100之平面布局
圖14，係為對於第2實施形態之記憶體裝置100之平面布局之其中一例作展示之平面圖。如同在圖14中所示一 般，第2實施形態之記憶體裝置100，係具有副陣列111A以及111B。又，在第2實施形態中，於副陣列111A與111B之間，係被配置有感測電路133。換言之，副陣列111A、感測電路133、副陣列111B，係在X方向上被作並排配置。第2實施形態之感測電路133，係藉由Open-BL方式而被構成。故而，第2實施形態之感測電路133，係被構成為利用副陣列111A之位元線BL之電壓和副陣列111B之位元線BL之電壓來將資料作讀出。
<2-1-2>副陣列111A以及111B與感測電路133之間之連接關係
圖15，係為對於第2實施形態之記憶體裝置100所具備的副陣列111A以及111B之各層與感測電路133之間之連接關係之其中一例作展示之電路圖。如同在圖15中所示一般，副陣列111A之電路構成，係與第1實施形態之副陣列111相同。又，副陣列111B，係相對於副陣列111A而具有對稱性之電路構成。副陣列111A之全域位元線GBL0~GBL3，係被設置在感測電路133側處。同樣的，副陣列111B之全域位元線GBL0~GBL3，係被設置在感測電路133側處。另外，以下，針對副陣列111B之座標(i,j)，係作為被分配有將副陣列111A之座標在X方向上而作了反轉之座標者來進行說明。
副陣列111A以及111B之各者之全域位元線GBL0，係被與在感測電路133中所包含之感測放大器SA0 作連接。副陣列111A以及111B之各者之全域位元線GBL1，係被與在感測電路133中所包含之感測放大器SA1作連接。副陣列111A以及111B之各者之全域位元線GBL2，係被與在感測電路133中所包含之感測放大器SA2作連接。副陣列111A以及111B之各者之全域位元線GBL3，係被與在感測電路133中所包含之感測放大器SA3作連接。
而，第2實施形態之感測放大器SA0，係構成為能夠基於副陣列111A以及111B之各者之全域位元線GBL0之電壓來進行由Open-BL方式所致之讀出。第2實施形態之感測放大器SA1，係構成為能夠基於副陣列111A以及111B之各者之全域位元線GBL1之電壓來進行由Open-BL方式所致之讀出。以下，相同的，第2實施形態之各感測放大器SA，係構成為能夠基於在副陣列111A以及111B處而分別被附加有對應性之2個的全域位元線GBL之電壓，來進行由Open-BL方式所致之讀出。
第2實施形態之記憶體裝置100之其他之構成，係與第1實施形態相同。另外，在以上之說明中，雖係針對各感測放大器SA為在副陣列111A以及111B之間而被和被與相同之層L相互附加有對應性之2根的全域位元線GBL作了連接的情況來作了例示，但是，係並不被限定於此。第2實施形態之感測放大器SA，係只要有被與副陣列111A之其中一者之全域位元線GBL和副陣列111B之其中一者之全域位元線GBL作連接即可。亦即是，第2實施形態 之感測放大器SA，係亦可在副陣列111A以及111B間而被和被與相異之層L相互附加有對應性之2根的全域位元線GBL作連接。
<2-2>動作
接著，針對第2實施形態之記憶體裝置100的動作進行說明。第2實施形態之記憶體裝置100，係為了進行Open-BL方式之讀出，而當使副陣列111A以及111B之其中一者之副陣列111的記憶體胞MC被作了選擇的情況時，將另外一者之副陣列111之位元線BL作為參照位元線來使用。換言之，第2實施形態之感測放大器SA，係構成為將副陣列111A之全域位元線GBL和副陣列111B之全域位元線GBL的其中一者之全域位元線GBL作為參照線來作使用，並將另外一方之全域位元線GBL之電壓作放大。
圖16，係為注目於第2實施形態之記憶體裝置100所具備的副陣列111A以及副陣列111B之1個層(L0)的對於記憶體胞MC之選擇方法之其中一例作展示之概略圖。圖16，係例示有當將被記憶在副陣列111A之記憶體胞MC(0,0)中之資料讀出的情況時所被施加於各配線處之電壓等。如同在圖16中所示一般，當將被記憶在副陣列111A之記憶體胞MC(0,0)中之資料讀出的情況時，副陣列111A之字元線WL(0,0)與縱位元線VBL0係被選擇。又，為了進行由Open-BL方式所致之讀出，被與副陣列111A之縱位元線VBL0相互附加有對應性之副陣列111B之縱位元線VBL0 亦被作選擇。另外，在讀出動作中，於被作了選擇的配線處，係被施加有“H”準位之電壓，於非選擇之配線處，係被施加有“L”準位之電壓。
藉由此，副陣列111A之各層L之位元線選擇電晶體BS0係成為ON狀態，副陣列111A之各層L之其他之位元線選擇電晶體BS係成為OFF狀態。同樣的，副陣列111B之各層L之位元線選擇電晶體BS0係成為ON狀態，副陣列111B之各層L之其他之位元線選擇電晶體BS係成為OFF狀態。又，副陣列111A之記憶體胞MC(0,0)之胞電晶體CT係成為ON狀態，副陣列111A之其他之記憶體胞MC之胞電晶體CT係成為OFF狀態。另一方面，副陣列111B之各記憶體胞MC之胞電晶體CT，係被維持於OFF狀態。
其結果，各感測放大器SA，係能夠將基於藉由副陣列111A之記憶體胞MC(0,0)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)，在副陣列111A以及111B間使用一對之全域位元線GBL來作放大。又，讀出/寫入電路140，係能夠基於被作了放大之電壓，來判定被記憶在記憶體胞MC(0,0)中之資料。
又，第2實施形態之記憶體裝置100，就算是當被包含於記憶體單元MU0中之記憶體胞MC(0,0)以外的記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇之字元線WL，來與記憶體胞MC(0,0)相同地而將資料作讀出。又，第2實施形態之記憶體裝置100，就算是當記憶體單元MU0以外之記憶體單元MU之記憶體胞MC被作了選 擇的情況時，也能夠藉由改變在副陣列111A以及111B處所選擇的縱位元線VBL之組，來與記憶體單元MU0相同地而將資料作讀出。
<2-3>第2實施形態之效果
第2實施形態之記憶體裝置100，係能夠得到與第1實施形態相同之效果。進而，在第2實施形態之記憶體裝置100處，於2個的副陣列111A以及111B間，感測放大器SA係被作共有。其結果，第2實施形態之記憶體裝置100，係能夠將晶片面積縮小，並且係能夠實行利用有Open-BL方式之讀出動作。
<3>第3實施形態
第3實施形態之記憶體裝置100，係具有使位元線選擇電晶體BS在各層之每一者處而被左右分配地作配置之構成。以下，針對第3實施形態之記憶體裝置100的詳細內容，主要針對與第1以及第2實施形態相異之處來作說明。
<3-1>構成
首先，針對第3實施形態之記憶體裝置100的構成作說明。
<3-1-1>記憶體裝置100之平面布局
圖17，係為對於第3實施形態之記憶體裝置100之平面 布局之其中一例作展示之平面圖。如同在圖17中所示一般，第3實施形態之記憶體裝置100，係具有感測電路133A以及133B。又，在第3實施形態中，於感測電路133A與133B之間，係被配置有副陣列111。換言之，感測電路133A、副陣列111、感測電路133B，係在X方向上被作並排配置。在第2實施形態中，感測電路133A以及133B之組，係具有與第1實施形態之感測電路133相同之構成。
<3-1-2>副陣列111與感測電路133A以及133B之間之連接關係
圖18，係為對於在第3實施形態之記憶體裝置100所具備的副陣列111中所包含之1個的記憶體單元(MU0)與感測電路133A以及133B之間之連接關係之其中一例作展示之電路圖。如同在圖18中所示一般，第3實施形態之副陣列111之記憶體單元MU0，係替代各層L之位元線選擇電晶體BS，而具有被配置在感測電路133A側處之2個的位元線選擇電晶體BSa0、和被配置在感測電路133B側處之2個的位元線選擇電晶體BSb0。進而，第3實施形態之副陣列111，係於各記憶體單元MU之各者處，具有被配置在感測電路133A側處之縱位元線VBLa、和被配置在感測電路133B側處之縱位元線VBLb。又，第3實施形態之感測電路133A，係包含有感測放大器SA1以及SA3。第3實施形態之感測電路133B，係包含有感測放大器SA0以及SA2。
具體而言，位元線選擇電晶體BSa0以及 BSb0，係在各層L之每一者處被作交互配置。例如，2個的位元線選擇電晶體BSa0，係分別被分配至層L1以及L3處。2個的位元線選擇電晶體BSb0，係分別被分配至層L0以及L2處。而，層L0之位元線選擇電晶體BSb0，係經由全域位元線GBL0而被與感測電路133B之感測放大器SA0作連接。層L1之位元線選擇電晶體BSa0，係經由全域位元線GBL1而被與感測電路133A之感測放大器SA1作連接。層L2之位元線選擇電晶體BSb0，係經由全域位元線GBL2而被與感測電路133B之感測放大器SA2作連接。層L3之位元線選擇電晶體BSa0，係經由全域位元線GBL3而被與感測電路133A之感測放大器SA3作連接。記憶體單元MU0，係包含有縱位元線VBLa0以及VBLb0。縱位元線VBLa0，係被與2個的位元線選擇電晶體BSa0之各者之閘極端作連接。縱位元線VBLb0，係被與2個的位元線選擇電晶體BSb0之各者之閘極端作連接。
其他之記憶體單元MU(未圖示)，係與記憶體單元MU0相同的，而具有被配置在感測電路133A側處之2個的位元線選擇電晶體BSa、和被配置在感測電路133B側處之2個的位元線選擇電晶體BSb。而，各記憶體單元MU之位元線選擇電晶體BSa，係在感測電路133A側處而被與被和相同之層L相互附加有對應性之全域位元線GBL作連接。各記憶體單元MU之位元線選擇電晶體BSb，係在感測電路133B側處而被與被和相同之層L相互附加有對應性之全域位元線GBL作連接。
如同上述一般，第3實施形態之感測電路133A，係包含有被與奇數編號之層L之全域位元線GBL作了連接的複數之感測放大器SA。第3實施形態之感測電路133B，係包含有被與偶數編號之層L之全域位元線GBL作了連接的複數之感測放大器SA。另外，被分配至相同之記憶體單元MU處之2根的縱位元線VBLa以及VBLb，當被以相同電位而作控制的情況時，係亦可被作電性連接。
<3-1-3>端部區域EA之剖面構造
圖19，係為對於在第3實施形態之記憶體裝置100所具備的副陣列111之中之於記憶體單元MU1之端部區域EA處之剖面構造之其中一例作展示的剖面圖。圖19，係在感測電路133B側處，而展示有包含有分別被與層L0以及L2相互附加有對應性的全域位元線GBL0以及GBL2之剖面。如同在圖19中所示一般，第3實施形態之副陣列111，係相對於在第1實施形態中參照圖7所作了說明的副陣列111，而具有使與全域位元線GBL1以及GBL3相對應之2個的導電體層20被作了省略之構成。另一方面，雖係省略圖示，但是，第3實施形態之副陣列111，在感測電路133A側處，係相對於在第1實施形態中參照圖7所作了說明的副陣列111，而具有使與全域位元線GBL0以及GBL2相對應之2個的導電體層20被作省略並且在X方向上被作了反轉之構成。
在圖19中所示之感測電路133B側之端部區域 EA處，與在第1實施形態中之層L1以及L3之各者之位元線選擇電晶體BS相對應之構造(半導體層31、和導電體層23之中之與導電體層20、21相對向而被形成為粗之部分)係被省略。又，層L1以及L3之各者之導電體層21和在位元線選擇電晶體BSb處而被作使用之絕緣體層30係相互分離。
另一方面，在省略圖示之感測電路133A側之端部區域處，與在第1實施形態中之層L0以及L2之各者之位元線選擇電晶體BS相對應之構造(半導體層31、和導電體層23之中之與導電體層20、21相對向而被形成為粗之部分)係被省略。又，層L0以及L2之各者之導電體層21和在位元線選擇電晶體BSa處而被作使用之絕緣體層30係相互分離。
如同上述一般，在第3實施形態之記憶體裝置100處，於被設置在偶數編號之層L處並且相鄰之2個的全域位元線GBL之間，係並未被設置有導電體層20。同樣的，於被設置在奇數編號之層L處並且相鄰之2個的全域位元線GBL之間，係並未包含有導電體層20。第3實施形態之記憶體裝置100之其他之構成，係與第1實施形態相同。
另外，在以上之說明中，雖係針對「奇數編號之全域位元線GBL係被與感測電路133A作連接，偶數編號之全域位元線GBL係被與感測電路133B作連接」的情況來作了例示，但是，係並不被限定於此。在第3實施形態中，係只要在各層L之每一者處而使位元線選擇電晶體BS被左右(亦即是，感測電路133A側以及感測電路133B側)交 互地作配置即可。又，於Z方向上而相鄰之導電體層20，係只要隔著至少1個的層L地而被作分離配置即可。
<3-2>動作
接著，針對第3實施形態之記憶體裝置100的動作進行說明。
圖20，係為注目於在第3實施形態之記憶體裝置100所具備的副陣列111中所包含之1個的記憶體單元(MU0)的對於記憶體胞MC之選擇方法之其中一例作展示之概略圖。圖20，係例示有當將被記憶在副陣列111之記憶體胞MC(0,0)中之資料讀出的情況時所被施加於各配線處之電壓等。如同在圖20中所示一般，當將被記憶在記憶體胞MC(0,0)中之資料讀出的情況時，字元線WL(0,0)和縱位元線VBLa0以及縱位元線VBLb0係被選擇。另外，於被作了選擇的配線處，係被施加有“H”準位之電壓，於非選擇之配線處，係被施加有“L”準位之電壓。
藉由此，在副陣列111處，層L1以及L3之各者之位元線選擇電晶體BSa0和層L0以及L2之各者之位元線選擇電晶體BSb0係成為ON狀態，各層L之其他之位元線選擇電晶體BSa以及BSb係成為OFF狀態。又，副陣列111之各層L之記憶體胞MC(0,0)之胞電晶體CT係成為ON狀態，副陣列111之其他之記憶體胞MC之胞電晶體CT係成為OFF狀態。
其結果，偶數編號之感測放大器SA，係能 夠將基於經由在感測電路133B側處而被相互附加有關連性之全域位元線GBL而被作了連接之記憶體胞MC(0,0)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)作放大。同樣的，奇數編號之感測放大器SA，係能夠將基於經由在感測電路133A側處而被相互附加有關連性之全域位元線GBL而被作了連接之記憶體胞MC(0,0)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)作放大。又，讀出/寫入電路140，係能夠基於藉由感測電路133A以及133B而被作了放大之電壓，來判定被記憶在各層L之記憶體胞MC(0,0)中之資料。
第3實施形態之記憶體裝置100，就算是當被包含於記憶體單元MU0中之記憶體胞MC(0,0)以外的記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇之字元線WL，來與記憶體胞MC(0,0)相同地而將資料作讀出。又，第3實施形態之記憶體裝置100，就算是當記憶體單元MU0以外之記憶體單元MU之記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇的縱位元線VBLa以及VBLb之組，來與記憶體單元MU0相同地而將資料作讀出。
另外，在第3實施形態之記憶體裝置100處，當縱位元線VBLa以及VBLb係被獨立地作控制的情況時，被與感測電路133A相互附加有對應性之記憶體胞MC和被與感測電路133B相互附加有對應性之記憶體胞MC，係可同時被作讀出，亦可僅將其中一者作為對象而進行讀出。
<3-3>第3實施形態之效果
第3實施形態之記憶體裝置100，係能夠得到與第1實施形態相同之效果。進而，在第3實施形態之記憶體裝置100處，位元線選擇電晶體BS係在各層L之每一者處而被左右地作分配。又，在第3實施形態之記憶體裝置100處，於Z方向上而相鄰之全域位元線GBL之間隔，係被構成為較第1實施形態而更廣。其結果，第3實施形態之記憶體裝置100，係能夠將位元線選擇電晶體BS之層間電容減少，而能夠相較於第1實施形態而更進一步對於消耗電力作抑制。
<4>第4實施形態
第4實施形態之記憶體裝置100，係具有於相同之層處而被配置有複數之感測放大器SA之構成。以下，針對第4實施形態之記憶體裝置100的詳細內容，主要針對與第1~第3實施形態相異之處來作說明。
<4-1>構成
首先，針對第4實施形態之記憶體裝置100的構成作說明。以下，作為第4實施形態之記憶體裝置100的構成，針對第1構成例、第2構成例、第3構成例來依序作說明。
(1：第1構成例)
在第4實施形態之記憶體裝置100之第1構成例中，與第3實施形態相同的，感測電路133A、副陣列111、感測電路133B係在X方向上被作並排配置。又，在第1構成例中，與第1實施形態相異，係於各層L之各者處而被分配有複數之感測放大器SA。
圖21，係為對於在第4實施形態之記憶體裝置100之第1構成例中的副陣列111中所包含之1個的層(L0)與感測電路133A以及133B之間之連接關係之其中一例作展示之電路圖。如同在圖21中所示一般，第1構成例之副陣列111，係相對於第1實施形態之副陣列111，而具備有位元線選擇電晶體BS與全域位元線GBL之配置為相異之電路構成。以下，係將被設置在感測電路133A側處之全域位元線GBL，稱作“全域位元線GBLa”。將被設置在感測電路133B側處之全域位元線GBL，稱作“全域位元線GBLb”。例如，第1構成例之副陣列111，係對應於層L0，而具有全域位元線GBLa0以及GBLb0。又，雖係省略圖示，但是，第1構成例之副陣列111，係對應於層L1~L3，而具有全域位元線GBLa1~GBLa3和全域位元線GBLb1~GBLb3。
在層L0處，偶數編號之位元線選擇電晶體BS，係在感測電路133A側處而被與被相互附加有對應性之位元線BL和全域位元線GBLa0作連接。又，在層L0處，奇數編號之位元線選擇電晶體BS，係在感測電路133B側處而被與被相互附加有對應性之位元線BL和全域位元線GBLb0作連接。又，雖係省略圖示，但是，在層L1處，與 層L0相同的，偶數編號之位元線選擇電晶體BS，係被與被相互附加有對應性之位元線BL和全域位元線GBLa1作連接，奇數編號之位元線選擇電晶體BS，係被與被相互附加有對應性之位元線BL和全域位元線GBLb1作連接。關於其他之層L之位元線選擇電晶體BS和全域位元線GBLa以及GBLb，係亦具有與層L0以及L1相類似之連接關係。
又，第1構成例之感測電路133A，係具有與層L的數量相對應之數量之感測放大器SAa。第1構成例之感測電路133B，係具有與層L的數量相對應之數量之感測放大器SAb。具體而言，第1構成例之感測電路133A，係分別對應於層L0~L3，而具有感測放大器SAa0~SAa3(一部分未圖示)。第1構成例之感測電路133B，係分別對應於層L0~L3，而具有感測放大器SAb0~SAb3(一部分未圖示)。
而，感測放大器SAa0以及SAb0，係分別被和被與層L0相互附加有關連性之全域位元線GBLa0以及GBLb0作連接。感測放大器SAa1以及SAb1，係分別被和被與層L1相互附加有關連性之全域位元線GBLa1以及GBLb1作連接(未圖示)。感測放大器SAa2以及SAb2，係分別被和被與層L2相互附加有關連性之全域位元線GBLa2以及GBLb2作連接(未圖示)。感測放大器SAa3以及SAb3，係分別被和被與層L3相互附加有關連性之全域位元線GBLa3以及GBLb3作連接(未圖示)。
如同上述一般，在第4實施形態之記憶體裝 置100之第1構成例中，全域位元線GBLa，係被和相同之層L之「被與複數之位元線BL之中之偶數編號之位元線BL作了連接的位元線選擇電晶體BS」作連接。全域位元線GBLb，係被和相同之層L之「被與複數之位元線BL之中之奇數編號之位元線作了連接的位元線選擇電晶體BS」作連接。第1構成例之副陣列111和感測電路133A以及133B之其他之構成，係與第1實施形態相同。
另外，在以上之說明中，於第1構成例中，雖係針對「全域位元線GBLa係被與偶數編號之位元線選擇電晶體BS作連接，全域位元線GBLb係被與奇數編號之位元線選擇電晶體BS作連接」的情況來作了例示，但是，係並不被限定於此。第1構成例之副陣列111，係只要具有「包含被與感測電路133A作連接之位元線選擇電晶體BS和被與感測電路133B作連接之位元線選擇電晶體BS之各者」的構成即可。
(2：第2構成例)
在第4實施形態之記憶體裝置100之第2構成例中，與第1實施形態相同的，副陣列111與感測電路133係在X方向上被作並排配置。又，在第2構成例中，係於各層L之各者處而被分配有複數之感測放大器SA。
圖22，係為對於在第4實施形態之記憶體裝置100之第2構成例中的副陣列111中所包含之1個的層(L0)與感測電路133A以及133B之間之連接關係之其中一例作 展示之電路圖。如同在圖22中所示一般，第2構成例之副陣列111，係相對於第1實施形態之副陣列111，而具有在各層L之各者處而使全域位元線GBL被作了複數之分割之電路構成。以下，係針對在各層L之各者處而將全域位元線GBL分割為2的情況進行說明。另外，係將被分割為2之全域位元線GBL0，稱作全域位元線GBL0-1以及GBL0-2。將被分割為2之全域位元線GBL1，稱作全域位元線GBL1-1以及GBL1-2。將被分割為2之全域位元線GBL2，稱作全域位元線GBL2-1以及GBL2-2。將被分割為2之全域位元線GBL3，稱作全域位元線GBL3-1以及GBL3-2。
在層L0處，位元線選擇電晶體BS0~BSk(k為2以上未滿m之整數)，係被與被相互附加有對應性之位元線BL和全域位元線GBL0-1作連接。另外，“k”，較理想，係身為接近於(m+1)/2之數值。在層L0處，位元線選擇電晶體BS(k+1)~BSm，係被與被相互附加有對應性之位元線BL和全域位元線GBL0-2作連接。又，雖係省略圖示，但是，在層L1處，位元線選擇電晶體BS0~BSk，係被與被相互附加有對應性之位元線BL和全域位元線GBL1-1作連接，位元線選擇電晶體BS(k+1)~BSm，係被與被相互附加有對應性之位元線BL和全域位元線GBL1-2作連接。關於其他之層L之位元線選擇電晶體BS和被作了分割的全域位元線GBL，係亦具有與層L0以及L1相類似之連接關係。
又，第2構成例之感測電路133，係具有與在 各層L處之全域位元線GBL之分割數量相對應的數量之感測放大器SA。具體而言，第2構成例之感測電路133A，係對應於層L0，而具有感測放大器SA0-1以及SA0-2。又，雖係省略圖示，但是，第2構成例之感測電路133，係對應於層L1，而具有感測放大器SA1-1以及SA1-2，並對應於層L2，而具有感測放大器SA2-1以及SA2-2，並且對應於層L3，而具有感測放大器SA3-1以及SA3-2。
而，感測放大器SA0-1以及SA0-2，係分別被和被與層L0相互附加有關連性之全域位元線GBL0-1以及GBL0-2作連接。感測放大器SA1-1以及SA1-2，係分別被和被與層L1相互附加有關連性之全域位元線GBL1-1以及GBL1-2作連接(未圖示)。感測放大器SA2-1以及SA2-2，係分別被和被與層L2相互附加有關連性之全域位元線GBL2-1以及GBL2-2作連接(未圖示)。感測放大器SA3-1以及SA3-2，係分別被和被與層L3相互附加有關連性之全域位元線GBL3-1以及GBL3-2作連接(未圖示)。
第2構成例之副陣列111和感測電路133A以及133B之其他之構成，係與第1實施形態相同。另外，在以上之說明中，於第2構成例中，雖係針對「全域位元線GBL係在各層L之各者處被分割為2個」的情況來作了例示，但是，係並不被限定於此。第2構成例之副陣列111，係亦可具有在各層L之各者處而被分割為3個以上之全域位元線GBL。於此情況，第2構成例之感測電路133，係於各層L之各者處具有3個以上的感測放大器SA。
(3：第3構成例)
在第4實施形態之記憶體裝置100之第3構成例中，與第3實施形態相同的，感測電路133A、副陣列111、感測電路133B係在X方向上被作並排配置。又，在第3構成例中，係於感測電路133A以及133B之各者處，於各層L之各者處而被分配有複數之感測放大器SA。
圖23，係為對於在第4實施形態之記憶體裝置100之第3構成例中的副陣列111中所包含之1個的層(L0)與感測電路133A以及133B之間之連接關係之其中一例作展示之電路圖。如同在圖23中所示一般，第3構成例之副陣列111，係具有將第1構成例與第2構成例作了組合之電路構成。亦即是，第3構成例之副陣列111，係具有使被設置在感測電路133A側處之全域位元線GBLa和被設置在感測電路133B側處之全域位元線GBLb之各者在各層L之各者處而被分割為2以上之構成。在本例中，第3構成例之副陣列111，係對應於層L0，而具有全域位元線GBLa0-1、GBLa0-2、GBLb0-1以及GBLb0-2。又，雖係省略圖示，但是，係對應於層L1~L3，而被設置有全域位元線GBLa1-1~GBLa3-1、和全域位元線GBLa1-2~GBLa3-2、和全域位元線GBLb1-1~GBLb3-1、以及全域位元線GBLb1-2~GBLb3-2。
在層L0處，0以上k以下(在第3構成例中，k係為1以上未滿m之奇數)並且偶數編號之位元線選擇電晶 體BS，係在感測電路133A側處而被與被相互附加有對應性之位元線BL和全域位元線GBLa0-1作連接。在層L0處，(k+1)以上m以下並且偶數編號之位元線選擇電晶體BS，係在感測電路133A側處而被與被相互附加有對應性之位元線BL和全域位元線GBLa0-2作連接。在層L0處，0以上k以下並且奇數編號之位元線選擇電晶體BS，係在感測電路133B側處而被與被相互附加有對應性之位元線BL和全域位元線GBLb0-1作連接。在層L0處，(k+1)以上m以下並且奇數編號之位元線選擇電晶體BS，係在感測電路133B側處而被與被相互附加有對應性之位元線BL和全域位元線GBLb0-2作連接。
雖係省略圖示，但是，在層L1處，與層L0相同的，0以上k以下並且偶數編號之位元線選擇電晶體BS，係被與被相互附加有對應性之位元線BL和全域位元線GBLa1-1作連接，(k+1)以上m以下並且偶數編號之位元線選擇電晶體BS，係被與被相互附加有對應性之位元線BL和全域位元線GBLa1-2作連接，0以上k以下並且奇數編號之位元線選擇電晶體BS，係被與被相互附加有對應性之位元線BL和全域位元線GBLb1-1作連接，(k+1)以上m以下並且奇數編號之位元線選擇電晶體BS，係被與被相互附加有對應性之位元線BL和全域位元線GBLb1-2作連接。關於其他之層L之位元線選擇電晶體BS和被作了分割的全域位元線GBLa以及GBLb，係亦具有與層L0以及L1相類似之連接關係。
又，第3構成例之感測電路133A，係在各層L之各者處，而具有與全域位元線GBLa之分割數量相對應的數量之感測放大器SAa。第3構成例之感測電路133B，係在各層L之各者處，而具有與全域位元線GBLb之分割數量相對應的數量之感測放大器SAb。具體而言，第3構成例之感測電路133A，係分別對應於全域位元線GBLa0-1~GBLa3-1，而具有感測放大器SAa0-1~SAa3-1，並分別對應於全域位元線GBLa0-2~GBLa3-2，而具有感測放大器SAa0-2~SAa3-2(一部分未圖示)。第3構成例之感測電路133B，係分別對應於全域位元線GBLb0-1~GBLb3-1，而具有感測放大器SAb0-1~SAb3-1，並分別對應於全域位元線GBLb0-2~GBLb3-2，而具有感測放大器SAb0-2~SAb3-2(一部分未圖示)。
而，感測放大器SAa0-1、SAa0-2、SAb0-1以及SAb0-2，係分別被和被與層L0相互附加有關連性之全域位元線GBLa0-1、GBLa0-2、GBLb0-1以及GBLb0-2作連接。感測放大器SAa1-1、SAa1-2、SAb1-1以及SAb1-2，係分別被和被與層L1相互附加有關連性之全域位元線GBLa1-1、GBLa1-2、GBLb1-1以及GBLb1-2作連接(未圖示)。感測放大器SAa2-1、SAa2-2、SAb2-1以及SAb2-2，係分別被和被與層L2相互附加有關連性之全域位元線GBLa2-1、GBLa2-2、GBLb2-1以及GBLb2-2作連接(未圖示)。感測放大器SAa3-1、SAa3-2、SAb3-1以及SAb3-2，係分別被和被與層L3相互附加有關連性之全域位元線 GBLa3-1、GBLa3-2、GBLb3-1以及GBLb3-2作連接(未圖示)。
第3構成例之副陣列111和感測電路133A以及133B之其他之構成，係與第1實施形態相同。另外，在以上之說明中，於第3構成例中，雖係針對「全域位元線GBLa係被與偶數編號之位元線選擇電晶體BS作連接，全域位元線GBLb係被與奇數編號之位元線選擇電晶體BS作連接」的情況來作了例示，但是，係並不被限定於此。第3構成例，係只要具有「在各層L之各者處被設置有複數之全域位元線GBLa以及GBLb，被與此些之全域位元線GBLa以及GBLb相互附加有對應性之複數之感測放大器SA為被分配至了感測電路133A以及133B處」之構成即可。
<4-2>動作
接著，針對第4實施形態之記憶體裝置100的動作，以第1構成例作為代表來進行說明。
圖24，係為注目於在第4實施形態之記憶體裝置100之第1構成例中之副陣列111中所包含之1個層(L0)的對於記憶體胞MC之選擇方法之其中一例作展示之概略圖。在圖24中所示之副陣列111和感測電路133A以及133B之電路構成，係與在圖21中所示之電路構成相同。如同在圖24中所示一般，第4實施形態之記憶體裝置100之第1構成例，係能夠藉由感測電路133A以及感測電路133B而平行地實行讀出。
具體而言，當將被記憶在記憶體胞MC(0,0)以及MC(0,1)中之資料讀出的情況時，字元線WL(0,0)以及WL(0,1)與縱位元線VBL0以及VBL1係被選擇。另外，於被作了選擇的配線處，係被施加有“H”準位之電壓，於非選擇之配線處，係被施加有“L”準位之電壓。藉由此，在副陣列111處，各層L之位元線選擇電晶體BS0以及BS1之各者係成為ON狀態，其他之位元線選擇電晶體BS係成為OFF狀態。又，副陣列111之各層L之記憶體胞MC(0,0)之胞電晶體CT和各層L之記憶體胞MC(0,1)之胞電晶體CT係成為ON狀態，副陣列111之其他之記憶體胞MC之胞電晶體CT係成為OFF狀態。
其結果，各層L之感測放大器SAa，係能夠將基於經由在感測電路133A側處而被相互附加有關連性之全域位元線GBLa而被作了連接之記憶體胞MC(0,0)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)作放大。同樣的，各層L之感測放大器SAb，係能夠將基於經由在感測電路133B側處而被相互附加有關連性之全域位元線GBLb而被作了連接之記憶體胞MC(0,1)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)作放大。又，讀出/寫入電路140，係能夠基於藉由感測電路133A而被作了放大之電壓，來判定被記憶在各層L之記憶體胞MC(0,0)中之資料，並基於藉由感測電路133B而被作了放大之電壓，來判定被記憶在各層L之記憶體胞MC(0,1)中之資料。
第4實施形態之記憶體裝置100之第1構成 例，就算是當被與位元線BL0作了連接之記憶體胞MC(0,0)以外的記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇之字元線WL，來與記憶體胞MC(0,0)相同地而將資料作讀出。又，第4實施形態之記憶體裝置100之第1構成例，就算是當被與位元線BL1作了連接之記憶體胞MC(0,1)以外的記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇之字元線WL，來與記憶體胞MC(0,0)相同地而將資料作讀出。又，第4實施形態之記憶體裝置100之第1構成例，就算是當其他之記憶體單元MU之記憶體胞MC被作了選擇的情況時，也能夠藉由改變在感測電路133A側與感測電路133B側處所選擇的縱位元線VBL之組，來同樣地將資料作讀出。另外，在讀出動作中而被作選擇的感測電路133A側之縱位元線VBL和感測電路133B側之縱位元線VBL之組，係可相鄰，亦可相互分離。
如同上述一般，第4實施形態之記憶體裝置100之第1構成例，係能夠藉由感測放大器SAa0~SAa3之組和感測放大器SAb0~SAb3之組，來平行地將資料作讀出。在第2構成例以及第3構成例中，亦同樣的，藉由對應於被設置在各層L之各者處之複數之感測放大器SA之各者而對於複數之配線作選擇，係能夠與第1構成例相同地來平行地將資料作讀出。亦即是，第4實施形態之記憶體裝置100之第2構成例，係能夠藉由感測放大器SA0-1、SA1-1、SA2-1以及SA3-1之組、和感測放大器SA0-2、SA1-2、SA2-2以及SA3-2之組，來平行地將資料作讀出。同樣的， 第4實施形態之記憶體裝置100之第3構成例，係能夠藉由感測放大器SAa0-1、SAa1-1、SAa2-1以及SAa3-1之組、和感測放大器SAa0-2、SAa1-2、SAa2-2以及SAa3-2之組、和感測放大器SAb0-1、SAb1-1、SAb2-1以及SAb3-1之組、和感測放大器SAb0-2、SAb1-2、SAb2-2以及SAb3-2之組，來平行地將資料作讀出。
另外，在第4實施形態之記憶體裝置100處，被與感測電路133A相互附加有對應性之記憶體胞MC和被與感測電路133B相互附加有對應性之記憶體胞MC，係可同時被作讀出，亦可僅將其中一者作為對象而進行讀出。
<4-3>第4實施形態之效果
第4實施形態之記憶體裝置100，係能夠得到與第1實施形態相同之效果。進而，第4實施形態之記憶體裝置100，係具有「於各層L之各者處使全域位元線GBL被作分割，並且使感測放大器SA被與被作了分割的全域位元線GBL之各者作連接」之構成。其結果，第4實施形態之記憶體裝置100，係能夠在全域位元線GBL之各分割單位之每一者處而進行重新整理(refresh)，而能夠對於在副陣列111之控制中所需要的峰值之消耗電力作削減。
<5>第5實施形態
第5實施形態之記憶體裝置100，係具有在複數之層L之各者處而使位元線選擇電晶體BS被並聯地作了連接之構 成。以下，針對第5實施形態之記憶體裝置100的詳細內容，主要針對與第1~第4實施形態相異之處來作說明。
<5-1>構成
首先，針對第5實施形態之記憶體裝置100的構成作說明。第5實施形態之記憶體裝置100，係具有相對於第4實施形態之記憶體裝置100之第1構成例而使位元線選擇電晶體BS被作了追加之構成。
圖25，係為對於在第5實施形態之記憶體裝置100所具備的副陣列111中所包含之1個的層(L0)與感測電路133A以及133B之間之連接關係之其中一例作展示之電路圖。如同在圖25中所示一般，第5實施形態之副陣列111，係對應於層L0，而具有全域位元線GBLa0以及GBLb0。雖係省略圖示，但是，第5實施形態之副陣列111，係對應於層L1~L3，而具有全域位元線GBLa1~GBLa3和全域位元線GBLb1~GBLb3。又，第5實施形態之副陣列111，係於各層L之各者處，具有位元線選擇電晶體BSa0~BSam、和位元線選擇電晶體BSb0~BSbm。
在層L0處，位元線選擇電晶體BSa(N)以及BSa(N+1)(N為0以上(m-1)以下之偶數)，係在感測電路133A側處，而在位元線BL(N)與全域位元線GBLa0之間被作並聯連接。又，在層L0處，位元線選擇電晶體BSb(N)以及BSb(N+1)，係在感測電路133B側處，而在位元線BL(N+1)與全域位元線GBLb0之間被作並聯連接。又，雖 係省略圖示，但是，在層L1處，與層L0相同的，位元線選擇電晶體BSa(N)以及BSa(N+1)，係在位元線BL(N)與全域位元線GBLa1之間被作並聯連接，位元線選擇電晶體BSb(N)以及BSb(N+1)，係在位元線BL(N+1)與全域位元線GBLb1之間被作並聯連接。關於其他之層L之位元線選擇電晶體BSa以及BSb和全域位元線GBLa以及GBLb，係亦具有與層L0以及L1相類似之連接關係。
又，第5實施形態之副陣列111，係對應於位元線選擇電晶體BSa以及BSb，而具有縱位元線VBLa0~VBLam、和縱位元線VBLb0~VBLbm。縱位元線VBLa0~VBLam，係分別被與各層L之位元線選擇電晶體BSa0~BSam之各者作連接。縱位元線VBLb0~VBLbm，係分別被與各層L之位元線選擇電晶體BSb0~BSbm之各者作連接。縱位元線VBLa0~VBLam和縱位元線VBLb0~VBLbm之各者，係被構成為可獨立地作控制。
又，第5實施形態之感測電路133A，係具有與層L的數量相對應之數量之感測放大器SAa。第5實施形態之感測電路133B，係具有與層L的數量相對應之數量之感測放大器SAb。具體而言，第5實施形態之感測電路133A，係分別對應於層L0~L3，而具有感測放大器SAa0~SAa3(一部分未圖示)。第5實施形態之感測電路133B，係分別對應於層L0~L3，而具有感測放大器SAb0~SAb3(一部分未圖示)。
而，感測放大器SAa0以及SAb0，係分別被 和被與層L0相互附加有關連性之全域位元線GBLa0以及GBLb0作連接。感測放大器SAa1以及SAb1，係分別被和被與層L1相互附加有關連性之全域位元線GBLa1以及GBLb1作連接(未圖示)。感測放大器SAa2以及SAb2，係分別被和被與層L2相互附加有關連性之全域位元線GBLa2以及GBLb2作連接(未圖示)。感測放大器SAa3以及SAb3，係分別被和被與層L3相互附加有關連性之全域位元線GBLa3以及GBLb3作連接(未圖示)。
如同上述一般，在第5實施形態之記憶體裝置100中，複數之位元線選擇電晶體BS(BSa以及BSb)，係被設置在複數之層L之各者處，並分別被與相同之層L之複數之位元線BL作連接，並且被與相同之層L之前述全域位元線GBLa或者是GBLb作連接。又，在被設置於相同之層L處的複數之位元線BL之其中一者與全域位元線GBLa或者是GBLb之間，位元線選擇電晶體BSa(N)以及BSa(N+1)或者是位元線選擇電晶體BSb(N)以及BSb(N+1)係被並聯地作連接。第5實施形態之副陣列111和感測電路133A以及133B之其他之構成，係與第1實施形態相同。
另外，在第5實施形態中，縱位元線VBLa(N)以及VBLa(N+1)，由於係被以相同之電位而作控制，因此係亦可被作短路。同樣的，縱位元線VBLb(N)以及VBLb(N+1)，由於係被以相同之電位而作控制，因此係亦可被作短路。換言之，被分配至被與相同之位元線BL作了連接之2個的位元線選擇電晶體BS之控制中之2根的縱 位元線VBL，係亦可被作電性連接。
<5-2>動作
接著，針對第5實施形態之記憶體裝置100的動作進行說明。
圖26，係為注目於在第5實施形態之記憶體裝置100所具備的副陣列111中所包含之1個層(L0)的對於記憶體胞MC之選擇方法之其中一例作展示之概略圖。如同在圖26中所示一般，第5實施形態之記憶體裝置100，係能夠藉由感測電路133A以及感測電路133B而平行地實行讀出。
在第5實施形態中，縱位元線VBLa，係在被與「被作了並聯連接之2個的位元線選擇電晶體BSa之組」相互附加有對應性之2根的縱位元線VBLa之各者處而被作選擇。同樣的，縱位元線VBLb，係在被與「被作了並聯連接之2個的位元線選擇電晶體BSb之組」相互附加有對應性之2根的縱位元線VBLb之各者處而被作選擇。具體而言，當將被記憶在記憶體胞MC(0,0)以及MC(0,1)中之資料讀出的情況時，字元線WL(0,0)以及WL(0,1)與縱位元線VBLa0、VBLa1、VBLb0以及VBLb1係被選擇。於被作了選擇的配線處，係被施加有“H”準位之電壓，於非選擇之配線處，係被施加有“L”準位之電壓。藉由此，在副陣列111處，各層L之位元線選擇電晶體BSa0、BSa1、BSb0以及BSb1之各者係成為ON狀態，其他之位元線選擇電晶 體BS係成為OFF狀態。又，各層L之記憶體胞MC(0,0)之胞電晶體CT和各層L之記憶體胞MC(0,1)之胞電晶體CT係成為ON狀態，其他之記憶體胞MC之胞電晶體CT係成為OFF狀態。
其結果，各層L之感測放大器SAa，係能夠將基於經由在感測電路133A側處而被相互附加有關連性之全域位元線GBLa而被作了連接之記憶體胞MC(0,0)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)作放大。同樣的，各層L之感測放大器SAb，係能夠將基於經由在感測電路133B側處而被相互附加有關連性之全域位元線GBLb而被作了連接之記憶體胞MC(0,1)之胞電容器CC所被積蓄了的電荷而致之電壓(資料)作放大。又，讀出/寫入電路140，係能夠基於藉由感測電路133A而被作了放大之電壓，來判定被記憶在各層L之記憶體胞MC(0,0)中之資料，並基於藉由感測電路133B而被作了放大之電壓，來判定被記憶在各層L之記憶體胞MC(0,1)中之資料。
第5實施形態之記憶體裝置100，就算是當被與位元線BL0作了連接之記憶體胞MC(0,0)以外的記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇之字元線WL，來與記憶體胞MC(0,0)相同地而將資料作讀出。又，第5實施形態之記憶體裝置100，就算是當被與位元線BL1作了連接之記憶體胞MC(0,1)以外的記憶體胞MC被作了選擇的情況時，也能夠藉由改變所選擇之字元線WL，來與記憶體胞MC(0,1)相同地而將資料作讀出。又，第5 實施形態之記憶體裝置100，就算是當其他之記憶體單元MU之記憶體胞MC被作了選擇的情況時，也能夠藉由改變在感測電路133A側與感測電路133B側處所選擇的縱位元線VBL之組，來同樣地將資料作讀出。另外，被與在讀出動作中而被作選擇之2根的縱位元線VBLa之組相互附加有對應性之位元線BL、和被與被作選擇之2根的縱位元線VBLb之組相互附加有對應性之位元線BL，係可相鄰，亦可相互分離。
<5-3>第5實施形態之效果
第5實施形態之記憶體裝置100，係能夠得到與第1實施形態相同之效果。進而，在第5實施形態之記憶體裝置100處，在全域位元線GBL與位元線BL之間，複數之位元線選擇電晶體BS係被並聯地作連接。其結果，第5實施形態之記憶體裝置100，係能夠藉由被並聯地作了連接的複數之位元線選擇電晶體BS，來相較於第1實施形態而更高速地將位元線BL作充放電。故而，第5實施形態之記憶體裝置100，係能夠相較於第1實施形態而將讀出動作之期間更加縮短。亦即是，第5實施形態之記憶體裝置100，係能夠相較於第1實施形態而更高速地動作。
<6>第6實施形態
第6實施形態之記憶體裝置100，係具有以副陣列111之記憶體區域MA作為基準而在位元線選擇電晶體BS所被 作了配置的端部區域EA之相反側之區域處被配置有等化器電路之構成。以下，針對第6實施形態之記憶體裝置100的詳細內容，主要針對與第1~第5實施形態相異之處來作說明。
<6-1>構成
首先，針對第6實施形態之記憶體裝置100的構成作說明。
<6-1-1>記憶體裝置100之平面布局
圖27，係為對於第6實施形態之記憶體裝置100之平面布局之其中一例作展示之平面圖。如同在圖27中所示一般，第6實施形態之記憶體裝置100，係具有副陣列111A以及111B、和感測電路133A以及133B、和等化器電路134。又，在第6實施形態中，於感測電路133A與133B之間，係被配置有副陣列111A以及111B，於副陣列111A以及111B之間，係被配置有等化器電路134。換言之，感測電路133A、副陣列111A、等化器電路134、副陣列111B、感測電路133B，係在X方向上被作並排配置。在第6實施形態中，感測電路133A以及133B之組，例如係具有與第1實施形態之感測電路133相同之構成。在第6實施形態中，副陣列111A以及111B之各者，係具有與第1實施形態之副陣列111相同之構成。等化器電路134，係為被使用來進行被設置在副陣列111A以及111B處的位元線BL之電壓之等化的 電路。
<6-1-2>副陣列111A以及111B與感測電路133A以及133B還有等化器電路134之間之連接關係
圖28，係為對於在第6實施形態之記憶體裝置100所具備的副陣列111中所包含之1個的層(L0)與感測電路133A以及133B還有等化器電路134之間之連接關係之其中一例作展示之電路圖。如同在圖28中所示一般，第6實施形態之副陣列111A以及感測電路133A之組，係具有將第1實施形態之副陣列111以及感測電路133之組在X方向上作反轉而作了配置之構成。第6實施形態之副陣列111B以及感測電路133B之組，係具有與第1實施形態之副陣列111以及感測電路133之組相同地而作了配置之構成。
等化器電路134，例如，係於副陣列111A之各層L之各者處，具有位元線選擇電晶體BSA0~BSAm，並於副陣列111B之各層L之各者處，具有位元線選擇電晶體BSB0~BSBm(一部分未圖示)。又，等化器電路134，係具有被與副陣列111A相互附加有對應性之全域位元線GBLA，並具有被與副陣列111B相互附加有對應性之全域位元線GBLB。
被與副陣列111A之層L0相互附加有對應性之位元線選擇電晶體BSA0~BSAm之各者之其中一端，係分別被與副陣列111A之層L0之位元線BL0~BLm作連接。同樣的，被與副陣列111A之層L1相互附加有對應性之位 元線選擇電晶體BSA0~BSAm，係分別被與副陣列111A之層L1之位元線BL0~BLm作連接。關於被與其他之層L相互附加有對應性之位元線選擇電晶體BSA，係亦具有與層L0以及L1相類似之連接關係。又，副陣列111A之層L0~L3之各者之位元線選擇電晶體BSA0~BSAm之各者的另外一端，係被與全域位元線GBLA作連接。
被與副陣列111B之層L0相互附加有對應性之位元線選擇電晶體BSB0~BSBm之各者之其中一端，係分別被與副陣列111B之層L0之位元線BL0~BLm作連接。同樣的，被與副陣列111B之層L1相互附加有對應性之位元線選擇電晶體BSB0~BSBm，係分別被與副陣列111B之層L1之位元線BL0~BLm作連接。關於被與其他之層L相互附加有對應性之位元線選擇電晶體BSB，係亦具有與層L0以及L1相類似之連接關係。又，副陣列111B之層L0~L3之各者之位元線選擇電晶體BSB0~BSBm之各者的另外一端，係被與全域位元線GBLB作連接。
又，等化器電路134，係對應於位元線選擇電晶體BSA以及BSB，而具有縱位元線VBLA0~VBLAm、和縱位元線VBLB0~VBLBm。縱位元線VBLA0~VBLAm，係分別被與各層L之位元線選擇電晶體BSA0~BSAm作連接。縱位元線VBLB0~VBLBm，係分別被與各層L之位元線選擇電晶體BSB0~BSBm作連接。縱位元線VBLA0~VBLAm和縱位元線VBLB0~VBLBm之各者，係被構成為可獨立地作控制。又，在等化器電路134處，於 全域位元線GBLA以及GBLB之各者處，係被施加有電壓Vbl。Vbl之電壓值，係能夠藉由控制電路160而被作變更。作為Vbl，例如係被施加有VDD/2。VDD，係對應於記憶體裝置100之電源電壓。
<6-2>動作
接著，針對第6實施形態之記憶體裝置100的動作進行說明。在第6實施形態之記憶體裝置100的讀出動作中，首先，係實行使用有等化器電路134之等化處理。之後，使用有感測電路133A以及133B之讀出係被平行地實行。
圖29，係為注目於在第6實施形態之記憶體裝置100所具備的副陣列111A以及111B中所包含之1個層(L0)的對於位元線BL之等化處理之其中一例作展示之概略圖。如同在圖29中所示一般，在第6實施形態之記憶體裝置100處，係能夠以副陣列111A之位元線BL和副陣列111B之位元線BL之雙方作為對象而同時地實行等化處理。
具體而言，首先，在副陣列111A之各縱位元線VBL和副陣列111B之各縱位元線VBL處，係被施加有“L”準位之電壓。藉由此，在副陣列111A以及111B中所包含之所有的位元線選擇電晶體BS係成為OFF狀態。之後，當將被與副陣列111A以及111B之各個的位元線BL0作了連接之記憶體胞MC之資料作讀出的情況時，縱位元線VBLA0以及VBLB0係被選擇。亦即是，於被作了選擇的配線處，係被施加有“H”準位之電壓，於非選擇之配線處， 係被施加有“L”準位之電壓。藉由此，在等化器電路134處，各層L之位元線選擇電晶體BSA0以及BSB0之各者係成為ON狀態，其他之位元線選擇電晶體BSA以及BSB係成為OFF狀態。
之後，控制電路160，係將電壓Vbl設定為VDD/2。如此一來，副陣列111A之位元線BL0，係經由全域位元線GBLA和位元線選擇電晶體BSA0，而被充電為VDD/2。同樣的，副陣列111B之位元線BL0，係經由全域位元線GBLB和位元線選擇電晶體BSB0，而被充電為VDD/2。之後，被選擇了的位元線選擇電晶體BSA以及BSB係被設定為OFF狀態，等化處理係結束。另外，在等化處理中，係只要以會使被與讀出對象之記憶體胞MC作了連接的位元線BL和全域位元線GBLA或者是GBLB之間之電流路徑被形成的方式，來使縱位元線VBLA以及VBLB被作選擇即可。
圖30，係為注目於在第6實施形態之記憶體裝置100所具備的副陣列111A以及111B中所包含之1個層(L0)的對於記憶體胞MC之讀出方法之其中一例作展示之概略圖。圖30，係對於從圖29之狀態而被連續地實行之讀出動作之其中一例作展示。如同在圖30中所示一般，在讀出時，等化器電路之各位元線選擇電晶體BSA以及BSB，係被設定為OFF狀態。具體而言，在縱位元線VBLA0~VBLAm和縱位元線VBLB0~VBLBm之各者處，係被施加有“L”準位之電壓。之後，在副陣列111A以及感測電路 133A之組與副陣列111B以及感測電路133B之組之各者處，與第1實施形態相同之讀出係被實行。第6實施形態之記憶體裝置100之其他之動作，係與第1實施形態相同。
<6-3>第6實施形態之效果
第6實施形態之記憶體裝置100，係能夠得到與第1實施形態相同之效果。進而，在第6實施形態之記憶體裝置100之副陣列111處，係於被設置有位元線選擇電晶體BS之側的相反側處，被設置有等化器電路134。又，等化器電路134，係在相鄰之副陣列111A以及111B之間被作共有。其結果，第5實施形態之記憶體裝置100，係能夠將等化器電路134所需要的電路面積縮小，而能夠對於記憶體裝置100之晶片面積作抑制。故而，第6實施形態之記憶體裝置100，係能夠對於製造成本作抑制。
<7>其他
上述實施形態，係可在可能的範圍內而作組合。例如，係亦可將第6實施形態之等化器電路134與第4實施形態之記憶體裝置100之第2構成例作組合。亦可將第2實施形態和第4實施形態作組合。亦即是，在第2實施形態中，係亦可於各層L之各者處設置複數之感測放大器SA，並在各層L之各者處而使全域位元線GBL被作分割。
又，在圖7以及圖8中，作為位元線選擇電晶體BS，雖係例示有「包含將縱位元線VBL之外周部作覆蓋 之閘極絕緣膜、和覆蓋閘極絕緣膜之外周部並且被與相同之層之位元線BL之中之其中一者和全域位元線GBL之各者作了連接的半導體層」之構造，但是，係並不被限定於此。位元線選擇電晶體BS，係亦可具有「包含有「被與位元線BL之中之其中一者和全域位元線GBL之各者作了連接的半導體層」和「覆蓋半導體層之外周部之閘極絕緣膜」和「覆蓋閘極絕緣膜之外周部並且具有以將半導體層之一部分在Z方向上作包夾的方式而被作了設置的部分之縱位元線VBL」」之構造。
圖31，係為對於在第1實施形態之變形例中的位元線選擇電晶體BS之剖面構造之其中一例作展示之剖面圖。圖31，係在與圖7相同之剖面中，將位元線選擇電晶體BS之中之1個以及其之近旁之構成作抽出展示。如同在圖31中所示一般，在第1實施形態之變形例中，導電體層23(縱位元線VBL)，係於各位元線選擇電晶體BS之各者處，具有第1部分P1、第2部分P2、以及第3部分。在XY剖面處，導電體層23之第1部分P1以及第2部分P2之各者之直徑，係較導電體層23之第3部分P3之直徑而更大。亦即是，導電體層23之第1部分P1以及第2部分P2之各者，係與在導電體層23處而於側面作了突出的部分相對應。導電體層23之第3部分P3，係被設置在第1部分P1以及第2部分P2之間。又，絕緣體層30，係以將導電體層23之第1部分P1、第2部分P2以及第3部分P3之各者之外周部作覆蓋的方式而被作設置。進而，半導體層31，係在導電體層20以及 21所被作了設置的高度之層處，以覆蓋絕緣體層30之外周部並且使導電體層23之第1部分P1以及第2部分P2之間被作填埋的方式而被作設置。另外，在本例中，半導體層31，係只要至少具有在Z方向上而被導電體層23之第1部分P1以及P2作包夾之部分和被與導電體層20作連接之部分以及被與導電體層21作連接之部分即可。半導體層31，係經由導電體層23之第1部分P1以及第2部分P2之間並且經由省略圖示之區域，而將被相互附加有對應性之導電體層20以及21之間作連接。亦即是，藉由在縱位元線VBL處被施加有“H”準位之電壓一事，在半導體層31之中之被導電體層23之第1部分P1以及第2部分P2所包夾的部分處，通道係被形成，導電體層20(全域位元線GBL)以及導電體層21(位元線BL)之間之電流路徑係能夠被形成。
同樣的，在圖9以及圖10中，作為胞電晶體CT，雖係例示有「包含將字元線WL之外周部作覆蓋之閘極絕緣膜、和覆蓋閘極絕緣膜之外周部並且被與相同之層之位元線BL之中之其中一者和胞電容器CC之其中一方之電極之各者作了連接的半導體層」之構造，但是，係並不被限定於此。胞電晶體CT，係亦可具有「包含有「被與位元線BL之中之其中一者和胞電容器CC之其中一方之電極之各者作了連接的半導體層」和「覆蓋半導體層之外周部之閘極絕緣膜」和「覆蓋閘極絕緣膜之外周部並且具有以將半導體層之一部分在Z方向上作包夾的方式而被作了設置的部分之字元線WL」」之構造。
圖32，係為對於在第1實施形態之變形例中的胞電晶體CT之剖面構造之其中一例作展示之剖面圖。圖32，係在與圖9相同之剖面中，將胞電晶體CT之中之1個以及其之近旁之構成作抽出展示。如同在圖32中所示一般，在第1實施形態之變形例中，導電體層24(字元線WL)，係於各胞電晶體CT之各者處，具有第1部分P1、第2部分P2、以及第3部分。在XY剖面處，導電體層24之第1部分P1以及第2部分P2之各者之直徑，係較導電體層24之第3部分P3之直徑而更大。亦即是，導電體層24之第1部分P1以及第2部分P2之各者，係與在導電體層24處而於側面作了突出的部分相對應。導電體層24之第3部分P3，係被設置在第1部分P1以及P2之間。又，絕緣體層40，係以將導電體層24之第1部分P1、第2部分P2以及第3部分P3之各者之外周部作覆蓋的方式而被作設置。進而，半導體層41，係在導電體層21以及22所被作了設置的高度之層處，以覆蓋絕緣體層40之外周部並且使導電體層24之第1部分P1以及第2部分P2之間被作填埋的方式而被作設置。另外，在本例中，半導體層41，係只要至少具有在Z方向上而被導電體層24之第1部分P1以及P2作包夾之部分和被與導電體層21作連接之部分以及被與導電體層42作連接之部分即可。半導體層41，係經由導電體層24之第1部分P1以及第2部分P2之間並且經由省略圖示之區域，而將被相互附加有對應性之導電體層21以及42之間作連接。亦即是，藉由在字元線WL處被施加有“H”準位之電壓一事，在半導 體層41之中之被導電體層24之第1部分P1以及第2部分P2所包夾的部分處，通道係被形成，導電體層21(位元線BL)以及導電體層42(胞電容器CC之其中一方之電極)之間之電流路徑係能夠被形成。
於在上述實施形態之說明中所使用的圖面中，雖係針對接點VC為在Z方向上而具有相同直徑的情況來作了例示，但是，係並不被限定於此。此些之構成要素，係亦可具有錐狀形狀、倒錐狀形狀或者是弓形形狀。字元線WL以及縱位元線VBL之各者，係亦可具有被設置為錐狀形狀、倒錐狀形狀或者是弓形形狀之部分。在本說明書中，所謂“連接”，係指被作電性連接，而並不將例如於中間中介有其他元件的情形排除。所謂“被作電性連接”，只要是能夠與被作了電性連接者同樣地進行動作，則係亦可中介有絕緣體。“錐狀形狀”，係代表隨著從作為基準之基板遠離而逐漸變細的形狀。“逆錐狀形狀”，係代表隨著從作為基準之基板遠離而逐漸變粗的形狀。“外徑”，當對象之構成要素係具有橢圓形狀的情況時，例如，係藉由長徑以及短徑之平均而被算出。“區域”，係亦可視為半導體基板SUB之構成要素。又，在平面布局之說明中所使用之各構成，係亦可視為“區域”來處理。“半導體層”，係亦可被稱作“導電體層”。“上面觀察”，係對應於從上方來對於半導體基板SUB之表面之側作觀察。“奇數編號”以及“偶數編號”，例如，係被設定有作為基準之構成要素，並因應於從該構成要素起之順序而被特定出 來。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
111:副陣列
133:感測電路
BL0,BL1,BLm:位元線
BS0,BS1,BSm:位元線選擇電晶體
MC(0,0),MC(0,1),MC(0,m),MC(1,0),MC(1,1),MC(1,m):記憶體胞
CC:胞電容器
CT:胞電晶體
GBL0,GBL1,GBL2,GBL3:全域位元線
L0,L1,L2,L3:層
SA0,SA1,SA2,SA3:感測放大器
WL(0,0),WL(0,1),WL(0,m),WL(1,0),WL(1,1),WL(1,m):字元線
VBL0,VBL1,VBLm:縱位元線

Claims (16)

  1. 一種記憶體裝置，係具備有在第1方向上而並排之複數之層， 在前述複數之層之各者處，係分別被設置有： 複數之記憶體胞，係各別包含有於與前述第1方向相交叉之第2方向上而並排的複數之第1記憶體胞，並且被分類為於與前述第1方向以及前述第2方向之各者均為相異之第3方向上而並排之複數之記憶體單元；和 複數之第1配線，係各別被與相同之層之前述複數之記憶體單元之其中一者的前述複數之第1記憶體胞作連接，並且於前述第3方向上而並排；和 複數之第1電晶體，係各別被與相同之層之前述複數之第1配線作連接；和 第2配線，係經由相同之層之前述複數之第1電晶體之各者而被與相同之層之前述複數之第1配線之各者作連接， 前述記憶體裝置，係更進而具備有： 複數之第3配線，係各別於前述第1方向上作延伸地而被作設置，並且分別被與前述複數之層的各者之前述複數之記憶體胞作連接；和 複數之第4配線，係各別於前述第1方向上作延伸地而被作設置，並且分別被與前述複數之層的各者之前述複數之第1電晶體之閘極作連接；和 複數之感測放大器，係分別被與前述複數之層的各者之前述第2配線作連接。
  2. 如請求項1所記載之記憶體裝置，其中， 前述複數之記憶體胞之各者，係包含有： 第2電晶體，係使其中一端被與相同之層之前述複數之第1配線之其中一者作連接，並且使閘極端被與前述複數之第3配線之其中一者作連接：和 電容器，係使其中一方之電極被與前述第2電晶體之另外一端作連接。
  3. 如請求項2所記載之記憶體裝置，其中， 前述第2電晶體，係包含有： 第1半導體層，係與所被作了連接的第3配線相對向，並且被與相同之層之前述複數之第1配線之其中一者以及前述電容器之前述其中一方之電極之各者作了連接；和 第1絕緣體層，係被設置在前述第3配線與前述第1半導體層之間。
  4. 如請求項3所記載之記憶體裝置，其中， 前述複數之第1電晶體之各者，係包含有：第2半導體層，係與所被作了連接的前述第4配線相對向，並且被與相同之層之前述複數之第1配線之其中一者以及相同之層之前述第2配線之各者作了連接；和 第2絕緣體層，係被設置在前述第4配線與前述第2半導體層之間。
  5. 如請求項1所記載之記憶體裝置，其中， 係更進而具備有：複數之接點，係分別被與前述複數之層之各別的前述第2配線作連接， 前述複數之層之各別的前述第2配線，係具有並不與上層之第2配線相重疊之平台部分，在前述平台部分處係被連接有前述複數之接點之中之1個。
  6. 如請求項1所記載之記憶體裝置，其中， 係更進而具備有： 第1以及第2副陣列，係各別包含有前述複數之記憶體胞、和被設置在前述複數之層之各者處之前述複數之第1配線、和被設置在前述複數之層之各者處之前述複數之第1電晶體、和被設置在前述複數之層之各者處之前述第2配線、和前述複數之第3配線、以及前述複數之第4配線；和 感測放大器，係被設置在前述複數之層之各者處，並被與前述第1副陣列以及前述第2副陣列之各者的前述第2配線作了連接。
  7. 如請求項6所記載之記憶體裝置，其中， 前述感測放大器，係將前述第1副陣列之前述第2配線以及前述第2副陣列之前述第2配線的其中一者之第2配線作為參照線來使用，並將另外一者之第2配線之電壓作放大。
  8. 如請求項1所記載之記憶體裝置，其中， 前述複數之感測放大器，係包含有：被包含於包夾前述複數之記憶體胞之第1區域以及第2區域的其中一者之中之複數之第1感測放大器、和被包含於前述第1區域以及前述第2區域的另外一者之中之複數之第2感測放大器。
  9. 如請求項8所記載之記憶體裝置，其中， 前述複數之第1感測放大器之各者，係分別被與前述複數之層之中之奇數層之前述第2配線作連接，前述複數之第2感測放大器之各者，係分別被與前述複數之層之中之偶數層之前述第2配線作連接。
  10. 如請求項9所記載之記憶體裝置，其中， 在前述奇數層之中之相鄰之2個的前述第2配線之間，係並不包含有導電體層，在前述偶數層之中之相鄰之2個的前述第2配線之間，係並不包含有導電體層。
  11. 如請求項1所記載之記憶體裝置，其中， 係更進而具備有複數之第1感測放大器和複數之第2感測放大器， 前述複數之層之各者的前述第2配線，係具備有彼此分離之第5以及第6配線， 前述複數之第1感測放大器，係分別被與前述複數之層的各者之前述第5配線作連接，前述複數之第2感測放大器，係分別被與前述複數之層的各者之前述第6配線作連接。
  12. 如請求項11所記載之記憶體裝置，其中， 前述複數之第1感測放大器，係被配置在第1區域處， 前述複數之第2感測放大器，係被配置在第2區域處， 前述複數之記憶體胞，係被配置在前述第1區域與前述第2區域之間之第3區域處。
  13. 如請求項12所記載之記憶體裝置，其中， 前述第5配線，係被和被與相同之層之前述複數之第1配線之中之並排於第偶數個處的第1配線作了連接之第1電晶體作連接， 前述第6配線，係被和被與相同之層之前述複數之第1配線之中之並排於第奇數個處的第1配線作了連接之第1電晶體作連接。
  14. 如請求項11所記載之記憶體裝置，其中， 前述複數之第1感測放大器以及前述複數之第2感測放大器，係被配置在第1區域處， 前述複數之記憶體胞，係被配置在與前述第1區域相鄰之第2區域處。
  15. 如請求項13所記載之記憶體裝置，其中， 係更進而具備有：複數之第3電晶體，係被設置在前述複數之層的各者處，並各別被與相同之層之前述複數之第1配線作連接，並且被與相同之層之前述第2配線作連接， 在被設置於相同之層處的前述複數之第1配線之其中一者與前述第2配線之間，前述第1電晶體以及前述第3電晶體係被作並聯連接。
  16. 如請求項1所記載之記憶體裝置，其中， 係更進而具備有：等化器電路，係被與前述複數之層之各別的前述複數之第1配線作連接， 前述複數之感測放大器，係被配置在第1區域處， 前述等化器電路，係被配置在第2區域處， 前述複數之記憶體胞，係被配置在前述第1區域與前述第2區域之間之第3區域處。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202230368A (zh) * 2020-10-13 2022-08-01 力旺電子股份有限公司 具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法
TW202301620A (zh) * 2021-06-21 2023-01-01 日商鎧俠股份有限公司 半導體記憶裝置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198406A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 半導体記憶装置および半導体記憶装置の検査方法
WO2018208719A1 (en) 2017-05-08 2018-11-15 Micron Technology, Inc. Memory arrays
KR102400951B1 (ko) 2017-05-08 2022-05-23 마이크론 테크놀로지, 인크 메모리 어레이
JP7338975B2 (ja) 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
WO2019168752A1 (en) 2018-02-27 2019-09-06 Micron Technology, Inc Three dimensional memory devices
US11538808B2 (en) 2018-09-07 2022-12-27 Intel Corporation Structures and methods for memory cells
CN113692646B (zh) 2018-12-26 2024-08-23 美光科技公司 具有共享读取/写入位线的垂直3d单字线增益单元
WO2020142368A1 (en) 2018-12-31 2020-07-09 Micron Technology, Inc. Three-dimensional dynamic random-access memory array
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11849572B2 (en) 2019-01-14 2023-12-19 Intel Corporation 3D 1T1C stacked DRAM structure and method to fabricate
US11257822B2 (en) 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
KR102736068B1 (ko) 2020-01-31 2024-12-02 에스케이하이닉스 주식회사 메모리 장치
US20210375926A1 (en) 2020-05-27 2021-12-02 Intel Corporation Three-dimensional nanoribbon-based two-transistor memory cells
KR102741405B1 (ko) 2020-07-07 2024-12-12 에스케이하이닉스 주식회사 반도체 장치
US11227864B1 (en) 2020-08-06 2022-01-18 Micron Technology, Inc. Storage node after three-node access device formation for vertical three dimensional (3D) memory
KR102840960B1 (ko) 2020-10-16 2025-07-31 에스케이하이닉스 주식회사 메모리 셀 및 그를 구비한 메모리 장치
US12191135B2 (en) 2020-12-23 2025-01-07 Intel Corporation Two transistor gain cell memory with indium gallium zinc oxide
US11501815B2 (en) * 2021-02-09 2022-11-15 Micron Technology, Inc. Sensing scheme for a memory with shared sense components
JP2022147872A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202230368A (zh) * 2020-10-13 2022-08-01 力旺電子股份有限公司 具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法
TW202301620A (zh) * 2021-06-21 2023-01-01 日商鎧俠股份有限公司 半導體記憶裝置

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