TW202301620A - 半導體記憶裝置 - Google Patents

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Abstract

具備有：基板；和複數之記憶體層，係於與基板之表面相交叉之第1方向上而並排；和第1配線，係被設置在較複數之記憶體層而更為接近基板之位置處、或者是被設置在較複數之記憶體層而更從基板遠離之位置處；和電晶體層，係被設置在複數之記憶體層與第1配線之間；和第2配線，係在第1方向上延伸，並且被與複數之記憶體層以及電晶體層作連接。複數之記憶體層，係分別具備有：記憶體部；和第1半導體層，係在記憶體部與第2配線之間而被作電性連接；和第1電極，係與第1半導體層相對向；和第3配線，係於與第1方向相交叉之第2方向上延伸，並且被與第1電極作連接；和第2半導體層，係被與第3配線之在第2方向上的其中一端部作連接；和第2電極，係與第2半導體層相對向。電晶體層，係具備有：第3半導體層，係在第1配線與第2配線之間而被作電性連接；和第3電極，係與第3半導體層相對向。

Description

半導體記憶裝置
本實施形態，係有關於半導體記憶裝置。 [關連申請案之引用] 本申請，係以於2021年6月21日所申請之日本專利申請第2021-102804號的優先權之利益作為基礎，並且謀求其之利益，而將其之內容全體藉由引用而包含於本發明中。
伴隨著半導體記憶裝置之高積體化，有關於半導體記憶裝置之3維化的檢討係有所進展。
其中一個實施形態，係提供一種高速地動作之半導體記憶裝置。
其中一個實施形態之半導體記憶裝置，係具備有：基板；和複數之記憶體層，係於與基板之表面相交叉之第1方向上而並排；和第1配線，係被設置在較複數之記憶體層而更為接近基板之位置處、或者是被設置在較複數之記憶體層而更從基板遠離之位置處；和電晶體層，係被設置在複數之記憶體層與第1配線之間；和第2配線，係在第1方向上延伸，並且被與複數之記憶體層以及電晶體層作連接。複數之記憶體層，係分別具備有：記憶體部；和第1半導體層，係在記憶體部與第2配線之間而被作電性連接；和第1電極，係與第1半導體層相對向。又，複數之記憶體層，係分別具備有：第3配線，係於與第1方向相交叉之第2方向上延伸，並且被與第1電極作連接；和第2半導體層，係被與第3配線之在第2方向上的其中一端部作連接；和第2電極，係與第2半導體層相對向。電晶體層，係具備有：第3半導體層，係在第1配線與第2配線之間而被作電性連接；和第3電極，係與第3半導體層相對向。
若依據上述之構成，則係可提供一種高速地動作之半導體記憶裝置。
接著，參照圖面，對於實施形態之半導體記憶裝置作詳細說明。另外，以下之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。又，以下之圖面，係為示意性者，為了便於說明，係會有將一部分之構成等作省略的情況。又，針對複數之實施形態，對於共通的部分，係會有附加相同之元件符號並省略其說明的情況。
又，在本說明書中，在提及「半導體記憶裝置」的情況時，係會有指記憶體晶粒的情況，也會有指記憶體晶片、記憶卡、SSD(固態硬碟，Solid State Drive)等之包含有控制器晶粒之記憶體系統的情況。進而，也會有指智慧型手機、平板型終端、個人電腦等之包含有主機電腦之構成的情況。
又，在本說明書中，當提到第1構成為與第2構成「電性連接」的情況時，係可指第1構成為與第2構成直接作連接，亦可指第1構成為經由配線、半導體構件或電晶體等而與第2構成作連接。例如，在將3個的電晶體串聯地作了連接的情況時，就算是第2個的電晶體為OFF狀態，第1個的電晶體和第3個的電晶體亦被「電性連接」。
又，在本說明書中，係將相對於基板之上面而為平行的特定之方向稱作X方向，並將相對於基板之上面而為平行並且與X方向相垂直之方向稱作Y方向，並且將相對於基板之上面而為垂直之方向稱作Z方向。
又，在本說明書中，係會有將沿著特定之面的方向稱作第1方向，並將與此沿著特定之面之第1方向相交叉的方向稱作第2方向，並且將與此特定之面相交叉之方向稱作第3方向的情形。此些之第1方向、第2方向以及第3方向，係可與X方向、Y方向以及Z方向之任一者相互對應，亦可並未相互對應。
又，在本說明書中，「上」或「下」等之表現，係設為以基板作為基準。例如，若是將沿著上述Z方向而從基板遠離之方向稱作上，則係將沿著Z方向而接近基板之方向稱作下。又，當針對某一構成而提到下面或下端的情況時，係指此構成之基板側之面或端部，當提到上面或上端的情況時，係指此構成之與基板相反側之面或端部。又，係將與X方向或Y方向相交叉之面稱作側面等。
[第1實施形態] [電路構成] 第1圖，係為對於第1實施形態之半導體記憶裝置的構成作展示之示意性的電路圖。如同第1圖中所示一般，本實施形態之半導體記憶裝置，係具備有記憶體胞陣列MCA。記憶體胞陣列MCA，係具備有複數之記憶體層ML0~ML2、和電晶體層TL、和被與此些之複數之記憶體層ML0~ML2以及電晶體層TL作連接之複數之位元線BL、和經由電晶體層TL而被與複數之位元線BL作電性連接之複數之全域位元線(global bit line)GBL、以及被與複數之記憶體層ML0~ML2作連接之板線(plate line)PL。
記憶體層ML0~ML2，係分別具備有複數之字元線WL0~WL2、和被與此些之複數之字元線WL0~WL2作連接之複數之記憶體胞MC。記憶體胞MC，係分別具備有電晶體TrC和電容器CpC。電晶體TrC之源極電極，係被與位元線BL作連接。電晶體TrC之汲極電極，係被與電容器CpC作連接。電晶體TrC之閘極電極，係被與字元線WL0~WL2之其中一者作連接。電容器CpC之其中一方之電極，係被與電晶體TrC之汲極電極作連接。電容器CpC之另外一方之電極，係被與板線PL作連接。
另外，各位元線BL，係被與對應於複數之記憶體層ML0~ML2之複數之記憶體胞MC作連接。
又，記憶體層ML0~ML2，係分別具備有與複數之字元線WL0~WL2相對應地而被作設置之複數之電晶體TrL0a、TrL0b、TrL1a、TrL1b、TrL2a、TrL2b(以下，係會有稱作「電晶體TrL」的情況)。電晶體TrL之汲極電極，係被與字元線WL0~WL2之其中一者作連接。電晶體TrL之源極電極，係分別被與字元線選擇線LW0a、LW0b、LW1a、LW1b、LW2a、LW2b(以下，係會有稱作「字元線選擇線LW」的情況)作連接。電晶體TrL之閘極電極，係分別被與層選擇線LL0a、LL0b、LL1a、LL1b、LL2a、LL2b(以下，係會有稱作「層選擇線LL」的情況)作連接。
另外，字元線選擇線LW，係被與對應於複數之記憶體層ML0~ML2之複數之電晶體TrL作連接。又，層選擇線LL0a、LL1a、LL2a，係分別被與對應於記憶體層ML0~ML2之所有的電晶體TrL0a、TrL1a、TrL2a作共通連接。同樣的，層選擇線LL0b、LL1b、LL2b，係分別被與對應於記憶體層ML0~ML2之所有的電晶體TrL0b、TrL1b、TrL2b作共通連接。
電晶體層TL，係具備有複數之位元線選擇線LB0~LB2、和被與複數之位元線選擇線LB0~LB2作連接的複數之電晶體TrB。電晶體TrB之源極電極，係被與全域位元線GBL作連接。電晶體TrB之汲極電極，係被與位元線BL作連接。電晶體TrB之閘極電極，係被與位元線選擇線LB0~LB2之其中一者作連接。
又，電晶體層TL，係分別具備有與複數之位元線選擇線LB0~LB2相對應地而被作設置之複數之電晶體TrTa、TrTb(以下，係會有稱作「電晶體TrT」的情況)。電晶體TrT之汲極電極，係被與位元線選擇線LB0~LB2之其中一者作連接。電晶體TrT之源極電極，係分別被與字元線選擇線LW作連接。電晶體TrT之閘極電極，係分別被與配線LTa、LTb(以下，係會有稱作「配線LT」的情況)作連接。
另外，配線LTa，係被與所有的電晶體TrTa作共通連接。同樣的，配線LTb，係被與所有的電晶體TrTb作共通連接。
[讀出動作] 第2圖，係為用以對於第1實施形態之半導體記憶裝置之讀出動作進行說明之示意性的電路圖。
在進行讀出動作時，係選擇複數之記憶體層ML0~ML2之中之一者。在圖示之例中，係選擇有記憶體層ML0。在進行記憶體層ML0~ML2之選擇時，例如，係對於複數之層選擇線LL0a、LL1a、LL2a之中與成為讀出動作之對象的記憶體層ML0相對應之層選擇線LL0a供給電壓V ON´，並對於其他的層選擇線LL1a、LL2a供給電壓V OFF´。又，例如，係對於複數之層選擇線LL0b、LL1b、LL2b之中與成為讀出動作之對象的記憶體層ML0相對應之層選擇線LL0b供給電壓V OFF´，並對於其他的層選擇線LL1b、LL2b供給電壓V ON´。又，係對於配線LTa而供給電壓V ON´，並對於配線LTb而供給電壓V OFF´。
電壓V ON´，例如，係具有會將電晶體TrL、TrT設為ON狀態的程度之大小。電壓V OFF´，例如，係具有會將電晶體TrL、TrT設為OFF狀態的程度之大小。例如，當電晶體TrL、TrT係為NMOS電晶體的情況時，電壓V ON´係較電壓V OFF´而更大。又，例如，當電晶體TrL、TrT係為PMOS電晶體的情況時，電壓V ON´係較電壓V OFF´而更小。
又，在進行讀出動作時，係選擇複數之字元線WL0~WL2之中之一者。在圖示之例中，係選擇有字元線WL0。在進行字元線WL0~WL2之選擇時，例如，係對於複數之字元線選擇線LW0a、LW1a、LW2a之中與成為讀出動作之對象的字元線WL0相對應之字元線選擇線LW0a供給電壓V ON，並對於其他的字元線選擇線LW1a、LW2a供給電壓V OFF。又，例如，係對於複數之字元線選擇線LW0b，LW1b，LW2b供給電壓V OFF。
電壓V ON，例如，係具有會將電晶體TrC、TrB設為ON狀態的程度之大小。電壓V OFF，例如，係具有會將電晶體TrC、TrB設為OFF狀態的程度之大小。例如，當電晶體TrC、TrB係為NMOS電晶體的情況時，電壓V ON係較電壓V OFF而更大。又，例如，當電晶體TrC、TrB係為PMOS電晶體的情況時，電壓V ON係較電壓V OFF而更小。
在此，在被與身為讀出動作之對象的記憶體胞MC(以下，係稱作「選擇記憶體胞MC」)作了連接的字元線WL0(以下，係稱作「選擇字元線WL0」)處，係經由電晶體TrL0a而被供給有電壓V ON。藉由此，選擇記憶體胞MC中之電晶體TrC係成為ON狀態。又，在被與選擇記憶體胞MC作了連接的電晶體TrB處，係經由電晶體TrTa而被供給有電壓V ON。藉由此，電晶體TrB係成為ON狀態，選擇記憶體胞MC中之電容器CpC係與全域位元線GBL相導通。伴隨於此，全域位元線GBL之電壓係變動，或者是，在全域位元線GBL處係流動電流。藉由檢測出此電壓之變動或者是電流，係能夠將被記憶在選擇記憶體胞MC中之資料讀出。
又，在「與選擇記憶體胞MC相同地而對應於記憶體層ML0之選擇字元線WL0」以外的字元線WL1、WL2(以下，係稱作「非選擇字元線WL1、WL2」等)處，係經由電晶體TrL0a而被供給有電壓V OFF。藉由此，記憶體胞MC中之電晶體TrC係成為OFF狀態。又，在被與此種記憶體胞MC作了連接的電晶體TrB處，係經由電晶體TrTa而被供給有電壓V OFF。藉由此，電晶體TrB係成為OFF狀態。
又，在與「和選擇記憶體胞MC所對應的記憶體層相異之記憶體層ML1、ML2」相對應之非選擇字元線WL0、WL1、WL2處，係經由電晶體TrL1b、TrL2b而被供給有電壓V OFF。藉由此，記憶體胞MC中之電晶體TrC係成為OFF狀態。
第3圖，係為用以對於讀出動作之實行例進行說明之示意性的波形圖。在第3圖之例中，係依序實行與在記憶體層ML0中所包含之複數之字元線WL0~WL2相對應的讀出動作，並依序實行與在記憶體層ML1中所包含之複數之字元線WL0~WL2相對應的讀出動作，並且進而依序實行與在記憶體層ML2中所包含之複數之字元線WL0~WL2相對應的讀出動作。
亦即是，在第3圖之例中，於期間T100處，係實行有針對「被與在記憶體層ML0中所包含之字元線WL0作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T101處，係實行有針對「被與在記憶體層ML0中所包含之字元線WL1作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T102處，係實行有針對「被與在記憶體層ML0中所包含之字元線WL2作了連接的複數之記憶體胞MC」之讀出動作。
又，於期間T110處，係實行有針對「被與在記憶體層ML1中所包含之字元線WL0作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T111處，係實行有針對「被與在記憶體層ML1中所包含之字元線WL1作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T112處，係實行有針對「被與在記憶體層ML1中所包含之字元線WL2作了連接的複數之記憶體胞MC」之讀出動作。
又，於期間T120處，係實行有針對「被與在記憶體層ML2中所包含之字元線WL0作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T121處，係實行有針對「被與在記憶體層ML2中所包含之字元線WL1作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T122處，係實行有針對「被與在記憶體層ML2中所包含之字元線WL2作了連接的複數之記憶體胞MC」之讀出動作。
第4圖，係為用以對於讀出動作之其他實行例進行說明之示意性的波形圖。在第4圖之例中，係依序實行與在各記憶體層ML0~ML2中所包含的字元線WL0相對應之讀出動作，並依序實行與在各記憶體層ML0~ML2中所包含的字元線WL1相對應之讀出動作，並且更進而依序實行與在各記憶體層ML0~ML2中所包含的字元線WL2相對應之讀出動作。
亦即是，在第4圖之例中，於期間T200處，係實行有針對「被與在記憶體層ML0中所包含之字元線WL0作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T201處，係實行有針對「被與在記憶體層ML1中所包含之字元線WL0作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T202處，係實行有針對「被與在記憶體層ML2中所包含之字元線WL0作了連接的複數之記憶體胞MC」之讀出動作。
又，於期間T210處，係實行有針對「被與在記憶體層ML0中所包含之字元線WL1作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T211處，係實行有針對「被與在記憶體層ML1中所包含之字元線WL1作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T212處，係實行有針對「被與在記憶體層ML2中所包含之字元線WL1作了連接的複數之記憶體胞MC」之讀出動作。
又，於期間T220處，係實行有針對「被與在記憶體層ML0中所包含之字元線WL2作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T221處，係實行有針對「被與在記憶體層ML1中所包含之字元線WL2作了連接的複數之記憶體胞MC」之讀出動作。又，於期間T222處，係實行有針對「被與在記憶體層ML2中所包含之字元線WL2作了連接的複數之記憶體胞MC」之讀出動作。
另外，在第3圖以及第4圖中，係針對「對於成為讀出動作之對象的記憶體層ML0~ML2之中之字元線WL0~WL2，而經由電晶體TrL0a、TrL1a、TrL2a來供給電壓」之例作展示。又，在第3圖以及第4圖中，係針對「對於該些以外之記憶體層ML0~ML2之中之字元線WL0~WL2，而經由電晶體TrL0b、TrL1b、TrL2b來供給電壓」之例作展示。然而，例如，係亦可將在第3圖以及第4圖之例中而被供給至電晶體TrL0a、TrL1a、TrL2a處之電壓，供給至電晶體TrL0b、TrL1b、TrL2b處，並將在第3圖以及第4圖之例中而被供給至電晶體TrL0b、TrL1b、TrL2b處之電壓，供給至電晶體TrL0a、TrL1a、TrL2a處。
[構造] 第5圖，係為對於第1實施形態之半導體記憶裝置的一部分之構成作展示之示意性的立體圖。第6圖，係為對於該半導體記憶裝置的一部分之構成作展示之示意性的XY剖面圖。另外，在第6圖中，係將一部分之構成(後述之絕緣層121、151)省略。第7圖以及第8圖，係為對於該半導體記憶裝置的一部分之構成作展示之示意性的XY剖面圖。另外，第7圖以及第8圖，係展示有在相異之高度位置處的XY剖面。第9圖，係為將第7圖以及第8圖中所示之構成沿著A-A’線來作切斷並沿著箭頭之方向來作了觀察之示意性的XZ剖面圖。第10圖，係為將第7圖以及第8圖中所示之構成沿著B-B’線來作切斷並沿著箭頭之方向來作了觀察之示意性的YZ剖面圖。第11圖，係為將第7圖以及第8圖中所示之構成沿著C-C’線來作切斷並沿著箭頭之方向來作了觀察之示意性的XZ剖面圖。
在第5圖中，係展示有半導體基板Sub之一部分、和被設置在半導體基板Sub之上方處的記憶體胞陣列MCA。
半導體基板Sub，例如，係身為包含有硼(B)等之P型之雜質的矽(Si)等之半導體基板。在半導體基板Sub之上面處，係被設置有未圖示之絕緣層以及電極層。半導體基板Sub之上面、未圖示之絕緣層以及電極層，係構成用以對於第1實施形態之半導體記憶裝置作控制的控制電路。例如，在記憶體胞陣列MCA之正下方之區域處，係被設置有感測放大器電路。感測放大器電路，係被與全域位元線GBL作連接。感測放大器電路，係在讀出動作中，藉由檢測出全域位元線GBL之電壓之變動或者是電流，而能夠將被記憶在選擇記憶體胞MC中之資料讀出。
記憶體胞陣列MCA，係具備有在Z方向上而並排之複數之記憶體層ML0~ML2、和被設置在此些之下方處的電晶體層TL、以及被設置在其之下方處的複數之全域位元線GBL。又，在複數之記憶體層ML0~ML2之間，係分別被設置有氧化矽(SiO 2)等之絕緣層103。
記憶體層ML0~ML2，係如同在第6圖中所示一般，具備有記憶體胞區域R MC、和在Y方向上而分別被設置於記憶體胞區域R MC之其中一側與另外一側處之電晶體區域R TrL以及佈線區域R HU。電晶體區域R TrL，係分別被設置在記憶體胞區域R MC與佈線區域R HU之間。
在記憶體胞區域R MC處，係被設置有於X方向上而交互並排的複數之絕緣層101以及複數之導電層102。如同在第5圖中所示一般，此些之複數之絕緣層101以及複數之導電層102，係於Y方向以及Z方向上延伸，並將記憶體層ML0~ML2以及電晶體層TL在X方向上作分斷。
絕緣層101，例如係包含氧化矽(SiO 2)等。
導電層102，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。導電層102，例如，係作為板線PL(第1圖)而起作用。
又，在記憶體胞區域R MC處，係被設置有被設置在絕緣層101以及導電層102之間的複數之導電層104。複數之導電層104，係於Y方向上並排，並貫通複數之記憶體層ML0~ML2以及電晶體層TL而在Z方向上延伸。
導電層104，例如，係包含有氧化銦錫(ITO)、氮化鈦(TiN)以及鎢(W)之層積構造等。導電層104，例如，係作為位元線BL(第1圖)而起作用。位元線BL，係對應於在記憶體層ML0~ML2中所包含之複數之電晶體TrC而被作複數設置。
在記憶體胞區域R MC處，記憶體層ML0~ ML2，係具備有「與複數之導電層104相對應地而被作設置之複數之電晶體構造110」、和「被設置在複數之電晶體構造110以及絕緣層101之間之導電層120」、以及「被設置在複數之電晶體構造110以及導電層102之間之複數之電容器構造130」。
電晶體構造110，例如係如同在第8圖以及第9圖中所示一般，具備有被設置在導電層104之外周面處之絕緣層111、和被設置在絕緣層111之外周面處之導電層112、和被設置在導電層112之上面、下面以及外周面處之絕緣層113、以及被設置在絕緣層113之上面、下面以及外周面處之半導體層114。
另外，在第8圖所例示一般之XY剖面中，絕緣層111之外周面，例如，係亦可沿著以導電層104之中心位置作為中心的圓來形成之。又，導電層112、絕緣層113以及半導體層114之X方向之其中一側(導電層102側)之側面，係亦可沿著以導電層104之中心位置作為中心的圓來形成之。又，導電層112、絕緣層113以及半導體層114之在Y方向上的兩側面，係亦可沿著絕緣層115之側面而被形成為直線狀。
絕緣層111，例如係包含氧化矽(SiO 2)等。絕緣層111，係將導電層104之外周面涵蓋全周地來作包圍。
導電層112，例如，係作為電晶體TrC(第1圖)之閘極電極而起作用。導電層112，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。導電層112，係將絕緣層111之外周面涵蓋全周地來作包圍。如同第8圖中所示一般，在Y方向上而並排之複數之導電層112，係被與在Y方向上延伸之導電層120作共通連接。
絕緣層113，例如，係作為電晶體TrC(第1圖)之閘極絕緣膜而起作用。絕緣層113，例如係包含氧化矽(SiO 2)等。絕緣層113，係覆蓋導電層112之Y方向之兩側面以及X方向之其中一側(導電層102側)之側面。
半導體層114，例如，係作為電晶體TrC(第1圖)之通道區域而起作用。半導體層114，例如，係可為包含有鎵(Ga)以及鋁(Al)之中之至少1個的元素、和銦(In)、和鋅(Zn)、以及氧(O)的半導體，亦可為其他之氧化物半導體。半導體層114，係隔著絕緣層113，而覆蓋導電層112之Y方向之兩側面以及X方向之其中一側(導電層102側)之側面。如同第9圖中所示一般，在Z方向上而並排之複數之半導體層114，係被與在Z方向上延伸之導電層104作共通連接。如同第7圖中所示一般，於在Y方向上而相鄰之2個的半導體層114之間，係被設置有氧化矽(SiO 2)等之絕緣層115。
導電層120，例如，係作為字元線WL(第1圖)而起作用。導電層120，例如係如同第8圖中所示一般，在Y方向上而延伸，並與在Y方向上而並排之複數之導電層112作連接。導電層120，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。另外，導電層120之上面以及下面，係藉由氧化矽(SiO 2)等之絕緣層121而被作覆蓋。絕緣層121，係被與絕緣層111以及絕緣層113作連接。
電容器構造130，例如係如同第9圖中所示一般，具備有導電層131、和被設置在導電層131之上面、下面以及Y方向之側面處的導電層132、和被設置在導電層132之上面、下面以及Y方向之側面處的絕緣層133、和被設置在絕緣層133之上面、下面以及Y方向之側面處的導電層134、和被設置在導電層134之上面、下面以及Y方向之側面處的絕緣層135、和被設置在絕緣層135之上面、下面以及Y方向之側面處的導電層136、以及被設置在導電層136之上面、下面以及Y方向之側面處的導電層137。
導電層131、132、136、137，係作為電容器CpC(第1圖)之其中一方之電極而起作用。導電層131、137，例如係包含鎢(W)等。導電層132、136，例如係包含氮化鈦(TiN)等。導電層131、132、136、137，係被與導電層102作連接。
絕緣層133、135，係作為電容器CpC(第2圖)之絕緣層而起作用。絕緣層133、135，例如，係亦可為氧化鋁(Al 2O 3)或其他之絕緣性之金屬氧化物。
導電層134，例如，係作為電容器CpC(第2圖)之另外一方之電極而起作用。導電層134，例如係包含氧化銦錫(ITO)等。導電層134，係隔著絕緣層133、135而被從導電層131、132、136、137絕緣。導電層134，係被與半導體層114之X方向之側面作連接。
在電晶體區域R TrL處，例如係如同第6圖中所示一般，被設置有在X方向上而並排之複數之絕緣層105。此些之複數之絕緣層105，係貫通複數之記憶體層ML0~ML2以及電晶體層TL而在Z方向上延伸。
絕緣層105，例如係包含氧化矽(SiO 2)等。
又，在電晶體區域R TrL處，係被設置有被設置在絕緣層105之間的複數之導電層106。複數之導電層106，係於X方向上並排，並貫通複數之記憶體層ML0~ ML2以及電晶體層TL而在Z方向上延伸(參照第10圖)。
導電層106，例如，係包含有氧化銦錫(ITO)、氮化鈦(TiN)以及鎢(W)之層積構造等。導電層106，例如，係作為字元線選擇線LW(第1圖)而起作用。字元線選擇線LW，係對應於在記憶體層ML0~ML2中所包含之複數之電晶體TrL而被作複數設置。
在電晶體區域R TrL處，記憶體層ML0~ML2，例如係如同在第6圖中所示一般，具備有「與複數之導電層106相對應地而被作設置之複數之電晶體構造140」、和「沿著此些之複數之電晶體構造140而在X方向上延伸之導電層150」。
電晶體構造140，例如係如同在第8圖以及第10圖中所示一般，具備有被設置在導電層106之外周面處之絕緣層141、和被設置在絕緣層141之外周面處之導電層142、和被設置在導電層142之上面、下面以及外周面處之絕緣層143、以及被設置在絕緣層143之上面、下面以及外周面處之半導體層144。
另外，在第8圖所例示一般之XY剖面中，絕緣層141之外周面，例如，係亦可沿著以導電層106之中心位置作為中心的圓來形成之。又，導電層142、絕緣層143以及半導體層144之Y方向之其中一側(導電層120側)之側面，係亦可沿著以導電層106之中心位置作為中心的圓來形成之。又，導電層142、絕緣層143以及半導體層144之在X方向上的兩側面，係亦可沿著絕緣層105之側面而被形成為直線狀。
絕緣層141，例如係包含氧化矽(SiO 2)等。絕緣層141，係將導電層106之外周面涵蓋全周地來作包圍。
導電層142，例如，係作為電晶體TrL(第1圖)之閘極電極而起作用。導電層142，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。導電層142，係將絕緣層141之外周面涵蓋全周地來作包圍。如同第8圖中所示一般，在X方向上而並排之複數之導電層142，係被與在X方向上延伸之導電層150作共通連接。
絕緣層143，例如，係作為電晶體TrL(第1圖)之閘極絕緣膜而起作用。絕緣層143，例如係包含氧化矽(SiO 2)等。絕緣層143，係覆蓋導電層142之X方向之兩側面以及Y方向之其中一側(導電層120側)之側面。
半導體層144，例如，係作為電晶體TrL(第1圖)之通道區域而起作用。半導體層144，例如，係可為包含有鎵(Ga)以及鋁(Al)之中之至少1個的元素、和銦(In)、和鋅(Zn)、以及氧(O)的半導體，亦可為其他之氧化物半導體。半導體層144，係隔著絕緣層143，而覆蓋導電層142之X方向之兩側面以及Y方向之其中一側(導電層120側)之側面。如同第10圖中所示一般，在Z方向上而並排之複數之半導體層144，係被與在Z方向上延伸之導電層106作共通連接。如同第7圖中所示一般，於在X方向上而相鄰之2個的半導體層144之間，係被設置有絕緣層105。另外，半導體層144，係被與導電層120之Y方向之端部作連接。
導電層150，例如，係作為層選擇線LL(第1圖)而起作用。導電層150，例如係如同第8圖中所示一般，在X方向上而延伸，並與在X方向上而並排之複數之導電層142作連接。導電層150，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。另外，導電層150之上面以及下面，係藉由氧化矽(SiO 2)等之絕緣層151而被作覆蓋。絕緣層151，係被與絕緣層141以及絕緣層143作連接。
在佈線區域R HU處，係被設置有於X方向而並排的複數之接點電極107。接點電極107，例如係如同第11圖中所示一般，在Z方向上延伸，並於下端處而被與導電層150作連接。又，於X方向上而並排之複數之接點電極107，係分別被與被設置在相異之高度位置處之導電層150作連接。接點電極107，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。
電晶體層TL，係亦與記憶體層ML0~ML2同樣的而被構成。
但是，電晶體層TL中之導電層112、絕緣層113以及半導體層114，係分別作為電晶體TrB之閘極電極、閘極絕緣膜以及通道區域而起作用。又，電晶體層TL中之導電層120，係作為位元線選擇線LB0~LB2而起作用。又，電晶體層TL中之導電層134，係作為電晶體TrB之源極電極而起作用。
又，電晶體層TL中之導電層142、絕緣層143以及半導體層144，係分別作為電晶體TrT之閘極電極、閘極絕緣膜以及通道區域而起作用。又，電晶體層TL中之導電層150，係作為配線LT而起作用。
又，在電晶體層TL之下方處，係如同在第5圖中所示一般，被設置有複數之全域位元線GBL。全域位元線GBL，係朝向X方向延伸，並在Y方向上並排。全域位元線GBL，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。
又，在電晶體層TL與全域位元線GBL之間之區域處，係被設置有沿著全域位元線GBL而在X方向上並排的複數之接點電極108。此些之複數之接點電極108，係在Z方向上延伸，並在下端處被與全域位元線GBL之上面作連接。又，在上端處係被與電晶體層TL中之導電層134之下面作連接(參照第9圖)。接點電極108，例如，係包含有氮化鈦(TiN)與鎢(W)之層積構造等。
又，在電晶體層TL與複數之全域位元線GBL之間，係如同在第5圖中所示一般，被設置有蝕刻擋止部109。蝕刻擋止部109，係與絕緣層101、導電層102、導電層104、絕緣層105以及導電層106相對應地而被作設置，並被與此些之下端作連接。蝕刻擋止部109，係具備有沿著所對應之構成的下端之形狀的形狀。例如，與絕緣層101相對應之蝕刻擋止部109，係與絕緣層101相對應地而在Y方向上延伸。同樣的，與導電層102相對應之蝕刻擋止部109，係與導電層102相對應地而在Y方向上延伸。
又，在電晶體層TL與蝕刻擋止部109之間，係被設置有絕緣層103a(參照第9圖)。絕緣層103a，例如，係亦可包含有與其他之絕緣層103相異之材料。例如，絕緣層103a，係亦可包含含碳之氧化矽(SiOC)等。
[製造方法] 第12圖~第66圖，係為用以對於第1實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。第13圖、第14圖、第16圖、第18圖、第20圖、第23圖、第25圖、第28圖、第30圖、第32圖、第34圖、第36圖、第38圖、第43圖、第45圖、第47圖、第49圖、第51圖、第54圖、第58圖、第60圖、第61圖、第63圖以及第65圖，係展示有與第8圖相對應之剖面。第12圖、第19圖、第21圖、第22圖、第29圖、第31圖、第33圖、第35圖、第37圖、第39圖~第42圖、第44圖、第46圖、第48圖、第50圖以及第52圖，係展示有與第9圖相對應的剖面。第15圖、第17圖、第24圖、第26圖、第27圖、第53圖、第55圖~第57圖、第59圖、第62圖、第64圖以及第66圖，係展示有與第10圖相對應的剖面。
在該製造方法中，例如如同第12圖中所示一般，係形成複數之全域位元線GBL、蝕刻擋止部109、絕緣層103a、接點電極108等。此工程，例如，係藉由光微影、蝕刻等來進行。
接著，例如如同第12圖中所示一般，交互形成複數之絕緣層103和複數之犧牲層120A。犧牲層120A，例如係包含氮化矽(Si 3N 4)等。此工程，例如，係藉由CVD(化學氣相沉積，Chemical Vapor Deposition)等來進行。
接著，例如如同第13圖中所示一般，在佈線區域R HU處，將複數之絕緣層103以及複數之犧牲層120A之一部分去除，而形成階梯狀之構造。
在此工程中，例如係在如同第12圖中所示一般之構造的上面，形成使佈線區域R HU之一部分作露出的阻劑。接著，藉由RIE(反應離子濺鍍，Reactive Ion Etching)等之方法，而將犧牲層120A選擇性地去除。接著，藉由RIE等之方法，而將絕緣層103選擇性地去除。藉由此，從上方數起之第2層的犧牲層120A之上面的一部分係露出。
接著，藉由濕蝕刻等之方法，來將阻劑之一部分去除。接著，藉由RIE等之方法，而將犧牲層120A選擇性地去除。接著，藉由RIE等之方法，而將絕緣層103選擇性地去除。藉由此，從上方數起之第2層以及第3層的犧牲層120A之上面的一部分係露出。
以下，同樣的，反覆進行阻劑之一部分之去除、犧牲層120A之選擇性之去除、絕緣層103之選擇性之去除。藉由此，所有的犧牲層120A之上面的一部分係露出，並被形成有階梯狀之構造。另外，在階梯狀之構造之形成後，在最上層之犧牲層120A以及階梯狀之構造之上面處，係被形成有絕緣層103。
接著，例如如同第14圖以及第15圖中所示一般，於與絕緣層115、105相對應之位置處，形成開口115A、105A。開口115A、105A，係如同第15圖中所示一般，在Z方向上延伸，並貫通在Z方向上而並排的複數之絕緣層103以及複數之犧牲層120A，並且貫通絕緣層103a，而使蝕刻擋止部109之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第16圖以及第17圖中所示一般，形成絕緣層115、105。此工程，例如，係藉由CVD等來進行。
接著，例如如同第18圖以及第19圖中所示一般，於與導電層104相對應之位置處，形成開口104A。開口104A，係如同第19圖中所示一般，在Z方向上延伸，並貫通在Z方向上而並排的複數之絕緣層103以及複數之犧牲層120A，並且貫通絕緣層103a，而使蝕刻擋止部109之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第20圖以及第21圖中所示一般，經由開口104A，而將犧牲層120A之一部分選擇性地去除。在此工程中，於開口104A之內部，絕緣層115之Y方向之側面係露出，藉由此，犧牲層120A係在X方向上被作分斷。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第22圖中所示一般，在開口104A之內部，形成犧牲層104B。犧牲層104B，例如係包含矽(Si)等。此工程，例如，係藉由CVD等來進行。
接著，例如如同第23圖以及第24圖中所示一般，於與導電層106相對應之位置處，形成開口106A。開口106A，係如同第24圖中所示一般，在Z方向上延伸，並貫通在Z方向上而並排的複數之絕緣層103以及複數之犧牲層120A，並且貫通絕緣層103a，而使蝕刻擋止部109之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第25圖以及第26圖中所示一般，經由開口106A，而將犧牲層120A之一部分選擇性地去除。在此工程中，於開口106A之內部，絕緣層105之X方向之側面係露出，藉由此，犧牲層120A係在Y方向上被作分斷。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第27圖中所示一般，在開口106A之內部，形成犧牲層106B。犧牲層106B，例如係包含矽(Si)等。此工程，例如，係藉由CVD等來進行。
接著，例如如同第28圖以及第29圖中所示一般，於與導電層102相對應之位置處，形成開口102A。開口102A，係如同第29圖中所示一般，在Z方向上延伸，並貫通在Z方向上而並排的複數之絕緣層103以及複數之犧牲層120A，並且貫通絕緣層103a，而將此些之構成在X方向上作分斷，並使蝕刻擋止部109之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第30圖以及第31圖中所示一般，經由開口102A，而將犧牲層120A之一部分選擇性地去除。在此工程中，於開口102A之內部，犧牲層104B之X方向之側面係露出。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第32圖以及第33圖中所示一般，經由開口102A，而在犧牲層104B之X方向之側面、絕緣層115之X方向以及Y方向之側面、絕緣層103(第33圖)之上面、下面以及X方向之側面處，形成導電層134。又，係在開口102A之內部，形成犧牲層102B。犧牲層102B，例如係包含矽(Si)等。在此工程中，例如係如同第33圖中所示一般，在Z方向上而相鄰之2個的絕緣層103之間之區域，係被犧牲層102B所填埋。另一方面，在X方向上而相鄰之2個的絕緣層103之間之區域，係並未被犧牲層102B所填埋。此工程，例如，係藉由ALD(原子層沉積，Atomic Layer Deposition)以及CVD等來進行。
接著，例如如同第34圖以及第35圖中所示一般，經由開口102A，而將犧牲層102B以及導電層134之一部分去除。在此工程中，例如係將犧牲層102B之一部分去除，而使導電層134之被設置在「絕緣層115(第32圖)以及絕緣層103(第33圖)之X方向之側面處」的部分露出，並將此部分去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第36圖以及第37圖中所示一般，經由開口102A，而將犧牲層102B、絕緣層115(第34圖)之一部分以及絕緣層103(第35圖)之一部分去除。在此工程中，犧牲層102B係被完全地去除。又，絕緣層115(第34圖)以及絕緣層103(第35圖)，係以不會使犧牲層104B於開口102A處露出的程度之範圍而被去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第38圖以及第39圖中所示一般，經由開口102A，而在導電層134之上面、下面、X方向之側面以及Y方向之側面處，形成絕緣層133、135、導電層132、136以及導電層131、137、102。此工程，例如，係藉由CVD等來進行。
接著，例如如同第40圖中所示一般，將犧牲層104B去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第41圖中所示一般，經由開口104A，而在犧牲層120A以及導電層134之X方向之側面、絕緣層115之Y方向之側面、絕緣層103之上面以及下面處，形成半導體層114。又，於在Z方向上而相鄰之2個的絕緣層103之間之區域處，形成犧牲層112A。在此工程中，例如係如同第41圖中所示一般，在Z方向上而相鄰之2個的絕緣層103之間之區域，係被犧牲層112A所填埋。另一方面，開口104A，係並未被犧牲層112A所填埋。此工程，例如，係藉由ALD以及CVD等來進行。
接著，例如如同第42圖中所示一般，經由開口104A，而將犧牲層112A以及半導體層114之一部分去除。在此工程中，例如係將犧牲層112A之一部分去除，而使半導體層114之被設置在「絕緣層103之內周面處」的部分露出，並將此部分去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第43圖以及第44圖中所示一般，在開口104A之內部，形成導電層104。此工程，例如，係藉由ALD以及CVD等來進行。
接著，例如如同第45圖以及第46圖中所示一般，於與絕緣層101相對應之位置處，形成開口101A。開口101A，係如同第46圖中所示一般，在Z方向上延伸，並貫通在Z方向上而並排的複數之絕緣層103以及複數之犧牲層120A，並且貫通絕緣層103a，而將此些之構成在X方向上作分斷，並使蝕刻擋止部109之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第47圖以及第48圖中所示一般，經由開口101A，而將犧牲層120A去除。此工程，例如，係藉由濕蝕刻等來進行。另外，在圖中，係將被形成於被設置有犧牲層120A之部分處的開口，標示為開口120B。
接著，例如如同第49圖以及第50圖中所示一般，經由開口101A、120B，而將半導體層114之一部分去除，並使犧牲層112A之一部分露出。又，係經由開口101A、120B，而將犧牲層112A去除，並使導電層104之外周面露出。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第51圖以及第52圖中所示一般，在開口120B之內部，形成絕緣層111、113、121，並形成導電層112、120。在此工程中，例如，係藉由CVD等，而在開口101A、120B處，形成絕緣層以及導電層。此時，開口120B，係被導電層所填埋。另一方面，開口101A，係並未被導電層所填埋。接著，例如，藉由濕蝕刻等，而將此些之絕緣層以及導電層之中的被設置在絕緣層103之內周面處的部分去除。之後，在開口101A之內部，形成絕緣層101。
接著，例如如同第53圖中所示一般，將犧牲層106B去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第54圖以及第55圖中所示一般，經由開口106A，而將絕緣層113之一部分去除，並使導電層120之一部分露出。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第56圖中所示一般，經由開口106A，而在犧牲層120A以及導電層120之Y方向之側面、絕緣層105以及絕緣層115之X方向之側面、絕緣層103之上面以及下面處，形成半導體層144。又，於在Z方向上而相鄰之2個的絕緣層103之間之區域處，形成犧牲層142A。在此工程中，在Z方向上而相鄰之2個的絕緣層103之間之區域，係被犧牲層142A所填埋。另一方面，開口106A，係並未被犧牲層142A所填埋。此工程，例如，係藉由ALD以及CVD等來進行。
接著，例如如同第57圖中所示一般，經由開口106A，而將犧牲層142A以及半導體層144之一部分去除。在此工程中，例如係將犧牲層142A之一部分去除，而使半導體層144之被設置在「絕緣層103之內周面處」的部分露出，並將此部分去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第58圖以及第59圖中所示一般，在開口106A之內部，形成導電層106。此工程，例如，係藉由ALD和CVD等來進行。
接著，例如如同第60圖中所示一般，在佈線區域R HU處，形成於X方向上而並排之複數之開口op。開口op，係在Z方向上延伸，並貫通在Z方向上而並排的複數之絕緣層103以及複數之犧牲層120A，並且貫通絕緣層103a，而使蝕刻擋止部109之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第61圖以及第62圖中所示一般，經由開口op，而將犧牲層120A去除。此工程，例如，係藉由濕蝕刻等來進行。另外，在圖中，係將被形成於被設置有犧牲層120A之部分處的開口，標示為開口150A。
接著，例如如同第63圖以及第64圖中所示一般，經由開口op、150A，而將半導體層144之一部分去除，並使犧牲層142A之一部分露出。又，係經由開口op、150A，而將犧牲層142A去除，並使導電層106之外周面露出。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第65圖以及第66圖中所示一般，在開口150A處，形成絕緣層141、143、151，並形成導電層142、150。在此工程中，例如，係藉由CVD等，而在開口op、150A處，形成絕緣層以及導電層。此時，開口150A，係被導電層所填埋。另一方面，開口op，係並未被導電層所填埋。接著，例如，藉由濕蝕刻等，而將此些之絕緣層以及導電層之中的被設置在絕緣層103之內周面處的部分去除。之後，在開口op之內部，形成絕緣層。
[效果] 如同參照第1圖所作了說明一般，本實施形態之半導體記憶裝置，係具備有全域位元線GBL、和被與全域位元線GBL作了電性連接的複數之位元線BL、以及在此些之間而被作了電性連接的複數之電晶體TrB。又，此些之複數之電晶體TrB之閘極電極，係被與對應於字元線WL0~WL2地而被作設置之複數之位元線選擇線LB0~LB2作連接。若依據此種構成，則例如如同參照第2圖所作了說明一般，在進行讀出動作等時，係能夠僅將身為讀出動作之對象的位元線BL選擇性地與全域位元線GBL作導通，並能夠將剩餘之位元線BL從全域位元線GBL而電性地切離。藉由此，係能夠削減全域位元線GBL之靜電電容，而能夠謀求半導體記憶裝置之動作的高速化。
又，如同參照第8圖~第10圖所作了說明一般，在本實施形態之半導體記憶裝置中，半導體層114，係分別與導電層112之上面、下面以及Y方向之側面相對向。
在此種構成中，於半導體層114之中之與導電層112之上面相對向的部分、與下面相對向的部分、以及與Y方向之側面相對向的部分處，係被形成有通道。故而，係能夠將電晶體TrC、TrB之ON電流設為較大。藉由此，係能夠謀求動作之高速化、安定化。
又，在此種構成中，於Z方向上而相鄰之2個的電晶體TrC、TrB，係成為隔著彼此之通道區域而相鄰。在此種構成中，例如，相較於「於Z方向上而相鄰之2個的電晶體TrC、TrB，係隔著彼此之閘極電極而相鄰」一般之構造，係能夠削減閘極電極間之靜電電容。藉由此，係能夠謀求動作之高速化、安定化。
又，如同參照第12圖~第66圖所作了說明一般，本實施形態之電晶體TrB，係能夠與記憶體胞MC中之電晶體TrC一同地來整批製造。故而，係能夠幾乎不會導致製造成本之增大地來製造之。
[第2實施形態] 第67圖，係為對於第2實施形態之半導體記憶裝置的一部分之構成作展示之示意性的XZ剖面圖。
在第1實施形態之半導體記憶裝置中，電晶體層TL，係與記憶體層ML0~ML2同樣的而被構成。例如，在第1實施形態中，不僅是在記憶體層ML0~ML2處係設置有導電層134，在電晶體層TL處也同樣的被設置有導電層134。又，此導電層134，係作為電晶體TrB之源極電極而起作用。又，此導電層134之下面，係被與接點電極108作連接。
然而，此種構成，係僅為例示，電晶體層TL之構造係可適當作調整。
例如，第2實施形態之半導體記憶裝置，係與第1實施形態之半導體記憶裝置略相同地而被構成。但是，例如如同在第67圖中所示一般，在第2實施形態中，於電晶體層TL處，係並未被設置有導電層134。又，在第2實施形態中，於電晶體層TL處，係替代半導體層114，而被設置有半導體層214。半導體層214，基本上係與半導體層114相同地而被構成。但是，半導體層214之X方向之導電層102側之側面，係並非被與導電層134作連接，而是被與接點電極208之外周面的一部分作連接。接點電極208，係與接點電極108略相同地而被構成。
[製造方法] 第68圖~第74圖，係為用以對於第2實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。第68圖~第74圖，係展示有與第67圖相對應的剖面。
在該製造方法中，例如如同第68圖中所示一般，係形成複數之全域位元線GBL、蝕刻擋止部109、絕緣層103a等。此工程，例如，係藉由光微影、蝕刻等來進行。
接著，例如如同第69圖中所示一般，形成1層的犧牲層120A。此工程，例如，係藉由CVD等來進行。
接著，例如如同第70圖中所示一般，在與導電層102相對應之區域的近旁處，將犧牲層120A之一部分去除。此工程，例如，係藉由濕蝕刻等來進行。
接著，例如如同第71圖中所示一般，在使犧牲層120A被作了去除後之區域處，形成絕緣層103a。此工程，例如，係藉由CVD等來進行。
接著，例如如同第72圖中所示一般，於與接點電極208相對應之位置處，形成開口208A。開口208A，係如同第72圖中所示一般，在Z方向上延伸，而使全域位元線GBL之上面露出。此工程，例如，係藉由RIE等來進行。
接著，例如如同第73圖中所示一般，形成接點電極208。此工程，例如，係藉由CVD等來進行。
接著，例如如同第74圖中所示一般，交互形成複數之絕緣層103和複數之犧牲層120A。此工程，例如，係藉由CVD等來進行。
之後，實行第1實施形態之半導體記憶裝置之製造工程中的參照第13圖而作了說明之工程以後的工程。
[其他實施形態] 以上，係針對第1實施形態以及第2實施形態之半導體記憶裝置而作了說明。然而，此些之實施形態之半導體記憶裝置，係僅為例示，而可對於具體性之構成、動作等適當作調整。
例如，在第1實施形態以及第2實施形態之半導體記憶裝置中，全域位元線GBL，係被設置在較記憶體層ML0~ML2而更下方處。然而，此種構成，係僅為例示，而可對於具體性之構成適當作調整。例如，如同在第75圖中所示一般，全域位元線GBL，係亦可被設置在較記憶體層ML0~ML2而更上方處。於此種情況，電晶體層TL以及接點電極108，係亦可被設置在較記憶體層ML0~ML2而更上方處。又，於此情況，接點電極108，係亦可在上端處被與全域位元線GBL之下面作連接。又，在下端處，係亦可被與電晶體層TL中之導電層134之上面作連接。
另外，如同上述一般，在第1實施形態以及第2實施形態之半導體記憶裝置中，感測放大器電路係被設置在半導體基板Sub上面之記憶體胞陣列MCA正下方之區域處。在此種構成中，藉由將全域位元線GBL設置在較記憶體層ML0~ML2而更下方處，係能夠削減感測放大器電路與記憶體層ML0~ML2之間之配線電容，而能夠高速地實行讀出動作等。同樣的，例如，在感測放大器電路為被設置在較記憶體胞陣列MCA而更上方處的情況等時，藉由將全域位元線GBL設置在較記憶體層ML0~ML2而更上方處，係能夠削減感測放大器電路與記憶體層ML0~ML2之間之配線電容，而能夠高速地實行讀出動作等。例如，在將記憶體胞陣列MCA與感測放大器電路設置在相異之基板上，並將此些之2個的基板作貼合的情況等時，係會有將感測放大器電路設置在較記憶體胞陣列MCA而更上方處的情況。
又，在以上之說明中，係採用有「使於Z方向上而相鄰之2個的電晶體TrC、TrB，隔著彼此之通道區域而相鄰」一般之構造。然而，例如，係亦可採用「使於Z方向上而相鄰之2個的電晶體TrC、TrB，隔著彼此之閘極電極而相鄰」一般之構造。
又，在以上之說明中，作為被與電晶體構造110作連接之記憶體部，係針對採用電容器CpC之例來作了說明。然而，記憶體部，係亦可並非為電容器CpC。例如，記憶體部，係亦可身為包含有強介電質、強磁性體、GeSbTe等之硫屬元素材料或其他之材料，並利用此些之材料之特性來記錄資料者。例如，在以上所作了說明的任一者之構造中，係亦可於形成電容器CpC之電極間的絕緣層中，包含有此些之材料之任一者。
[其他] 雖然是針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
BL:位元線 CpC:電容器 GBL:全域位元線 LB0:位元線選擇線 LB1:位元線選擇線 LB2:位元線選擇線 LL:層選擇線 LL0a:層選擇線 LL0b:層選擇線 LL1a:層選擇線 LL1b:層選擇線 LL2a:層選擇線 LL2b:層選擇線 LT:配線 LTa:配線 LTb:配線 LW:字元線選擇線 LW0a:字元線選擇線 LW0b:字元線選擇線 LW1a:字元線選擇線 LW1b:字元線選擇線 LW2a:字元線選擇線 LW2b:字元線選擇線 MC:記憶體胞 MCA:記憶體胞陣列 ML0:記憶體層 ML1:記憶體層 ML2:記憶體層 op:開口 PL:板線 R HU:佈線區域 R MC:記憶體胞區域 R TrL:電晶體區域 Sub:半導體基板 TL:電晶體層 TrB:電晶體 TrC:電晶體 TrL:電晶體 TrL0a:電晶體 TrL0b:電晶體 TrL1a:電晶體 TrL1b:電晶體 TrL2a:電晶體 TrL2b:電晶體 TrT:電晶體 TrTa:電晶體 TrTb:電晶體 V OFF´:電壓 V OFF:電壓 V ON´:電壓 V ON:電壓 WL0:字元線 WL1:字元線 WL2:字元線 101:絕緣層 101A:開口 102:導電層 102A:開口 102B:犧牲層 103:絕緣層 103a:絕緣層 104:導電層 104A:開口 104B:犧牲層 105:絕緣層 105A:開口 106:導電層 106A:開口 106B:犧牲層 107:接點電極 108:接點電極 109:蝕刻擋止部 110:電晶體構造 111:絕緣層 112:導電層 112A:犧牲層 113:絕緣層 114:半導體層 115:絕緣層 115A:開口 120:導電層 120A:犧牲層 120B:開口 121:絕緣層 130:電容器構造 131:導電層 132:導電層 133:絕緣層 134:導電層 135:絕緣層 136:導電層 137:導電層 140:電晶體構造 141:絕緣層 142:導電層 142A:犧牲層 143:絕緣層 144:半導體層 150:導電層 150A:開口 151:絕緣層 208:接點電極 208A:開口 214:半導體層
[第1圖]係為對於第1實施形態之半導體記憶裝置的構成作展示之示意性的電路圖。 [第2圖]係為用以對於該半導體記憶裝置之讀出動作進行說明之示意性的電路圖。 [第3圖]係為用以對於該半導體記憶裝置之讀出動作進行說明之示意性的波形圖。 [第4圖]係為用以對於該半導體記憶裝置之讀出動作進行說明之示意性的波形圖。 [第5圖]係為對於該半導體記憶裝置的一部分之構成作展示之示意性的立體圖。 [第6圖]係為對於該半導體記憶裝置的一部分之構成作展示之示意性的XY剖面圖。 [第7圖]係為對於該半導體記憶裝置的一部分之構成作展示之示意性的XY剖面圖。 [第8圖]係為對於該半導體記憶裝置的一部分之構成作展示之示意性的XY剖面圖。 [第9圖]係為將第7圖以及第8圖中所示之構成沿著A-A’線來作切斷並沿著箭頭之方向來作了觀察之示意性的XZ剖面圖。 [第10圖]係為將第7圖以及第8圖中所示之構成沿著B-B’線來作切斷並沿著箭頭之方向來作了觀察之示意性的YZ剖面圖。 [第11圖]係為將第7圖以及第8圖中所示之構成沿著C-C’線來作切斷並沿著箭頭之方向來作了觀察之示意性的YZ剖面圖。 [第12圖]係為用以對於第1實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。 [第13圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第14圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第15圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第16圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第17圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第18圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第19圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第20圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第21圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第22圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第23圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第24圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第25圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第26圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第27圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第28圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第29圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第30圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第31圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第32圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第33圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第34圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第35圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第36圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第37圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第38圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第39圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第40圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第41圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第42圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第43圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第44圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第45圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第46圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第47圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第48圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第49圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第50圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第51圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第52圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第53圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第54圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第55圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第56圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第57圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第58圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第59圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第60圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第61圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第62圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第63圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第64圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第65圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第66圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第67圖]係為對於第2實施形態之半導體記憶裝置的一部分之構成作展示之示意性的XZ剖面圖。 [第68圖]係為用以對於第2實施形態之半導體記憶裝置之製造方法作說明之示意性的剖面圖。 [第69圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第70圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第71圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第72圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第73圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第74圖]係為用以對於該製造方法作說明之示意性的剖面圖。 [第75圖]係為對於其他之實施形態之半導體記憶裝置的構成作展示之示意性的立體圖。
BL:位元線
CpC:電容器
GBL:全域位元線
LL0a:層選擇線
LL0b:層選擇線
LL1a:層選擇線
LL1b:層選擇線
LL2a:層選擇線
LL2b:層選擇線
LTa:配線
LTb:配線
LW0a:字元線選擇線
LW0b:字元線選擇線
LW1b:字元線選擇線
LW1a:字元線選擇線
LW2a:字元線選擇線
LW2b:字元線選擇線
LB0:位元線選擇線
LB1:位元線選擇線
LB2:位元線選擇線
MC:記憶體胞
MCA:記憶體胞陣列
ML0:記憶體層
ML1:記憶體層
ML2:記憶體層
PL:板線
TL:電晶體層
TrL0a:電晶體
TrL0b:電晶體
TrL1a:電晶體
TrL1b:電晶體
TrL2a:電晶體
TrL2b:電晶體
TrTa:電晶體
TrTb:電晶體
TrB:電晶體
TrC:電晶體
WL0:字元線
WL1:字元線
WL2:字元線

Claims (19)

  1. 一種半導體記憶裝置，係具備有： 基板；和 複數之記憶體層，係於與前述基板之表面相交叉之第1方向上而並排；和 第1配線，係被設置在較前述複數之記憶體層而更為接近前述基板之位置處、或者是被設置在較前述複數之記憶體層而更從前述基板遠離之位置處；和 電晶體層，係被設置在前述複數之記憶體層與前述第1配線之間；和 第2配線，係在前述第1方向上延伸，並且被與前述複數之記憶體層以及前述電晶體層作連接， 前述複數之記憶體層，係分別具備有： 記憶體部；和 第1半導體層，係在前述記憶體部與前述第2配線之間而被作電性連接；和 第1電極，係與前述第1半導體層相對向；和 第3配線，係於與前述第1方向相交叉之第2方向上延伸，並且被與前述第1電極作連接；和 第2半導體層，係被與前述第3配線之在前述第2方向上的其中一端部作連接；和 第2電極，係與前述第2半導體層相對向， 前述電晶體層，係具備有： 第3半導體層，係在前述第1配線與前述第2配線之間而被作電性連接；和 第3電極，係與前述第3半導體層相對向。
  2. 如請求項1所記載之半導體記憶裝置，其中， 前述複數之記憶體層，係分別具備有： 第4半導體層，係被與前述第3配線之在前述第2方向上的另外一端部作連接；和 第4電極，係與前述第4半導體層相對向。
  3. 如請求項1所記載之半導體記憶裝置，其中， 前述電晶體層，係具備有： 第4配線，係於前述第2方向上延伸，並且被與前述第3電極作連接；和 第5半導體層，係被與前述第4配線之在前述第2方向上的其中一端部作連接；和 第5電極，係與前述第5半導體層相對向。
  4. 如請求項3所記載之半導體記憶裝置，其中， 前述電晶體層，係具備有： 第6半導體層，係被與前述第4配線之在前述第2方向上的另外一端部作連接；和 第6電極，係與前述第6半導體層相對向。
  5. 如請求項1所記載之半導體記憶裝置，其中， 前述記憶體部，係為電容器。
  6. 如請求項1所記載之半導體記憶裝置，其中， 前述第1半導體層以及前述第3半導體層，係分別包含有氧化物半導體。
  7. 如請求項1所記載之半導體記憶裝置，其中， 前述第1半導體層以及前述第3半導體層，係分別包含有鎵(Ga)以及鋁(Al)之中之至少1個的元素、和銦(In)、和鋅(Zn)、以及氧(O)。
  8. 一種半導體記憶裝置，係具備有： 基板；和 複數之記憶體層，係於與前述基板之表面相交叉之第1方向上而並排；和 第1配線，係被設置在較前述複數之記憶體層而更為接近前述基板之位置處、或者是被設置在較前述複數之記憶體層而更從前述基板遠離之位置處；和 電晶體層，係被設置在前述複數之記憶體層與前述第1配線之間；和 第2配線，係在前述第1方向上延伸，並且被與前述複數之記憶體層作連接；和 第3配線，係在前述第1方向上延伸，並且被與前述複數之記憶體層以及前述電晶體層作連接， 前述複數之記憶體層，係分別具備有： 第1電極，係與前述第2配線相對向；和 第1半導體層，係在前述第1電極與前述第3配線之間而被作電性連接；和 第2電極，係與前述第1半導體層相對向， 前述電晶體層，係具備有： 第3電極，係在從前述第1方向來作觀察時被設置於與前述第1電極相重疊之位置處，並被與前述第1配線作電性連接；和 第2半導體層，係在前述第3電極與前述第3配線之間而被作電性連接；和 第4電極，係與前述第2半導體層相對向。
  9. 如請求項8所記載之半導體記憶裝置，其中， 前述第3電極，係與前述第2配線相對向。
  10. 如請求項8所記載之半導體記憶裝置，其中，係具備有： 接點電極，係在前述第1方向上延伸， 前述接點電極之前述第1方向之其中一端，係被與前述第1配線作連接， 前述接點電極之前述第1方向之另外一端，係被與前述第3電極之於前述第1方向上的其中一側之面作連接。
  11. 如請求項8所記載之半導體記憶裝置，其中， 前述第1半導體層以及前述第2半導體層，係分別包含有氧化物半導體。
  12. 如請求項8所記載之半導體記憶裝置，其中， 前述第1半導體層以及前述第2半導體層，係分別包含有鎵(Ga)以及鋁(Al)之中之至少1個的元素、和銦(In)、和鋅(Zn)、以及氧(O)。
  13. 一種半導體記憶裝置，係具備有： 基板；和 複數之記憶體層，係於與前述基板之表面相交叉之第1方向上而並排；和 第1配線，係被設置在較前述複數之記憶體層而更為接近前述基板之位置處、或者是被設置在較前述複數之記憶體層而更從前述基板遠離之位置處；和 電晶體層，係被設置在前述複數之記憶體層與前述第1配線之間；和 第2配線，係在前述第1方向上延伸，並且被與前述複數之記憶體層以及前述電晶體層作連接， 前述複數之記憶體層，係分別具備有： 記憶體部；和 第1半導體層，係在前述記憶體部與前述第2配線之間而被作電性連接；和 第1電極，係與前述第1半導體層相對向， 前述電晶體層，係具備有： 第2半導體層，係在前述第1配線與前述第2配線之間而被作電性連接；和 第2電極，係與前述第2半導體層相對向， 前述第2半導體層，係與前述第2電極之在前述第1方向上的其中一側以及另外一側之面相對向。
  14. 如請求項13所記載之半導體記憶裝置，其中， 前述第1半導體層，係與前述第1電極之在前述第1方向上的其中一側以及另外一側之面相對向。
  15. 如請求項13所記載之半導體記憶裝置，其中， 若是將與前述第1方向相垂直並且包含有複數之前述第1半導體層之中之一者的一部分之剖面，設為第1剖面，則在前述第1剖面處，前述複數之第1半導體層之中之一者，係與前述第1電極之在與前述第1方向相交叉之第2方向上的其中一側以及另外一側之面相對向。
  16. 如請求項13所記載之半導體記憶裝置，其中， 若是將與前述第1方向相垂直並且包含有前述第2半導體層的一部分之剖面，設為第2剖面，則在前述第2剖面處，前述第2半導體層，係與前述第2電極之在與前述第1方向相交叉之第2方向上的其中一側以及另外一側之面相對向。
  17. 如請求項13所記載之半導體記憶裝置，其中， 前述記憶體部，係為電容器。
  18. 如請求項13所記載之半導體記憶裝置，其中， 前述第1半導體層以及前述第2半導體層，係分別包含有氧化物半導體。
  19. 如請求項13所記載之半導體記憶裝置，其中， 前述第1半導體層以及前述第2半導體層，係分別包含有鎵(Ga)以及鋁(Al)之中之至少1個的元素、和銦(In)、和鋅(Zn)、以及氧(O)。
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