TWI856535B - 半導體元件及其形成方法 - Google Patents

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TWI856535B
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劉重希
賴昱嘉
吳政杰
張楙曮
謝靜華
鄧博元
廖仁駿
林修任
蔡豪益
潘國龍
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台灣積體電路製造股份有限公司
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Abstract

提供一種包括電浮置金屬線的積體電路封裝及其形成方法。積體電路封裝可以包括積體電路晶粒、圍繞積體電路晶粒的包封體、位於包封體上的重佈線結構、設置於重佈線結構上的第一電浮置金屬線、連接到重佈線結構的第一電構件以及位於第一電構件與重佈線結構之間的底部填充劑。底部填充劑中的第一開口可以暴露出第一電浮置金屬線的頂表面。

Description

半導體元件及其形成方法
本發明實施例是有關於一種半導體元件及其形成方法。
隨著半導體技術持續發展，積體電路晶粒變得越來越小。此外，更多的功能被集成到晶粒中。因此，晶粒所需的輸入/輸出(input/output，I/O)接墊的數量增加，而輸入/輸出接墊可用的面積減小。輸入/輸出接墊的密度隨著時間推移迅速上升，增加了晶粒封裝的難度。
在一些封裝技術中，積體電路晶粒在被封裝之前從晶圓上單體化。此種封裝技術的有利特性是可以形成扇出型封裝，從而能夠將晶粒上的輸入/輸出接墊重佈線到更大的區域。因此可以增加晶粒表面上的輸入/輸出接墊的數目。
本發明實施例提供一種半導體元件。所述半導體元件包括：積體電路晶粒；包封體，圍繞積體電路晶粒；重佈線結構，位於包封體上，重佈線結構包括重佈線和第一金屬墊，重佈線和第一 金屬墊連接到積體電路晶粒；第一金屬線，設置於重佈線結構上，其中第一金屬線電浮置；第一電構件，連接到第一金屬墊；以及底部填充劑，位於第一電構件與重佈線結構之間，其中底部填充劑圍繞第一金屬墊，且其中底部填充劑中的第一開口暴露出第一金屬線的頂表面。
本發明實施例提供一種半導體元件。所述半導體元件包括積體電路晶粒；重佈線結構，位於積體電路晶粒上方，重佈線結構包括重佈線、第一金屬墊和第二金屬墊，其中重佈線、第一金屬墊和第二金屬墊電耦合到積體電路晶粒；第一金屬線，設置於重佈線結構上以及第一金屬墊與第二金屬墊之間；第一電構件，連接到第一金屬墊；第二電構件，連接到第二金屬墊；以及底部填充劑，其中底部填充劑位於第一電構件與重佈線結構之間，其中底部填充劑位於第二電構件與重佈線結構之間，其中底部填充劑在第一金屬線的側壁及頂表面上延伸，且其中第一金屬線的一部分不與底部填充劑接觸。
本發明實施例提供一種形成半導體元件的方法。所述形成半導體元件的方法包括形成封裝構件，封裝構件包括積體電路晶粒、圍繞積體電路晶粒的包封體以及在包封體之上的重佈線結構，其中重佈線結構包括與積體電路晶粒連接的第一金屬墊，且其中第一金屬墊具有第一厚度；在重佈線結構上形成第一金屬線，其中第一金屬線電浮置，且其中第一金屬線具有大於第一厚度的第二厚度；將第一電構件接合至第一金屬墊；在第一電構件與重佈線結構之間形成底部填充劑，其中底部填充劑完全覆蓋第一金屬線；以及用雷射光束在底部填充劑中且第一金屬線之上鋸切出第一開 口，雷射光束以比第一金屬線更快的速率移除底部填充劑。
50:積體電路晶粒
50A:系統晶片(system-on-a-chip，SoC)晶粒
50B:輸入/輸出介面晶粒
52:半導體基底
62、144:接墊
64:鈍化膜
66:晶粒連接件
68、110、114、118、122、126、130、134:介電層
100:封裝構件
101:計算部位
102:連接部位
103:載體基底
104:黏合劑層
105:中心區域
106:包封體
108:重佈線結構
108A:精細特徵部分
108B:粗特徵部分
112、116、120、124、128、132:金屬化圖案
135:金屬線
135S:金屬線段
136:凸塊下金屬(金屬墊)
137、147、304:開口
138:條帶
139:溝渠
140:導電連接件
142:模組
143:連接件
146:底部填充劑
200:熱模組
202:螺栓
204、302:螺栓孔
206:緊固件
208:熱介面材料
300:機械支架
306:凹陷
B-B'、C-C':參考橫截面
D1:直徑
T1、T2、T3:厚度
W1:寬度
α:銳角
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應強調的是，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的積體電路晶粒的剖視圖。
圖2A、2B、3、4、5、6A、6B、7、8A、8B、8C、9A、9B、9C、10A、10B、10C、10D、11A、11B和11C示出根據一些實施例的用於形成積體電路封裝的製程期間的中間步驟的各種視圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述構件及排列的具體實例以簡化本揭露內容。當然，這些僅為實例且並非旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵，進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例 和/或配置之間的關係。
另外，為易於說明，本文中可能使用例如「位於......下方(beneath)」、「位於......下面(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，藉由將封裝構件夾持在熱模組和機械支架(brace)之間來形成積體電路封裝。封裝構件包括重佈線結構，位於重佈線結構上的電浮置金屬線，以及位於電浮置金屬線上的底部填充劑。使電浮置金屬線部分暴露的開口形成在底部填充劑中，金屬線在藉由雷射鋸切形成開口的期間充當停止層。開口釋放製造或操作過程中封裝構件翹曲引起的底部填充劑中的應力，從而降低底部填充劑裂開的風險。結果，提高了積體電路封裝的可靠性。
圖1示出積體電路晶粒50的剖視圖。積體電路晶粒50將在後續處理中被封裝以形成積體電路封裝。積體電路晶粒50可以是邏輯晶粒(例如，中央處理器(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、應用處理器(application processor，AP)、微控制器等)，儲存器晶粒(例如，動態隨機存取儲存器(dynamic random access memory，DRAM)晶粒、靜態隨機存取儲存器(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end，AFE)晶粒)、應用專用晶粒(例如，應用專用積體電路(application-specific integrated circuit，ASIC)、現場可程式閘陣列(field-programmable gate array，FPGA)等)、類似晶粒，或其組合。
積體電路晶粒50可以形成在晶圓中，其可以包括不同的元件區域，所述元件區域在後續步驟中被單體化以形成多個積體電路晶粒。積體電路晶粒50可以根據適用的製造製程進行處理以形成積體電路。例如，積體電路晶粒50包括半導體基底52，例如摻雜或未摻雜的矽，或絕緣體上半導體(semiconductor-on-insulator，SOI)基底的主動層。半導體基底52可以包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。也可以使用其他基底，例如多層式或梯度基底(gradient substrate)。半導體基底52具有有時被稱為前側的主動表面(例如，圖1中的面朝上的表面)，以及有時被稱為背側的被動表面(例如，圖1中的面朝下的表面)。元件可以形成在半導體基底52的前表面。所述元件可以是主動元件(例如，電晶體、二極體等)、電容器、電阻器等。內連結構(未單獨示出)位於半導體基底52之上，並且內連所述 元件以形成積體電路。內連結構可以由例如半導體基底52上的介電層中的金屬化圖案形成。金屬化圖案包括在一個或多個低介電常數(low-k)介電層中形成的金屬線和通孔。金屬化圖案可以藉由鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。內連結構的金屬化圖案電耦合到半導體基底52的元件。
積體電路晶粒50還包括進行外部連接的接墊62(例如，鋁接墊)。接墊62位於積體電路晶粒50的主動側上，例如位於內連結構中和/或內連結構上。積體電路晶粒50上(例如內連結構及接墊62的部分上)有一個或多個鈍化膜64。開口延伸穿過鈍化膜64到達接墊62。晶粒連接件66(例如導電支柱(例如由例如銅等金屬形成))延伸穿過鈍化膜64中的開口且實體耦合且電耦合到接墊62中的相應的接墊62。晶粒連接件66可藉由例如鍍覆等形成。晶粒連接件66對積體電路晶粒50的相應的積體電路進行電耦合。
可選地，可在接墊62上設置焊料區域(例如，焊料球或焊料凸塊)。焊料球可用於對積體電路晶粒50執行晶片探針(chip probe，CP)測試。可對積體電路晶粒50執行CP測試以確定積體電路晶粒50是否是已知良好晶粒(known good die，KGD)。因此，只有做為KGD且經受後續處理的積體電路晶粒50會被封裝，而未通過CP測試的晶粒不會被封裝。在測試之後，焊料區域可在後續的處理步驟中被移除。
介電層68可位於(或可不位於)積體電路晶粒50的主動側上，例如鈍化膜64及晶粒連接件66上。介電層68橫向地包封晶粒連接件66，且介電層68與積體電路晶粒50橫向地共端 (coterminous)。最初，介電層68可掩埋晶粒連接件66，以使得介電層68的頂表面位於晶粒連接件66的頂表面上方。在晶粒連接件66上設置有焊料區域的一些實施例中，介電層68也可掩埋焊料區域。做為另外一種選擇，焊料區域可在形成介電層68之前被移除。
介電層68可為聚合物，例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene，BCB)等；氮化物，例如氮化矽等；氧化物，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)等；類似材料或其組合。介電層68可例如藉由旋轉塗布(spin coating)、疊層(lamination)、化學氣相沉積(chemical vapor deposition，CVD)等形成。在一些實施例中，晶粒連接件66在積體電路晶粒50的形成期間通過介電層68被暴露出。在一些實施例中，晶粒連接件66保持掩埋且在用於封裝積體電路晶粒50的後續製程期間被暴露出。暴露出晶粒連接件66可移除晶粒連接件66上可能存在的任何焊料區域。
在一些實施例中，積體電路晶粒50是包括多個半導體基底52的堆疊元件。舉例來說，積體電路晶粒50可為儲存器元件，例如混合儲存器立方體(hybrid memory cube，HMC)元件、高帶寬儲存器(high bandwidth memory，HBM)元件或包括多個儲存器晶粒的類似元件。在此種實施例中，積體電路晶粒50包括由基底穿孔(through-substrate via，TSV)進行內連的多個半導體基底52。半導體基底52中的每一者可具有(或可不具有)內連結構。
圖2A至11C示出根據一些實施例的用於形成積體電路封裝的製程期間的中間步驟的各種視圖。圖2A、6A、8A、9A、10A和11A是俯視圖。圖2B、3、4、5、6B、7、8B、9B、10B和11B是俯視圖中沿各自的參考橫截面B-B'示出的剖視圖。圖8C、9C、10C和11C是俯視圖中沿各自的參考橫截面C-C'示出的剖視圖。封裝構件100(如圖10A至圖10C所示)藉由封裝多個積體電路晶粒50形成。封裝構件100具有多個封裝區域，其中多個積體電路晶粒50中的一個或多個被封裝在多個封裝區域中的每一者中。多個封裝區域包括多個計算部位101及多個連接部位102。多個計算部位101中的每一者可具有例如邏輯功能、儲存器功能等，且封裝構件100可為包括計算部位101及連接部位102的單個計算元件，例如系統晶圓(system-on-wafer，SoW)元件。舉例來說，封裝構件100可為人工智慧(artificial intelligence，AI)加速器，且每一計算部位101可為AI加速器的神經網路節點。多個連接部位102中的每一者可具有例如外部連接件，且封裝構件100的計算部位101可通過連接部位102連接到外部系統。封裝構件100的示例性系統包括AI系統、高性能計算(high-performance computing，HPC)系統、高功率計算元件、雲端計算系統、邊緣計算系統等。圖中示出計算部位101和連接部位102的特定佈局和數量，但應理解，封裝構件100可以包括任何期望數量的計算部位101和連接部位102，且所述部位可以用任何期望的方式佈置佈局。隨後，將封裝構件100固定在熱模組200與機械支架300之間(如圖11A至圖11C所示)。
在圖2A至圖2B中，提供載體基底103，並且在載體基 底103上形成黏合劑層104。載體基底103可以是玻璃載體基底、陶瓷載體基底等。載體基底103可以是晶圓，從而可以同時在載體基底103上形成多個封裝。黏合劑層104可以連同載體基底103一起從將在後續步驟中形成的上覆結構移除。在一些實施例中，黏合劑層104是任何適合的黏合劑、環氧樹脂、晶粒貼合膜(die attach film，DAF)、光熱轉換(light-to-heat-conversion，LTHC)材料等或其組合，並且黏合劑層104被施加在載體基底103的表面之上。
接著將積體電路晶粒50貼合到黏合劑層104。在多個計算部位101以及多個連接部位102中的每一者中貼合期望類型及數量的積體電路晶粒50。在一些實施例中，在每一計算部位101中貼合第一類型的積體電路晶粒，例如系統晶片(system-on-a-chip，SoC)晶粒50A，且在每一連接部位102中貼合第二類型的積體電路晶粒，例如輸入/輸出介面晶粒50B。如圖2A所示，SoC晶粒50A可以設置在載體基底103的中心區域105內部，而輸入/輸出介面晶粒50B可以設置在承載基底103的中心區域105外部。儘管在每一部位中示出單個積體電路晶粒50，然而應理解，在一些或所有的部位中可貼合多個積體電路晶粒。當在每一計算部位101中貼合有多個積體電路晶粒時，所述多個積體電路晶粒可屬於相同的技術節點(technology node)或不同的技術節點。舉例來說，積體電路晶粒50可包括形成在10nm技術節點處的晶粒、形成在7nm技術節點處的晶粒、類似晶粒或其組合。
在圖3中，在各個構件上及各個構件周圍形成包封體106。在形成之後，包封體106包封積體電路晶粒50。包封體106可為模製化合物、環氧樹脂等，且可藉由壓縮模製(compression molding)、傳遞模製(transfer molding)等施加。包封體106可以液體或半液體形式施加且然後被固化。在一些實施例中，包封體106形成在載體基底103之上，以使得積體電路晶粒50被掩埋或被覆蓋，且接著對包封體106執行移除製程以暴露出積體電路晶粒50的晶粒連接件66。移除製程可包括平坦化製程，例如化學機械拋光(chemical-mechanical polish，CMP)、回蝕，或其組合等。在平坦化製程之後，包封體106、晶粒連接件66和介電層68的頂表面可以是共面的(在製程變化範圍內)。
在圖4到圖6B中，在包封體106及積體電路晶粒50之上形成具有精細特徵部分108A及粗特徵部分108B(參見圖6B)的重佈線結構108。另外，在重佈線結構108上形成金屬線135。重佈線結構108包括金屬化圖案、介電層及凸塊下金屬(under-bump metallurgy，UBM)。金屬化圖案也可被稱作重佈線層或重佈線。重佈線結構108被示出為具有六層金屬化圖案的實例。可在重佈線結構108中形成更多或更少的介電層及金屬化圖案。如果要形成更少的介電層及金屬化圖案，則可省略以下論述的步驟及製程。如果要形成更多的介電層及金屬化圖案，則可重複以下論述的步驟及製程。重佈線結構108的精細特徵部分108A及粗特徵部分108B包括不同大小的金屬化圖案及介電層。
在圖4中，形成重佈線結構108的精細特徵部分108A。重佈線結構108的精細特徵部分108A包括介電層110、介電層114、介電層118及介電層122；以及金屬化圖案112、金屬化圖案116及金屬化圖案120。在一些實施例中，介電層114、介電層118及介電層122由相同的介電材料形成，且被形成為不同的厚度。 在一些實施例中，金屬化圖案112、金屬化圖案116及金屬化圖案120的導電特徵由相同的導電材料形成，且被形成為不同的厚度。介電層114、介電層118和介電層122的厚度可以在5μm到7.5μm的範圍內，而金屬化圖案112、金屬化圖案116和金屬化圖案120的導電特徵的厚度可以在4μm到7μm的範圍內。
做為形成重佈線結構108的精細特徵部分108A的實例，在包封體106、介電層68及晶粒連接件66上沉積介電層110。在一些實施例中，介電層110是由可使用微影罩幕進行圖案化的感光性材料(例如PBO、聚醯亞胺、BCB等)形成。介電層110可藉由旋轉塗布、疊層、CVD、類似製程、或其組合來形成。接著將介電層110圖案化。所述圖案化形成暴露出晶粒連接件66的部分的開口。所述圖案化可藉由可接受的製程來進行，例如當介電層110是感光性材料時，藉由將介電層110暴露到光、或當介電層110是非感光性材料時，藉由使用例如非等向性蝕刻(anisotropic etch)的蝕刻來進行。如果介電層110是感光性材料，則可在曝光之後將介電層110顯影。
接著形成金屬化圖案112。金屬化圖案112具有線部分(也被稱作導電線或跡線)且具有通孔部分(也被稱作導通孔)，線部分位於介電層110的主表面上且沿介電層110的主表面延伸，通孔部分延伸穿過介電層110以對積體電路晶粒50的晶粒連接件66進行實體耦合及電耦合。做為形成金屬化圖案112的實例，在介電層110之上及在延伸穿過介電層110的開口中形成晶種層。在一些實施例中，晶種層是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括 鈦層以及位於所述鈦層之上的銅層。晶種層可使用例如物理氣相沉積(physical vapor deposition，PVD)等來形成。接著在晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗布等形成且可被暴露到光以進行圖案化。光阻的圖案與金屬化圖案112對應。所述圖案化會形成穿過光阻的開口以暴露出晶種層。接著在光阻的開口中及在晶種層的被暴露出的部分上形成導電材料。所述導電材料可藉由鍍覆(例如電鍍或化學鍍)等來形成。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻及晶種層的上面未形成有導電材料的部分。光阻可藉由例如使用氧電漿等可接受的灰化製程(ashing process)或剝除製程(stripping process)來移除。一旦光阻被移除，便例如使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的被暴露出的部分。導電材料的剩餘部分和晶種層形成金屬化圖案112。
接著在金屬化圖案112及介電層110上沉積介電層114。介電層114可採用與介電層110相似的方式以及由與介電層110相似的材料形成。接著形成金屬化圖案116。金屬化圖案116具有線部分且具有通孔部分，線部分位於介電層114的主表面上且沿介電層114的主表面延伸，通孔部分延伸穿過介電層114以對金屬化圖案112進行實體耦合及電耦合。金屬化圖案116可採用與金屬化圖案112相似的方式以及由與金屬化圖案112相似的材料形成。
接著在金屬化圖案116及介電層114上沉積介電層118。介電層118可採用與介電層110相似的方式以及由與介電層110相似的材料形成。接著形成金屬化圖案120。金屬化圖案120具有 線部分且具有通孔部分，線部分位於介電層118的主表面上且沿介電層118的主表面延伸，通孔部分延伸穿過介電層118以對金屬化圖案116進行實體耦合及電耦合。金屬化圖案120可採用與金屬化圖案112相似的方式以及由與金屬化圖案112相似的材料形成。
在金屬化圖案120及介電層118上沉積介電層122。介電層122可採用與介電層110相似的方式以及由與介電層110相似的材料形成。
在圖5中，形成重佈線結構108的粗特徵部分108B。重佈線結構108的粗特徵部分108B包括介電層126、介電層130及介電層134；以及金屬化圖案124、金屬化圖案128及金屬化圖案132。在一些實施例中，介電層126、介電層130及介電層134由不同的介電材料形成，且被形成為不同的厚度。在一些實施例中，金屬化圖案124、金屬化圖案128及金屬化圖案132的導電特徵由相同的導電材料形成，且被形成為不同的厚度。介電層126、介電層130和介電層134的厚度可以在20μm到25μm的範圍內，而金屬化圖案124、金屬化圖案128和金屬化圖案132的導電特徵的厚度可以在10μm到15μm的範圍內。在一些實施例中，介電層126、介電層130和介電層134的厚度可以大於介電層114、介電層118和介電層122的厚度(如圖4所示)，並且金屬化圖案124、金屬化圖案128和金屬化圖案132的厚度可以大於厚度金屬化圖案112、金屬化圖案116和金屬化圖案120的厚度(如圖4所示)。
做為形成重佈線結構108的粗特徵部分108B的實例，對介電層122進行圖案化。所述圖案化形成暴露出金屬化圖案120 的部分的開口。所述圖案化可藉由可接受的製程來進行，例如當介電層122是感光性材料時，藉由將介電層122暴露到光、或當介電層122是非感光性材料時，藉由使用例如非等向性蝕刻的蝕刻來進行。如果介電層122是感光性材料，則可在曝光之後將介電層122顯影。
接著形成金屬化圖案124。金屬化圖案124具有線部分、下通孔部分以及上通孔部分。線部分位於介電層122的主表面上並沿介電層122的主表面延伸，下通孔部分延伸穿過介電層122以對金屬化圖案120進行實體耦合及電耦合，上通孔部分位於線部分上。做為形成金屬化圖案124的實例，在介電層122之上及在延伸穿過介電層122的開口中形成晶種層。在一些實施例中，晶種層是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。接著在晶種層上形成第一光阻並將第一光阻圖案化。第一光阻可藉由旋轉塗布等形成且可被暴露到光以進行圖案化。第一光阻的圖案與金屬化圖案124的線部分和下通孔部分對應。所述圖案化會形成穿過第一光阻的開口以暴露出晶種層。接著在第一光阻的開口中及在晶種層的被暴露出的部分上形成導電材料。所述導電材料可藉由鍍覆(例如電鍍或化學鍍)等來形成。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除第一光阻及晶種層的上面未形成有導電材料的部分。第一光阻可藉由例如使用氧電漿等可接受的灰化製程或剝除製程來移除。接著在金屬化圖案124的線部分上形成第二光阻並將第二光阻圖案化。第二光阻可藉由旋轉塗布等形成且 可被暴露到光以進行圖案化。第二光阻的圖案與金屬化圖案124的上通孔部分對應。所述圖案化會形成穿過第二光阻的開口以暴露出金屬化圖案124的線部分。接著在第二光阻的開口中及在金屬化圖案124的線部分的被暴露出的部分上形成額外的導電材料。額外的導電材料可藉由自金屬化圖案124的線部分的鍍覆形成，而不在金屬化圖案124的線部分上形成晶種層。移除第二光阻及晶種層的上面未形成有導電材料的部分。第二光阻可藉由例如使用氧電漿等可接受的灰化製程或剝除製程來移除。一旦第二光阻被移除，便例如使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的被暴露出的部分。導電材料的剩餘部分和晶種層形成金屬化圖案124。
接著圍繞金屬化圖案124並在介電層122上形成介電層126。在一些實施例中，介電層126由例如非感光性模製化合物的非感光性材料形成，非感光性模製化合物包括非感光性樹脂，非感光性樹脂中設置有填料。非感光性樹脂的實例包括環氧樹脂、丙烯酸樹脂或聚醯亞胺系材料。填料的實例包括二氧化矽等。介電層126可藉由壓縮模製、傳遞模製等形成，且可以液體或半液體形式施加且然後被固化。接著形成金屬化圖案128。金屬化圖案128具有線部分且具有通孔部分，線部分位於介電層126的主表面上且沿介電層126的主表面延伸，對金屬化圖案124進行實體耦合及電耦合，通孔部分位於線部分上。金屬化圖案128可以以與金屬化圖案124的線部分和上通孔部分類似的方式和類似的材料形成。
接著圍繞金屬化圖案128並在介電層126上形成介電層130。介電層130可以以與介電層126類似的方式和類似的材料形 成。接著形成金屬化圖案132。金屬化圖案132具有線部分，線部分位於介電層130的主表面上且沿介電層130的主表面延伸，對金屬化圖案128進行實體耦合及電耦合。金屬化圖案132可以以與金屬化圖案124的線部分相似的方式和相似的材料形成。
在金屬化圖案132和介電層130上沉積介電層134。介電層134可以以與介電層110類似的方式和類似的材料形成。因此，介電層110、介電層114、介電層118、介電層122和介電層134可以由第一介電材料形成，而介電層126和介電層130可以由第二介電材料形成，其中第一介電材料與第二介電材料不同。
在圖6A至6B中，形成凸塊下金屬136(也稱為金屬墊)以對重佈線結構108進行外部連接。另外，在重佈線結構108上(例如在介電層134上)形成金屬線135。金屬線135可以是電浮置的，使得金屬線135與積體電路晶粒50電隔離並且不耦合到積體電路晶粒50。金屬線135與凸塊下金屬136間隔開並且不耦合到凸塊下金屬136。如下文更詳細地描述，金屬線135將在隨後的雷射鋸切製程中做為停止層使用，從而降低重佈線結構108損壞的風險。
如圖6B所示，凸塊下金屬136具有凸塊部分且具有通孔部分，凸塊部分位於介電層134的主表面上且沿介電層134的主表面延伸，通孔部分延伸穿過介電層134以對金屬化圖案132進行實體耦合及電耦合。結果，凸塊下金屬136電耦合到積體電路晶粒50。凸塊下金屬136的凸塊部分的厚度T1可以在7μm到12μm的範圍內，例如12μm。
如圖6A所示，金屬線135的第一子集沿介電層134的主 表面在第一(例如，水平)方向延伸，而金屬線135的第二子集沿介電層134的主表面在第二(例如，垂直)方向延伸。金屬線135的第一子集中的每一者可以與第一子集中的其他金屬線135平行。金屬線135的第二子集中的每一者可以與第二子集中的其他金屬線135平行。第一方向可以垂直於第二方向。水平金屬線135可以與垂直金屬線135相交，以在重佈線結構108上形成金屬網格。金屬線135可以是電浮置的或與重佈線結構108的導電特徵(例如凸塊下金屬136和金屬化圖案112、金屬化圖案116、金屬化圖案120、金屬化圖案124、金屬化圖案128和金屬化圖案132)電隔離(出於說明目的未在圖6A中示出；但參見圖6B)。如圖6B所示，每個金屬線135可以設置在兩個相鄰的凸塊下金屬136之間，並且可以與兩個相鄰的凸塊下金屬136分隔開來。金屬線135可以藉由介電層134與金屬化圖案132分隔開來。金屬線135的寬度W1可以在0.5mm到0.7mm的範圍內，例如0.6mm。金屬線135的厚度T2可以在8μm到15μm的範圍內，例如15μm。在一些實施例中，金屬線135的厚度T2可以大於凸塊下金屬136的凸塊部分的厚度T1。結果，介電層134的頂表面可以用比凸塊下金屬136的凸塊部分的頂表面更大的距離與金屬線135的頂表面間隔開來。
凸塊下金屬136和金屬線135可以(或可以不)在同一製程中形成，例如同一鍍覆製程。因此，凸塊下金屬136和金屬線135可以(或可以不)由相同的導電材料形成。做為形成凸塊下金屬136和金屬線135的實例，圖案化介電層134。所述圖案化形成暴露出金屬化圖案132的部分的開口。圖案化可藉由可接受的製 程來進行，例如當介電層134是感光性材料時，藉由將介電層134暴露到光、或當介電層134是非感光性材料時，藉由使用例如非等向性蝕刻的蝕刻來進行。如果介電層134是感光材料，則可在曝光之後將介電層134顯影。在介電層134之上及在延伸穿過介電層134的開口中形成晶種層。在一些實施例中，晶種層是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。接著在晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗布等形成且可被暴露到光以進行圖案化。光阻的圖案與凸塊下金屬136和金屬線135對應。所述圖案化會形成穿過光阻的開口以暴露出晶種層。接著在光阻的開口中及在晶種層的被暴露出的部分上形成導電材料。所述導電材料可藉由鍍覆(例如電鍍或化學鍍)等來形成。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻及晶種層的上面未形成有導電材料的部分。光阻可藉由例如使用氧電漿等可接受的灰化製程(ashing process)或剝除製程(stripping process)來移除。一旦光阻被移除，便例如使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的被暴露出的部分。導電材料的剩餘部分和晶種層形成凸塊下金屬136和金屬線135。凸塊下金屬136位於延伸穿過介電層134的開口中。金屬線135位於介電層134之上，而不延伸穿過介電層134。可以使用其他可接受的製程來形成凸塊下金屬136和金屬線135。例如，金屬線135可以在鍍覆凸塊下金屬136之前或之後，藉由使用如前所述的類似鍍覆製程單獨鍍覆。
如前所述，金屬線135的厚度T2可以大於凸塊下金屬136的凸塊部分的厚度T1。由於鍍覆製程期間的不同鍍覆速率(例如由於金屬線135和凸塊下金屬136的圖案的密度不同)，厚度T1和T2可能不同。金屬線135的圖案可具有比凸塊下金屬136的圖案低的密度，使得金屬線135的導電材料可以用比凸塊下金屬136的導電材料以更快的速率鍍覆。
在圖7中，執行載體基底剝離(carrier substrate debonding)以將載體基底103從包封體106和積體電路晶粒50上剝離(或分離)。在一些實施例中，剝離製程可以包括在黏合劑層104上投射光束，例如雷射光束。由於暴露於光，黏合劑層104可以被分解，而載體基底103可以被剝離。在剝離製程之後可執行電漿清潔，以自積體電路晶粒50和包封體106清潔黏合劑層104的任何殘留物。在一些實施例中，剝離製程可以包括藉由例如研磨或平坦化製程移除載體基底103和黏合劑層104。在移除之後，積體電路晶粒50的背側表面可以被暴露出，並且包封體106的背側表面和積體電路晶粒50的背側表面可以是齊平的。接著將所述結構放置在條帶138上。
在圖8A至圖8C中，穿過重佈線結構108和包封體106形成開口137和溝渠139。開口137可以是圓形螺栓(bolt)孔，可用於固定封裝構件100上方和下方的附加特徵。開口137可以藉由例如雷射鑽孔(laser drilling)、機械鑽孔(mechanical drilling)等的鑽孔製程形成。如圖8A和8B所示，在水平金屬線135和垂直金屬線135的交叉點處穿過金屬線135形成開口137。開口137的直徑D1可以在3.9mm到4.8mm的範圍內，例如4.3mm。在 一些實施例中，開口137的直徑D1大於金屬線135的寬度W1，使得水平金屬線135和垂直金屬線135的對應交叉點被移除，從而將金屬線135分成金屬線段135S。
溝渠139可以形成為截斷封裝構件100的翼。因此，封裝構件100可以具有截圓(truncated circular)形狀。使用截圓形狀有助於減少封裝構件100佔用的總空間，從而增加可包含在外部系統中的積體電路封裝的數量。溝渠139可以藉由鋸切製程等形成。在其他實施例中，不形成溝渠139，在這種情況下封裝構件100可以具有未截斷的圓形形狀。
在圖9A至圖9C中，在凸塊下金屬136上形成導電連接件140，將模組142、連接件143等電構件貼合到重佈線結構108上，並形成底部填充劑146以填充模組142及連接件143與重佈線結構108之間的間隙。為了說明的目的，金屬線段135S在圖9A中以虛線示出。
在凸塊下金屬136上形成導電連接件140。導電連接件140可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬支柱、受控塌陷晶粒連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電連接件140可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料、或其組合。在一些實施例中，導電連接件140藉由以下方法來形成：在開始時藉由蒸鍍、電鍍、印刷、焊料轉移(solder transfer)、植球(ball placement)等形成焊料或焊料膏層。一旦已在所述結構上形成焊料層，便可執行回焊(reflow)以將材 料塑形成期望的凸塊形狀。
將模組142和連接件143貼合到重佈線結構108上。模組142和連接件143包括進行外部連接的接墊144(例如鋁接墊)。模組142和連接件143使用導電連接件140安裝到凸塊下金屬136。在一些實施例中，可以在計算部位101處貼合模組142，而在連接部位102處貼合連接件143。
模組142可以包括儲存器模組、電壓調節器模組(voltage regulator module，VRM)、電源供應模組、積體被動元件(integrated passive device，IPD)模組等。所選擇的模組類型取決於計算部位101所需的功能系統類型。做為實例，模組142在俯視圖中顯示為具有矩形形狀。模組142在俯視圖中可以有其他形狀。
連接件143可以是封裝構件100到外部系統的電介面及實體介面。當封裝構件100做為更大的外部系統(例如數據中心)的一部分安裝時，連接件143可用於將封裝構件100耦合到所述外部系統。連接件143的示例包括用於帶狀纜線(ribbon cable)、柔性印刷電路(flexible printed circuit)等的接收器。
模組142和連接件143可以各種佈局貼合到重佈線結構108。圖9A示出一個佈局的實例。模組142可以在封裝構件100的中心區域中形成包括行和列的陣列。開口137可以鄰近模組142的每個角設置。金屬線段135S可以設置在模組142的相鄰行和相鄰列之間。金屬線段135S可以圍繞每個模組142延伸。連接件143可以形成兩行兩列，並且可以圍繞封裝構件100的周邊設置，從而包圍模組142的陣列。開口137可以設置為鄰近面向模組142陣列的連接件143的每個角。金屬線段135S可以設置在連接件 143的每一行和模組142的相應相鄰行之間以及連接件143的每一列和模組142的相應相鄰列之間。金屬線段135S可以設置在相鄰的連接件143之間。
形成底部填充劑146以填充模組142及連接件143與重佈線結構108之間的間隙，以減少應力並保護導電連接件140。底部填充劑146可包括例如環氧樹脂的基礎材料和環氧樹脂中的填料粒子。在一些實施例中，可以在貼合模組142和連接件143之前藉由適合的沉積方法形成底部填充劑146。在一些實施例中，底部填充劑146可以在模組142和連接件143貼合之後藉由毛細管流動製程(capillary flow process)形成。底部填充劑146可以隨後被固化。做為一個實例，圖9B和9C示出不與模組142和連接件143的側壁接觸的底部填充劑146。在一些實施例中，底部填充劑146可以沿著模組142和連接件143的側壁延伸。如圖9B所示，開口137以及開口137之上的模組142和連接件143之間的空間沒有底部填充劑146。在底部填充劑146的分配過程中，藉由控制底部填充劑146的分配路徑，開口137和開口137之上的模組142和連接件143之間的空間可以保持沒有底部填充劑146。如圖9C所示，金屬線段135S完全被底部填充劑146覆蓋，底部填充劑146可以在位於模組142下方的導電連接件140至位於相鄰的連接件143下方的相鄰的導電連接件140之間延伸，以及在位於模組142下方的導電連接件140至位於相鄰的模組142下方的相鄰的導電連接件140之間延伸。換句話說，底部填充劑146最初形成為重佈線結構108上的連續底部填充劑材料層。底部填充劑146的設置在金屬線段135S上的部分的厚度T3可以在1.1mm 到1.3mm的範圍內，例如1.2mm。
做為一個實例，圖8A至9C示出在形成底部填充劑146之前形成開口137和溝渠139。可以在形成底部填充劑146之後形成開口137和溝渠139。
在圖10A至10C中，形成開口147以暴露出金屬線段135S的部分。在形成開口147之後，金屬線段135S被暴露出的部分不與底部填充劑146接觸。開口147可以釋放封裝構件100在製造或操作過程中翹曲引起的底部填充劑146中的應力，從而降低底部填充劑146裂開的風險。由此可以提高所得積體電路封裝的可靠性。開口147可以設置在模組142的相鄰行和相鄰列之間。開口147可以圍繞每個模組142延伸。開口147可以設置在連接件143的每一行和模組142的相應相鄰行之間、以及連接件143的每一列和模組142的相應相鄰列之間。開口147可以設置在相鄰的連接件143之間。
開口147可以藉由雷射鋸切製程形成。開口147可以藉由在相應的金屬線段135S上依序產生每個開口147來形成。開口147可以是沿第一(例如，水平)方向和第二(例如，垂直)方向延伸的條帶，如圖10A所示。做為雷射鋸切製程的實例，雷射光束可以被引導到底部填充劑146的期望區域。在一些實施例中，可使用波長為517nm且功率為10W的飛秒雷射，並且可藉由將雷射光束從金屬線段135S的一端之上移動到金屬線段135S的另一端之上四次(對應到四道鋸切路徑)來產生開口147，從而從金屬線段135S之上移除底部填充劑146。結果，金屬線段135S的頂表面的一部分被暴露出來。雷射鋸切製程以比金屬線段135S的材料 更快的速率移除底部填充劑146的材料。在一些實施例中，金屬線段135S的一部分可在雷射鋸切製程期間變薄，但開口147不延伸穿過金屬線段135S。因此，開口147和重佈線結構108在雷射鋸切製程之後仍然被金屬線段135S分隔開來。由於在雷射鋸切製程期間金屬線段135S的移除率小於底部填充劑146的移除率，因此金屬線段135S在雷射鋸切製程期間充當停止層，降低下方的重佈線結構108被雷射光束損壞的風險。雷射功率和鋸切路徑的不同組合可能導致底切輪廓，其中金屬線段135S可能未暴露出來，或者可能導致過切(overcut)輪廓，其中金屬線段135S可能被鋸穿。底切輪廓可能導致底部填充劑146中的應力釋放不足，而過切輪廓可能導致底層重佈線結構108損壞。接著可以對每個金屬線段135S重複先前描述的製程，從而暴露出所有金屬線段135S。
圖10D示出圖10C所示結構的一部分。金屬線段135S的頂表面可以被暴露出來，而金屬線段135S的頂表面和側壁的剩餘部分仍然可以被底部填充劑146完全覆蓋。被開口147暴露出來的底部填充劑146的側壁可以是實質上光滑和連續的，並且沒有裂紋。金屬線段135S的頂表面與底部填充劑146的側壁之間的銳角α可以大於80°。其他類型的鋸切技術可能導致底部填充劑146的側壁變得粗糙並有裂紋，且銳角α小於80°。
在圖11A至圖11C中，封裝構件100藉由螺栓202固定在熱模組200和機械支架300之間。為了說明的目的，在圖11A中省略了熱模組200和機械支架300。熱模組200可以是散熱器(heat sink)、熱散佈器(heat spreader)、冷板等。熱模組200可具有可在操作期間容納冷卻流體的凹陷306。熱介面材料(thermal interface material，TIM)208可以設置在積體電路晶粒50和熱模組200之間，熱介面材料可以將熱模組200實體耦合且熱耦合到積體電路晶粒50。機械支架300可以是實體接觸並固定模組142和連接件143的剛性支撐件。機械支架300可具有可提供至模組142和連接件143的外部通路的開口304。在將封裝構件100積體化到計算系統的期間，可以在模組142中(穿過開口304)安裝額外的電子構件。
如圖11B所示，將封裝構件100從條帶138移除(如圖10B所示)並用螺栓202緊固在熱模組200和機械支架300之間。螺栓202延伸穿過封裝構件100中的開口137、熱模組200中對應的螺栓孔204以及機械支架300中對應的螺栓孔302。將緊固件206(例如螺母(nuts))螺旋到螺栓202上並進行牢固以將封裝構件100夾持在熱模組200與機械支架300之間。熱模組200和機械支架300因此位於所得積體電路封裝的相應側。具有熱模組200的一側可稱為背側並且具有機械支架300的一側可稱為前側。如圖11C所示，機械支架300可以直接在金屬線段135S被暴露出來的頂表面上延伸。
還可包括其他特徵及製程。舉例來說，可包括測試結構以幫助對三維(three-dimensional，3D)封裝體或三維積體電路(three-dimensional integrated circuit，3DIC)元件進行驗證測試。所述測試結構可包括例如在重佈線層中或基底上形成的測試接墊(test pad)，以便能夠對3D封裝體或3DIC進行測試、使用探針和/或探針卡(probe card)等。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可與包含對已知良好晶粒進行 中間驗證的測試方法論結合使用以提高良率並降低成本。
實施例可以實現優點。電浮置的金屬線段135S可以在雷射鋸切底部填充劑146以形成開口147期間充當鋸切停止層，從而降低雷射鋸切製程中使用的雷射光束對重佈線結構108造成損壞的風險。開口147可以釋放封裝構件100在製造或操作過程中翹曲引起的底部填充劑146中的應力，從而降低底部填充劑146裂開的風險。結果，可以提高所得積體電路封裝的可靠性。
在一個實施例中，一種半導體元件包括：積體電路晶粒；包封體，圍繞積體電路晶粒；重佈線結構，位於包封體上，重佈線結構包括重佈線和第一金屬墊，重佈線和第一金屬墊連接到積體電路晶粒；第一金屬線，設置於重佈線結構上，其中第一金屬線電浮置；第一電構件，連接到第一金屬墊；以及底部填充劑，位於第一電構件與重佈線結構之間，其中底部填充劑圍繞第一金屬墊，且其中底部填充劑中的第一開口暴露出第一金屬線的頂表面。在一個實施例中，第一金屬線的厚度大於第一金屬墊的厚度。在一個實施例中，第一金屬線的頂表面與底部填充劑中的第一開口暴露出來的底部填充劑的側壁之間的銳角大於80°。在一個實施例中，底部填充劑覆蓋第一金屬線的頂表面的一部分。在一個實施例中，底部填充劑完全覆蓋第一金屬線的側壁。在一個實施例中，重佈線結構還包括與第一金屬墊相鄰的第二金屬墊，所述半導體元件還包括連接到第二金屬墊的第二電構件，其中第一金屬線設置在第一金屬墊和第二金屬墊之間。在一個實施例中，重佈線結構還包括與第二金屬墊相鄰的第三金屬墊，所述半導體元件還包括連接到第三金屬墊的第三電構件；以及位於第二金屬墊與第三金屬墊之間 的第二金屬線，其中第二金屬線電浮置，並且其中第二金屬線在俯視圖中平行於第一金屬線。在一個實施例中，重佈線結構還包括與第二金屬墊相鄰的第三金屬墊，所述半導體元件還包括連接到第三金屬墊的第三電構件；以及位於第二金屬墊和第三金屬墊之間的第二金屬線，其中第二金屬線電浮置，並且其中第二金屬線在俯視圖中垂直於第一金屬線。
在一個實施例中，一種半導體元件包括積體電路晶粒；重佈線結構，位於積體電路晶粒上方，重佈線結構包括重佈線、第一金屬墊和第二金屬墊，其中重佈線、第一金屬墊和第二金屬墊電耦合到積體電路晶粒；第一金屬線，設置於重佈線結構上以及第一金屬墊與第二金屬墊之間；第一電構件，連接到第一金屬墊；第二電構件，連接到第二金屬墊；以及底部填充劑，其中底部填充劑位於第一電構件與重佈線結構之間，其中底部填充劑位於第二電構件與重佈線結構之間，其中底部填充劑在第一金屬線的側壁及頂表面上延伸，且其中第一金屬線的一部分不與底部填充劑接觸。在一個實施例中，第一金屬線與重佈線、第一金屬墊、第二金屬墊和積體電路晶粒電隔離。在一個實施例中，第一金屬線的頂表面與底部填充劑的側壁之間的銳角大於80°。在一個實施例中，第一金屬線的頂表面與重佈線結構的頂表面間隔第一距離，其中第一金屬墊的頂表面與重佈線結構的頂表面間隔第二距離，且其中第一距離大於第二距離。在一個實施例中，第一電構件是電壓調節器模組，且第二電構件是連接件。
在一個實施例中，一種形成半導體元件的方法包括形成封裝構件，封裝構件包括積體電路晶粒、圍繞積體電路晶粒的包封 體以及在包封體之上的重佈線結構，其中重佈線結構包括與積體電路晶粒連接的第一金屬墊，且其中第一金屬墊具有第一厚度；在重佈線結構上形成第一金屬線，其中第一金屬線電浮置，且其中第一金屬線具有大於第一厚度的第二厚度；將第一電構件接合至第一金屬墊；在第一電構件與重佈線結構之間形成底部填充劑，其中底部填充劑完全覆蓋第一金屬線；以及用雷射光束在底部填充劑中且第一金屬線之上鋸切出第一開口，雷射光束以比第一金屬線更快的速率移除底部填充劑。在一個實施例中，在鋸切出第一開口後，第一金屬線被第一開口部分暴露出來。在一個實施例中，在鋸切出第一開口後，藉由第一金屬線使第一開口與重佈線結構保持分隔。在一個實施例中，在底部填充劑中鋸切出第一開口形成底部填充劑的第一側壁，並且其中第一金屬線的頂表面與底部填充劑的第一側壁之間的銳角大於80°。在一個實施例中，底部填充劑的第一側壁沒有裂紋。在一個實施例中，第一金屬墊和第一金屬線藉由相同的鍍覆製程形成。在一個實施例中，所述形成半導體元件的方法更包括鑽孔出穿過第一金屬線、重佈線結構和包封體的第二開口；以及在熱模組與機械支架之間組裝封裝構件，其中螺栓延伸穿過第二開口。
以上概述了若干實施例的特徵，以便本領域的技術人員可以更好地理解本揭露的方面。本領域的技術人員應該理解，他們可以容易地使用本揭露做為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員也應該認識到，這樣的等同結構並不脫離本揭露的精神和範圍，並且他們可以在不脫離本揭露的精神和範圍的情 況下對其進行各種更改、替換和更改。
50:積體電路晶粒
100:封裝構件
101:計算部位
102:連接部位
106:包封體
108:重佈線結構
135S:金屬線段
136:凸塊下金屬(金屬墊)
140:導電連接件
142:模組
143:連接件
144:接墊
146:底部填充劑
147、304:開口
200:熱模組
208:熱介面材料
300:機械支架
306:凹陷

Claims (9)

  1. 一種半導體元件，包括：積體電路晶粒；包封體，圍繞所述積體電路晶粒；重佈線結構，位於所述包封體上，所述重佈線結構包括重佈線和第一金屬墊，所述重佈線和所述第一金屬墊連接到所述積體電路晶粒；第一金屬線，設置於所述重佈線結構上，其中所述第一金屬線電浮置；第一電構件，連接到所述第一金屬墊；以及底部填充劑，位於所述第一電構件與所述重佈線結構之間，其中所述底部填充劑圍繞所述第一金屬墊，其中所述底部填充劑中的第一開口暴露出所述第一金屬線的頂表面，且所述底部填充劑覆蓋所述第一金屬線的所述頂表面的一部分。
  2. 如請求項1所述的半導體元件，其中所述第一金屬線的厚度大於所述第一金屬墊的厚度。
  3. 如請求項1所述的半導體元件，其中所述第一金屬線的所述頂表面與所述底部填充劑中的所述第一開口暴露出來的所述底部填充劑的側壁之間的銳角大於80°。
  4. 如請求項1所述的半導體元件，其中所述底部填充劑完全覆蓋所述第一金屬線的側壁。
  5. 一種半導體元件，包括： 積體電路晶粒；重佈線結構，位於所述積體電路晶粒上方，所述重佈線結構包括重佈線、第一金屬墊和第二金屬墊，其中所述重佈線、所述第一金屬墊和所述第二金屬墊電耦合到所述積體電路晶粒；第一金屬線，設置於所述重佈線結構上以及所述第一金屬墊與所述第二金屬墊之間；第一電構件，連接到所述第一金屬墊；第二電構件，連接到所述第二金屬墊；以及底部填充劑，其中所述底部填充劑位於所述第一電構件與所述重佈線結構之間，其中所述底部填充劑位於所述第二電構件與所述重佈線結構之間，其中所述底部填充劑在所述第一金屬線的側壁及頂表面上延伸，且其中所述第一金屬線的一部分不與所述底部填充劑接觸。
  6. 如請求項5所述的半導體元件，其中所述第一金屬線的所述頂表面與所述底部填充劑的側壁之間的銳角大於80°。
  7. 一種形成半導體元件的方法，包括：形成封裝構件，所述封裝構件包括積體電路晶粒、圍繞所述積體電路晶粒的包封體以及在所述包封體之上的重佈線結構，其中所述重佈線結構包括與所述積體電路晶粒連接的第一金屬墊，且其中所述第一金屬墊具有第一厚度；在所述重佈線結構上形成第一金屬線，其中所述第一金屬線電浮置，且其中所述第一金屬線具有大於所述第一厚度的第二厚 度；將第一電構件接合至所述第一金屬墊；在所述第一電構件與所述重佈線結構之間形成底部填充劑，其中所述底部填充劑完全覆蓋所述第一金屬線；以及用雷射光束在所述底部填充劑中且所述第一金屬線之上鋸切出第一開口，所述雷射光束以比所述第一金屬線更快的速率移除所述底部填充劑。
  8. 如請求項7所述的形成半導體元件的方法，其中在鋸切出所述第一開口後，所述第一金屬線被所述第一開口部分暴露出來。
  9. 如請求項7所述的形成半導體元件的方法，其中在所述底部填充劑中鋸切出所述第一開口形成所述底部填充劑的第一側壁，並且其中所述第一金屬線的頂表面與所述底部填充劑的所述第一側壁之間的銳角大於80°。
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