KR20210142527A - 집적 회로 패키지에 대한 재배선 구조체 및 그 형성 방법 - Google Patents

집적 회로 패키지에 대한 재배선 구조체 및 그 형성 방법 Download PDF

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KR20210142527A
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리-시엔 후앙
더-챵 예
밍 시 예
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Abstract

반도체 디바이스에 대한 재배선 구조체 및 그 형성 방법이 제공된다. 반도체 디바이스는, 봉지재에 의해 봉지되는 다이 - 다이는 패드를 포함함 -, 및 패드에 전기적으로 연결되는 커넥터를 포함한다. 반도체 디바이스는, 커넥터와 물리적으로 접촉하는 제1 비아를 더 포함한다. 제1 비아는 제1 방향으로 제1 비-제로 거리만큼 커넥터로부터 측방향으로 오프셋된다. 제1 비아는 테이퍼진 측벽을 갖는다.

Description

집적 회로 패키지에 대한 재배선 구조체 및 그 형성 방법{REDISTRIBUTION STRUCTURE FOR INTEGRATED CIRCUIT PACKAGE AND METHOD OF FORMING SAME}
[우선권 주장 및 상호 참조]
본 출원은 2020년 5월 18일자로 출원된 미국 가출원 제63/026,378호의 이익을 주장하고, 이 미국 가출원은 이로써 본 명세서에 참조로 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도의 진행 중인 개선들로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈(minimum feature size)의 반복적인 감소로부터 발생하였는데, 이는 더 많은 컴포넌트들이 주어진 면적 내에 집적되게 한다. 축소된 전자 디바이스들에 대한 요구가 증가함에 따라, 반도체 다이들의 더 작고 더 창의적인 패키징 기법들에 대한 수요가 대두되었다. 그러한 패키징 시스템들의 일 예는 패키지 온 패키지(Package-on-Package)(PoP) 기술이다. PoP 디바이스에서는, 상부 반도체 패키지가 저부 반도체 패키지의 상부 상에 적층되어 높은 레벨의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로, 인쇄 회로 보드(printed circuit board)(PCB) 상의 풋프린트들이 작고 기능성들이 향상된 반도체 디바이스들의 제조를 가능하게 한다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1은 일부 실시예들에 따른 집적 회로 다이의 단면도를 예시한다.
도 2는 일부 실시예들에 따른 집적 회로 다이의 단면도를 예시한다.
도 3 내지 도 12는 일부 실시예들에 따른, 패키지 컴포넌트를 형성하기 위한 프로세스 동안의 중간 단계들의 상면도들 및 단면도들을 예시한다.
도 13 및 도 14는 일부 실시예들에 따른 디바이스 스택들의 형성 및 구현의 단면도들을 예시한다.
도 15 내지 도 18은 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 19는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 20 내지 도 23은 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 24는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 25 내지 도 28은 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 29는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 30은 일부 실시예들에 따른 집적 회로 다이의 상면도를 예시한다.
도 31은 일부 실시예들에 따른 집적 회로 다이의 상면도를 예시한다.
도 32 내지 도 35는 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 36은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 37 내지 도 40은 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 41은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 42 내지 도 45는 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 46은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 47 내지 도 50은 일부 실시예들에 따른 패키지 컴포넌트의 상면도들 및 단면도들을 예시한다.
도 51은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 52는 일부 실시예들에 따른 집적 회로 다이의 상면도를 예시한다.
도 53은 일부 실시예들에 따른 집적 회로 다이의 상면도를 예시한다.
도 54는 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 55는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 56은 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 57은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 58은 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 59는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 60은 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 61은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 62는 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 63은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 64는 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 65는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 66은 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 67은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 68은 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 69는 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 70은 일부 실시예들에 따른 패키지 컴포넌트의 단면도를 예시한다.
도 71은 일부 실시예들에 따른 디바이스 스택의 단면도를 예시한다.
도 72는 일부 실시예들에 따른, 패키지를 형성하는 방법을 예시하는 흐름도이다.
도 73은 일부 실시예들에 따른, 재배선 구조체(redistribution structure)를 형성하는 방법을 예시하는 흐름도이다.
도 74는 일부 실시예들에 따른, 재배선 구조체를 형성하는 방법을 예시하는 흐름도이다.
도 75는 일부 실시예들에 따른, 재배선 구조체를 형성하는 방법을 예시하는 흐름도이다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향(orientation)에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
특정 맥락에서의 실시예들, 즉, 집적 팬 아웃(integrated fan-out)(InFO) 패키지와 같은 패키지, 및 그 형성 방법과 관련하여 실시예들이 설명될 것이다. 본 명세서에서 제시되는 다양한 실시예들은 감소된 사이즈 및 피치를 갖는 커넥터들을 갖는 집적 회로 다이들을 패키징하는 것을 가능하게 한다. 본 명세서에 제시된 다양한 실시예들은, 재배선 구조체들의 비아들이 집적 회로 다이들의 대응하는 커넥터들에 대해 측방향으로 시프트되고 집적 회로 다이들의 대응하는 커넥터들 상에 부분적으로 랜딩(land)되도록, 집적 회로 다이들 위에 재배선 구조체들을 형성함으로써 확대된 다이 시프트/회전 윈도우를 추가로 가능하게 한다.
도 1은 일부 실시예들에 따른 집적 회로 다이(10)의 단면도를 예시한다. 집적 회로 다이(10)는 후속 프로세싱에서 패키징되어 집적 회로 패키지를 형성할 것이다. 집적 회로 다이(10)는 로직 다이(예를 들어, 중앙 프로세싱 유닛(central processing unit)(CPU), 그래픽 프로세싱 유닛(graphics processing unit)(GPU), 시스템 온 칩(system-on-a-chip)(SoC), 애플리케이션 프로세서(application processor)(AP), 마이크로제어기 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory)(SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit)(PMIC) 다이), 라디오 주파수(radio frequency)(RF) 다이, 센서 다이, 마이크로-전자-기계-시스템(micro-electro-mechanical-system)(MEMS) 다이, 신호 프로세싱 다이(예를 들어, 디지털 신호 프로세싱(digital signal processing)(DSP) 다이), 프론트 엔드 다이(front-end die)(예를 들어, 아날로그 프론트 엔드(analog front-end)(AFE) 다이들), 이와 유사한 것, 또는 이들의 조합들일 수도 있다.
집적 회로 다이(10)는 웨이퍼에 형성될 수도 있는데, 이 웨이퍼는, 복수의 집적 회로 다이들을 형성하기 위해 후속 단계들에서 싱귤레이션되는(singulated) 상이한 디바이스 영역들을 포함할 수도 있다. 집적 회로 다이(10)는 적용가능한 제조 프로세스들에 따라 프로세싱되어 집적 회로들을 형성할 수도 있다. 예를 들어, 집적 회로 다이(10)는, 반도체 온 절연체(semiconductor-on-insulator)(SOI) 기판의 실리콘, 도핑 또는 미도핑, 또는 활성 층과 같은 반도체 기판(52)을 포함한다. 반도체 기판(52)은, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들과 같은 다른 반도체 재료들을 포함할 수도 있다. 다층 또는 구배(gradient) 기판들과 같은 다른 기판들이 또한 사용될 수도 있다. 반도체 기판(52)은, 때때로 전방 면이라고 불리는 활성 표면(예를 들어, 도 1에서 상향으로 향하는 표면), 및 때때로 후방 면이라고 불리는 비활성 표면(예를 들어, 도 1에서 하향으로 향하는 표면)을 갖는다.
반도체 기판(52)의 전방 표면에는 디바이스들(트랜지스터로 나타냄)(54)이 형성될 수도 있다. 디바이스들(54)은 능동 디바이스들(예를 들어, 트랜지스터들, 다이오드들 등), 커패시터들, 저항기들, 또는 이와 유사한 것일 수도 있다. 층간 유전체(inter-layer dielectric)(ILD)(56)가 반도체 기판(52)의 전방 표면 위에 있다. ILD(56)는 디바이스들(54)을 둘러싸고 이들을 커버할 수도 있다. ILD(56)는, 포스포-실리케이트 유리(Phospho-Silicate Glass)(PSG), 보로-실리케이트 유리(Boro-Silicate Glass)(BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass)(BPSG), 미도핑된 실리케이트 유리(undoped Silicate Glass)(USG), 이와 유사한 것, 또는 이들의 조합물들과 같은 재료들로 형성되는 하나 이상의 유전체 층들을 포함할 수도 있다.
전도성 플러그들(58)이 ILD(56)를 통해 연장되어 디바이스들(54)을 전기적으로 그리고 물리적으로 커플링한다. 예를 들어, 디바이스들(54)이 트랜지스터들일 때, 전도성 플러그들(58)은 트랜지스터들의 게이트들과 소스/드레인 영역들을 커플링할 수도 있다. 전도성 플러그들(58)은 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄, 이와 유사한 것, 또는 이들의 조합물들로 형성될 수도 있다. 인터커넥트 구조체(interconnect structure)(60)가 ILD(56) 및 전도성 플러그들(58) 위에 있다. 인터커넥트 구조체(60)는 디바이스들(54)을 상호연결하여 집적 회로를 형성한다. 인터커넥트 구조체(60)는, 예를 들어, ILD(56) 상의 유전체 층들(60A)에서의 금속화 패턴들(60B)에 의해 형성될 수도 있다. 금속화 패턴들(60B)은, 하나 이상의 로우-k(low-k) 유전체 층들(60A)에 형성되는 금속 라인들 및 비아들을 포함한다. 인터커넥트 구조체(60)의 금속화 패턴들(60B)은 전도성 플러그들(58)에 의해 디바이스들(54)에 전기적으로 커플링된다. 일부 실시예들에서, 인터커넥트 구조체(60)는, 유전체(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교번 층들과 전도성 재료의 층들을 상호연결하는 비아들로 형성될 수도 있고 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신, 또는 이와 유사한 것)를 통해 형성될 수도 있다.
집적 회로 다이(10)는, 외부 연결들이 이루어지는, 알루미늄 패드들과 같은 패드들(62A 및 62B)을 더 포함한다. 패드들(62A 및 62B)은 집적 회로 다이(10)의 활성 면 상에 있는데, 예컨대 인터커넥트 구조체(60)에 있거나 그리고/또는 그 상에 있다. 일부 실시예들에서, 패드들(62A)의 폭은 패드들(62B)의 폭보다 더 크다. 일부 실시예들에서, 패드들(62A)의 피치는 패드들(62B)의 피치보다 더 크다. 하나 이상의 패시베이션 필름들(64)이 집적 회로 다이(10) 상에, 예컨대 패드들(62A 및 62B) 및 인터커넥트 구조체(60)의 부분들 상에 있다. 일부 실시예들에서, 하나 이상의 패시베이션 필름들(64)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이와 유사한 것, 또는 이들의 조합물을 포함할 수도 있다. 개구들이 패시베이션 필름들(64)을 통해 패드들(62A 및 62B)로 연장된다.
전도성 필러(conductive pillar)들(예를 들어, 구리와 같은 금속으로 형성됨)과 같은 다이 커넥터들(66A 및 66B)이 패시베이션 필름들(64)에서의 개구들을 통해 연장되고 패드들(62A 및 62B)의 각각의 것들에 물리적으로 그리고 전기적으로 커플링된다. 다이 커넥터들(66A 및 66B)은, 예를 들어, 도금, 또는 이와 유사한 것에 의해 형성될 수도 있다. 다이 커넥터들(66A 및 66B)은 집적 회로 다이(10)의 각각의 집적 회로들에 전기적으로 커플링된다. 일부 실시예들에서, 다이 커넥터들(66A)의 폭 W1은 다이 커넥터들(66B)의 폭 W2보다 더 크다. 일부 실시예들에서, 다이 커넥터들(66A)의 피치 P1은 다이 커넥터들(66B)의 피치 P2보다 더 크다. 일부 실시예들에서, 다이 커넥터들(66B)은 다이 커넥터들(66A)보다 더 높은 밀도를 갖는다. 이에 따라, 다이 커넥터들(66B)은 또한 고밀도 다이 커넥터들이라고도 지칭될 수도 있고, 다이 커넥터들(66A)은 또한 저밀도 다이 커넥터들이라고도 지칭될 수도 있다. 일부 실시예들에서, 폭 W1은 약 40㎛ 내지 약 70㎛이다. 일부 실시예들에서, 폭 W2는 약 15㎛ 내지 약 25㎛이다. 일부 실시예들에서, 피지 P1은 약 70㎛ 내지 약 110㎛이다. 일부 실시예들에서, 피지 P2는 약 19㎛ 내지 약 32㎛이다.
임의로, 솔더 영역(solder region)들(예를 들어, 솔더 볼들 또는 솔더 범프들)이 다이 커넥터들(66A 및 66B) 상에 배치될 수도 있다. 솔더 볼들은 집적 회로 다이(10) 상에서 칩 프로브(chip probe)(CP) 테스팅을 수행하는 데 사용될 수도 있다. CP 테스팅은 집적 회로 다이(10)가 알려진 양호한 다이(known good die)(KGD)인지 여부를 확인하기 위해 집적 회로 다이(10) 상에서 수행될 수도 있다. 따라서, KGD들인 집적 회로 다이들(10)만이 후속 프로세싱을 경험하고 패키징되고, CP 테스팅에 실패한 다이들은 패키징되지 않는다. 테스팅 후에, 솔더 영역들은 후속 프로세싱 단계들에서 제거될 수도 있다.
절연 층(68)이 집적 회로 다이(10)의 활성 면 상에, 예컨대 패시베이션 필름들(64) 및 다이 커넥터들(66A 및 66B) 상에 있을 수도 있다(또는 없을 수도 있다). 절연 층(68)은 다이 커넥터들(66A 및 66B)을 측방향으로 봉지(encapsulate)하고, 절연 층(68)은 측방향으로 집적 회로 다이(10)와의 공통 경계를 갖는다. 일부 실시예들에서, 절연 층(68)은 절연 층(68)의 최상부 표면이 다이 커넥터들(66A 및 66B)의 최상부 표면들 위에 있도록 다이 커넥터들(66A 및 66B)을 매립할 수도 있다. 솔더 영역들이 다이 커넥터들(66A 및 66B) 상에 배치되는 일부 실시예들에서, 절연 층(68)은 솔더 영역들을 또한 매립할 수도 있다. 대안적으로, 솔더 영역들은 절연 층(68)을 형성하기에 앞서 제거될 수도 있다.
절연 층(68)은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB), 또는 이와 유사한 것과 같은 폴리머; 실리콘 질화물 또는 이와 유사한 것과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG, 또는 이와 유사한 것과 같은 산화물; 이와 유사한 것, 또는 이들의 조합물일 수도 있다. 절연 층(68)은, 예를 들어, 스핀 코팅, 라미네이션, 화학 기상 증착(chemical vapor deposition)(CVD), 또는 이와 유사한 것에 의해 형성될 수도 있다. 일부 실시예들에서, 다이 커넥터들(66A 및 66B)은 집적 회로 다이(10)의 형성 동안 절연 층(68)을 통해 노출된다. 다른 실시예들에서, 다이 커넥터들(66A 및 66B)은 매립된 채로 유지되고 집적 회로 다이(10)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터들(66A 및 66B)을 노출시키면, 다이 커넥터들(66A 및 66B) 상에 존재할 수도 있는 임의의 솔더 영역들을 제거할 수도 있다.
일부 실시예들에서, 집적 회로 다이(10)는 다수의 반도체 기판들을 포함하는 적층된 디바이스이다. 예를 들어, 집적 회로 다이(10)는, 다수의 메모리 다이들을 포함하는, 하이브리드 메모리 큐브(hybrid memory cube)(HMC) 모듈, 고 대역폭 메모리(high bandwidth memory)(HBM) 모듈, 또는 이와 유사한 것과 같은 메모리 디바이스일 수도 있다. 그러한 실시예들에서, 집적 회로 다이(10)는, 기판 관통 비아(through-substrate via)(TSV)들에 의해 상호연결되는 다수의 반도체 기판들을 포함한다. 반도체 기판들 각각은 인터커넥트 구조체를 가질 수도 있다(또는 갖지 않을 수도 있다).
도 2는 일부 실시예들에 따른 집적 회로 다이(20)의 단면도를 예시한다. 집적 회로 다이(20)는 후속 프로세싱에서 패키징되어 집적 회로 패키지를 형성할 것이다. 집적 회로 다이(20)는 로직 다이(예를 들어, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), 마이크로제어기 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 신호 프로세싱 다이(예를 들어, 디지털 신호 프로세싱(DSP) 다이), 프론트 엔드 다이(예를 들어, 아날로그 프론트 엔드(AFE) 다이들), 이와 유사한 것, 또는 이들의 조합들일 수도 있다. 일부 실시예들에서, 집적 회로 다이(20)는 집적 회로 다이(10)(도 1 참조)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 집적 회로 다이(20)는 도 1을 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
집적 회로 다이(20)는, 외부 연결들이 이루어지는, 알루미늄 패드들과 같은 패드들(70)을 포함한다. 패드들(70)은 집적 회로 다이(20)의 활성 면 상에 있는데, 예컨대 인터커넥트 구조체(60)에 있거나 그리고/또는 그 상에 있다. 일부 실시예들에서, 패드들(70)은 균일한 폭 및 균일한 피치를 갖는다. 일부 실시예들에서, 패드들(70)의 폭 및 피치는 패드들(62A)(도 1 참조)의 폭 및 피치보다 더 작다.
전도성 필러들(예를 들어, 구리와 같은 금속으로 형성됨)과 같은 다이 커넥터들(72)이 패시베이션 필름들(64)에서의 개구들을 통해 연장되고 패드들(70)의 각각의 것들에 물리적으로 그리고 전기적으로 커플링된다. 일부 실시예들에서, 패드들(70)은 도 1을 참조하여 상술된 패드들(62A 및 62B)과 유사한 재료들 및 방법을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 다이 커넥터들(72)은 균일한 폭 W3 및 균일한 피치 P3을 갖는다. 일부 실시예들에서, 다이 커넥터들(72)의 폭 W3 및 피치 P3은 각각 다이 커넥터들(66A)(도 1 참조)의 폭 W1 및 피치 P1보다 더 작다. 이에 따라, 다이 커넥터들(72)은 또한 고밀도 다이 커넥터들이라고도 지칭될 수도 있다. 일부 실시예들에서, 다이 커넥터들(72)의 폭 W3 및 피치 P3은 각각 다이 커넥터들(66B)(도 1 참조)의 폭 W2 및 피치 P2와 동일하다. 다른 실시예들에서, 다이 커넥터들(72)의 폭 W3 및 피치 P3은 각각 다이 커넥터들(66B)(도 1 참조)의 폭 W2 및 피치 P2와는 상이하다. 일부 실시예들에서, 폭 W3은 약 40㎛ 내지 약 70㎛이다. 일부 실시예들에서, 피지 P3은 약 70㎛ 내지 약 110㎛이다.
도 3 내지 도 12는 일부 실시예들에 따른, 패키지 컴포넌트(100)를 형성하기 위한 프로세스 동안의 중간 단계들의 상면도들 및 단면도들을 예시한다. 패키지 컴포넌트(100)의 패키지 영역(100A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(100)는 복수의 패키지 영역들(예컨대, 패키지 영역(100A))을 포함하고, (도 1 및 도 2에 예시된 집적 회로 다이들(10 및 20) 각각과 같은) 집적 회로 다이들 중 하나 이상이 패키징되어 패키지 영역들 각각에서의 집적 회로 패키지를 형성한다. 일부 실시예들에서, 패키지 컴포넌트(100)는 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체이다.
도 3에서, 캐리어 기판(102)이 제공되고, 캐리어 기판(102) 상에 이형 층(release layer)(104)이 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판, 또는 이와 유사한 것일 수도 있다. 캐리어 기판(102)은 웨이퍼일 수도 있어서, 다수의 패키지들이 캐리어 기판(102) 상에 동시에 형성될 수 있다.
이형 층(104)은 폴리머계 재료로 형성될 수도 있는데, 이는 후속 단계들에서 형성될 위에 놓이는 구조체들로부터 캐리어 기판(102)과 함께 제거될 수도 있다. 일부 실시예들에서, 이형 층(104)은 에폭시계 열-방출 재료인데, 이는 예컨대 LTHC(light-to-heat-conversion) 이형 코팅을 가열하였을 때 그의 접착 특성을 상실한다. 다른 실시예들에서, 이형 층(104)은 자외선(UV) 글루(glue)일 수도 있는데, 이는 UV 광들에 노출되었을 때 그의 접착 특성을 상실한다. 이형 층(104)은 액체로서 디스펜싱되어(dispensed) 경화될 수도 있거나, 캐리어 기판(102) 상에 라미네이트되는 라미네이트 필름일 수도 있거나, 또는 이와 유사한 것일 수도 있다. 이형 층(104)의 상부 표면은 레벨링될(leveled) 수도 있고 높은 정도의 평면성(planarity)을 가질 수도 있다.
일부 실시예들에서, 절연 층(106)이 이형 층(104) 위에 형성된다. 일부 실시예들에서, 절연 층(106)은 도 1을 참조하여 상술된 패시베이션 층들(64)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다. 다른 실시예들에서, 절연 층(106)은 도 1을 참조하여 상술된 절연 층(68)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 절연 층(106)은 생략될 수도 있다.
도 4에서, 관통 비아들(108)이 절연 층(106) 위에 형성되고 그로부터 멀리 연장되어 있다. 관통 비아들(108)을 형성하기 위한 일 예로서, 시드 층(seed layer)(도시되지 않음)이 절연 층(106) 위에 형성된다. 일부 실시예들에서, 시드 층은 금속 층인데, 이는 상이한 재료들로 형성되는 복수의 서브 층들을 포함하는 복합 층 또는 단일 층일 수도 있다. 특정 실시예에서, 시드 층은 티타늄 층 및 그 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 포토레지스트(도시되지 않음)가 시드 층 상에 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 또는 이와 유사한 것에 의해 형성될 수도 있고 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 관통 비아들(108)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구들을 형성한다. 전도성 재료가 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기 도금, 무전해 도금, 또는 이와 유사한 것과 같은 도금에 의해 형성될 수도 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다. 전도성 재료가 상부에 형성되지 않은 시드 층의 부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 또는 이와 유사한 것을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 예컨대 허용가능한 에칭 프로세스를 사용하는 것에 의해, 예컨대 습식 또는 건식 에칭에 의해, 시드 층의 노출된 부분들이 제거된다. 전도성 재료 및 시드 층의 나머지 부분들은 관통 비아들(108)을 형성한다. 일부 실시예들에서 절연 층(106)이 생략될 때, 관통 비아들(108)이 이형 층(104) 위에 형성된다.
도 5에서, 패키지 컴포넌트(100)의 패키지 영역(100A)의 상면도가 예시되어 있다. 일부 실시예들에서, 관통 비아들(108)은 패키지 컴포넌트(100)의 (패키지 영역(100A)과 같은) 각각의 패키지 영역의 주변 영역에 형성되어, 관통 비아들(108)이 패키지 컴포넌트(100)의 각각의 패키지 영역의 내부 영역을 둘러싼다. 예시된 실시예에서, 비아들(108)의 2개의 동심원 로우(row)들이 패키지 영역(100A)에 형성된다. 다른 실시예들에서, 패키지 컴포넌트(100)에 대한 기능적 요건들에 기초하여 패키지 컴포넌트(100)의 각각의 패키지 영역에 비아들(108)의 2개 초과의 로우들이 형성될 수도 있다.
도 6에서, 집적 회로 다이들(10 및 20)은 접착제 층들(110)에 의해 절연 층(106)에 접착된다. 다른 실시예들에서 절연 층(106)이 생략될 때, 집적 회로 다이들(10 및 20)은 이형 층(104)에 접착된다. 패키지 컴포넌트(100)의 (패키지 영역(100A)과 같은) 패키지 영역들 각각에 원하는 타입 및 수량의 집적 회로 다이들이 접착된다. 예시된 실시예에서, 집적 회로 다이들(10) 중 하나 및 집적 회로 다이들(20) 중 하나가 패키지 컴포넌트(100)의 패키지 영역들 각각에서 서로 인접하게 접착된다. 집적 회로 다이(10)는 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(SoC), 마이크로제어기, 또는 이와 유사한 것과 같은 로직 디바이스일 수도 있다. 집적 회로 다이(20)는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM) 모듈, 또는 이와 유사한 것과 같은 메모리 디바이스일 수도 있다. 일부 실시예들에서, 집적 회로 다이들(10 및 20)은 SoC 다이들과 같은 동일한 타입의 다이들일 수도 있다. 집적 회로 다이(10) 및 집적 회로 다이(20)는 동일한 기술 노드의 프로세스들에서 형성될 수도 있거나, 또는 상이한 기술 노드들의 프로세스들에서 형성될 수도 있다. 집적 회로 다이들(10 및 20)은 상이한 사이즈들(예를 들어, 상이한 높이들 및/또는 표면적들)을 가질 수도 있거나, 또는 동일한 사이즈(예를 들어, 동일한 높이들 및/또는 표면적들)를 가질 수도 있다.
접착제 층들(110)은 집적 회로 다이들(10 및 20)의 후방 면들 상에 형성되고, 집적 회로 다이들(10 및 20)을 절연 층(106)에 접착시킨다. 접착제 층들(110)은 임의의 적합한 접착제, 에폭시, 다이 부착 필름(die attach film)(DAF), 또는 이와 유사한 것을 포함할 수도 있다. 접착제 층들(110)은 집적 회로 다이들(10 및 20)의 후방 면들에 제공될 수도 있거나, 절연 층(106)이 이용되지 않는 경우 캐리어 기판(102)의 표면 위에 제공될 수도 있거나, 또는 절연 층(106)의 상부 표면에 제공될 수도 있다. 예를 들어, 접착제 층들(110)은 각각의 웨이퍼들을 별개의 집적 회로 다이들(10 및 20)로 싱귤레이션하기 전에 집적 회로 다이들(10 및 20)의 후방 면들에 제공될 수도 있다.
도 7에서, 봉지재(encapsulant)(112)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 후에, 봉지재(112)는 관통 비아들(108) 및 집적 회로 다이들(10 및 20)을 봉지한다. 봉지재(112)는 몰딩 화합물, 에폭시, 또는 이와 유사한 것일 수도 있다. 봉지재(112)는 압축 몰딩, 트랜스퍼 몰딩, 또는 이와 유사한 것에 의해 제공될 수도 있고, 관통 비아들(108) 및/또는 집적 회로 다이들(10 및 20)이 매립 또는 커버되도록 캐리어 기판(102) 위에 형성될 수도 있다. 봉지재(112)는 집적 회로 다이(10)와 집적 회로 다이(20) 사이의 갭 영역들에 추가로 형성된다. 봉지재(112)는 액체 또는 반-액체 형태로 제공된 후에 이에 후속하여 경화될 수도 있다.
도 8에서, 관통 비아들(108), 집적 회로 다이(10)의 다이 커넥터들(66A 및 66B), 및 집적 회로 다이(20)의 다이 커넥터들(72)을 노출시키기 위해 봉지재(112) 상에서 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한, 다이 커넥터들(66A, 66B 및 72) 및 관통 비아들(108)이 노출될 때까지 관통 비아들(108), 절연 층들(68), 및/또는 다이 커넥터들(66A, 66B 및 72)의 재료를 제거할 수도 있다. 관통 비아들(108), 다이 커넥터들(66A, 66B 및 72), 절연 층들(68), 및 봉지재(112)의 상부 표면들이 프로세스 변동들 내에서 평탄화 프로세스 후에 실질적으로 동일 평면이 되거나 또는 레벨링된다. 평탄화 프로세스는, 예를 들어, 화학적 기계적 연마(chemical-mechanical polish)(CMP), 그라인딩 프로세스, 또는 이와 유사한 것일 수도 있다. 일부 실시예들에서, 예를 들어, 관통 비아들(108) 및/또는 다이 커넥터들(66A, 66B 및 72)이 이미 노출된 경우, 평탄화가 생략될 수도 있다.
도 9에서, 재배선 구조체(114)가 봉지재(112), 관통 비아들(108), 및 집적 회로 다이들(10 및 20) 위에 형성된다. 재배선 구조체(114)는 또한 전방-면 재배선 구조체라고도 지칭될 수도 있다. 재배선 구조체(114)는 절연 층들(116, 120, 124, 및 128); 및 금속화 패턴들(118, 122, 및 126)을 포함한다. 금속화 패턴들은 또한 재배선 층들 또는 재배선 라인들이라고도 지칭될 수도 있다. 재배선 구조체(114)는 일 예로서 금속화 패턴들의 3개의 층들을 갖는 것으로 도시되어 있다. 재배선 구조체(114)에는 더 많거나 또는 더 적은 절연 층들 및 금속화 패턴들이 형성될 수도 있다. 더 적은 절연 층들 및 금속화 패턴들이 형성되어야 하는 경우, 아래에서 논의되는 단계들 및 프로세스들이 생략될 수도 있다. 더 많은 절연 층들 및 금속화 패턴들이 형성되어야 하는 경우, 아래에서 논의되는 단계들 및 프로세스들이 반복될 수도 있다.
일부 실시예들에서, 재배선 구조체(114)의 형성은 봉지재(112), 관통 비아들(108), 및 다이 커넥터들(66A, 66B 및 72) 위에 절연 층(116)을 퇴적시키는 것으로 시작한다. 일부 실시예들에서, 절연 층(116)은, 리소그래피 마스크를 사용하여 패터닝될 수도 있는, PBO, 폴리이미드, BCB, 이와 유사한 것, 또는 이들의 조합물과 같은 감광성 재료로 형성된다. 절연 층(116)은 스핀 코팅, 라미네이션, CVD, 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수도 있다. 그 후에, 절연 층(116)이 패터닝된다. 패터닝은 다이 커넥터들(66A, 66B 및 72) 및 관통 비아들(108)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의한 것, 예컨대 절연 층(116)이 감광성 재료일 때 절연 층(116)을 광에 노출시키고 현상하는 것에 의한 것 또는, 예를 들어, 이방성 에치를 사용하는 에칭에 의한 것일 수도 있다.
절연 층(116)을 형성한 후에, 금속화 패턴(118)이 형성된다. 금속화 패턴(118)은, 절연 층(116)의 주 표면 상에 있고 이를 따라 연장되는 부분들(예컨대, 전도성 라인들 또는 트레이스들(118B))을 포함한다. 금속화 패턴(118)은, 집적 회로 다이들(10 및 20)의 커넥터들(66A, 66B 및 72) 및 관통 비아들(108)에 물리적으로 그리고 전기적으로 커플링하도록 절연 층(116)을 통해 연장되는 부분들(예컨대, 전도성 비아들(118A))을 더 포함한다.
금속화 패턴(118)을 형성하기 위한 일 예로서, 절연 층(116) 위에 그리고 절연 층(116)을 통해 연장되는 개구들에 시드 층이 형성된다. 일부 실시예들에서, 시드 층은 금속 층인데, 이는 상이한 재료들로 형성되는 복수의 서브 층들을 포함하는 복합 층 또는 단일 층일 수도 있다. 일부 실시예들에서, 시드 층은 티타늄 층 및 그 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 그 후에, 포토레지스트가 시드 층 상에 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 또는 이와 유사한 것에 의해 형성될 수도 있고 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 금속화 패턴(118)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구들을 형성한다. 그 후에, 전도성 재료가 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금, 또는 이와 유사한 것과 같은 도금에 의해 형성될 수도 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다. 일부 실시예들에서, 전도성 재료는 전도성 재료가 포토레지스트를 통해 개구들을 부분적으로 충전하도록 컨포멀(conformal) 방식으로 형성된다. 전도성 재료와 시드 층의 아래에 놓인 부분들의 조합이 금속화 패턴(118)을 형성한다. 전도성 재료가 상부에 형성되지 않은 시드 층의 부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 또는 이와 유사한 것을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 예컨대 허용가능한 에칭 프로세스를 사용하는 것에 의해, 예컨대 습식 또는 건식 에칭에 의해, 시드 층의 노출된 부분들이 제거된다.
금속화 패턴(118)을 형성한 후에, 금속화 패턴(118) 및 절연 층(116) 상에 절연 층(120)이 퇴적된다. 절연 층(120)은 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
절연 층(120)을 형성한 후에, 금속화 패턴(122)이 형성된다. 금속화 패턴(122)은, 절연 층(120)의 주 표면 상에 있고 이를 따라 연장되는 부분들(예컨대, 전도성 라인들 또는 트레이스들(122B))을 포함한다. 금속화 패턴(122)은, 금속화 패턴(118)에 물리적으로 그리고 전기적으로 커플링하기 위해 절연 층(120)을 통해 연장되는 부분들(예컨대, 전도성 비아들(122A))을 더 포함한다. 금속화 패턴(122)은 금속화 패턴(118)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
금속화 패턴(122)을 형성한 후에, 금속화 패턴(122) 및 절연 층(120) 상에 절연 층(124)이 퇴적된다. 절연 층(124)은 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
절연 층(124)을 형성한 후에, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은, 절연 층(124)의 주 표면 상에 있고 이를 따라 연장되는 부분들(예컨대, 전도성 라인들 또는 트레이스들(126B))을 포함한다. 금속화 패턴(126)은, 금속화 패턴(122)을 물리적으로 그리고 전기적으로 커플링하기 위해 절연 층(124)을 통해 연장되는 부분들(예컨대, 전도성 비아들(126A))을 더 포함한다. 금속화 패턴(126)은 금속화 패턴(118)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
금속화 패턴(126)을 형성한 후에, 금속화 패턴(126) 및 절연 층(124) 상에 절연 층(128)이 퇴적된다. 절연 층(128)은 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 절연 층(128)은 재배선 구조체(114)의 최상부 절연 층이다. 이와 같이, 재배선 구조체(114)의 모든 금속화 패턴들(예를 들어, 금속화 패턴들(118, 122, 및 126))이 절연 층(128)과 집적 회로 다이들(10 및 20) 사이에 배치된다. 추가로, 재배선 구조체(114)의 모든 중간 절연 층들(예를 들어, 절연 층들(116, 120, 및 124))이 절연 층(128)과 집적 회로 다이들(10 및 20) 사이에 배치된다.
일부 실시예들에서, 재배선 구조체(114)는 고밀도 다이 커넥터들(66B 및 72) 위에 형성되는 인접한 금속화 패턴들의 비아들이 서로에 대해 측방향으로 시프트되도록 형성되어, 비아들이 스태거링 또는 지그재그 패턴을 형성하도록 한다. 예시된 실시예에서, 비아들(122A)은 제1 방향(예컨대, 집적 회로 다이(20)로부터 집적 회로 다이(10)로 연장되는 방향)으로 비아들(118A) 중 대응하는 것들에 대해 측방향으로 시프트되고, 비아들(126A)은 제1 방향과는 반대인 제2 방향(예컨대, 집적 회로 다이(10)로부터 집적 회로 다이(20)로 연장되는 방향)으로 비아들(122A) 중 대응하는 것들에 대해 측방향으로 시프트된다.
추가로 도 9에서, 재배선 구조체(114)를 형성한 후에, 재배선 구조체(114)에 대한 외부 연결을 위해 언더 범프 금속화(under-bump metallization)(UBM)들(130)이 형성된다. UBM들(130)은, 절연 층(128)의 주 표면 상에 있고 이를 따라 연장되는 범프 부분들을 가지며, 금속화 패턴(126)에 물리적으로 그리고 전기적으로 커플링하기 위해 절연 층(128)을 통해 연장되는 비아 부분들을 갖는다. 그 결과, UBM들(130)은 재배선 구조체(114)를 통해 집적 회로 다이들(10 및 20)에 전기적으로 커플링된다. UBM들(130)은 금속화 패턴(126)과 동일한 재료로 형성될 수도 있다.
UBM들(130)을 형성한 후에, 전도성 커넥터들(132)이 UBM들(130) 상에 형성된다. 전도성 커넥터들(132)은, 볼 그리드 어레이(ball grid array)(BGA) 커넥터들, 솔더 볼들, 금속 필러들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(electroless nickel-electroless palladium-immersion gold technique)(ENEPIG) 형성 범프들, 또는 이와 유사한 것일 수도 있다. 전도성 커넥터들(132)은 전도성 재료 예컨대 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이와 유사한 것, 또는 이들의 조합물을 포함할 수도 있다. 일부 실시예들에서, 전도성 커넥터들(132)은 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치, 또는 이와 유사한 것을 통해 솔더 층을 초기에 형성함으로써 형성된다. 일단 솔더 층이 구조체 상에 형성되었다면, 재료를 원하는 범프 형상들로 형상화하기 위해 리플로우(reflow)가 수행될 수도 있다. 다른 실시예에서, 전도성 커넥터들(132)은, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD, 또는 이와 유사한 것에 의해 형성되는 금속 필러들(예컨대, 구리 필러)을 포함한다. 금속 필러들은 솔더가 없고 실질적으로 수직인 측벽들을 가질 수도 있다. 일부 실시예들에서, 금속 캡 층이 금속 필러들의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금, 이와 유사한 것, 또는 이들의 조합물을 포함할 수도 있고, 도금 프로세스에 의해 형성될 수도 있다.
도 10은 재배선 구조체(114)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 도 9의 패키지 컴포넌트(100)의 영역(134)을 예시한다. 도 11은 다이 커넥터들(66A 및 66B)을 재배선 구조체(114)의 대응하는 비아들(118A)과 함께 도시하는 집적 회로 다이(10)의 평면도를 예시한다. 도 12는 다이 커넥터들(72)을 재배선 구조체(114)의 대응하는 비아들(118A)과 함께 도시하는 집적 회로 다이(20)의 평면도를 예시한다. 도 10 내지 도 12를 참조하면, 일부 실시예들에서, 금속화 패턴(118)의 비아들(118A)은 대응하는 저밀도 다이 커넥터들(66A) 상에 완전히 랜딩되고, 대응하는 고밀도 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에(또는 절연 층(106)이 생략될 때에는 이형 층(104)에) 부착하는 동안(도 6 참조) 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 추가로, 절연 층(116)을 패터닝하는 동안 절연 층(116)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(118A)은 제1 방향 D1로 대응하는 다이 커넥터들(66B 및 72)에 대해 측방향으로 시프트된다. 예시된 실시예에서, 제1 방향 D1은 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(20)로부터 집적 회로 다이(10)로 연장된다.
일부 실시예들에서, 비아들(118A)은 경사진 측벽들을 갖는다. 비아들(118A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 α를 형성한다. 일부 실시예들에서, 각도 α는 약 70도 내지 약 89도이다. 비아들(118A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 저부 폭 W4를 갖는다. 일부 실시예들에서, 폭 W4는 약 3㎛ 내지 약 15㎛이다. 비아들(118A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X1만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X1은 제로보다 더 크고 폭 W4의 2/3 이하이다. 비아들(118A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X2만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X2는 제로보다 더 크고 폭 W4의 2/3 이하이다. 일부 실시예들에서, 거리 X1 및 거리 X2는 실질적으로 동일하다. 다른 실시예들에서, 거리 X1은 거리 X2와는 상이하다.
도 13 및 도 14는 일부 실시예들에 따른 디바이스 스택(400)의 형성 및 구현을 예시한다. 디바이스 스택들은 패키지 컴포넌트(100)에 형성되는 집적 회로 패키지들로부터 형성된다. 디바이스 스택(400)은 또한 패키지 온 패키지(PoP) 구조체라고도 지칭될 수도 있다.
도 13에서, 패키지 컴포넌트(100)로부터 캐리어 기판(102)(도 9 참조)을 부착해제(detach)(또는 "디본딩(de-bond)")하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예들에서, 디본딩은, 이형 층(104)(도 9 참조) 상에 레이저 광 또는 UV 광과 같은 광을 투사하여, 이형 층(104)이 광의 가열 하에서 분해되고 캐리어 기판(102)이 제거될 수 있도록 하는 것을 포함한다. 캐리어 기판(102)을 디본딩한 후에, 패키지 컴포넌트(100)가 뒤집혀서 다이싱 테이프(136) 상에 배치된다.
패키지 컴포넌트(100)를 다이싱 테이프(136) 상에 배치시킨 후에, 관통 비아들(108)과 접촉하도록 절연 층(106)을 통해 연장되는 전도성 커넥터들(138)이 형성된다. 개구들이 절연 층(106)을 통해 형성되어 관통 비아들(108)의 부분들을 노출시킨다. 개구들은, 예를 들어, 레이저 드릴링, 에칭, 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 전도성 커넥터들(138)은 개구들에 형성된다. 일부 실시예들에서, 전도성 커넥터들(138)은 플럭스를 포함하고 플럭스 디핑 프로세스(flux dipping process)에서 형성된다. 일부 실시예들에서, 전도성 커넥터들(138)은 솔더 페이스트, 은 페이스트, 또는 이와 유사한 것과 같은 전도성 페이스트를 포함하고, 인쇄 프로세스에서 디스펜싱된다. 일부 실시예들에서, 전도성 커넥터들(138)은 도 9를 참조하여 상술된 전도성 커넥터들(132)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다. 다른 실시예들에서 절연 층(106)이 생략될 때, 절연 층(106)을 패터닝하기 위해 상술된 프로세스 단계들이 또한 생략된다.
추가로 도 13에서, 패키지 컴포넌트들(200)이 패키지 컴포넌트(100)에 커플링되어, 패키지 컴포넌트들(200) 중 하나가 패키지 컴포넌트(100)의 패키지 영역들(예컨대, 패키지 영역(100A)) 각각에 커플링된다. 제2 패키지 컴포넌트들(200)은, 예를 들어, 기판(202) 및 그 기판(202)에 커플링된 하나 이상의 적층된 다이들(210)(예를 들어, 210A 및 210B)을 포함한다. 하나의 세트의 적층된 다이들(210)(210A 및 210B)이 예시되어 있지만, 다른 실시예들에서, 복수의 적층된 다이들(210)(그 각각은 하나 이상의 적층된 다이들을 가짐)이 나란히 배치되고 기판(202)의 동일한 표면에 커플링될 수도 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드, 또는 이와 유사한 것과 같은 반도체 재료로 이루어질 수도 있다. 일부 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합물들, 및 이와 유사한 것과 같은 화합물 재료들이 또한 사용될 수도 있다. 부가적으로, 기판(202)은 반도체 온 절연체(SOI) 기판일 수도 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 절연체(silicon germanium on insulator)(SGOI), 또는 이들의 조합물들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(202)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(bismaleimide-triazine)(BT) 수지, 또는 대안적으로, 다른 인쇄 회로 보드(PCB) 재료들 또는 필름들을 포함한다. 빌드업 필름들 예컨대 아지노모토 빌드업 필름(Ajinomoto build-up film)(ABF) 또는 다른 라미네이트들이 기판(202)에 대해 사용될 수도 있다.
기판(202)은 능동 및 수동 디바이스들(도시되지 않음)을 포함할 수도 있다. 트랜지스터들, 커패시터들, 저항기들, 이들의 조합들, 및 이와 유사한 것과 같은 매우 다양한 디바이스들이 패키지 컴포넌트들(200)에 대한 설계의 구조적 및 기능적 요건들을 생성하는 데 사용될 수도 있다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수도 있다.
기판(202)은 또한 금속화 층들(도시되지 않음) 및 전도성 비아들(208)을 포함할 수도 있다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수도 있고 다양한 디바이스들을 연결하여 기능 회로부를 형성하도록 설계된다. 금속화 층들은, 유전체 재료(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교번 층들과 전도성 재료의 층들을 상호연결하는 비아들로 형성될 수도 있고 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신, 또는 이와 유사한 것)를 통해 형성될 수도 있다. 일부 실시예들에서, 기판(202)에는 능동 및 수동 디바이스들이 실질적으로 없다.
기판(202)은, 적층된 다이들(210)에 커플링하기 위한 기판(202)의 제1 면 상의 본드 패드들(204), 및 전도성 커넥터들(138)에 커플링하기 위한 기판(202)의 제2 면 상의 본드 패드들(206)을 가질 수도 있고, 제2 면은 기판(202)의 제1 면에 대향한다. 일부 실시예들에서, 본드 패드들(204 및 206)은 기판(202)의 제1 및 제2 면들 상의 유전체 층들(도시되지 않음) 내에 리세스들(도시되지 않음)을 형성함으로써 형성된다. 리세스들은 본드 패드들(204 및 206)이 유전체 층들 내에 내장되게 하도록 형성될 수도 있다. 다른 실시예들에서, 본드 패드들(204 및 206)이 유전체 층 상에 형성될 수도 있으므로 리세스들이 생략된다. 일부 실시예들에서, 본드 패드들(204 및 206)은, 구리, 티타늄, 니켈, 금, 팔라듐, 이와 유사한 것, 또는 이들의 조합물로 이루어지는 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드들(204 및 206)의 전도성 재료는 얇은 시드 층 위에 퇴적될 수도 있다. 전도성 재료는 전기 화학 도금 프로세스, 무전해 도금 프로세스, CVD, 원자 층 퇴적(atomic layer deposition)(ALD), PVD, 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수도 있다. 일 실시예에서, 본드 패드들(204 및 206)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금, 이와 유사한 것, 또는 이들의 조합물이다.
일부 실시예들에서, 본드 패드들(204) 및 본드 패드들(206)은, 티타늄 층, 구리 층, 및 니켈 층과 같은, 전도성 재료들의 3개의 층들을 포함하는 UBM들이다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은, 재료들과 층들의 다른 배열들이 본드 패드들(204 및 206)의 형성을 위해 이용될 수도 있다. 본드 패드들(204 및 206)에 대해 사용될 수도 있는 임의의 적합한 재료들 또는 재료 층들은 본 출원의 범주 내에 완전히 포함되도록 의도된다. 일부 실시예들에서, 전도성 비아들(208)은 기판(202)을 통해 연장되고 본드 패드들(204) 중 적어도 하나를 본드 패드들(206) 중 적어도 하나에 커플링시킨다.
예시된 실시예에서, 적층된 다이들(210)은 와이어 본드들(212)에 의해 기판(202)에 커플링되지만, 전도성 범프들과 같은 다른 커넥션들이 사용될 수도 있다. 일 실시예에서, 적층된 다이들(210)은 적층된 메모리 다이들이다. 예를 들어, 적층된 다이들(210)은 저전력(low-power)(LP) 더블 데이터 레이트(double data rate)(DDR) 메모리 모듈들, 예컨대 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 이와 유사한 메모리 모듈들과 같은 메모리 다이들일 수도 있다.
적층된 다이들(210) 및 와이어 본드들(212)은 봉지재(214)에 의해 봉지될 수도 있다. 일부 실시예들에서, 봉지재(214)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전재 재료, 이와 유사한 것, 또는 이들의 조합물이다. 봉지재(214)는, 예를 들어, 압축 몰딩을 사용하여, 적층된 다이들(210) 및 와이어 본드들(212) 상에서 몰딩될 수도 있다. 봉지재(214)를 경화시키기 위해 경화 프로세스가 수행될 수도 있다. 경화 프로세스는 열 경화, UV 경화, 이와 유사한 것, 또는 이들의 조합일 수도 있다. 일부 실시예들에서, 적층된 다이들(210) 및 와이어 본드들(212)은 봉지재(214)에 매립되고, 봉지재(214)의 경화 후에, 그라인딩, CMP, 또는 이와 유사한 것과 같은 평탄화 단계가 수행되어 봉지재(214)의 과잉 부분들을 제거하고 패키지 컴포넌트들(200)에 대한 실질적으로 평평한 표면을 제공한다.
패키지 컴포넌트들(200)이 형성된 후에, 패키지 컴포넌트들(200)은 전도성 커넥터들(138) 및 본드 패드들(206)을 통해 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예들에서, 적층된 다이들(210)은 와이어 본드들(212), 본드 패드들(204 및 206), 전도성 비아들(208), 전도성 커넥터들(138), 관통 비아들(108), 및 재배선 구조체(114)를 통해 집적 회로 다이들(10 및 20)에 커플링될 수도 있다.
일부 실시예들에서, 적층된 다이들(210)에 대향하는 기판(202)의 면 상에 솔더 레지스트(도시되지 않음)가 형성된다. 전도성 커넥터들(138)은 기판(202)에서의 전도성 피처들(예를 들어, 본드 패드들(206))에 전기적으로 그리고 기계적으로 커플링되도록 솔더 레지스트에서의 개구들에 배치될 수도 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역들을 보호하는 데 사용될 수도 있다. 일부 실시예들에서, 전도성 커넥터들(138)은, 이들이 리플로우되기 전에 그 위에 형성되는 에폭시 플럭스(도시되지 않음)를 갖는데, 이때 에폭시 플럭스의 에폭시 부분의 적어도 일부가 패키지 컴포넌트들(200)이 패키지 컴포넌트(100)에 부착된 후에 남아있다.
일부 실시예들에서, 언더필(underfill)(도시되지 않음)이 패키지 컴포넌트(100)와 패키지 컴포넌트들(200) 사이에 형성되어, 전도성 커넥터들(138)을 둘러싼다. 언더필은 응력을 감소시키고, 전도성 커넥터들(138)의 리플로우로부터 발생되는 조인트들을 보호할 수도 있다. 언더필은 패키지 컴포넌트들(200)이 부착된 후에 모세관 유동 프로세스(capillary flow process)에 의해 형성될 수도 있거나, 또는 패키지 컴포넌트들(200)이 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수도 있다. 에폭시 플럭스가 형성되는 실시예들에서, 그것은 언더필로서 작용할 수도 있다.
이에 후속하여, 스크라이브 라인 영역들을 따라, 예를 들어, 패키지 컴포넌트(100)의 인접한 패키지 영역들 사이를 소잉(sawing)함으로써 싱귤레이션 프로세스(216)가 수행된다. 소잉은 패키지 컴포넌트(100)의 패키지 영역들(예컨대, 패키지 영역(100A))을 서로로부터 싱귤레이션한다. 일부 실시예들에서, 싱귤레이션 프로세스(216)는 소잉, 에칭, 이와 유사한 것, 또는 이들의 조합을 포함한다. 싱귤레이션 프로세스(216)는 싱귤레이션된 디바이스 스택들(예컨대, 디바이스 스택(400))을 형성하는 결과로 된다. 싱귤레이션된 디바이스 스택들 각각은, 각각의 싱귤레이션된 패키지 컴포넌트(100)에 본딩되는 패키지 컴포넌트들(200) 중 하나를 포함한다. 예시된 실시예에서, 싱귤레이션 프로세스(216)는 패키지 컴포넌트들(200)이 패키지 컴포넌트(100)에 커플링된 후에 수행된다. 다른 실시예들에서, 싱귤레이션 프로세스(216)는 패키지 컴포넌트들(200)이 패키지 컴포넌트(100)에 커플링되기 전에, 예컨대 캐리어 기판(102)(도 9 참조)이 디본딩되고 전도성 커넥터들(138)이 형성된 후에 수행된다.
도 14에서, 디바이스 스택(400)은 전도성 커넥터들(132)을 사용하여 기판(300)에 장착될 수도 있다. 기판(300)은, 기판 코어(302) 및 그 기판 코어(302) 위의 본드 패드들(304)을 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드, 또는 이와 유사한 것과 같은 반도체 재료로 이루어질 수도 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합물들, 및 이와 유사한 것과 같은 화합물 재료들이 또한 사용될 수도 있다. 부가적으로, 기판 코어(302)는 SOI 기판일 수도 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합물들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(302)는 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로, 다른 PCB 재료들 또는 필름들을 포함한다. 빌드업 필름들 예컨대 ABF 또는 다른 라미네이트들이 기판 코어(302)에 대해 사용될 수도 있다.
기판 코어(302)는 능동 및 수동 디바이스들(도시되지 않음)을 포함할 수도 있다. 트랜지스터들, 커패시터들, 저항기들, 이들의 조합들, 및 이와 유사한 것과 같은 매우 다양한 디바이스들이 디바이스 스택에 대한 설계의 구조적 및 기능적 요건들을 생성하는 데 사용될 수도 있다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수도 있다.
기판 코어(302)는 또한 금속화 층들 및 비아들(도시되지 않음)을 포함할 수도 있는데, 이때 본드 패드들(304)이 금속화 층들 및 비아들에 물리적으로 그리고/또는 전기적으로 커플링된다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수도 있고 다양한 디바이스들을 연결하여 기능 회로부를 형성하도록 설계된다. 금속화 층들은, 유전체 재료(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교번 층들과 전도성 재료의 층들을 상호연결하는 비아들로 형성될 수도 있고 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 이중 다마신, 또는 이와 유사한 것)를 통해 형성될 수도 있다. 일부 실시예들에서, 기판 코어(302)에는 능동 및 수동 디바이스들이 실질적으로 없다.
일부 실시예들에서, 전도성 커넥터들(132)은 기판(300)의 본드 패드들(304)에 디바이스 스택(400)을 부착하기 위해 리플로우된다. 전도성 커넥터들(132)은 기판 코어(302)에서의 금속화 층들을 포함하는 기판(300)을 디바이스 스택(400)에 전기적으로 그리고/또는 물리적으로 커플링시킨다. 일부 실시예들에서, 솔더 레지스트(306)가 기판 코어(302) 상에 형성된다. 전도성 커넥터들(132)은 본드 패드들(304)에 전기적으로 그리고 기계적으로 커플링되도록 솔더 레지스트(306)에서의 개구들에 배치될 수도 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(300)의 영역들을 보호하는 데 사용될 수도 있다.
전도성 커넥터들(132)은, 이들이 리플로우되기 전에 그 위에 형성되는 에폭시 플럭스(도시되지 않음)를 가질 수도 있는데, 이때 에폭시 플럭스의 에폭시 부분의 적어도 일부가 디바이스 스택(400)이 기판(300)에 부착된 후에 남아있다. 이 남아있는 에폭시 부분은 언더필로서 작용하여 응력을 감소시키고, 전도성 커넥터들(132)의 리플로우로부터 발생되는 조인트들을 보호할 수도 있다. 일부 실시예들에서, 언더필(308)이 디바이스 스택(400)과 기판(300) 사이에 형성되고 전도성 커넥터들(132)을 둘러쌀 수도 있다. 언더필(308)은 디바이스 스택(400)이 부착된 후에 모세관 유동 프로세스에 의해 형성될 수도 있거나, 또는 디바이스 스택(400)이 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수도 있다.
일부 실시예들에서, 수동 디바이스들(예를 들어, 표면 장착 디바이스(surface mount device)(SMD)들, 도시되지 않음)이 또한 패키지 컴포넌트(100)에(예를 들어, UBM들(130)에) 또는 기판(300)에(예를 들어, 본드 패드들(304)에) 부착될 수도 있다. 예를 들어, 수동 디바이스들은 전도성 커넥터들(132)과 동일한 표면의 패키지 컴포넌트(100) 또는 기판(300)에 본딩될 수도 있다. 수동 디바이스들은 기판(300) 상에 디바이스 스택(400)을 장착하기에 앞서 싱귤레이션된 패키지 컴포넌트(100)에 부착될 수도 있거나, 또는 기판(300) 상에 디바이스 스택(400)을 장착하기에 앞서 또는 그 후에 기판(300)에 부착될 수도 있다.
예시된 실시예들에서, 패키지 컴포넌트(100)는 PoP 구조체로 구현된다. 다른 실시예들에서, 패키지 컴포넌트(100)는 다른 디바이스 스택들로 구현될 수도 있다. 예를 들어, 패키지 컴포넌트(100)는 또한 플립 칩 볼 그리드 어레이(Flip Chip Ball Grid Array)(FCBGA) 패키지로 구현될 수도 있다. 그러한 실시예들에서, 패키지 컴포넌트(100)는 기판(300)과 같은 기판에 장착되지만, 패키지 컴포넌트(200)는 생략된다. 그 대신에, 리드(lid) 또는 열 확산기가 패키지 컴포넌트(100)에 부착될 수도 있다.
도 15 내지 도 18은 일부 실시예들에 따른 패키지 컴포넌트(500)의 상면도들 및 단면도들을 예시한다. 도 15는 일부 실시예들에 따른 패키지 컴포넌트(500)의 단면도를 예시한다. 도 16은 재배선 구조체(502)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(100)의 영역(504)을 예시한다. 도 17은 다이 커넥터들(66A 및 66B)을 재배선 구조체(502)의 대응하는 비아들(118A)과 함께 도시하는 패키지 컴포넌트(500)의 집적 회로 다이(10)의 평면도를 예시한다. 도 18은 다이 커넥터들(72)을 재배선 구조체(502)의 대응하는 비아들(118A)과 함께 도시하는 패키지 컴포넌트(500)의 집적 회로 다이(20)의 평면도를 예시한다.
도 15에서, 패키지 컴포넌트(500)의 패키지 영역(500A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(500)는 복수의 패키지 영역들(예컨대, 패키지 영역(500A))을 포함한다. 패키지 컴포넌트(500)는 또한 InFO 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(500)는 도 9에 예시된 패키지 컴포넌트(100)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(500)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 재배선 구조체(502)는 절연 층들(116, 120, 124, 및 128) 및 금속화 패턴들(118, 122, 및 126)을 포함하고, 도 9를 참조하여 상술된 재배선 구조체(114)와 유사한 방식으로 형성될 수도 있으며, 그 설명은 본 명세서에서 반복되지 않는다.
도 15 내지 도 18에서, 재배선 구조체(502)의 비아들(118A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 추가로, 절연 층(116)을 패터닝하는 동안 절연 층(116)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(118A)은 방향 D2로 대응하는 다이 커넥터들(66B 및 72)에 대해 측방향으로 시프트된다. 예시된 실시예에서, 방향 D2는 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(10)로부터 집적 회로 다이(20)로 연장된다.
일부 실시예들에서, 비아들(118A)은 경사진 측벽들을 갖는다. 비아들(118A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 α를 형성한다. 일부 실시예들에서, 각도 α는 약 70도 내지 약 89도이다. 비아들(118A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W4를 갖는다. 일부 실시예들에서, 폭 W4는 약 3㎛ 내지 약 15㎛이다. 비아들(118A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X3만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X3은 제로보다 더 크고 폭 W4의 2/3 이하이다. 비아들(118A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X4만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X4는 제로보다 더 크고 폭 W4의 2/3 이하이다. 일부 실시예들에서, 거리 X3 및 거리 X4는 실질적으로 동일하다. 다른 실시예들에서, 거리 X3은 거리 X4와는 상이하다.
도 19는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(600)의 단면도를 예시한다. 디바이스 스택(600)은 도 14에 예시된 디바이스 스택(400)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(600)은 도 15에 예시된 패키지 컴포넌트(500) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(600)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 20 내지 도 23은 일부 실시예들에 따른 패키지 컴포넌트(700)의 상면도들 및 단면도들을 예시한다. 도 20은 일부 실시예들에 따른 패키지 컴포넌트(700)의 단면도를 예시한다. 도 21은 재배선 구조체(702)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(700)의 영역(704)을 예시한다. 도 22는 다이 커넥터들(66A 및 66B)을 재배선 구조체(702)의 대응하는 비아들(118A)과 함께 도시하는 패키지 컴포넌트(700)의 집적 회로 다이(10)의 평면도를 예시한다. 도 23은 다이 커넥터들(72)을 재배선 구조체(702)의 대응하는 비아들(118A)과 함께 도시하는 패키지 컴포넌트(700)의 집적 회로 다이(20)의 평면도를 예시한다.
도 20에서, 패키지 컴포넌트(700)의 패키지 영역(700A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(700)는 복수의 패키지 영역들(예컨대, 패키지 영역(700A))을 포함한다. 패키지 컴포넌트(700)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(700)는 도 9에 예시된 패키지 컴포넌트(100)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(700)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 재배선 구조체(702)는 절연 층들(116, 120, 124, 및 128) 및 금속화 패턴들(118, 122, 및 126)을 포함하고, 도 9를 참조하여 상술된 재배선 구조체(114)와 유사한 방식으로 형성될 수도 있으며, 그 설명은 본 명세서에서 반복되지 않는다.
도 20 내지 도 23에서, 재배선 구조체(702)의 비아들(118A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 추가로, 절연 층(116)을 패터닝하는 동안 절연 층(116)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(118A)은 방향 D2로 대응하는 다이 커넥터들(66B)에 대해 측방향으로 시프트된다. 방향 D2는 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(10)로부터 집적 회로 다이(20)로 연장된다. 일부 실시예들에서, 비아들(118A)은 방향 D1로 대응하는 다이 커넥터들(72)에 대해 측방향으로 시프트된다. 방향 D1은 방향 D2와는 반대이다.
일부 실시예들에서, 비아들(118A)은 경사진 측벽들을 갖는다. 비아들(118A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 α를 형성한다. 일부 실시예들에서, 각도 α는 약 70도 내지 약 89도이다. 비아들(118A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W4를 갖는다. 일부 실시예들에서, 폭 W4는 약 3㎛ 내지 약 15㎛이다. 비아들(118A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X5만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X5는 제로보다 더 크고 폭 W4의 2/3 이하이다. 비아들(118A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X6만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X6은 제로보다 더 크고 폭 W4의 2/3 이하이다. 일부 실시예들에서, 거리 X5 및 거리 X6은 실질적으로 동일하다. 다른 실시예들에서, 거리 X5는 거리 X6과는 상이하다.
도 24는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(800)의 단면도를 예시한다. 디바이스 스택(800)은 도 14에 예시된 디바이스 스택(400)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(800)은 도 20에 예시된 패키지 컴포넌트(700) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(800)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 25 내지 도 28은 일부 실시예들에 따른 패키지 컴포넌트(900)의 단면도들을 예시한다. 도 25는 일부 실시예들에 따른 패키지 컴포넌트(900)의 단면도를 예시한다. 도 26은 재배선 구조체(902)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(900)의 영역(904)을 예시한다. 도 27은 다이 커넥터들(66A 및 66B)을 재배선 구조체(902)의 대응하는 비아들(118A)과 함께 도시하는 패키지 컴포넌트(900)의 집적 회로 다이(10)의 평면도를 예시한다. 도 28은 다이 커넥터들(72)을 재배선 구조체(902)의 대응하는 비아들(118A)과 함께 도시하는 패키지 컴포넌트(900)의 집적 회로 다이(20)의 평면도를 예시한다.
도 25에서, 패키지 컴포넌트(900)의 패키지 영역(900A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(900)는 복수의 패키지 영역들(예컨대, 패키지 영역(900A))을 포함한다. 패키지 컴포넌트(900)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(900)는 도 9에 예시된 패키지 컴포넌트(100)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(900)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 재배선 구조체(902)는 절연 층들(116, 120, 124, 및 128) 및 금속화 패턴들(118, 122, 및 126)을 포함하고, 도 9를 참조하여 상술된 재배선 구조체(114)와 유사한 방식으로 형성될 수도 있으며, 그 설명은 본 명세서에서 반복되지 않는다.
도 25 내지 도 28에서, 재배선 구조체(902)의 비아들(118A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(118A)의 부분적인 랜딩은 추가로, 절연 층(116)을 패터닝하는 동안 절연 층(116)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(118A)은 방향 D1로 대응하는 다이 커넥터들(66B)에 대해 측방향으로 시프트된다. 방향 D1은 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(20)로부터 집적 회로 다이(10)로 연장된다. 일부 실시예들에서, 비아들(118A)은 방향 D2로 대응하는 다이 커넥터들(72)에 대해 측방향으로 시프트된다. 방향 D2는 방향 D1과는 반대이다.
일부 실시예들에서, 비아들(118A)은 경사진 측벽들을 갖는다. 비아들(118A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 α를 형성한다. 일부 실시예들에서, 각도 α는 약 70도 내지 약 89도이다. 비아들(118A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W4를 갖는다. 일부 실시예들에서, 폭 W4는 약 3㎛ 내지 약 15㎛이다. 비아들(118A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X7만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X7은 제로보다 더 크고 폭 W4의 2/3 이하이다. 비아들(118A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(118A)의 측벽들이 거리 X8만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X8은 제로보다 더 크고 폭 W4의 2/3 이하이다. 일부 실시예들에서, 거리 X7 및 거리 X8은 실질적으로 동일하다. 다른 실시예들에서, 거리 X7은 거리 X8과는 상이하다.
도 29는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(1000)의 단면도를 예시한다. 디바이스 스택(1000)은 도 14에 예시된 디바이스 스택(400)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(1000)은 도 25에 예시된 패키지 컴포넌트(900) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(1000)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 11, 도 17, 도 22 및 도 27을 참조하여 상술된 예시된 실시예들에서, 비아들(118A) 각각은 집적 회로 다이(10)의 대응하는 다이 커넥터(66B)에 대해 동일한 방향으로 시프트된다. 다른 실시예들에서, 비아들(118A) 중 상이한 것들은 집적 회로 다이(10)의 대응하는 다이 커넥터들(66B)에 대해 상이한 방향들로 시프트될 수도 있다. 일부 실시예들에서, 집적 회로 다이(10)를 절연 층(106)에 부착하는 동안(도 6 참조) 집적 회로 다이(10)의 회전에 의해 불균일한 시프트들이 야기된다. 그러한 실시예가 도 30에 도시되어 있는데, 도 30은 다이 커넥터들(66A 및 66B)을 대응하는 비아들(118A)과 함께 도시하는 집적 회로 다이(10)의 평면도를 예시한다. 예시된 실시예에서, 집적 회로 다이(10)의 코너에서의 제1 비아(118A)는 방향 D3으로 시프트되고, 집적 회로 다이(10)의 에지에서의 제2 비아들(118A)은 방향 D4로 시프트되어, 방향 D3이 방향 D4와는 상이하다.
게다가, 도 12, 도 18, 도 23 및 도 28을 참조하여 상술된 예시된 실시예들에서, 비아들(118A) 각각은 집적 회로 다이(20)의 다이 커넥터들(72) 중 대응하는 것에 대해 동일한 방향으로 시프트된다. 다른 실시예들에서, 비아들(118A) 중 상이한 것들은 집적 회로 다이(20)의 다이 커넥터들(72) 중 대응하는 것들에 대해 상이한 방향들로 시프트될 수도 있다. 일부 실시예들에서, 집적 회로 다이(20)를 절연 층(106)에 부착하는 동안(도 6 참조) 집적 회로 다이(20)의 회전에 의해 불균일한 시프트들이 야기된다. 그러한 실시예가 도 31에 도시되어 있는데, 도 31은 다이 커넥터들(72)을 대응하는 비아들(118A)과 함께 도시하는 집적 회로 다이(20)의 평면도를 예시한다. 예시된 실시예에서, 집적 회로 다이(20)의 제1 코너에서의 제1 비아(118A)는 방향 D5로 시프트되고, 집적 회로 다이(20)의 제2 대향 코너에서의 제2 비아들(118A)은 방향 D6으로 시프트되어, 방향 D5가 방향 D6과는 상이하다.
도 32는 일부 실시예들에 따른 패키지 컴포넌트(1200)의 단면도를 예시한다. 도 32에서, 패키지 컴포넌트(1200)의 패키지 영역(1200A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(1200)는 복수의 패키지 영역들(예컨대, 패키지 영역(1200A))을 포함한다. 패키지 컴포넌트(1200)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(1200)는 도 9에 예시된 패키지 컴포넌트(100)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(1200)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(1200)는 재배선 구조체(1202)를 포함한다. 재배선 구조체(1202)는 절연 층들(1204, 1208, 1212, 및 1216); 및 금속화 패턴들(1206, 1210, 및 1214)을 포함한다. 일부 실시예들에서, 절연 층들(1204, 1208, 1212, 및 1216)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
금속화 패턴(1206)을 형성하기 위한 일 예로서, 절연 층(1204) 위에 그리고 절연 층(1204)을 통해 연장되는 개구들에 시드 층이 형성된다. 일부 실시예들에서, 시드 층은 금속 층인데, 이는 상이한 재료들로 형성되는 복수의 서브 층들을 포함하는 복합 층 또는 단일 층일 수도 있다. 일부 실시예들에서, 시드 층은 티타늄 층 및 그 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 그 후에, 포토레지스트가 시드 층 상에 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 또는 이와 유사한 것에 의해 형성될 수도 있고 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 금속화 패턴(1206)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구들을 형성한다. 그 후에, 전도성 재료가 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금, 또는 이와 유사한 것과 같은 도금에 의해 형성될 수도 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 또는 이와 유사한 것과 같은 금속을 포함할 수도 있다. 일부 실시예들에서, 전도성 재료는 전도성 재료가 다이 커넥터들(66B 및 72) 위에 형성된 포토레지스트를 통해 개구들을 완전히 충전하도록 비-컨포멀 방식으로 형성된다. 전도성 재료와 시드 층의 아래에 놓인 부분들의 조합이 금속화 패턴(1206)을 형성한다. 전도성 재료가 상부에 형성되지 않은 시드 층의 부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 또는 이와 유사한 것을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트가 제거되면, 예컨대 허용가능한 에칭 프로세스를 사용하는 것에 의해, 예컨대 습식 또는 건식 에칭에 의해, 시드 층의 노출된 부분들이 제거된다. 금속화 패턴들(1210 및 1214)은 금속화 패턴(1206)과 유사한 재료들 및 방법들을 사용하여 형성되고, 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 재배선 구조체(1202)는 고밀도 다이 커넥터들(66B 및 72) 위에 그리고 이들과 전기적으로 접촉하여 형성되는 금속화 패턴들의 비아들이 수직으로 정렬되도록 형성된다. 예시된 실시예에서, 금속화 패턴(1206)의 비아들(1206A)은 금속화 패턴(1210)의 비아들(1210A) 및 금속화 패턴(1214)의 비아들(1214A)과 수직으로 정렬된다.
도 33은 재배선 구조체(1202)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(1200)의 영역(1218)을 예시한다. 도 34는 다이 커넥터들(66A 및 66B)을 재배선 구조체(1202)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1200)의 집적 회로 다이(10)의 평면도를 예시한다. 도 35는 다이 커넥터들(72)을 재배선 구조체(1202)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1200)의 집적 회로 다이(20)의 평면도를 예시한다.
도 33 내지 도 35를 참조하면, 일부 실시예들에서, 금속화 패턴(1206)의 비아들(1206A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고, 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안(도 32 참조) 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 추가로, 절연 층(1204)을 패터닝하는 동안 절연 층(1204)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(1206A)은 방향 D1로 대응하는 다이 커넥터들(66B 및 72)에 대해 측방향으로 시프트된다. 예시된 실시예에서, 제1 방향 D1은 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(20)로부터 집적 회로 다이(10)로 연장된다.
일부 실시예들에서, 비아들(1206A)은 경사진 측벽들을 갖는다. 비아들(1206A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 β를 형성한다. 일부 실시예들에서, 각도 β는 약 70도 내지 약 89도이다. 비아들(1206A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W5를 갖는다. 일부 실시예들에서, 폭 W5는 약 3㎛ 내지 약 15㎛이다. 비아들(1206A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X9만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X9는 제로보다 더 크고 폭 W5의 2/3 이하이다. 비아들(1206A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X10만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X10은 제로보다 더 크고 폭 W5의 2/3 이하이다. 일부 실시예들에서, 거리 X9 및 거리 X10은 실질적으로 동일하다. 다른 실시예들에서, 거리 X9는 거리 X10과는 상이하다.
도 36은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(1300)의 단면도를 예시한다. 디바이스 스택(1300)은 도 14에 예시된 디바이스 스택(400)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(1300)은 도 32에 예시된 패키지 컴포넌트(1200) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(1300)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 37 내지 도 40은 일부 실시예들에 따른 패키지 컴포넌트(1400)의 상면도들 및 단면도들을 예시한다. 도 37은 일부 실시예들에 따른 패키지 컴포넌트(1400)의 단면도를 예시한다. 도 38은 재배선 구조체(1402)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(1400)의 영역(1404)을 예시한다. 도 39는 다이 커넥터들(66A 및 66B)을 재배선 구조체(1402)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1400)의 집적 회로 다이(10)의 평면도를 예시한다. 도 40은 다이 커넥터들(72)을 재배선 구조체(1402)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1400)의 집적 회로 다이(20)의 평면도를 예시한다.
도 37에서, 패키지 컴포넌트(1400)의 패키지 영역(1400A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(1400)는 복수의 패키지 영역들(예컨대, 패키지 영역(1400A))을 포함한다. 패키지 컴포넌트(1400)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(1400)는 도 32에 예시된 패키지 컴포넌트(1200)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(1400)는 도 32 내지 도 35를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 재배선 구조체(1402)는 절연 층들(1204, 1208, 1212, 및 1216) 및 금속화 패턴들(1206, 1210, 및 1214)을 포함하고, 도 32를 참조하여 상술된 재배선 구조체(1202)와 유사한 방식으로 형성될 수도 있다.
도 37 내지 도 40에서, 재배선 구조체(1402)의 비아들(1206A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 추가로, 절연 층(1204)을 패터닝하는 동안 절연 층(1204)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(1206A)은 방향 D2로 대응하는 다이 커넥터들(66B 및 72)에 대해 측방향으로 시프트된다. 예시된 실시예에서, 방향 D2는 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(10)로부터 집적 회로 다이(20)로 연장된다.
일부 실시예들에서, 비아들(1206A)은 경사진 측벽들을 갖는다. 비아들(1206A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 β를 형성한다. 일부 실시예들에서, 각도 β는 약 70도 내지 약 89도이다. 비아들(1206A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W5를 갖는다. 일부 실시예들에서, 폭 W5는 약 3㎛ 내지 약 15㎛이다. 비아들(1206A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X11만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X11은 제로보다 더 크고 폭 W5의 2/3 이하이다. 비아들(1206A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X12만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X12는 제로보다 더 크고 폭 W5의 2/3 이하이다. 일부 실시예들에서, 거리 X11 및 거리 X12는 실질적으로 동일하다. 다른 실시예들에서, 거리 X11은 거리 X12와는 상이하다.
도 41은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(1500)의 단면도를 예시한다. 디바이스 스택(1500)은 도 36에 예시된 디바이스 스택(1300)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(1500)은 도 37에 예시된 패키지 컴포넌트(1400) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(1500)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 42 내지 도 45는 일부 실시예들에 따른 패키지 컴포넌트(1600)의 상면도들 및 단면도들을 예시한다. 도 42는 일부 실시예들에 따른 패키지 컴포넌트(1600)의 단면도를 예시한다. 도 43은 재배선 구조체(1602)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(1600)의 영역(1604)을 예시한다. 도 44는 다이 커넥터들(66A 및 66B)을 재배선 구조체(1602)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1600)의 집적 회로 다이(10)의 평면도를 예시한다. 도 45는 다이 커넥터들(72)을 재배선 구조체(1602)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1600)의 집적 회로 다이(20)의 평면도를 예시한다.
도 42에서, 패키지 컴포넌트(1600)의 패키지 영역(1600A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(1600)는 복수의 패키지 영역들(예컨대, 패키지 영역(1600A))을 포함한다. 패키지 컴포넌트(1600)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(1600)는 도 32에 예시된 패키지 컴포넌트(1200)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(1600)는 도 32 내지 도 35를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 재배선 구조체(1602)는 절연 층들(1204, 1208, 1212, 및 1216) 및 금속화 패턴들(1206, 1210, 및 1214)을 포함하고, 도 32를 참조하여 상술된 재배선 구조체(1202)와 유사한 방식으로 형성될 수도 있다.
도 42 내지 도 45에서, 재배선 구조체(1602)의 비아들(1206A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 추가로, 절연 층(1204)을 패터닝하는 동안 절연 층(1204)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(1206A)은 방향 D2로 대응하는 다이 커넥터들(66B)에 대해 측방향으로 시프트된다. 방향 D2는 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(10)로부터 집적 회로 다이(20)로 연장된다. 일부 실시예들에서, 비아들(1206A)은 방향 D1로 대응하는 다이 커넥터들(72)에 대해 측방향으로 시프트된다. 방향 D1은 방향 D2와는 반대이다.
일부 실시예들에서, 비아들(1206A)은 경사진 측벽들을 갖는다. 비아들(1206A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 β를 형성한다. 일부 실시예들에서, 각도 β는 약 70도 내지 약 89도이다. 비아들(1206A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W5를 갖는다. 일부 실시예들에서, 폭 W5는 약 3㎛ 내지 약 15㎛이다. 비아들(1206A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X13만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X13은 제로보다 더 크고 폭 W5의 2/3 이하이다. 비아들(1206A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X14만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X14는 제로보다 더 크고 폭 W5의 2/3 이하이다. 일부 실시예들에서, 거리 X13 및 거리 X14는 실질적으로 동일하다. 다른 실시예들에서, 거리 X13은 거리 X14와는 상이하다.
도 46은 일부 실시예들에 따른, 기판에 본딩되는 디바이스 스택(1700)의 단면도를 예시한다. 디바이스 스택(1700)은 도 36에 예시된 디바이스 스택(1300)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(1700)은 도 42에 예시된 패키지 컴포넌트(1600) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(1700)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 47 내지 도 50은 일부 실시예들에 따른 패키지 컴포넌트(1800)의 상면도들 및 단면도들을 예시한다. 도 47은 일부 실시예들에 따른 패키지 컴포넌트(1800)의 단면도를 예시한다. 도 48은 재배선 구조체(1802)와 집적 회로 다이들(10 및 20) 사이의 계면을 도시하는 패키지 컴포넌트(1800)의 영역(1804)을 예시한다. 도 49는 다이 커넥터들(66A 및 66B)을 재배선 구조체(1802)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1800)의 집적 회로 다이(10)의 평면도를 예시한다. 도 50은 다이 커넥터들(72)을 재배선 구조체(1802)의 대응하는 비아들(1206A)과 함께 도시하는 패키지 컴포넌트(1800)의 집적 회로 다이(20)의 평면도를 예시한다.
도 47에서, 패키지 컴포넌트(1800)의 패키지 영역(1800A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(1800)는 복수의 패키지 영역들(예컨대, 패키지 영역(1800A))을 포함한다. 패키지 컴포넌트(1800)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(1800)는 도 32에 예시된 패키지 컴포넌트(1200)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(1800)는 도 32 내지 도 35를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 재배선 구조체(1802)는 절연 층들(1204, 1208, 1212, 및 1216) 및 금속화 패턴들(1206, 1210, 및 1214)을 포함하고, 도 32를 참조하여 상술된 재배선 구조체(1202)와 유사한 방식으로 형성될 수도 있다.
도 47 내지 도 50에서, 재배선 구조체(1802)의 비아들(1206A)은 대응하는 다이 커넥터들(66A) 상에 완전히 랜딩되고 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 집적 회로 다이들(10 및 20)을 절연 층(106)에 부착하는 동안 집적 회로 다이들(10 및 20)의 시프트들에 의해 야기된다. 일부 실시예들에서, 비아들(1206A)의 부분적인 랜딩은 추가로, 절연 층(1204)을 패터닝하는 동안 절연 층(1204)에서의 개구들의 오정렬로 인해 야기된다. 일부 실시예들에서, 비아들(1206A)은 방향 D1로 대응하는 다이 커넥터들(66B)에 대해 측방향으로 시프트된다. 방향 D1은 집적 회로 다이들(10 및 20)의 상부 표면들에 평행하고, 집적 회로 다이(20)로부터 집적 회로 다이(10)로 연장된다. 일부 실시예들에서, 비아들(1206A)은 방향 D2로 대응하는 다이 커넥터들(72)에 대해 측방향으로 시프트된다. 방향 D2는 방향 D1과는 반대이다.
일부 실시예들에서, 비아들(1206A)은 경사진 측벽들을 갖는다. 비아들(1206A)의 측벽들은 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들과 각도 β를 형성한다. 일부 실시예들에서, 각도 β는 약 70도 내지 약 89도이다. 비아들(1206A)은, 다이 커넥터들(66B 및 72)의 각각의 것들의 상부 표면들에서 폭 W5를 갖는다. 일부 실시예들에서, 폭 W5는 약 3㎛ 내지 약 15㎛이다. 비아들(1206A)의 부분들은 다이 커넥터들(66B) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X15만큼 다이 커넥터들(66B) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X15는 제로보다 더 크고 폭 W5의 2/3 이하이다. 비아들(1206A)의 부분들은 다이 커넥터들(72) 중 대응하는 것들의 에지를 넘어 연장되어, 비아들(1206A)의 측벽들이 거리 X16만큼 다이 커넥터들(72) 중 대응하는 것들의 측벽들로부터 측방향으로 이격된다. 일부 실시예들에서, 거리 X16은 제로보다 더 크고 폭 W5의 2/3 이하이다. 일부 실시예들에서, 거리 X15 및 거리 X16은 실질적으로 동일하다. 다른 실시예들에서, 거리 X15는 거리 X16과는 상이하다.
도 51은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(1900)의 단면도를 예시한다. 디바이스 스택(1900)은 도 36에 예시된 디바이스 스택(1300)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(1900)은 도 47에 예시된 패키지 컴포넌트(1800) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(1900)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 34, 도 39, 도 44 및 도 49를 참조하여 상술된 예시된 실시예들에서, 비아들(1206A) 각각은 집적 회로 다이(10)의 대응하는 다이 커넥터(66B)에 대해 동일한 방향으로 시프트된다. 다른 실시예들에서, 비아들(1206A) 중 상이한 것들은 집적 회로 다이(10)의 다이 커넥터들(66B) 중 대응하는 것에 대해 상이한 방향들로 시프트될 수도 있다. 일부 실시예들에서, 집적 회로 다이(10)를 절연 층(106)에 부착하는 동안(도 6 참조) 집적 회로 다이(10)의 회전에 의해 불균일한 시프트들이 야기된다. 그러한 실시예가 도 52에 도시되어 있는데, 도 52는 다이 커넥터들(66A 및 66B)을 대응하는 비아들(1206A)과 함께 도시하는 집적 회로 다이(10)의 평면도를 예시한다. 예시된 실시예에서, 집적 회로 다이(10)의 코너에서의 제1 비아(1206A)는 방향 D7로 시프트되고, 집적 회로 다이(10)의 에지에서의 제2 비아(1206A)는 방향 D8로 시프트되어, 방향 D8이 방향 D7과는 상이하다.
게다가, 도 35, 도 40, 도 45 및 도 50을 참조하여 상술된 예시된 실시예들에서, 비아들(1206A) 각각은 집적 회로 다이(20)의 다이 커넥터들(72) 중 대응하는 것에 대해 동일한 방향으로 시프트된다. 다른 실시예들에서, 재배선 구조체(1202)의 1206A 중 상이한 것들은 집적 회로 다이(20)의 다이 커넥터들(72) 중 대응하는 것들에 대해 상이한 방향들로 시프트될 수도 있다. 일부 실시예들에서, 집적 회로 다이(20)를 절연 층(106)에 부착하는 동안(도 6 참조) 집적 회로 다이(20)의 회전에 의해 불균일한 시프트들이 야기된다. 그러한 실시예가 도 53에 도시되어 있는데, 도 53은 다이 커넥터들(72)을 대응하는 비아들(1206A)과 함께 도시하는 집적 회로 다이(20)의 평면도를 예시한다. 예시된 실시예에서, 집적 회로 다이(20)의 제1 코너에서의 제1 비아(1206A)는 방향 D9로 시프트되고, 집적 회로 다이(20)의 제2 대향 코너에서의 제2 비아들(1206A)은 방향 D10으로 시프트되어, 방향 D10이 방향 D9와는 상이하다.
도 54는 일부 실시예들에 따른 패키지 컴포넌트(2000)의 단면도를 예시한다. 도 54에서, 패키지 컴포넌트(2000)의 패키지 영역(2000A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(2000)는 복수의 패키지 영역들(예컨대, 패키지 영역(2000A))을 포함한다. 패키지 컴포넌트(2000)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(2000)는 도 9에 예시된 패키지 컴포넌트(100)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(2000)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(2000)는 재배선 구조체(2002)를 포함한다. 재배선 구조체(2002)는 제1 서브구조체(2002A) 및 그 제1 서브구조체(2002A) 위의 제2 서브구조체(2002B)를 포함한다. 재배선 구조체(2002)의 제1 서브구조체(2002A)는, 금속화 패턴들(118(전도성 라인들(118B) 및 전도성 비아들(118A)을 포함함) 및 122(전도성 라인들(122B) 및 전도성 비아들(122A)을 포함함)), 및 절연 층들(116 및 120)을 포함하는 재배선 구조체(114)의 일 부분을 포함하고, 도 9를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(2002)의 제2 서브구조체(2002B)는 절연 층들(2004, 2008 및 2012), 및 금속화 패턴들(2006(전도성 라인들(2006B) 및 전도성 비아들(2006A)을 포함함) 및 2010(전도성 라인들(2010B) 및 전도성 비아들(2010A)을 포함함))을 포함하고, 도 32를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 절연 층들(2004, 2008 및 2012)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2006 및 2010)은 도 32를 참조하여 상술된 금속화 패턴(1206)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 55는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(2100)의 단면도를 예시한다. 디바이스 스택(2100)은 도 14에 예시된 디바이스 스택(400)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(2100)은 도 54에 예시된 패키지 컴포넌트(2000) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(2100)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 56은 일부 실시예들에 따른 패키지 컴포넌트(2200)의 단면도를 예시한다. 도 56에서, 패키지 컴포넌트(2200)의 패키지 영역(2200A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(2200)는 복수의 패키지 영역들(예컨대, 패키지 영역(2200A))을 포함한다. 패키지 컴포넌트(2200)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(2200)는 도 15에 예시된 패키지 컴포넌트(500)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(2200)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(2200)는 재배선 구조체(2202)를 포함한다. 재배선 구조체(2202)는 제1 서브구조체(2202A) 및 그 제1 서브구조체(2002A) 위의 제2 서브구조체(2202B)를 포함한다. 재배선 구조체(2002)의 제1 서브구조체(2202A)는, 금속화 패턴들(118(전도성 라인들(118B) 및 전도성 비아들(118A)을 포함함) 및 122(전도성 라인들(122B) 및 전도성 비아들(122A)을 포함함)), 및 절연 층들(116 및 120)을 포함하는 재배선 구조체(502)(도 15 참조)의 일 부분을 포함하고, 도 15를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(2202)의 제2 서브구조체(2202B)는 절연 층들(2004, 2008 및 2012), 및 금속화 패턴들(2006(전도성 라인들(2006B) 및 전도성 비아들(2006A)을 포함함) 및 2010(전도성 라인들(2010B) 및 전도성 비아들(2010A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2004, 2008 및 2012)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2006 및 2010)은 도 32를 참조하여 상술된 금속화 패턴(1206)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 57은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(2300)의 단면도를 예시한다. 디바이스 스택(2300)은 도 19에 예시된 디바이스 스택(600)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(2300)은 도 56에 예시된 패키지 컴포넌트(2200) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(2300)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 58은 일부 실시예들에 따른 패키지 컴포넌트(2400)의 단면도를 예시한다. 도 58에서, 패키지 컴포넌트(2400)의 패키지 영역(2400A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(2400)는 복수의 패키지 영역들(예컨대, 패키지 영역(2400A))을 포함한다. 패키지 컴포넌트(2400)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(2400)는 도 20에 예시된 패키지 컴포넌트(700)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(2400)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(2400)는 재배선 구조체(2402)를 포함한다. 재배선 구조체(2402)는 제1 서브구조체(2402A) 및 그 제1 서브구조체(2402A) 위의 제2 서브구조체(2402B)를 포함한다. 재배선 구조체(2402)의 제1 서브구조체(2402A)는, 금속화 패턴들(118(전도성 라인들(118B) 및 전도성 비아들(118A)을 포함함) 및 122(전도성 라인들(122B) 및 전도성 비아들(122A)을 포함함)), 및 절연 층들(116 및 120)을 포함하는 재배선 구조체(702)(도 20 참조)의 일 부분을 포함하고, 도 20을 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(2402)의 제2 서브구조체(2402B)는 절연 층들(2004, 2008 및 2012), 및 금속화 패턴들(2006(전도성 라인들(2006B) 및 전도성 비아들(2006A)을 포함함) 및 2010(전도성 라인들(2010B) 및 전도성 비아들(2010A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2004, 2008 및 2012)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2006 및 2010)은 도 32를 참조하여 상술된 금속화 패턴(1206)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 59는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(2500)의 단면도를 예시한다. 디바이스 스택(2500)은 도 24에 예시된 디바이스 스택(800)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(2500)은 도 58에 예시된 패키지 컴포넌트(2400) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(2500)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 60은 일부 실시예들에 따른 패키지 컴포넌트(2600)의 단면도를 예시한다. 도 60에서, 패키지 컴포넌트(2600)의 패키지 영역(2600A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(2600)는 복수의 패키지 영역들(예컨대, 패키지 영역(2600A))을 포함한다. 패키지 컴포넌트(2600)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(2600)는 도 25에 예시된 패키지 컴포넌트(900)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(2600)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(2600)는 재배선 구조체(2602)를 포함한다. 재배선 구조체(2602)는 제1 서브구조체(2602A) 및 그 제1 서브구조체(2602A) 위의 제2 서브구조체(2602B)를 포함한다. 재배선 구조체(2602)의 제1 서브구조체(2602A)는, 금속화 패턴들(118(전도성 라인들(118B) 및 전도성 비아들(118A)을 포함함) 및 122(전도성 라인들(122B) 및 전도성 비아들(122A)을 포함함)), 및 절연 층들(116 및 120)을 포함하는 재배선 구조체(902)의 일 부분을 포함하고, 도 25를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(2602)의 제2 서브구조체(2602B)는 절연 층들(2004, 2008 및 2012), 및 금속화 패턴들(2006(전도성 라인들(2006B) 및 전도성 비아들(2006A)을 포함함) 및 2010(전도성 라인들(2010B) 및 전도성 비아들(2010A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2004, 2008 및 2012)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 금속화 패턴들(2006 및 2010)은 도 32를 참조하여 상술된 금속화 패턴(1206)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있고, 그 설명은 본 명세서에서 반복되지 않는다.
도 61은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(2700)의 단면도를 예시한다. 디바이스 스택(2700)은 도 29에 예시된 디바이스 스택(1000)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(2700)은 도 60에 예시된 패키지 컴포넌트(2600) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(2700)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 62는 일부 실시예들에 따른 패키지 컴포넌트(2800)의 단면도를 예시한다. 도 62에서, 패키지 컴포넌트(2800)의 패키지 영역(2800A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(2800)는 복수의 패키지 영역들(예컨대, 패키지 영역(2800A))을 포함한다. 패키지 컴포넌트(2800)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(2800)는 도 32에 예시된 패키지 컴포넌트(1200)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(2800)는 도 32를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(2800)는 재배선 구조체(2802)를 포함한다. 재배선 구조체(2802)는 제1 서브구조체(2802A) 및 그 제1 서브구조체(2802A) 위의 제2 서브구조체(2802B)를 포함한다. 재배선 구조체(2802)의 제1 서브구조체(2802A)는, 금속화 패턴들(1206(전도성 라인들(1206B) 및 전도성 비아들(1206A)을 포함함) 및 1210(전도성 라인들(1210B) 및 전도성 비아들(1210A)을 포함함)), 및 절연 층들(1204 및 1208)을 포함하는 재배선 구조체(1202)(도 32 참조)의 일 부분을 포함하고, 도 32를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(2802)의 제2 서브구조체(2802B)는 절연 층들(2804, 2808 및 2812), 및 금속화 패턴들(2806(전도성 라인들(2806B) 및 전도성 비아들(2806A)을 포함함) 및 2810(전도성 라인들(2810B) 및 전도성 비아들(2810A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2804, 2808 및 2812)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2806 및 2810)은 도 9를 참조하여 상술된 금속화 패턴(118)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 63은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(2900)의 단면도를 예시한다. 디바이스 스택(2900)은 도 36에 예시된 디바이스 스택(1300)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(2900)은 도 62에 예시된 패키지 컴포넌트(2800) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(2900)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 64는 일부 실시예들에 따른 패키지 컴포넌트(3000)의 단면도를 예시한다. 도 64에서, 패키지 컴포넌트(3000)의 패키지 영역(3000A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(3000)는 복수의 패키지 영역들(예컨대, 패키지 영역(3000A))을 포함한다. 패키지 컴포넌트(3000)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(3000)는 도 37에 예시된 패키지 컴포넌트(1400)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(3000)는 도 37을 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(3000)는 재배선 구조체(3002)를 포함한다. 재배선 구조체(3002)는 제1 서브구조체(3002A) 및 그 제1 서브구조체(3002A) 위의 제2 서브구조체(3002B)를 포함한다. 재배선 구조체(3002)의 제1 서브구조체(3002A)는, 금속화 패턴들(1206(전도성 라인들(1206B) 및 전도성 비아들(1206A)을 포함함) 및 1210(전도성 라인들(1210B) 및 전도성 비아들(1210A)을 포함함)), 및 절연 층들(1204 및 1208)을 포함하는 재배선 구조체(1402)(도 37 참조)의 일 부분을 포함하고, 도 37을 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(3002)의 제2 서브구조체(3002B)는 절연 층들(2804, 2808 및 2812), 및 금속화 패턴들(2806(전도성 라인들(2806B) 및 전도성 비아들(2806A)을 포함함) 및 2810(전도성 라인들(2810B) 및 전도성 비아들(2810A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2804, 2808 및 2812)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2806 및 2810)은 도 9를 참조하여 상술된 금속화 패턴(118)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 65는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(3100)의 단면도를 예시한다. 디바이스 스택(3100)은 도 41에 예시된 디바이스 스택(1500)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(3100)은 도 64에 예시된 패키지 컴포넌트(3000) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(3100)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 66은 일부 실시예들에 따른 패키지 컴포넌트(3200)의 단면도를 예시한다. 도 66에서, 패키지 컴포넌트(3200)의 패키지 영역(3200A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(3200)는 복수의 패키지 영역들(예컨대, 패키지 영역(3200A))을 포함한다. 패키지 컴포넌트(3200)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(3200)는 도 42에 예시된 패키지 컴포넌트(1600)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(3200)는 도 42를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(3200)는 재배선 구조체(3202)를 포함한다. 재배선 구조체(3202)는 제1 서브구조체(3202A) 및 그 제1 서브구조체(3202A) 위의 제2 서브구조체(3202B)를 포함한다. 재배선 구조체(3202)의 제1 서브구조체(3202A)는, 금속화 패턴들(1206(전도성 라인들(1206B) 및 전도성 비아들(1206A)을 포함함) 및 1210(전도성 라인들(1210B) 및 전도성 비아들(1210A)을 포함함)), 및 절연 층들(1204 및 1208)을 포함하는 재배선 구조체(1602)(도 42 참조)의 일 부분을 포함하고, 도 42를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(3202)의 제2 서브구조체(3202B)는 절연 층들(2804, 2808 및 2812), 및 금속화 패턴들(2806(전도성 라인들(2806B) 및 전도성 비아들(2806A)을 포함함) 및 2810(전도성 라인들(2810B) 및 전도성 비아들(2810A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2804, 2808 및 2812)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2806 및 2810)은 도 9를 참조하여 상술된 금속화 패턴(118)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 67은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(3300)의 단면도를 예시한다. 디바이스 스택(3300)은 도 46에 예시된 디바이스 스택(1700)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(3300)은 도 66에 예시된 패키지 컴포넌트(3200) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(3300)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 68은 일부 실시예들에 따른 패키지 컴포넌트(3400)의 단면도를 예시한다. 도 68에서, 패키지 컴포넌트(3400)의 패키지 영역(3400A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(3400)는 복수의 패키지 영역들(예컨대, 패키지 영역(3400A))을 포함한다. 패키지 컴포넌트(3400)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(3400)는 도 47에 예시된 패키지 컴포넌트(1800)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(3400)는 도 47을 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(3400)는 재배선 구조체(3402)를 포함한다. 재배선 구조체(3402)는 제1 서브구조체(3402A) 및 그 제1 서브구조체(3402A) 위의 제2 서브구조체(3402B)를 포함한다. 재배선 구조체(3202)의 제1 서브구조체(3402A)는, 금속화 패턴들(1206(전도성 라인들(1206B) 및 전도성 비아들(1206A)을 포함함) 및 1210(전도성 라인들(1210B) 및 전도성 비아들(1210A)을 포함함)), 및 절연 층들(1204 및 1208)을 포함하는 재배선 구조체(1802)(도 47 참조)의 일 부분을 포함하고, 도 47을 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있다. 재배선 구조체(3402)의 제2 서브구조체(3402B)는 절연 층들(2804, 2808 및 2812), 및 금속화 패턴들(2806(전도성 라인들(2806B) 및 전도성 비아들(2806A)을 포함함) 및 2810(전도성 라인들(2810B) 및 전도성 비아들(2810A)을 포함함))을 포함한다. 일부 실시예들에서, 절연 층들(2804, 2808 및 2812)은 도 9를 참조하여 상술된 절연 층(116)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다. 일부 실시예들에서, 금속화 패턴들(2806 및 2810)은 도 9를 참조하여 상술된 금속화 패턴(118)과 유사한 재료들 및 방법들을 사용하여 형성될 수도 있다.
도 69는 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(3500)의 단면도를 예시한다. 디바이스 스택(3500)은 도 51에 예시된 디바이스 스택(1900)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(3500)은 도 68에 예시된 패키지 컴포넌트(3400) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(3500)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 70은 일부 실시예들에 따른 패키지 컴포넌트(3600)의 단면도를 예시한다. 도 70에서, 패키지 컴포넌트(3600)의 패키지 영역(3600A)이 예시되어 있다. 일부 실시예들에서, 패키지 컴포넌트(3600)는 복수의 패키지 영역들(예컨대, 패키지 영역(3600A))을 포함한다. 패키지 컴포넌트(3600)는 또한 집적 팬 아웃(InFO) 웨이퍼 레벨 패키지 구조체와 같은 웨이퍼 레벨 패키지 구조체라고도 지칭될 수도 있다. 패키지 컴포넌트(3600)는 도 9에 예시된 패키지 컴포넌트(100)와 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 패키지 컴포넌트(3600)는 도 3 내지 도 9를 참조하여 상술된 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수도 있고 그 설명은 본 명세서에서 반복되지 않는다.
일부 실시예들에서, 패키지 컴포넌트(3600)는 재배선 구조체(3602)를 포함한다. 재배선 구조체(3602)는 절연 층들(116, 120, 124, 및 128) 및 금속화 패턴들(118, 122, 및 126)을 포함하고, 도 9를 참조하여 상술된 프로세스 단계들을 사용하여 형성될 수도 있으며, 그 설명은 본 명세서에서 반복되지 않는다. 예시된 실시예에서, 금속화 패턴(118)의 비아들(118A)은 각각 집적 회로 다이들(10 및 20)의 대응하는 다이 커넥터들(66B 및 72) 상에 부분적으로 랜딩된다. 게다가, 금속화 패턴(122)의 비아들(122A)은 금속화 패턴(118)의 대응하는 전도성 라인들(118B) 상에 부분적으로 랜딩되고, 금속화 패턴(126)의 비아들(126A)은 금속화 패턴(122)의 대응하는 전도성 라인들(122B) 상에 부분적으로 랜딩된다.
도 71은 일부 실시예들에 따른, 기판(300)에 본딩되는 디바이스 스택(3700)의 단면도를 예시한다. 디바이스 스택(3700)은 도 14에 예시된 디바이스 스택(400)과 유사한데, 이때 유사한 피처들은 유사한 수치 레퍼런스들로 라벨링되고, 유사한 피처들의 설명들은 본 명세서에서 반복되지 않는다. 일부 실시예들에서, 디바이스 스택(3700)은 도 70에 예시된 패키지 컴포넌트(3600) 상에서 도 13 및 도 14를 참조하여 상술된 프로세스 단계들을 수행함으로써 형성될 수도 있다. 일부 실시예들에서, 디바이스 스택(3700)은 도 14를 참조하여 상술된 바와 같은 기판(300)에 본딩된다.
도 72는 일부 실시예들에 따른, 패키지를 형성하는 방법(7200)을 예시하는 흐름도이다. 방법(7200)은 단계 7202로 시작하고, 여기서 복수의 전도성 컬럼(conductive column)들이 도 3 내지 도 5를 참조하여 상술된 바와 같이 캐리어 기판 위에 형성된다. 단계 7204에서, 제1 집적 회로 다이 및 제2 집적 회로 다이가 도 6을 참조하여 상술된 바와 같이 인접한 전도성 컬럼들 사이의 캐리어 기판에 부착된다. 단계 7206에서, 제1 집적 회로 다이, 제2 집적 회로 다이, 및 복수의 전도성 컬럼들은 도 7 및 도 8을 참조하여 상술된 바와 같이 봉지재에 봉지된다. 단계 7208에서, 재배선 구조체가 도 9, 도 15, 도 20, 도 25, 도 32, 도 37, 도 42, 도 47, 도 54, 도 56, 도 58, 도 60, 도 62, 도 64, 도 66, 도 68, 또는 도 70을 참조하여 상술된 바와 같이 봉지재, 제1 집적 회로 다이, 제2 집적 회로 다이, 및 복수의 전도성 컬럼들 위에 형성된다.
도 73은 일부 실시예들에 따른, 재배선 구조체를 형성하는 방법(7300)을 예시하는 흐름도이다. 방법(7300)은 단계 7302로 시작하고, 여기서 봉지재에 봉지되는 집적 회로 다이 위에 제1 절연 층이 형성되고, 여기서 집적 회로 다이는, 예를 들어, 도 9를 참조하여 상술된 바와 같은 다이 커넥터를 포함한다. 단계 7304에서, 제1 재배선 층이 제1 절연 층 위에 형성되고, 제1 재배선 층은 제1 비아를 포함하고, 제1 비아는, 예를 들어, 도 9를 참조하여 상술된 바와 같이 제1 방향으로 다이 커넥터에 대해 측방향으로 시프트된다. 단계 7306에서, 제2 절연 층이, 예를 들어, 도 9를 참조하여 상술된 바와 같이 제1 재배선 층 위에 형성된다. 단계 7308에서, 제2 재배선 층이 제2 절연 층 위에 형성되고, 제2 재배선 층은 제2 비아를 포함하고, 제2 비아는, 예를 들어, 도 9를 참조하여 상술된 바와 같이 제2 방향으로 제1 비아에 대해 측방향으로 시프트된다. 일부 실시예들에서, 제1 방향은 제2 방향과 동일하다. 다른 실시예들에서, 제1 방향은 제2 방향과는 반대이다. 단계 7310에서, 제3 절연 층이, 예를 들어, 도 9를 참조하여 상술된 바와 같이 제2 재배선 층 위에 형성된다. 단계 7312에서, 제3 재배선 층이 제3 절연 층 위에 형성되고, 제3 재배선 층은 제3 비아를 포함하고, 제3 비아는, 예를 들어, 도 9를 참조하여 상술된 바와 같이 제2 방향과는 반대인 제3 방향으로 제2 비아에 대해 측방향으로 시프트된다.
도 74는 일부 실시예들에 따른, 재배선 구조체를 형성하는 방법(7400)을 예시하는 흐름도이다. 방법(7400)은 단계 7402로 시작하고, 여기서 봉지재에 봉지되는 집적 회로 다이 위에 제1 절연 층이 형성되고, 여기서 집적 회로 다이는, 예를 들어, 도 32를 참조하여 상술된 바와 같은 다이 커넥터를 포함한다. 단계 7404에서, 제1 재배선 층이 제1 절연 층 위에 형성되고, 제1 재배선 층은 제1 비아를 포함하고, 제1 비아는, 예를 들어, 도 32를 참조하여 상술된 바와 같이 제1 방향으로 다이 커넥터에 대해 측방향으로 시프트된다. 단계 7406에서, 제2 절연 층이, 예를 들어, 도 32를 참조하여 상술된 바와 같이 제1 재배선 층 위에 형성된다. 단계 7408에서, 제2 재배선 층이 제2 절연 층 위에 형성되고, 제2 재배선 층은 제2 비아를 포함하고, 제2 비아는, 예를 들어, 도 32를 참조하여 상술된 바와 같이 제1 비아 바로 위에 있다. 단계 7410에서, 제3 절연 층이, 예를 들어, 도 32를 참조하여 상술된 바와 같이 제2 재배선 층 위에 형성된다. 단계 7412에서, 제3 재배선 층이 제3 절연 층 위에 형성되고, 제3 재배선 층은 제3 비아를 포함하고, 제3 비아는, 예를 들어, 도 32를 참조하여 상술된 바와 같이 제2 비아 바로 위에 있다.
도 75는 일부 실시예들에 따른, 재배선 구조체를 형성하는 방법(7500)을 예시하는 흐름도이다. 방법(7500)은 단계 7502로 시작하고, 여기서 봉지재에 봉지되는 집적 회로 다이 위에 재배선 구조체의 제1 서브구조체가 형성된다. 단계 7504에서, 재배선 구조체의 제2 서브구조체가 재배선 구조체의 제1 서브구조체 위에 형성된다. 일부 실시예들에서, 예를 들어, 도 54를 참조하여 상술된 바와 같이, 단계 7502는, 방법(7300)(도 73 참조)을 수행하는 것을 포함하고, 단계 7504는, 방법(7400)(도 74 참조)을 수행하는 것을 포함한다. 다른 실시예들에서, 예를 들어, 도 62를 참조하여 상술된 바와 같이, 단계 7502는, 방법(7400)(도 74 참조)을 수행하는 것을 포함하고, 단계 7504는, 방법(7300)(도 73 참조)을 수행하는 것을 포함한다.
다른 피처들 및 프로세스들이 또한 포함될 수도 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스팅을 보조하기 위해 테스팅 구조체들이 포함될 수도 있다. 테스팅 구조체들은, 예를 들어, 3D 패키징 또는 3DIC의 테스팅, 프로브들 및/또는 프로브 카드들의 사용, 및 이와 유사한 것을 가능하게 하는 기판 상에 또는 재배선 층에 형성되는 테스트 패드들을 포함할 수도 있다. 검증 테스팅은 최종 구조체뿐만 아니라 중간 구조체들 상에서도 수행될 수도 있다. 부가적으로, 본 명세서에 개시된 구조체들 및 방법들은 알려진 양호한 다이들의 중간 검증을 포함하는 테스팅 방법론들과 함께 사용되어 수율을 증가시키고 비용들을 감소시킬 수도 있다.
일 실시예에 따르면, 반도체 디바이스는: 봉지재에 의해 봉지되는 다이 - 다이는 패드를 포함함 -; 패드에 전기적으로 연결되는 커넥터; 및 커넥터와 물리적으로 접촉하는 제1 비아를 포함하고, 제1 비아는 제1 방향으로 제1 비-제로 거리(first non-zero distance)만큼 커넥터로부터 측방향으로 오프셋되고, 제1 비아는 테이퍼진 측벽(tapered sidewall)을 갖는다. 일 실시예에서, 반도체 디바이스는, 제1 비아 위에 있고 제1 비아와 물리적으로 접촉하는 제2 비아를 더 포함하고, 제2 비아는 제2 방향으로 제2 비-제로 거리만큼 제1 비아로부터 측방향으로 오프셋된다. 일 실시예에서, 제2 방향은 제1 방향과 동일하다. 일 실시예에서, 제2 방향은 제1 방향과는 반대이다. 일 실시예에서, 반도체 디바이스는, 제2 비아 위에 있고 제2 비아와 물리적으로 접촉하는 제3 비아를 더 포함하고, 제3 비아는 제2 방향과는 반대인 제3 방향으로 제3 비-제로 거리만큼 제2 비아로부터 측방향으로 오프셋된다. 일 실시예에서, 반도체 디바이스는, 제1 비아 바로 위에 있고 제1 비아와 물리적으로 접촉하는 제2 비아를 더 포함한다. 일 실시예에서, 반도체 디바이스는, 제2 비아 바로 위에 있고 제2 비아와 물리적으로 접촉하는 제3 비아를 더 포함한다.
다른 실시예에 따르면, 반도체 디바이스는: 봉지재에 내장되는 다이 - 다이는 제1 패드, 제2 패드, 및 제3 패드를 포함함 -; 제1 패드에 물리적으로 연결되는 제1 커넥터; 제2 패드에 물리적으로 연결되는 제2 커넥터; 제3 패드에 물리적으로 연결되는 제3 커넥터; 및 제1 커넥터, 제2 커넥터 및 제3 커넥터에 물리적으로 커플링되는 재배선 구조체를 포함하고, 여기서 재배선 구조체의 제1 비아는 제1 커넥터의 상부 표면에 물리적으로 연결되고, 제1 비아는 제1 방향으로 제1 커넥터의 에지를 넘어 측방향으로 연장되고, 제1 비아는 테이퍼진 측벽을 갖는다. 일 실시예에서, 재배선 구조체의 제2 비아는 제1 비아 위에 있고 제1 비아에 물리적으로 연결되고, 제2 비아의 수직 축은 제2 방향으로 제1 비아의 수직 축으로부터 측방향으로 이격되고, 제1 비아의 수직 축 및 제2 비아의 수직 축은 제1 커넥터의 상부 표면에 수직이다. 일 실시예에서, 재배선 구조체의 제3 비아는 제2 비아 위에 있고 제2 비아에 물리적으로 연결되고, 제3 비아의 수직 축은 제2 방향과는 반대인 제3 방향으로 제2 비아의 수직 축으로부터 측방향으로 이격되고, 제3 비아의 수직 축은 제1 커넥터의 상부 표면에 수직이다. 일 실시예에서, 재배선 구조체의 제4 비아는 제3 비아 바로 위에 있고 제3 비아에 물리적으로 연결된다. 일 실시예에서, 재배선 구조체의 제2 비아는 제2 커넥터의 상부 표면에 물리적으로 연결되고, 제2 비아는 제2 방향으로 제2 커넥터의 에지를 넘어 측방향으로 연장된다. 일 실시예에서, 제2 방향은 제1 방향과는 상이하다. 일 실시예에서, 재배선 구조체의 제2 비아는 제3 커넥터의 상부 표면에 물리적으로 연결되고, 제2 비아는 제3 커넥터의 상부 표면 상에 완전히 랜딩된다.
또 다른 실시예에 따르면, 방법은: 다이를 캐리어 기판에 부착하는 단계 - 다이는 커넥터를 포함함 -; 캐리어 기판 위에 그리고 다이의 측벽들을 따라 봉지재를 형성하는 단계; 및 다이 및 봉지재 위에 재배선 구조체를 형성하는 단계를 포함하고, 여기서 재배선 구조체를 형성하는 단계는: 제1 재배선 층을 형성하는 단계를 포함하고, 제1 재배선 층의 제1 비아는 커넥터와 물리적으로 접촉하고, 제1 비아는 제1 방향으로 제1 비-제로 거리만큼 커넥터로부터 측방향으로 오프셋되고, 제1 비아는 테이퍼진 측벽을 갖는다. 일 실시예에서, 재배선 구조체를 형성하는 단계는, 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계를 더 포함하고, 제2 재배선 층의 제2 비아는 제1 비아 위에 있고 제1 비아와 물리적으로 접촉하고, 제2 비아는 제2 방향으로 제2 비-제로 거리만큼 제1 비아로부터 측방향으로 오프셋된다. 일 실시예에서, 재배선 구조체를 형성하는 단계는, 제2 재배선 층 위에 제3 재배선 층을 형성하는 단계를 더 포함하고, 제3 재배선 층의 제3 비아는 제2 비아 위에 있고 제2 비아와 물리적으로 접촉하고, 제3 비아는 제2 방향과는 반대인 제3 방향으로 제3 비-제로 거리만큼 제2 비아로부터 측방향으로 오프셋된다. 일 실시예에서, 재배선 구조체를 형성하는 단계는, 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계를 더 포함하고, 제2 재배선 층의 제2 비아는 제1 비아 바로 위에 있고 제1 비아와 물리적으로 접촉한다. 일 실시예에서, 재배선 구조체를 형성하는 단계는, 제2 재배선 층 위에 제3 재배선 층을 형성하는 단계를 더 포함하고, 제3 재배선 층의 제3 비아는 제2 비아 바로 위에 있고 제2 비아와 물리적으로 접촉한다. 일 실시예에서, 방법은, 다이를 캐리어 기판에 부착하는 단계 전에, 캐리어 기판 위에 전도성 컬럼을 형성하는 단계를 더 포함한다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
[실시예 1]
반도체 디바이스로서,
봉지재(encapsulant)에 의해 봉지되는 다이 - 상기 다이는 패드를 포함함 -;
상기 패드에 전기적으로 연결되는 커넥터; 및
상기 커넥터와 물리적으로 접촉하는 제1 비아
를 포함하고,
상기 제1 비아는 제1 방향으로 제1 비-제로 거리(first non-zero distance)만큼 상기 커넥터로부터 측방향으로 오프셋되고, 상기 제1 비아는 테이퍼진 측벽(tapered sidewall)을 갖는 것인, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 비아 위에 있고 상기 제1 비아와 물리적으로 접촉하는 제2 비아를 더 포함하고,
상기 제2 비아는 제2 방향으로 제2 비-제로 거리만큼 상기 제1 비아로부터 측방향으로 오프셋되는 것인, 반도체 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 제2 방향은 상기 제1 방향과 동일한 것인, 반도체 디바이스.
[실시예 4]
실시예 2에 있어서,
상기 제2 방향은 상기 제1 방향과는 반대인 것인, 반도체 디바이스.
[실시예 5]
실시예 2에 있어서,
상기 제2 비아 위에 있고 상기 제2 비아와 물리적으로 접촉하는 제3 비아를 더 포함하고,
상기 제3 비아는 상기 제2 방향과는 반대인 제3 방향으로 제3 비-제로 거리만큼 상기 제2 비아로부터 측방향으로 오프셋되는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 제1 비아 바로 위에 있고 상기 제1 비아와 물리적으로 접촉하는 제2 비아를 더 포함하는, 반도체 디바이스.
[실시예 7]
실시예 6에 있어서,
상기 제2 비아 바로 위에 있고 상기 제2 비아와 물리적으로 접촉하는 제3 비아를 더 포함하는, 반도체 디바이스.
[실시예 8]
반도체 디바이스로서,
봉지재에 내장되는 다이 - 상기 다이는 제1 패드, 제2 패드, 및 제3 패드를 포함함 -;
상기 제1 패드에 물리적으로 연결되는 제1 커넥터;
상기 제2 패드에 물리적으로 연결되는 제2 커넥터;
상기 제3 패드에 물리적으로 연결되는 제3 커넥터; 및
상기 제1 커넥터, 상기 제2 커넥터, 및 상기 제3 커넥터에 물리적으로 커플링되는 재배선 구조체(redistribution structure)
를 포함하고,
상기 재배선 구조체의 제1 비아는 상기 제1 커넥터의 상부 표면에 물리적으로 연결되고, 상기 제1 비아는 제1 방향으로 상기 제1 커넥터의 에지를 넘어 측방향으로 연장되고, 상기 제1 비아는 테이퍼진 측벽을 갖는 것인, 반도체 디바이스.
[실시예 9]
실시예 8에 있어서,
상기 재배선 구조체의 제2 비아는 상기 제1 비아 위에 있고 상기 제1 비아에 물리적으로 연결되고, 상기 제2 비아의 수직 축은 제2 방향으로 상기 제1 비아의 수직 축으로부터 측방향으로 이격되고, 상기 제1 비아의 수직 축 및 상기 제2 비아의 수직 축은 상기 제1 커넥터의 상부 표면에 수직인 것인, 반도체 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 재배선 구조체의 제3 비아는 상기 제2 비아 위에 있고 상기 제2 비아에 물리적으로 연결되고, 상기 제3 비아의 수직 축은 상기 제2 방향과는 반대인 제3 방향으로 상기 제2 비아의 수직 축으로부터 측방향으로 이격되고, 상기 제3 비아의 수직 축은 상기 제1 커넥터의 상부 표면에 수직인 것인, 반도체 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 재배선 구조체의 제4 비아는 상기 제3 비아 바로 위에 있고 상기 제3 비아에 물리적으로 연결되는 것인, 반도체 디바이스.
[실시예 12]
실시예 8에 있어서,
상기 재배선 구조체의 제2 비아는 상기 제2 커넥터의 상부 표면에 물리적으로 연결되고, 상기 제2 비아는 제2 방향으로 상기 제2 커넥터의 에지를 넘어 측방향으로 연장되는 것인, 반도체 디바이스.
[실시예 13]
실시예 12에 있어서,
상기 제2 방향은 상기 제1 방향과는 상이한 것인, 반도체 디바이스.
[실시예 14]
실시예 8에 있어서,
상기 재배선 구조체의 제2 비아는 상기 제3 커넥터의 상부 표면에 물리적으로 연결되고, 상기 제2 비아는 상기 제3 커넥터의 상부 표면 상에 완전히 랜딩(land)되는 것인, 반도체 디바이스.
[실시예 15]
방법으로서,
다이를 캐리어 기판에 부착하는 단계 - 상기 다이는 커넥터를 포함함 -;
상기 캐리어 기판 위에 그리고 상기 다이의 측벽들을 따라 봉지재를 형성하는 단계; 및
상기 다이 및 상기 봉지재 위에 재배선 구조체를 형성하는 단계
를 포함하고,
상기 재배선 구조체를 형성하는 단계는:
제1 재배선 층을 형성하는 단계를 포함하고,
상기 제1 재배선 층의 제1 비아는 상기 커넥터와 물리적으로 접촉하고, 상기 제1 비아는 제1 방향으로 제1 비-제로 거리만큼 상기 커넥터로부터 측방향으로 오프셋되고, 상기 제1 비아는 테이퍼진 측벽을 갖는 것인, 방법.
[실시예 16]
실시예 15에 있어서,
상기 재배선 구조체를 형성하는 단계는:
상기 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계를 더 포함하고,
상기 제2 재배선 층의 제2 비아는 상기 제1 비아 위에 있고 상기 제1 비아와 물리적으로 접촉하고, 상기 제2 비아는 제2 방향으로 제2 비-제로 거리만큼 상기 제1 비아로부터 측방향으로 오프셋되는 것인, 방법.
[실시예 17]
실시예 16에 있어서,
상기 재배선 구조체를 형성하는 단계는:
상기 제2 재배선 층 위에 제3 재배선 층을 형성하는 단계를 더 포함하고,
상기 제3 재배선 층의 제3 비아는 상기 제2 비아 위에 있고 상기 제2 비아와 물리적으로 접촉하고, 상기 제3 비아는 상기 제2 방향과는 반대인 제3 방향으로 제3 비-제로 거리만큼 상기 제2 비아로부터 측방향으로 오프셋되는 것인, 방법.
[실시예 18]
실시예 15에 있어서,
상기 재배선 구조체를 형성하는 단계는:
상기 제1 재배선 층 위에 제2 재배선 층을 형성하는 단계를 더 포함하고,
상기 제2 재배선 층의 제2 비아는 상기 제1 비아 바로 위에 있고 상기 제1 비아와 물리적으로 접촉하는 것인, 방법.
[실시예 19]
실시예 18에 있어서,
상기 재배선 구조체를 형성하는 단계는:
상기 제2 재배선 층 위에 제3 재배선 층을 형성하는 단계를 더 포함하고,
상기 제3 재배선 층의 제3 비아는 상기 제2 비아 바로 위에 있고 상기 제2 비아와 물리적으로 접촉하는 것인, 방법.
[실시예 20]
실시예 15에 있어서,
상기 다이를 캐리어 기판에 부착하는 단계 전에, 상기 캐리어 기판 위에 전도성 컬럼(conductive column)을 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    봉지재(encapsulant)에 의해 봉지되는 다이 - 상기 다이는 패드를 포함함 -;
    상기 패드에 전기적으로 연결되는 커넥터; 및
    상기 커넥터와 물리적으로 접촉하는 제1 비아
    를 포함하고,
    상기 제1 비아는 제1 방향으로 제1 비-제로 거리(first non-zero distance)만큼 상기 커넥터로부터 측방향으로 오프셋되고, 상기 제1 비아는 테이퍼진 측벽(tapered sidewall)을 갖는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 비아 위에 있고 상기 제1 비아와 물리적으로 접촉하는 제2 비아를 더 포함하고,
    상기 제2 비아는 제2 방향으로 제2 비-제로 거리만큼 상기 제1 비아로부터 측방향으로 오프셋되는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제2 방향은 상기 제1 방향과 동일한 것인, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 제2 방향은 상기 제1 방향과는 반대인 것인, 반도체 디바이스.
  5. 제2항에 있어서,
    상기 제2 비아 위에 있고 상기 제2 비아와 물리적으로 접촉하는 제3 비아를 더 포함하고,
    상기 제3 비아는 상기 제2 방향과는 반대인 제3 방향으로 제3 비-제로 거리만큼 상기 제2 비아로부터 측방향으로 오프셋되는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 비아 바로 위에 있고 상기 제1 비아와 물리적으로 접촉하는 제2 비아를 더 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제2 비아 바로 위에 있고 상기 제2 비아와 물리적으로 접촉하는 제3 비아를 더 포함하는, 반도체 디바이스.
  8. 반도체 디바이스로서,
    봉지재에 내장되는 다이 - 상기 다이는 제1 패드, 제2 패드, 및 제3 패드를 포함함 -;
    상기 제1 패드에 물리적으로 연결되는 제1 커넥터;
    상기 제2 패드에 물리적으로 연결되는 제2 커넥터;
    상기 제3 패드에 물리적으로 연결되는 제3 커넥터; 및
    상기 제1 커넥터, 상기 제2 커넥터, 및 상기 제3 커넥터에 물리적으로 커플링되는 재배선 구조체(redistribution structure)
    를 포함하고,
    상기 재배선 구조체의 제1 비아는 상기 제1 커넥터의 상부 표면에 물리적으로 연결되고, 상기 제1 비아는 제1 방향으로 상기 제1 커넥터의 에지를 넘어 측방향으로 연장되고, 상기 제1 비아는 테이퍼진 측벽을 갖는 것인, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 재배선 구조체의 제2 비아는 상기 제1 비아 위에 있고 상기 제1 비아에 물리적으로 연결되고, 상기 제2 비아의 수직 축은 제2 방향으로 상기 제1 비아의 수직 축으로부터 측방향으로 이격되고, 상기 제1 비아의 수직 축 및 상기 제2 비아의 수직 축은 상기 제1 커넥터의 상부 표면에 수직인 것인, 반도체 디바이스.
  10. 방법으로서,
    다이를 캐리어 기판에 부착하는 단계 - 상기 다이는 커넥터를 포함함 -;
    상기 캐리어 기판 위에 그리고 상기 다이의 측벽들을 따라 봉지재를 형성하는 단계; 및
    상기 다이 및 상기 봉지재 위에 재배선 구조체를 형성하는 단계
    를 포함하고,
    상기 재배선 구조체를 형성하는 단계는:
    제1 재배선 층을 형성하는 단계를 포함하고,
    상기 제1 재배선 층의 제1 비아는 상기 커넥터와 물리적으로 접촉하고, 상기 제1 비아는 제1 방향으로 제1 비-제로 거리만큼 상기 커넥터로부터 측방향으로 오프셋되고, 상기 제1 비아는 테이퍼진 측벽을 갖는 것인, 방법.
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