TWI832418B - 時鐘計數器、時鐘計數方法及存儲裝置 - Google Patents
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Abstract
一種時鐘計數器、時鐘計數方法及存儲裝置，時鐘計數器包括時鐘分頻模組、多個計數模組及累加模組，時鐘分頻模組用於接收時鐘信號，被配置為對時鐘信號分頻，輸出多個分頻時鐘信號，多個分頻時鐘信號的脈衝數量之和等於時鐘信號的脈衝數量；多個計數模組與時鐘分頻模組連接，每個計數模組被配置為分別對每一個分頻時鐘信號的脈衝進行計數並生成初始計數值；累加模組與多個計數模組連接，被配置為將多個計數模組的初始計數值累加生成目標計數值。本公開實施例能夠有效地降低高頻率時鐘計數器的進位運算延時，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高時鐘計數器的工作頻率。
Description
本公開實施例涉及積體電路領域，特別是涉及一種時鐘計數器、時鐘計數方法及存儲裝置。
中央處理器或微處理器等各種控制晶片中一般會設置系統時鐘發生器，系統時鐘發生器會產生一系列原始的高頻脈衝波，這些原始的高頻脈衝波被輸入到時鐘發生器晶片內，經過整形與分頻，然後分配給控制晶片內部不同功能電路需要的各種頻率。
然而，在設計諸如工作頻率高於1Ghz的高頻率時鐘計數器時，由於器件本身的速度限制，計數器進位運算延時可能大於該計數器的計數時鐘週期，導致計數錯誤，從而降低了運用此類高頻率時鐘計數器的功能電路工作的性能與可靠性，並限制了運用此類高頻率時鐘計數器的控制晶片的運行速度。
基於此，有必要針對上述背景技術中的技術問題提供一種時鐘計數器、時鐘計數方法及存儲裝置，能夠有效地降低高頻率時鐘計數器的進位運算延時，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高時鐘計數器的工作頻率。
根據本公開的一些實施例，提供了一種時鐘計數器，包括時鐘分頻模組、多個計數模組及累加模組，時鐘分頻模組用於接收時鐘信號，被配置為對時鐘信號分頻，輸出多個分頻時鐘信號，多個分頻時鐘信號的脈衝數量之和等於時鐘信號的脈衝數量；多個計數模組與時鐘分頻模組連接，每個計數模組被配置為分別對每一個分頻時鐘信號的脈衝進行計數並生成初始計數值；累加模組與多個計數模組連接，被配置為將多個計數模組的初始計數值累加生成目標計數值。
上述實施例中的時鐘計數器，利用時鐘分頻模組對時鐘信號分頻並輸出多個分頻時鐘信號，再利用多個計數模組分別對降低頻率後的分頻時鐘信號單獨計數，相對於直接對時鐘信號進行計數，有效地減少了計數模組的進位運算延遲時間，然後利用累加模組將多個計數模組輸出的初始計數值累加，生成目標計數值，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率；從而提高了運用本公開實施例提供時鐘計數器的功能電路工作的性能與可靠性，有助於提高運用本公開實施例提供時鐘計數器的控制晶片的運行速度。
在一些實施例中，時鐘信號的頻率為分頻時鐘信號的頻率的整數倍。由於分頻時鐘信號為利用時鐘分頻模組對時鐘信號進行分頻後得到的，可以基於不同的應用場景設置時鐘分頻模組為二分頻模組、三分頻模組或四分頻模組等，對應將時鐘信號分頻為二分頻信號、三分頻信號及四分頻信號等，以滿足不同應用場景對時鐘頻率的不同需求。
在一些實施例中，時鐘分頻模組包括時鐘分頻單元及邏輯單元，時鐘分頻單元與時鐘信號連接，用於根據時鐘信號生成至少一個初始分頻時鐘信號；邏輯單元與時鐘分頻單元的輸出端及時鐘信號均連接，用於根據初始分頻時鐘信號與時鐘信號生成多個分頻時鐘信號。通過利用時鐘分頻單元將時鐘信號分頻為至少一個初始分頻時鐘信號，然後利用邏輯單元根據初始分頻時鐘信號與時鐘信號之間的邏輯關係，生成多個週期為時鐘信號週期整數倍的分頻時鐘信號，以便於後續分別對分頻時鐘信號的上升沿或下降沿進行計數，並將所有計數的和值作為對時鐘信號中脈衝數量的計量值。
在一些實施例中，多個分頻時鐘信號包括第一二分頻時鐘信號及第二二分頻時鐘信號；邏輯單元包括第一與閘、第二與閘及第一反相器；第一與閘的第一輸入端與時鐘信號連接，第二輸入端與時鐘分頻單元的輸出端連接，輸出端用於輸出第一二分頻時鐘信號；第一反相器的輸入端與時鐘分頻單元的輸出端連接，第一反相器的輸出端與第二與閘的第二輸入端連接；第二與閘的第一輸入端與時鐘信號連接，輸出端用於輸出第二二分頻時鐘信號。本實施例便於後續分別對第一二分頻時鐘信號、第二二分頻時鐘信號的上升沿或下降沿進行計數，並將兩個計數的和值作為對時鐘信號中脈衝數量的計量值，相對於直接對時鐘信號中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
在一些實施例中，時鐘分頻單元包括第二反相器及第一D觸發器，第一D觸發器的時鐘輸入端接收時鐘信號，第一D觸發器的數據輸入端與第二反相器的輸出端連接，第一D觸發器的數據輸出端與第二反相器的輸入端連接，第一D觸發器的輸出端輸出初始分頻時鐘信號，以生成頻率為時鐘信號頻率一半的初始分頻時鐘信號，便於後續利用邏輯單元根據該初始分頻時鐘信號與時鐘信號之間的邏輯關係生成多個分頻時鐘信號。
在一些實施例中，多個分頻時鐘信號的頻率相等，便於降低用於後續對多個分頻時鐘信號進行分別計數的計數模組的設計複雜度，降低電路的成本與可靠性。
在一些實施例中，不同分頻時鐘信號的脈衝相互錯位，以便於後續利用累加模組根據多個計數模組的和值計算時鐘信號中脈衝數量。
在一些實施例中，每一計數模組包括N個第二D觸發器，依次記為第二D
1觸發器、…、第二D
i觸發器、…、第二D
N觸發器及與N個第二D觸發器對應設置的N個半加器，依次記為第一半加器、…、第i半加器、…、第N半加器，1≤i≤N，i、N均為正整數；同一計數模組中的第二D觸發器的時鐘輸入端接收的分頻時鐘信號相同，不同計數模組中的第二D觸發器的時鐘輸入端接收的分頻時鐘信號不同；第二D
i觸發器的輸出端連接第i半加器的第二輸入端，第二D
i觸發器的數據輸入端連接第i半加器的和值輸出端，第i半加器的第一輸入端連接第i-1半加器的進位端，其中，第一半加器的第一輸入端接收複位信號；N個第二D觸發器的輸出端的值構成一個初始計數值。本實施例實現對第一二分頻時鐘信號、第二二分頻時鐘信號的上升沿或下降沿分別計數，並將兩個計數的和值作為對時鐘信號中脈衝數量的計量值，相對於直接對時鐘信號中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
在一些實施例中，累加模組包括多輸入加法器，多輸入加法器用於對各計數模組的初始計數值進行累加生成目標計數值，實現對時鐘信號中脈衝數量智能計數，相對於直接對時鐘信號中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
在一些實施例中，時鐘計數器包括2個計數模組，累加模組包括N+1個全加器，依次記為第1全加器、…、第i全加器、…、第N+1全加器；第i全加器的第一輸入端與一個計數模組中的第二D
i觸發器的輸出端連接，第i全加器的第二輸入端與另一個計數模組中的第二D
i觸發器的輸出端連接，第i全加器的輸入進位端連接第i-1全加器的輸出進位端，第1全加器的輸入進位端接地，第N+1全加器的第一輸入端和第二輸入端接地，第N+1全加器的輸入進位端連接第N全加器的輸出進位端；N+1個全加器的和值輸出端的值構成目標計數值，2≤i≤N，i、N均為正整數。本實施例實現利用累加模組根據多個計數模組的和值計算時鐘信號中脈衝數量，相對於直接對時鐘信號中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
根據本公開的一些實施例，提供了一種時鐘計數方法，包括：接收時鐘信號，對時鐘信號分頻生成多個分頻時鐘信號，多個分頻時鐘信號的脈衝數量之和等於時鐘信號的脈衝數量；分別對分頻時鐘信號的脈衝進行計數得到多個初始計數值；對多個初始計數值累加得到目標計數值。通過對時鐘信號分頻並生成多個分頻時鐘信號，再分別對降低頻率後的分頻時鐘信號單獨計數，得到多個初始計數值，相對於直接對時鐘信號進行計數，有效地減少了計數模組的進位運算延遲時間，再對多個初始計數值累加得到目標計數值，實現對時鐘信號中脈衝數量智能計數，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率；從而提高了運用本公開實施例提供時鐘計數器的功能電路工作的性能與可靠性，有助於提高運用本公開實施例提供時鐘計數器的控制晶片的運行速度。
在一些實施例中，時鐘信號的頻率為分頻時鐘信號的頻率的整數倍，多對分頻時鐘信號的頻率相等，便於降低用於後續對多個分頻時鐘信號進行分別計數的計數模組的設計複雜度，降低電路的成本與可靠性。
在一些實施例中，不同分頻時鐘信號的脈衝相互錯位，以便於後續利用累加模組根據多個計數模組的和值計算時鐘信號中脈衝數量。
在一些實施例中，分頻時鐘信號的數量為2，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高計數器的工作頻率、穩定性與可靠性，並降低時鐘計數器的電路複雜性與生產成本。
根據本公開的一些實施例，提供了一種存儲裝置，包括如任一本公開實施例中的時鐘計數器。本實施例通過利用時鐘分頻模組對時鐘信號分頻並輸出多個分頻時鐘信號，再利用多個計數模組分別對降低頻率後的分頻時鐘信號單獨計數，相對於直接對時鐘信號進行計數，有效地減少了計數模組的進位運算延遲時間，然後利用累加模組將多個計數模組輸出的初始計數值累加，生成目標計數值，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率；從而提高了運用本公開實施例提供時鐘計數器的功能電路工作的性能與可靠性，有助於提高運用本公開實施例提供時鐘計數器的控制晶片的運行速度。
為了便於理解本公開實施例，下面將參照相關附圖對本公開實施例進行更全面的描述。附圖中給出了本公開實施例的首選實施例。但是，本公開實施例可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使對本公開實施例的公開內容更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本公開實施例的技術領域的技術人員通常理解的含義相同。本文中在本公開實施例的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本公開實施例。
另外，貫穿說明書和跟隨的權利要求中所使用的某些術語指代特定元件。本領域的技術人員會理解為，製造商可以用不同的名字指代元件。本文件不想要區分名字不同但是功能相同的元件。在以下的描述和實施例中，術語“包含”和“包括”都是開放式使用的，因此應該解讀為“包含，但不限於……”。同樣，術語“連接”想要表達間接或直接的電氣連接。相應地，如果一個設備被連接到另一個設備上，連接可以通過直接的電氣連接完成，或者通過其他設備和連接件的間接電氣連接完成。
應當理解，儘管本文可以使用術語“第一”、“第二”等來描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用於將一個元件和另一個元件區分開。例如，在不脫離本公開實施例的範圍的情況下，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件。
請參考圖1，在本公開的一些實施例中，提供了一種時鐘計數器100，包括時鐘分頻模組10、多個計數模組20及累加模組30，時鐘分頻模組10用於接收時鐘信號Ck，對時鐘信號Ck分頻，輸出多個分頻時鐘信號，多個分頻時鐘信號的脈衝數量之和等於時鐘信號Ck的脈衝數量；多個計數模組20與時鐘分頻模組10連接，每個計數模組20被配置為分別對每一個分頻時鐘信號的脈衝進行計數並生成初始計數值；累加模組30與多個計數模組連接，被配置為將多個計數模組的初始計數值累加生成目標計數值。
作為示例，請參考圖2，可以設置時鐘計數器100包括時鐘分頻模組10、第一計數模組21、第二計數模組22及累加模組30，首先利用時鐘分頻模組10對時鐘信號Ck分頻並輸出2個分頻時鐘信號，再利用第一計數模組21、第二計數模組22分別對降低頻率後的分頻時鐘信號單獨計數，相對於直接對時鐘信號Ck進行計數，有效地減少了計數模組的進位運算延遲時間，然後利用累加模組30將第一計數模組21、第二計數模組22輸出的初始計數值累加，生成目標計數值，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率；從而提高了運用本公開實施例提供時鐘計數器100的功能電路工作的性能與可靠性，有助於提高運用本公開實施例提供時鐘計數器100的控制晶片的運行速度。
作為示例，請繼續參考圖2，時鐘信號Ck的頻率為分頻時鐘信號的頻率的整數倍。由於分頻時鐘信號為利用時鐘分頻模組10對時鐘信號Ck進行分頻後得到的，可以基於不同的應用場景設置時鐘分頻模組10為二分頻模組、三分頻模組或四分頻模組等，對應將時鐘信號Ck分頻為二分頻信號、三分頻信號及四分頻信號等，以滿足不同應用場景對時鐘頻率的不同需求。
作為示例，請參考圖3a，時鐘分頻模組10包括時鐘分頻單元11及邏輯單元12，時鐘分頻單元11與時鐘信號Ck連接，用於根據時鐘信號Ck生成至少一個初始分頻時鐘信號clk0；邏輯單元12與時鐘分頻單元11的輸出端及時鐘信號Ck均連接，用於根據初始分頻時鐘信號clk0與時鐘信號Ck生成多個分頻時鐘信號。通過利用時鐘分頻單元11將時鐘信號Ck分頻為至少一個初始分頻時鐘信號clk0，然後利用邏輯單元12根據初始分頻時鐘信號clk0與時鐘信號Ck之間的邏輯關係，生成多個週期為時鐘信號Ck週期整數倍的分頻時鐘信號，以便於後續分別對分頻時鐘信號的上升沿或下降沿進行計數，並將所有計數的和值作為對時鐘信號Ck中脈衝數量的計量值。
作為示例，請繼續參考圖3a，多個分頻時鐘信號的頻率相等，便於降低用於後續對多個分頻時鐘信號進行分別計數的計數模組的設計複雜度，降低電路的成本與可靠性。
作為示例，請繼續參考圖3a，不同分頻時鐘信號的脈衝相互錯位，以便於後續利用累加模組根據多個計數模組的和值計算時鐘信號Ck中脈衝數量。
作為示例，請繼續參考圖3a，多個分頻時鐘信號包括第一二分頻時鐘信號CkA及第二二分頻時鐘信號CkB；邏輯單元12包括第一與閘And1、第二與閘And2及第一反相器Inv1；第一與閘And1的第一輸入端與時鐘信號Ck連接，第二輸入端與時鐘分頻單元11的輸出端連接，輸出端用於輸出第一二分頻時鐘信號CkA；第一反相器Inv1的輸入端與時鐘分頻單元11的輸出端連接，第一反相器Inv1的輸出端與第二與閘And2的第二輸入端連接；第二與閘And2的第一輸入端與時鐘信號Ck連接，輸出端用於輸出第二二分頻時鐘信號CkB。本實施例便於後續分別對第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的上升沿或下降沿進行計數，並將兩個計數的和值作為對時鐘信號Ck中脈衝數量的計量值，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請繼續參考圖3a，時鐘分頻單元11包括第二反相器Inv2及第一D觸發器DFF1，第一D觸發器DFF1的時鐘輸入端接收時鐘信號Ck，第一D觸發器DFF1的數據輸入端與第二反相器Inv2的輸出端連接，第一D觸發器DFF1的數據輸出端與第二反相器Inv2的輸入端連接，第一D觸發器DFF1的輸出端輸出初始分頻時鐘信號clk0，以生成頻率為時鐘信號Ck頻率一半的初始分頻時鐘信號clk0，便於後續利用邏輯單元12根據該初始分頻時鐘信號clk0與時鐘信號Ck生成多個分頻時鐘信號。
作為示例，請參考圖3b，邏輯單元12包括第一與閘And1、第三與閘And3及第三反相器Inv3；第一與閘And1的第一輸入端與時鐘信號Ck連接，第二輸入端與時鐘分頻單元11的輸出端連接，輸出端用於輸出第一二分頻時鐘信號CkA；第三與閘And3的第一輸入端與時鐘分頻單元11的輸出端連接，第二輸入端接收時鐘信號Ck，輸出端與第三反相器Inv3的輸入端連接，第三反相器Inv3的輸出端輸出第二二分頻時鐘信號CkB。本實施例便於後續分別對第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的上升沿或下降沿進行計數，並將兩個計數的和值作為對時鐘信號Ck中脈衝數量的計量值，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請參考圖3c，邏輯單元12包括第一與閘And1及第一非與閘NAnd1；第一與閘And1的第一輸入端與時鐘信號Ck連接，第二輸入端與時鐘分頻單元11的輸出端連接，輸出端用於輸出第一二分頻時鐘信號CkA；第一非與閘NAnd1的第一輸入端與時鐘分頻單元11的輸出端連接，用於接收初始分頻時鐘信號clk0，第二輸入端接收時鐘信號Ck，輸出端輸出第二二分頻時鐘信號CkB。本實施例便於後續分別對第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的上升沿或下降沿進行計數，並將兩個計數的和值作為對時鐘信號Ck中脈衝數量的計量值，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請參考圖4a，可以利用時鐘分頻單元11對時鐘信號Ck進行分頻，得到時鐘信號Ck的四分頻信號clk1，例如設置時鐘分頻單元11包括2個第二反相器Inv2及2個第一D觸發器DFF1，2個第一D觸發器DFF1的複位端均連接複位信號；第一個第一D觸發器DFF1的時鐘輸入端接收時鐘信號Ck，且該第一D觸發器DFF1的數據輸入端與第一個第二反相器Inv2的輸出端連接，第一個第一D觸發器DFF1的數據輸出端與第一個第二反相器Inv2的輸入端連接，第一個第一D觸發器DFF1的輸出端輸出初始分頻時鐘信號clk0，以生成頻率為時鐘信號Ck頻率一半的初始分頻時鐘信號clk0；第二個第一D觸發器DFF1的時鐘輸入端接收初始分頻時鐘信號clk0，且該第一D觸發器DFF1的數據輸入端與第二個第二反相器Inv2的輸出端連接，第二個第一D觸發器DFF1的數據輸出端與第二個第二反相器Inv2的輸入端連接，第二個第一D觸發器DFF1的輸出端輸出時鐘信號Ck的四分頻信號clk1，便於後續利用邏輯單元根據該四分頻信號clk1與時鐘信號Ck生成兩個脈衝相互錯位的四分頻信號。
作為示例，請參考圖4b，可以利用時鐘分頻單元11對時鐘信號Ck進行分頻，得到時鐘信號Ck的八分頻信號clk2，例如設置時鐘分頻單元11包括3個第二反相器Inv2及3個第一D觸發器DFF1，3個第一D觸發器DFF1的複位端均連接複位信號；第一個第一D觸發器DFF1的時鐘輸入端接收時鐘信號Ck，且該第一D觸發器DFF1的數據輸入端與第一個第二反相器Inv2的輸出端連接，第一個第一D觸發器DFF1的數據輸出端與第一個第二反相器Inv2的輸入端連接，第一個第一D觸發器DFF1的輸出端輸出初始分頻時鐘信號clk0，以生成頻率為時鐘信號Ck頻率一半的初始分頻時鐘信號clk0；第二個第一D觸發器DFF1的時鐘輸入端接收初始分頻時鐘信號clk0，且該第一D觸發器DFF1的數據輸入端與第二個第二反相器Inv2的輸出端連接，第二個第一D觸發器DFF1的數據輸出端與第二個第二反相器Inv2的輸入端連接，第二個第一D觸發器DFF1的輸出端輸出時鐘信號Ck的四分頻信號clk1；第三個第一D觸發器DFF1的時鐘輸入端接收四分頻信號clk1，且該第一D觸發器DFF1的數據輸入端與第三個第二反相器Inv2的輸出端連接，第三個第一D觸發器DFF1的數據輸出端與第三個第二反相器Inv2的輸入端連接，第三個第一D觸發器DFF1的輸出端輸出時鐘信號Ck的八分頻信號clk2；便於後續利用邏輯單元根據該八分頻信號clk2與時鐘信號Ck生成兩個脈衝相互錯位的八分頻信號。
作為示例，每一計數模組包括N個第二D觸發器，依次記為第二D
1觸發器、…、第二D
i觸發器、…、第二D
N觸發器及與N個第二D觸發器對應設置的N個半加器，依次記為第一半加器、…、第i半加器、…、第N半加器，1≤i≤N，i、N均為正整數；同一計數模組中的第二D觸發器的時鐘輸入端接收的分頻時鐘信號相同，不同計數模組中的第二D觸發器的時鐘輸入端接收的分頻時鐘信號不同；第二D
i觸發器的輸出端連接第i半加器的第二輸入端，第二D
i觸發器的數據輸入端連接第i半加器的和值輸出端，第i半加器的第一輸入端連接第i-1半加器的進位端，其中，第一半加器的第一輸入端接收複位信號；N個第二D觸發器的輸出端的值構成一個初始計數值。本實施例實現對第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的上升沿或下降沿分別計數，並將兩個計數的和值作為對時鐘信號Ck中脈衝數量的計量值，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請參考圖5，半加器（half adder）是指對兩個輸入數據位相加，輸出一個結果位和進位，沒有進位輸入的加法器電路，能夠實現兩個一位二進制數的加法運算。可以設置第一計數模組21包括第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23在內的3個第二D觸發器，以及與3個第二D觸發器對應設置的3個半加器，依次記為第一半加器Hadd1、第二半加器Hadd2及第三半加器Hadd3；第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23的時鐘輸入端接收的分頻時鐘信號相同，均為第一二分頻時鐘信號CkA，第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23的複位端均接收複位信號Rst。第二D觸發器DFF21的輸出端連接第一半加器Hadd1的第二輸入端，第二D觸發器DFF22的輸出端連接第二半加器Hadd2的第二輸入端，第二D觸發器DFF23的輸出端連接第三半加器Hadd3的第二輸入端；第二D觸發器DFF21的數據輸入端連接第一半加器Hadd1的和值輸出端，第二D觸發器DFF22的數據輸入端連接第二半加器Hadd2的和值輸出端，第二D觸發器DFF23的數據輸入端連接第三半加器Hadd3的和值輸出端；第一半加器Hadd1的第一輸入端接收複位信號Rst，第二半加器Hadd2的第一輸入端連接第一半加器Hadd1的進位端，第三半加器Hadd3的第一輸入端連接第二半加器Hadd2的進位端，第三半加器Hadd3的進位端接地；第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23的輸出端的值構成一個初始計數值。
作為示例，請參考圖6，可以設置第二計數模組22包括第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23在內的3個第二D觸發器，以及與3個第二D觸發器對應設置的3個半加器，依次記為第一半加器Hadd1、第二半加器Hadd2及第三半加器Hadd3；第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23的時鐘輸入端接收的分頻時鐘信號相同，均為第二二分頻時鐘信號CkB，第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23的複位端均接收複位信號Rst。第二D觸發器DFF21的輸出端連接第一半加器Hadd1的第二輸入端，第二D觸發器DFF22的輸出端連接第二半加器Hadd2的第二輸入端，第二D觸發器DFF23的輸出端連接第三半加器Hadd3的第二輸入端；第二D觸發器DFF21的數據輸入端連接第一半加器Hadd1的和值輸出端，第二D觸發器DFF22的數據輸入端連接第二半加器Hadd2的和值輸出端，第二D觸發器DFF23的數據輸入端連接第三半加器Hadd3的和值輸出端；第一半加器Hadd1的第一輸入端接收複位信號Rst，第二半加器Hadd2的第一輸入端連接第一半加器Hadd1的進位端，第三半加器Hadd3的第一輸入端連接第二半加器Hadd2的進位端，第三半加器Hadd3的進位端接地；第二D觸發器DFF21、第二D觸發器DFF22及第二D觸發器DFF23的輸出端的值構成一個初始計數值。
作為示例，請繼續參考圖5-圖6，通過對第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的上升沿或下降沿分別計數，以將兩個計數的和值作為對時鐘信號Ck中脈衝數量的計量值，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，可以設置累加模組包括多輸入加法器，多輸入加法器用於對各計數模組的初始計數值進行累加生成目標計數值，實現對時鐘信號中脈衝數量智能計數，相對於直接對時鐘信號中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
全加器（full adder）為利用門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器，一位全加器可以處理低位進位，並輸出本位加法進位，多個一位全加器進行級聯可以得到多位全加器。例如，常用二進制四位全加器的型號可以為74LS283。
作為示例，可以設置累加模組包括N+1個全加器，依次記為第1全加器、…、第i全加器、…、第N+1全加器；第i全加器的第一輸入端與一個計數模組中的第二D
i觸發器的輸出端連接，第i全加器的第二輸入端與另一個計數模組中的第二D
i觸發器的輸出端連接，第i全加器的輸入進位端連接第i-1全加器的輸出進位端，第1全加器的輸入進位端接地，第N+1全加器的第一輸入端和第二輸入端接地，第N+1全加器的輸入進位端連接第N全加器的輸出進位端；N+1個全加器的和值輸出端的值構成目標計數值，2≤i≤N，i、N均為正整數。本實施例實現利用累加模組根據多個計數模組的和值計算時鐘信號Ck中脈衝數量，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請參考圖7，以時鐘計數器包括2個計數模組為例，示例性說明本公開實施例的具體實現原理，本領域技術人員知悉，在時鐘分頻模組中採用不同時鐘分頻單元生成不同頻率的分頻時鐘信號的情況下，對應的計數模組與累加模組的電路結構需要適應性改變，在本公開實施例的發明構思下，作出的適應性改變均應當屬於本公開的保護範圍。累加模組30包括4個全加器，依次記為第1全加器add1、第2全加器add2、第3全加器add3及第4全加器add4；第1全加器add1的第一輸入端與第一計數模組21的第二D觸發器DFF21的輸出端連接，且第1全加器add1的第二輸入端與第二計數模組22的第二D觸發器DFF21的輸出端連接；第2全加器add2的第一輸入端與第一計數模組21的第二D觸發器DFF22的輸出端連接，且第2全加器add2的第二輸入端與第二計數模組22的第二D觸發器DFF22的輸出端連接；第3全加器add3的第一輸入端與第一計數模組21的第二D觸發器DFF23的輸出端連接，且第3全加器add3的第二輸入端與第二計數模組22的第二D觸發器DFF23的輸出端連接；第4全加器add4的第一輸入端與第二輸入端均接地，且第4全加器add4的輸出進位端接地。第4全加器add4的輸入進位端連接第3全加器add3的輸出進位端，第3全加器add3的輸入進位端連接第2全加器add2的輸出進位端，第2全加器add2的輸入進位端連接第1全加器add1的輸出進位端，第1全加器add1的輸入進位端接地；第1全加器add1、第2全加器add2、第3全加器add3及第4全加器add4的和值輸出端的值構成目標計數值。本實施例實現利用累加模組30根據2個計數模組的和值計算時鐘信號Ck中脈衝數量，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請參考圖8，第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的頻率相等，便於降低用於後續對多個分頻時鐘信號進行分別計數的計數模組的設計複雜度，降低電路的成本與可靠性。時鐘信號Ck的頻率為第一二分頻時鐘信號CkA的頻率或第二二分頻時鐘信號CkB的頻率的整數倍；第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的脈衝相互錯位，以便於後續利用累加模組根據多個計數模組的和值計算時鐘信號Ck中脈衝數量。
作為示例，請參考圖9，提供了一種時鐘計數方法，包括如下步驟：
步驟S110，接收時鐘信號，對時鐘信號分頻生成多個分頻時鐘信號，多個分頻時鐘信號的脈衝數量之和等於時鐘信號的脈衝數量；
步驟S120，分別對分頻時鐘信號的脈衝進行計數得到多個初始計數值；
步驟S130，對多個初始計數值累加得到目標計數值。
作為示例，請繼續參考圖9，通過對時鐘信號分頻並生成多個分頻時鐘信號，再分別對降低頻率後的分頻時鐘信號單獨計數，得到多個初始計數值，相對於直接對時鐘信號進行計數，有效地減少了計數模組的進位運算延遲時間，再對多個初始計數值累加得到目標計數值，實現對時鐘信號中脈衝數量智能計數，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率；從而提高了運用本公開實施例提供時鐘計數器的功能電路工作的性能與可靠性，有助於提高運用本公開實施例提供時鐘計數器的控制晶片的運行速度。
作為示例，請繼續參考圖8-圖9，時鐘信號的頻率為分頻時鐘信號的頻率的整數倍，由於分頻時鐘信號為利用時鐘分頻模組對時鐘信號進行分頻後得到的，可以基於不同的應用場景設置時鐘分頻模組為二分頻模組、三分頻模組或四分頻模組等，對應將時鐘信號分頻為二分頻信號、三分頻信號及四分頻信號等，以滿足不同應用場景對時鐘頻率的不同需求。
作為示例，請繼續參考圖8-圖9，多對分頻時鐘信號的頻率相等，便於降低用於後續對多個分頻時鐘信號進行分別計數的計數模組的設計複雜度，降低電路的成本與可靠性。
作為示例，請繼續參考圖8-圖9，不同分頻時鐘信號的脈衝相互錯位，以便於後續利用累加模組根據多個計數模組的和值計算時鐘信號中脈衝數量。
作為示例，請繼續參考圖3a，多個分頻時鐘信號包括第一二分頻時鐘信號CkA及第二二分頻時鐘信號CkB；邏輯單元12包括第一與閘And1、第二與閘And2及第一反相器Inv1；第一與閘And1的第一輸入端與時鐘信號Ck連接，第二輸入端與時鐘分頻單元11的輸出端連接，輸出端用於輸出第一二分頻時鐘信號CkA；第一反相器Inv1的輸入端與時鐘分頻單元11的輸出端連接，第一反相器Inv1的輸出端與第二與閘And2的第二輸入端連接；第二與閘And2的第一輸入端與時鐘信號Ck連接，輸出端用於輸出第二二分頻時鐘信號CkB。本實施例便於後續分別對第一二分頻時鐘信號CkA、第二二分頻時鐘信號CkB的上升沿或下降沿進行計數，並將兩個計數的和值作為對時鐘信號Ck中脈衝數量的計量值，相對於直接對時鐘信號Ck中脈衝數量進行計數，有效地減少了計數模組的進位運算延遲時間，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率、穩定性與可靠性。
作為示例，請繼續參考圖3a，時鐘分頻單元11包括第二反相器Inv2及第一D觸發器DFF1，第一D觸發器DFF1的時鐘輸入端接收時鐘信號Ck，第一D觸發器DFF1的數據輸入端與第二反相器Inv2的輸出端連接，第一D觸發器DFF1的數據輸出端與第二反相器Inv2的輸入端連接，第一D觸發器DFF1的輸出端輸出初始分頻時鐘信號clk0，以生成頻率為時鐘信號Ck頻率一半的初始分頻時鐘信號clk0，便於後續利用邏輯單元12根據該初始分頻時鐘信號clk0與時鐘信號Ck生成多個分頻時鐘信號。
作為示例，在本公開的一些實施例中，提供了一種存儲裝置，包括如任一本公開實施例中的時鐘計數器。本實施例通過利用時鐘分頻模組對時鐘信號分頻並輸出多個分頻時鐘信號，再利用多個計數模組分別對降低頻率後的分頻時鐘信號單獨計數，相對於直接對時鐘信號進行計數，有效地減少了計數模組的進位運算延遲時間，然後利用累加模組將多個計數模組輸出的初始計數值累加，生成目標計數值，避免產生因計數器進位運算延時超過計數時鐘週期導致計數錯誤的情況，提高了計數器的工作頻率；從而提高了運用本公開實施例提供時鐘計數器的功能電路工作的性能與可靠性，有助於提高運用本公開實施例提供時鐘計數器的控制晶片的運行速度。
關於上述實施例中的時鐘計數方法的具體限定可以參見上文中對於時鐘計數器的限定，在此不再贅述。
應該理解的是，雖然圖9的流程圖中的各個步驟按照箭頭的指示依次顯示，但是這些步驟並不是必然按照箭頭指示的順序依次執行。除非本文中有明確的說明，這些步驟的執行並沒有嚴格的順序限制，這些步驟可以以其它的順序執行。而且，圖9中的至少一部分步驟可以包括多個步驟或者多個階段，這些步驟或者階段並不必然是在同一時刻執行完成，而是可以在不同的時刻執行，這些步驟或者階段的執行順序也不必然是依次進行，而是可以與其它步驟或者其它步驟中的步驟或者階段的至少一部分輪流或者交替地執行。
本領域普通技術人員可以理解實現上述實施例方法中的全部或部分流程，是可以通過計算機程序來指令相關的硬件來完成，所述的計算機程序可存儲於一非易失性計算機可讀取存儲介質中，該計算機程序在執行時，可包括如上述各方法的實施例的流程。其中，本公開實施例所提供的各實施例中所使用的對存儲器、存儲、數據庫或其它介質的任何引用，均可包括非易失性和/或易失性存儲器。非易失性存儲器可包括只讀存儲器（ROM）、可編程ROM（PROM）、電可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）或閃存。易失性存儲器可包括隨機存取存儲器（RAM）或者外部高速緩沖存儲器。作為說明而非局限，RAM以多種形式可得，諸如靜態RAM（SRAM）、動態RAM（DRAM）、同步DRAM（SDRAM）、雙數據率SDRAM（DDRSDRAM）、增強型SDRAM（ESDRAM）、同步鏈路（Synchlink） DRAM（SLDRAM）、存儲器總線（Rambus）直接RAM（RDRAM）、直接存儲器總線動態RAM（DRDRAM）、以及存儲器總線動態RAM（RDRAM）等。
請注意，上述實施例僅出於說明性目的而不意味對本發明的限制。
上所述實施例的各技術特徵可以進行任意的組合，為使描述簡潔，未對上述實施例各個技術特徵所有可能的組合都進行描述，然而，只要這些技術特徵的組合不存在矛盾，都應當認為是本說明書記載的範圍。
以上所述實施例僅表達了本公開實施例的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對公開實施例專利範圍的限制。應當指出的是，對於本領域的普通技術人員來說，在不脫離本公開實施例構思的前提下，還可以做出若干變形和改進，這些都屬於本公開實施例的保護範圍。因此，本公開實施例專利的保護範圍應以所附權利要求為準。
100:時鐘計數器
10:時鐘分頻模組
20:計數模組
21:第一計數模組
22:第二計數模組
30:累加模組
11:時鐘分頻單元
12:邏輯單元
add1:第1全加器
add2:第2全加器
add3:第3全加器
add4:第4全加器
And1:第一與閘
And2:第二與閘
And3:第三與閘
Ck:時鐘信號
CkA:第一二分頻時鐘信號
CkB:第二二分頻時鐘信號
clk0:初始分頻時鐘信號
clk1:四分頻信號
clk2:八分頻信號
DFF1:第一D觸發器
DFF21:第二D觸發器
DFF22:第二D觸發器
DFF23:第二D觸發器
Hadd1:第一半加器
Hadd2:第二半加器
Hadd3:第三半加器
Inv1:第一反相器
Inv2:第二反相器
Inv3:第三反相器
Rst:複位信號
NAnd1:第一非與閘
S110, S120, S130:步驟
為了更清楚地說明本公開實施例技術中的技術方案，下面將對實施例技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本公開實施例的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本公開一實施例中提供的時鐘計數器的電路原理示意圖；
圖2為本公開另一實施例中提供的時鐘計數器的電路原理示意圖；
圖3a-圖3c為本公開不同實施例中提供的時鐘計數器中時鐘分頻模組的電路示意圖；
圖4a-圖4b為本公開不同實施例中提供的時鐘計數器中時鐘分頻單元的電路示意圖；
圖5為本公開一實施例中提供的時鐘計數器中第一計數模組的電路示意圖；
圖6為本公開一實施例中提供的時鐘計數器中第二計數模組的電路示意圖；
圖7為本公開一實施例中提供的時鐘計數器中累加模組的電路示意圖；
圖8為本公開一實施例中提供的時鐘計數器的工作時序示意圖；以及
圖9為本公開一實施例中提供的時鐘計數方法的流程示意圖。
100:時鐘計數器
10:時鐘分頻模組
20:計數模組
30:累加模組
Ck:時鐘信號
Claims (11)
- 一種時鐘計數器，包括：時鐘分頻模組，用於接收時鐘信號，被配置為對所述時鐘信號分頻，輸出多個分頻時鐘信號，多個所述分頻時鐘信號的脈衝數量之和等於所述時鐘信號的脈衝數量；多個計數模組，與所述時鐘分頻模組連接，每個所述計數模組被配置為分別對每一個所述分頻時鐘信號的脈衝進行計數並生成初始計數值；以及累加模組，與所述多個計數模組連接，被配置為將多個所述計數模組的所述初始計數值累加生成目標計數值；所述時鐘分頻模組包括：時鐘分頻單元，與所述時鐘信號連接，用於根據所述時鐘信號生成至少一個初始分頻時鐘信號；以及邏輯單元，與所述時鐘分頻單元的輸出端及所述時鐘信號均連接，用於根據所述初始分頻時鐘信號與所述時鐘信號生成所述多個分頻時鐘信號。
- 如請求項1所述之時鐘計數器，其中，所述時鐘信號的頻率為所述分頻時鐘信號的頻率的整數倍。
- 如請求項1所述之時鐘計數器，其中，所述多個分頻時鐘信號包括第一二分頻時鐘信號及第二二分頻時鐘信號；所述邏輯單元包括第一與閘、第二與閘及第一反相器；所述第一與閘的第一輸入端與所述時鐘信號連接，第二輸入端與所述時鐘分頻單元的輸出端連接，輸出端用於輸出所述第一二分頻時鐘信號； 所述第一反相器的輸入端與所述時鐘分頻單元的輸出端連接，第一反相器的輸出端與所述第二與閘的第二輸入端連接；所述第二與閘的第一輸入端與所述時鐘信號連接，輸出端用於輸出所述第二二分頻時鐘信號。
- 如請求項1所述之時鐘計數器，其中，所述時鐘分頻單元包括：第二反相器；以及第一D觸發器，所述第一D觸發器的時鐘輸入端接收所述時鐘信號，所述第一D觸發器的數據輸入端與所述第二反相器的輸出端連接，所述第一D觸發器的數據輸出端與所述第二反相器的輸入端連接，所述第一D觸發器的輸出端輸出所述初始分頻時鐘信號。
- 如請求項1-4任一項所述之時鐘計數器，其中，多個所述分頻時鐘信號的頻率相等。
- 如請求項1-4任一項所述之時鐘計數器，其中，不同所述分頻時鐘信號的脈衝相互錯位。
- 如請求項5所述之時鐘計數器，其中，每一所述計數模組包括：N個第二D觸發器，依次記為第二D1觸發器、...、第二Di觸發器、...、第二DN觸發器及與所述N個第二D觸發器對應設置的N個半加器，依次記為第一半加器、...、第i半加器、...、第N半加器，1i
N，i、N均為正整數；同一所述計數模組中的所述第二D觸發器的時鐘輸入端接收的所述分頻時鐘信號相同，不同所述計數模組中的所述第二D觸發器的時鐘輸入端接收的所述分頻時鐘信號不同；所述第二Di觸發器的輸出端連接所述第i半加器的第二輸入端，所述第二Di觸發器的數據輸入端連接所述第i半加器的和值輸出端，所述第i半加器的第一輸 入端連接所述第i-1半加器的進位端，其中，所述第一半加器的第一輸入端接收複位信號；以及N個所述第二D觸發器的輸出端的值構成一個所述初始計數值。
- 如請求項6所述之時鐘計數器，其中，所述累加模組包括多輸入加法器，所述多輸入加法器用於對各所述計數模組的所述初始計數值進行累加生成所述目標計數值。
- 如請求項7所述之時鐘計數器，其中，所述時鐘計數器包括2個所述計數模組，所述累加模組包括N+1個全加器，依次記為第1全加器、...、第i全加器、...、第N+1全加器；所述第i全加器的第一輸入端與一個所述計數模組中的第二Di觸發器的輸出端連接，所述第i全加器的第二輸入端與另一個所述計數模組中的所述第二Di觸發器的輸出端連接，所述第i全加器的輸入進位端連接第i-1全加器的輸出進位端，所述第1全加器的輸入進位端接地，所述第N+1全加器的第一輸入端和第二輸入端接地，所述第N+1全加器的輸入進位端連接第N全加器的輸出進位端；所述N+1個全加器的和值輸出端的值構成所述目標計數值，2i
N。
- 一種時鐘計數方法，包括：接收時鐘信號，對所述時鐘信號分頻生成多個分頻時鐘信號，多個所述分頻時鐘信號的脈衝數量之和等於所述時鐘信號的脈衝數量；分別對所述分頻時鐘信號的脈衝進行計數得到多個初始計數值；以及對多個所述初始計數值累加得到目標計數值；所述方法還包括：根據所述時鐘信號生成至少一個初始分頻時鐘信號；以及 根據所述初始分頻時鐘信號與所述時鐘信號生成所述多個分頻時鐘信號。
- 一種存儲裝置，包括如請求項1-9任一項所述的時鐘計數器。
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Citations (3)
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|---|---|---|---|---|
| TWI642277B (zh) * | 2014-11-14 | 2018-11-21 | 美商凱為公司 | 分頻時鐘校準 |
| US10361709B2 (en) * | 2011-11-21 | 2019-07-23 | Cirrus Logic, Inc. | Clock generator |
| CN112965356A (zh) * | 2021-04-01 | 2021-06-15 | 中国空空导弹研究院 | 一种产品通电计时模块及计时方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2666184A1 (fr) * | 1990-08-24 | 1992-02-28 | Alcatel Radiotelephone | Horloge a division de frequence fractionnaire et asservissement de cette horloge. |
| CN201608704U (zh) * | 2009-12-31 | 2010-10-13 | 上海集成电路研发中心有限公司 | 一种锁相环频率综合器 |
| CN101964662B (zh) * | 2010-10-12 | 2013-01-09 | 浙江大学 | 一种改进型单斜率串行模数转换器 |
| US10333532B2 (en) * | 2017-09-07 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for detecting a loop count in a delay-locked loop |
| CN107994896B (zh) * | 2017-11-07 | 2021-05-25 | 湖北三江航天万峰科技发展有限公司 | 一种多通道高速脉冲计数系统及计数方法 |
| CN213715796U (zh) * | 2020-12-23 | 2021-07-16 | 杭州起盈科技有限公司 | 一种低倍频采集数据的装置 |
-
2022
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10361709B2 (en) * | 2011-11-21 | 2019-07-23 | Cirrus Logic, Inc. | Clock generator |
| TWI642277B (zh) * | 2014-11-14 | 2018-11-21 | 美商凱為公司 | 分頻時鐘校準 |
| CN112965356A (zh) * | 2021-04-01 | 2021-06-15 | 中国空空导弹研究院 | 一种产品通电计时模块及计时方法 |
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