TWI831525B - 堆疊結構體、載台、半導體製造裝置及堆疊結構體的製造方法 - Google Patents

堆疊結構體、載台、半導體製造裝置及堆疊結構體的製造方法 Download PDF

Info

Publication number
TWI831525B
TWI831525B TW111148380A TW111148380A TWI831525B TW I831525 B TWI831525 B TW I831525B TW 111148380 A TW111148380 A TW 111148380A TW 111148380 A TW111148380 A TW 111148380A TW I831525 B TWI831525 B TW I831525B
Authority
TW
Taiwan
Prior art keywords
gap
intermediate layer
layer
diameter
coating layer
Prior art date
Application number
TW111148380A
Other languages
English (en)
Other versions
TW202329218A (zh
Inventor
大塚祐輔
木田直哉
二口谷淳
金田教良
橫山響
曾根通介
坂本浩基
Original Assignee
日商日本發條股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商日本發條股份有限公司 filed Critical 日商日本發條股份有限公司
Publication of TW202329218A publication Critical patent/TW202329218A/zh
Application granted granted Critical
Publication of TWI831525B publication Critical patent/TWI831525B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/04—Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/20—Layered products comprising a layer of metal comprising aluminium or copper
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B3/00—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form
    • B32B3/10—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a discontinuous layer, i.e. formed of separate pieces of material
    • B32B3/18—Layered products comprising a layer with external or internal discontinuities or unevennesses, or a layer of non-planar shape; Layered products comprising a layer having particular features of form characterised by a discontinuous layer, i.e. formed of separate pieces of material characterised by an internal layer formed of separate pieces of material which are juxtaposed side-by-side
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • B32B9/04—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00 comprising such particular substance as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/50—Substrate holders
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/04—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings of inorganic non-metallic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68785—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by the mechanical construction of the susceptor, stage or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Coating By Spraying Or Casting (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Laminated Bodies (AREA)
  • Physical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本發明之堆疊結構體係適合半導體製造裝置的堆疊結構體，其包含：包含鋁之具有第1面的基體、配置於基體之第1面之包含氧化鋁的中間層，與配置於中間層上之包含金屬原子的被覆層。中間層具有在與第1面平行之截面形狀上形成多個空隙的隔牆。中間層具有包覆基體之第1面的邊界層。被覆層配置於在中間層中之多個空隙之一部分。多個空隙包含與邊界層鄰接且自被覆層分隔一段距離的空隙。

Description

堆疊結構體、載台、半導體製造裝置及堆疊結構體的製造方法
本發明係關於堆疊結構體。
在半導體製造裝置中的載台包含：鋁之基體，與形成於其表面的絕緣層。舉例而言，根據專利文獻1所揭露之構成，絕緣層包含例如透過陽極氧化形成於基體上的氧化鋁層（耐酸鋁層）及透過熔射形成的氧化鋁（氧化鋁被覆層）。耐酸鋁層與氧化鋁被覆層無法獲得良好的密合性。因此，需要藉由對耐酸鋁層之表面進行噴吹處理來粗面化，以提升氧化鋁被覆層的密合性。
『專利文獻』 《專利文獻1》：日本專利公開第2000-114189號公報
根據專利文獻1之構成，對於30 μm左右之耐酸鋁層透過如噴吹處理之物理上的粗面化處理削去10 μm左右，藉此提升耐酸鋁層與氧化鋁熔射層的密合性。要形成具有得耐受如噴吹處理之粗面化之程度之厚度的耐酸鋁層，需要長的製造時間。再者，由於變得亦必需透過噴吹處理切削耐酸鋁層等處理，故變得需要更長的製造時間。並且，若基體因粗面化處理而露出，則有時候露出之部分會對耐電壓造成不良影響。因此，為了減低製造瑕疵，有時候亦必須將耐酸鋁層進一步厚膜化。
本發明之目的之一在於即使不進行如噴吹處理之物理上的粗面化處理亦提升被覆層的密合性。
根據一實施型態，可提供一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的隔牆；前述中間層具有包覆前述基體之前述第1面的邊界層；前述被覆層配置於在前述中間層中之前述多個空隙之一部分；前述多個空隙包含與前述邊界層鄰接且自前述被覆層分隔一段距離的空隙。
前述多個空隙亦可包含第1空隙，以及與該第1空隙鄰接的第2空隙，前述第1空隙的第1徑亦可為10 nm以上且100 nm以下，前述第2空隙的第2徑亦可為前述第1徑的1.5倍以上。
前述第1徑亦可為10 nm以上且30 nm以下。
前述第1空隙與前述第2空隙之間的隔牆之厚度亦可較前述第1空隙的第1徑之長度還小。
前述隔牆亦可包含網目狀結構。
前述中間層之厚度亦可為2 μm以下，前述被覆層與前述中間層的密合強度亦可較在前述被覆層中的斷裂強度還大，前述中間層及前述被覆層的耐電壓亦可為28 kVDC／mm以上。
根據一實施型態，可提供一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的隔牆；前述多個空隙包含具有第1徑的第1空隙，以及與該第1空隙鄰接之具有第2徑的第2空隙；前述第1徑為10 nm以上且30 nm以下；前述第2徑為前述第1徑的1.5倍以上。
根據一實施型態，可提供一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的隔牆；前述多個空隙包含具有第1徑的第1空隙，以及與該第1空隙鄰接的第2空隙；前述第1空隙與前述第2空隙之間的隔牆之厚度較前述第1徑之長度還小。
根據一實施型態，可提供一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的網目狀之隔牆。
根據一實施型態，可提供一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的隔牆；前述中間層之厚度為2 μm以下；前述被覆層與前述中間層的密合強度較在前述被覆層中的斷裂強度還大；前述中間層及前述被覆層的耐電壓為28 kVDC／mm以上。
前述基體與前述被覆層的密合強度亦可為20 MPa以上。
前述隔牆亦可具有相對於前述第1面垂直延伸之部分，前述空隙亦可具有相對於前述第1面垂直擴張之部分。
前述金屬原子亦可為鋁。
前述被覆層亦可包含氧化鋁。
前述被覆層亦可為熔射膜之層體。
根據一實施型態，可提供一種載台，其包含上述記載之堆疊結構體；其中前述被覆層係絕緣體；在與前述第1面相反之側的第2面上具有於前述基體之至少一部分中未形成前述被覆層的區域。
根據一實施型態，可提供一種半導體製造裝置，其包含上述記載之載台與配置有前述載台的腔室。
亦可於前述腔室更具備用以產生電漿的電極。
根據一實施型態，可提供一種堆疊結構體的製造方法，其係適合半導體製造裝置的堆疊結構體的製造方法，包含下述情事：對包含鋁的基體施以氧化處理，在前述基體之第1面上形成具有多個空隙的氧化鋁之中間層，在前述中間層上以侵入至前述多個空隙之一部分之方式透過熔射形成包含金屬原子的被覆層。
前述中間層之厚度亦可為2 μm以下。
根據本發明，即使不進行如噴吹處理之物理上的粗面化處理亦可提升被覆層的密合性。
以下一邊參照圖式一邊詳細說明本發明之一實施型態。以下所揭示之實施型態係一例，本發明並非受此等實施型態限定解釋者。於在本實施型態所參照之圖式中，對於相同部分或具有同樣之功能的部分標註相同的符號或類似的符號（僅於數字之後標註A、B等的符號），有時候會省略其重複的說明。為使說明明確，圖式有時候會尺寸比率與實際之比率相異或構造之一部分自圖式省略來示意說明。
圖1係繪示在一實施型態中之半導體製造裝置的圖。圖1所示之半導體製造裝置100係例如濺射裝置。半導體製造裝置亦可為濺射裝置以外之物理氣相沉積（PVD，Physical Vapor Deposition）裝置，亦可為化學氣相沉積（CVD，Chemical Vapor Deposition）裝置。並且，半導體製造裝置100並不限於具有用以使電漿產生之電極的裝置，亦可為不使電漿產生的裝置。
半導體製造裝置100包含載台1、電極EC及收容此等的腔室CH。腔室CH包含用以將氣體導入至腔室CH內部的導入口FC及用以將氣體排出的排出口EB。載台1具有用以載置半導體晶圓WF的第1面S1。電極EC具有內部磁鐵MG。目標物TG安裝於電極EC。
載台1包含基體10，以及藉由包覆基體10之表面之一部分以露出基體10之一部分的絕緣層CT。基體10係導電體，在此例中係鋁。絕緣層CT，舉例而言，在包覆基體10之第1面S1的同時，自第1面S1包覆第2面S2之一部分，露出基體10之第2面S2之一部分。亦即，於基體10之第2面S2之一部分未形成絕緣層CT。第2面S2係配置於第1面S1之相反之側的面。藉由電源PG連接至基體10與電極EC，透過電極EC及基體10於腔室CH之內部使電漿產生。
載台1亦可具有加熱功能或冷卻功能。在具有加熱功能的情況下，亦可於基體10之內部配置有發熱體，在具有冷卻功能的情況下，亦可於基體10之內部配置有通過冷媒的管件。
接下來，說明在載台1中之基體10與絕緣層CT的關係。
圖2係示意繪示在一實施型態中之載台之於表面周遭之截面結構的圖。如圖2所示，於基體10之第1面S1配置有絕緣層CT。絕緣層CT係包含基體10上之中間層50與配置於中間層50上之被覆層20的堆疊結構體之一例。
基體10如上所述係導電體，在此例中係鋁。中間層50係藉由對基體10之表面施以氧化處理形成的氧化鋁之層體。被覆層20係透過熔射形成於中間層50上之包含金屬原子的熔射膜之層體，在此例中係為絕緣體的氧化鋁之層體。
圖3係用以說明在一實施型態中之載台之製造方法的流程圖。圖4及圖5係用以說明在一實施型態中之載台之製造方法的圖。首先，如圖4所示，準備基體10（步驟S100）。基體10在此例中係鋁。接下來，如圖5所示，對基體10之表面施以氧化處理形成中間層50（步驟S200）。於此，透過陽極氧化於基體10之表面（在圖5之例中係第1面S1）形成氧化鋁。如此形成的氧化鋁之層體對應中間層50。中間層50之厚度，舉例而言，為0.1 μm以上且2 μm以下，以0.3 μm以上且1.5 μm以下為佳，以0.5 μm以上且1.2 μm以下為更佳。
陽極氧化可採用眾所周知之各式各樣的方法，但以形成滿足至少一部分之於後所述之條件的中間層50之方式適當設定條件。舉例而言，在露出基體10之中形成中間層50之部分的狀態下使之浸漬於電解液，以基體10為陽極施加指定之電壓，自基體10往對極流通電流，藉此實現氧化處理。對基體10亦可以施加交流電壓之方式操作。
電解液係例如磷酸，但亦可使用硫酸、硝酸、草酸等酸性的電解液，亦可使用鹼性的電解液。於電解液亦可添加具有將氧化鋁溶解之作用的溶液或界面活性劑等。電解液之溫度適當設定即可，但可設定為例如20度左右。若過度降低溫度，則隔牆會變厚，成為所謂的硬質耐酸鋁，但由於如後所述在中間層50中的隔牆以薄為佳，故亦可設定為20度以上之溫度，例如25度以上且40度以下。
於氧化處理之前，亦可實行清洗基體10之表面的前處理，例如：脫脂處理、藉由浸漬於包含磷酸、硫酸及硝酸之混酸、浸漬於氫氧化鈉水溶液等來去除氧化物等處理。於氧化處理之後，亦可實行利用氫氧化鈉水溶液之隔牆的薄化處理。
藉由對於如此操作而形成的中間層50形成被覆層20（步驟S300），形成圖2所示之載台1之堆疊結構體。被覆層20係透過將氧化鋁熔射來形成。
茲使用圖6、圖7及圖8，說明中間層50的結構。首先，使用圖6及圖7，說明形成中間層50時的表面結構。此表面結構之特徵並非僅於中間層50之表面出現的特徵，於在中間層50中之與第1面S1平行之截面之一部分中亦具有相同的特徵。
圖6係繪示在一實施型態中之中間層之表面結構的SEM照片。在圖6中之SEM照片（b）係將SEM照片（a）之一部分（以實線包圍之區域）放大的照片。如圖6所示，中間層50包含在與第1面S1平行之截面形狀上形成多個空隙的隔牆。隔牆形成三維的網目狀結構。
圖7係用以說明在一實施型態中之中間層之表面結構之特徵的圖。圖7係將在圖6之SEM照片（b）中之以虛線包圍之區域放大的照片。空隙521（第1空隙）及空隙522（第2空隙）中介隔牆550而鄰接。在不區分空隙521與空隙522而說明的情況下，有時候表示為空隙520。
空隙之直徑，係在與第1面S1平行之截面上將在空隙之外緣上的2點連結之長度且此長度成為最大時的值。在此例中，空隙521之直徑d1在圖7所示之例中為約50 nm，但為5 nm以上且200 nm以下即可。空隙521之直徑d1（第1徑）以10 nm以上且100 nm以下為佳。空隙521之直徑d1亦可為10 nm以上且30 nm以下。空隙522之直徑d2（第2徑）在圖7所示之例中為約110 nm，但為空隙521之直徑d1的1.5倍以上。如此，中間層50具有多個空隙520之中至少一部分之空隙（例如上述空隙521）以及與此空隙鄰接之空隙（例如上述空隙522）的直徑大幅相異之關係。
在隔牆550之中為空隙521與空隙522所包夾之區域中最薄的部分之厚度d3在圖7所示之例中為約30 nm，較因隔牆550而區分之空隙521與空隙522之較小者的直徑（於此係直徑d1）之長度還小。如此，中間層50透過薄的隔牆550形成多個空隙。
圖8係繪示在形成在一實施型態中之中間層之後之截面結構的SEM照片。中間層50於與基體10之邊界部分包含邊界層551。邊界層551一般有時候亦稱作障壁層。隔牆550包含自邊界層551延伸之部分，包含相對於基體10之第1面S1垂直延伸之部分。空隙520包含相對於基體之第1面S1垂直擴張之部分。所謂垂直，不盡然限定於90度的情形，亦可具有數度之範圍。
接下來，使用圖9，說明在形成被覆層20之後之中間層50與被覆層20的關係。
圖9係繪示在形成在一實施型態中之被覆層之後之截面結構的SEM照片。在圖9中之SEM照片（b）係將SEM照片（a）之一部分（以線包圍之區域）放大的照片。於中間層50與被覆層20之邊界形成有各自結合的區域MA。區域MA係在形成被覆層20時藉由熔射之氧化鋁侵入至空隙之一部分來形成。被覆層20所侵入之深度，即使係深的部分亦為50 nm至80 nm左右。是故，被覆層20僅侵入至在中間層50之表面側（被覆層20側）之微少之部分存在的空隙520。
換言之，區域MA之厚度相比於中間層50非常少，於中間層50之大部分中殘存有被覆層20未侵入的空隙520。亦即，中間層50即使在形成被覆層20之後，亦存在與邊界層551鄰接且自被覆層20分隔一段距離的空隙520。藉由此空隙520的存在，可獲得應力鬆弛效果。若中間層50為0.1 μm以上，則可存在被覆層20未侵入的空隙520。尤其，被覆層20之形成時的熔射由於暴露於高溫狀態，故就算大幅產生起因於此種溫度變化的應力，亦可透過空隙520的存在來鬆弛應力。
接下來，評價如此形成之基體10、中間層50及被覆層20的密合性，以及基體10與被覆層20之表面之間的耐電壓。作為比較例，使用為了提升密合性而對基體10施以粗面化處理的樣本，代替使用中間層50。密合性透過拉伸試驗來確認。拉伸試驗遵循ASTM C633來實施。耐電壓試驗以JIS C2110為參考來實施。
圖10係用以說明對於在經施以粗面化處理之基體之表面上形成有被覆層之樣本進行拉伸試驗之結果的圖。於此，對於基體10進行粗面化處理（100 μm左右之凹凸形成）並透過熔射形成被覆層20來作為比較例之構成。亦即，以往技術與在於上已述之一實施型態中之例，在基體10具有透過噴吹處理予以粗面化之表面而不存在中間層50這點上相異。對於被覆層20使用接合劑80而安裝支撐棒90，將支撐棒90與基體10固定於拉伸試驗機。對於比較例之樣本的拉伸試驗之結果，在所有樣本（10個樣本，在圖10所示之照片中示例其中5個樣本）中，於基體10與被覆層20之邊界上斷裂。斷裂時的強度亦即密合強度皆未達20 MPa，在10個樣本的平均為17 MPa。
對於比較例之樣本的耐電壓試驗之結果，被覆層20的耐電壓皆未達28 kVDC／mm。可想見主要原因在於：因於基體10之表面存在凸起而其頂點降低了耐電壓。
圖11係用以說明對於在形成於基體上之中間層上形成有被覆層之樣本進行拉伸試驗之結果的圖。於此，對於基體10形成中間層50並進一步透過熔射形成被覆層20來作為在於上已述之一實施型態中之構成。對於被覆層20使用接合劑80而安裝支撐棒90，將支撐棒90與基體10固定於拉伸試驗機。對於此在一實施型態中之樣本的拉伸試驗之結果，所有樣本（10個樣本，在圖11所示之照片中示例其中5個樣本）中，於被覆層20與中間層50之邊界及被覆層20之內部斷裂。斷裂時的強度亦即密合強度，任一樣本皆為17 MPa以上，在10個樣本的平均為22 MPa。幾乎所有樣本的密合強度成為係為在比較例之樣本中獲得之密合強度之最大值以上的20 MPa以上。亦即，藉由如於上已述之一實施型態設置中間層50，可輕易實現將密合強度做成20 MPa以上。此密合強度以22 MPa以上為更佳。因包含在被覆層20之內部的斷裂，故被覆層20與中間層50的密合強度亦可謂較在被覆層20中的斷裂強度還大。
對於此在一實施型態中之樣本的耐電壓試驗之結果，中間層50及被覆層20之堆疊體的耐電壓皆為28 kVDC／mm以上。
如此形成中間層50的樣本，其密合強度及耐電壓變得較使用粗面化處理的樣本還高。藉由具有中間層50滿足至少一部分之於上已述之條件的結構，可較進行粗面化處理的情形還要提升密合強度。尤其，若做成在中間層50所具有之空隙520露出至表面之狀態下形成利用熔射之被覆層20，則藉由被覆層20稍微侵入至空隙520，就算係較在粗面化處理上具有效果之凹凸的深度非常薄的層體，亦可較進行粗面化處理的情形還要提高密合強度。
此時，中間層50滿足：具有較空隙520之直徑薄的透過隔牆550形成的空隙520、包含滿足鄰接之空隙520之直徑相異1.5倍以上之條件的空隙520、隔牆550具有網目狀結構之至少1個條件即可，亦可滿足多個條件。藉由滿足多個條件，亦可更加提升密合性。
於在鋁之基板上形成有機樹脂的情況下，自以往以來已知有藉由對基板表面施以氧化處理以預先形成具有空隙的氧化皮膜來提高密合性的技術。此種有機樹脂首先以液體狀塗布於基板表面。此時，所塗布的材料會以掩埋住氧化皮膜之所有空隙之方式滲透。是故，氧化皮膜中之空隙不會殘存而全部為有機樹脂所填充。此時，在有機樹脂滲透至空隙之量少的情況下，會看到密合性降低。再者，在使用有機樹脂的情況下，包含藉由將所塗布之液體狀之材料加熱處理以使之固化的工序。
另一方面，透過熔射形成被覆層20時的熔射粒子由於一接觸到中間層50便旋即凝固，故僅會侵入至中間層50之空隙520之表面之一部分。如此，有機樹脂與以熔射等形成的無機材料之製造時的狀況完全相異。
再者，在透過熔射形成被覆層的情況下，亦如於上已述之專利文獻1所示，即使形成氧化皮膜，以熔射形成的材料之密合性亦差，一般技術上仍會進行粗面化處理。因此，即使在如專利文獻1形成氧化皮膜的情況下，亦需要形成可耐受粗面化之厚度的膜體。
如此，若為通常之技術者則無法想到將為了提升有機樹脂與基板之密合性而使用之薄的氧化皮膜，應用於提升以熔射形成之材料與基板之密合性。本發明人透過新的著眼點，首次發現即使係此種薄的氧化皮膜，亦可提升以熔射形成之層體的密合性。惟如上所述，在有機樹脂的情形下，藉由滲透至氧化皮膜之空隙來提升密合性，而以熔射形成之層體僅稍微侵入至空隙，故提升密合性的原理有可能彼此相異。
〈變形例〉
本揭露並非受於上已述之實施型態限定者，包含其他各式各樣的變形例。舉例而言，於上已述之實施型態係為了以易懂之方式說明本揭露而詳細說明者，不盡然受限於具備所說明之所有構成者。並且，對於各實施型態之構成之一部分，能夠進行其他構成之追加、刪除、置換。以下說明一部分之變形例。
（1）中間層50可藉由調整製造條件使結構有各式各樣的變化。
圖12係繪示在變形例中之中間層之表面結構的SEM照片。若在與於上已述之一實施型態相異之條件下對基體10施以氧化處理，則圖12所示之變形例之中間層50A可如同中間層50獲得具有三維之網目狀結構之隔牆的表面結構。另一方面，若要與在一實施型態中之圖6所示之中間層50相比，中間層50A控制成整體空隙之直徑小，具有10 nm以上且30 nm以下之直徑的空隙變多。即使係具有此種表面結構的中間層50A，透過熔射形成之被覆層20仍可稍微侵入至出現於表面的空隙，獲得與在一實施型態中之中間層50相同的效果。
（2）包含基體10、中間層50及被覆層20的堆疊結構體，在上述一實施型態中應用於在半導體製造裝置100中之載台1，但亦可使用於與載台1相異之用途。尤其，可應用作為提高將基體透過熔射被覆時之密合強度的方法。被覆層20依用途亦可為氧化鋁以外之絕緣材料，亦可為導電材料，只要係如透過熔射來被覆之包含金屬原子的層體即可。被覆層20亦可為例如：氧化釔或氟氧化釔、鎳鉻合金、鎳鋁合金。
1:載台 10:基體 20:被覆層 50,50A:中間層 80:接合劑 90:支撐棒 100:半導體製造裝置 520,521,522:空隙 550:隔牆 551:邊界層 CH:腔室 CT:絕緣層 FC:導入口 EB:排出口 EC:電極 MG:內部磁鐵 S1:第1面 S2:第2面 TG:目標物 PG:電源 WF:半導體晶圓 d1,d2:直徑 d3:厚度 MA:區域
〈圖1〉係繪示在一實施型態中之半導體製造裝置的圖。
〈圖2〉係示意繪示在一實施型態中之於載台之表面周遭之截面結構的圖。
〈圖3〉係用以說明在一實施型態中之載台之製造方法的流程圖。
〈圖4〉係用以說明在一實施型態中之載台之製造方法的圖。
〈圖5〉係用以說明在一實施型態中之載台之製造方法的圖。
〈圖6〉係繪示在一實施型態中之中間層之表面結構的SEM照片。
〈圖7〉係用以說明在一實施型態中之中間層之表面結構之特徵的圖。
〈圖8〉係繪示在形成在一實施型態中之中間層之後之截面結構的SEM照片。
〈圖9〉係繪示在形成在一實施型態中之被覆層之後之截面結構的SEM照片。
〈圖10〉係用以說明對於在經施以粗面化處理之基體之表面上形成有被覆層之樣本進行拉伸試驗之結果的圖。
〈圖11〉係用以說明對於在形成於基體上之中間層上形成有被覆層之樣本進行拉伸試驗之結果的圖。
〈圖12〉係繪示在變形例中之中間層之表面結構的SEM照片。
10:基體
20:被覆層
50:中間層
520:空隙
550:隔牆
551:邊界層
MA:區域

Claims (17)

  1. 一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的隔牆；前述中間層具有包覆前述基體之前述第1面的邊界層；前述被覆層配置於在前述中間層中之前述多個空隙之一部分；前述多個空隙包含與前述邊界層鄰接且自前述被覆層分隔一段距離的空隙，前述多個空隙包含第1空隙，以及與該第1空隙鄰接的第2空隙，前述第1空隙的第1徑為10nm以上且100nm以下，前述第2空隙的第2徑為前述第1徑的1.5倍以上，前述第1空隙與前述第2空隙之間的隔牆之厚度較前述第1空隙的前述第1徑之長度還小。
  2. 如請求項1所述之堆疊結構體，其中前述第1徑為10nm以上且30nm以下。
  3. 如請求項1所述之堆疊結構體，其中前述第1空隙與前述第2空隙之間的隔牆之厚度為30nm。
  4. 如請求項1所述之堆疊結構體，其中前述隔牆包含網目狀結構。
  5. 如請求項1所述之堆疊結構體，其中前述中間層之厚度為2μm以下，前述被覆層與前述中間層的密合強度較在前述被覆層中的斷裂強度還大，前述中間層及前述被覆層的耐電壓為28kVDC/mm以上。
  6. 一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的網目狀之隔牆，前述多個空隙包含第1空隙，以及與該第1空隙鄰接的第2空隙，前述第1空隙的第1徑為10nm以上且100nm以下，前述第2空隙的第2徑為前述第1徑的1.5倍以上， 前述第1空隙與前述第2空隙之間的隔牆之厚度較前述第1空隙的前述第1徑之長度還小。
  7. 一種堆疊結構體，其係適合半導體製造裝置的堆疊結構體，包含：包含鋁之具有第1面的基體、配置於前述基體之前述第1面之包含氧化鋁的中間層，與配置於前述中間層上之包含金屬原子的被覆層；其中前述中間層具有在與前述第1面平行之截面形狀上形成多個空隙的隔牆；前述中間層之厚度為2μm以下；前述被覆層與前述中間層的密合強度較在前述被覆層中的斷裂強度還大；前述中間層及前述被覆層的耐電壓為28kVDC/mm以上，前述多個空隙包含第1空隙，以及與該第1空隙鄰接的第2空隙，前述第1空隙的第1徑為10nm以上且100nm以下，前述第2空隙的第2徑為前述第1徑的1.5倍以上，前述第1空隙與前述第2空隙之間的隔牆之厚度較前述第1空隙的前述第1徑之長度還小。
  8. 如請求項1所述之堆疊結構體，其中前述基體與前述被覆層的密合強度為20MPa以上。
  9. 如請求項1所述之堆疊結構體，前述隔牆具有相對於前述第1面垂直延伸之部分，前述空隙具有相對於前述第1面垂直擴張之部分。
  10. 如請求項1所述之堆疊結構體，其中前述金屬原子係鋁。
  11. 如請求項10所述之堆疊結構體，前述被覆層包含氧化鋁。
  12. 如請求項1所述之堆疊結構體，前述被覆層係熔射膜之層體。
  13. 一種載台，其包含如請求項1所述之堆疊結構體；其中前述被覆層係絕緣體；在與前述第1面相反之側的第2面上具有於前述基體之至少一部分中未形成前述被覆層的區域。
  14. 一種半導體製造裝置，其包含：如請求項13所述之載台與配置有前述載台的腔室。
  15. 如請求項14所述之半導體製造裝置，其於前述腔室更具備用以使電漿產生的電極。
  16. 一種堆疊結構體的製造方法，其係適合半導體製造裝置的堆疊結構體的製造方法，包含下述情事： 對包含鋁的基體施以氧化處理，在前述基體之第1面上形成具有多個空隙的氧化鋁之中間層，在前述中間層上以侵入至前述多個空隙之一部分之方式透過熔射形成包含金屬原子的被覆層，前述多個空隙包含第1空隙，以及與該第1空隙鄰接的第2空隙，前述第1空隙的第1徑為10nm以上且100nm以下，前述第2空隙的第2徑為前述第1徑的1.5倍以上，前述第1空隙與前述第2空隙之間的隔牆之厚度較前述第1空隙的前述第1徑之長度還小。
  17. 如請求項16所述之堆疊結構體的製造方法，其中前述中間層之厚度為2μm以下。
TW111148380A 2021-12-21 2022-12-16 堆疊結構體、載台、半導體製造裝置及堆疊結構體的製造方法 TWI831525B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-207546 2021-12-21
JP2021207546A JP2023092365A (ja) 2021-12-21 2021-12-21 積層構造体、半導体製造装置および積層構造体の製造方法

Publications (2)

Publication Number Publication Date
TW202329218A TW202329218A (zh) 2023-07-16
TWI831525B true TWI831525B (zh) 2024-02-01

Family

ID=86902134

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111148380A TWI831525B (zh) 2021-12-21 2022-12-16 堆疊結構體、載台、半導體製造裝置及堆疊結構體的製造方法

Country Status (5)

Country Link
JP (1) JP2023092365A (zh)
KR (1) KR20240057453A (zh)
CN (1) CN118251757A (zh)
TW (1) TWI831525B (zh)
WO (1) WO2023120112A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210245A (ja) * 1990-12-15 1993-08-20 Fuji Xerox Co Ltd アルミニウムまたはアルミニウム合金の陽極酸化皮膜の封孔処理方法および静電荷像担持用誘電体部材
JP2006241589A (ja) * 2005-01-18 2006-09-14 Applied Materials Inc 多層コーティングを有する耐食アルミニウムコンポーネント
JP2017115193A (ja) * 2015-12-22 2017-06-29 アイシン精機株式会社 アルミニウム成形品及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114189A (ja) 1998-10-06 2000-04-21 Toshiba Corp 真空処理装置
JP4856978B2 (ja) * 2006-02-21 2012-01-18 株式会社日立ハイテクノロジーズ プラズマエッチング装置及び処理室の内壁の形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210245A (ja) * 1990-12-15 1993-08-20 Fuji Xerox Co Ltd アルミニウムまたはアルミニウム合金の陽極酸化皮膜の封孔処理方法および静電荷像担持用誘電体部材
JP2006241589A (ja) * 2005-01-18 2006-09-14 Applied Materials Inc 多層コーティングを有する耐食アルミニウムコンポーネント
JP2017115193A (ja) * 2015-12-22 2017-06-29 アイシン精機株式会社 アルミニウム成形品及びその製造方法

Also Published As

Publication number Publication date
WO2023120112A1 (ja) 2023-06-29
JP2023092365A (ja) 2023-07-03
KR20240057453A (ko) 2024-05-02
TW202329218A (zh) 2023-07-16
CN118251757A (zh) 2024-06-25

Similar Documents

Publication Publication Date Title
KR101502637B1 (ko) 반도체 재료 프로세싱 장치의 알루미늄-도금 컴포넌트 및 그 컴포넌트의 제조 방법
US20070215278A1 (en) Plasma etching apparatus and method for forming inner wall of plasma processing chamber
TWI831818B (zh) 陽極氧化鈦材及其製造方法
KR20090101304A (ko) 플라즈마 챔버 재료로서의 산화이트륨의 수명 연장
JP2005268654A (ja) 静電チャック
KR20090080899A (ko) 기판 처리 장치용의 부품 및 피막 형성 방법
TWI733836B (zh) 金屬構件及其製造方法以及具有該金屬構件的處理室
KR100924852B1 (ko) 기판 처리 장치용 부품 및 피막 형성 방법
JP2002356761A (ja) プラズマ処理容器内部材の製造方法、及び当該製造方法により製造されたプラズマ処理容器内部材
TWI831525B (zh) 堆疊結構體、載台、半導體製造裝置及堆疊結構體的製造方法
JP6257944B2 (ja) アルミニウム合金部材およびアルミニウム合金の表面保護膜形成方法
JP5369083B2 (ja) 高耐電圧性を有する表面処理アルミニウム部材およびその製造方法
JP3148878B2 (ja) アルミニウム板、その製造方法及び該アルミニウム板を用いた防着カバー
JP6327242B2 (ja) アルミニウム成形品及びその製造方法
TWI741320B (zh) 電漿處理裝置用構件
JP4165195B2 (ja) 金属コア基板及び金属コア配線板
JP5438485B2 (ja) 表面処理部材
KR101355505B1 (ko) 정전척 및 정전척 제조방법
TWI823071B (zh) 零部件、等離子體反應裝置及零部件加工方法
KR20170055431A (ko) 금속부품 및 그 제조 방법 및 금속부품을 구비한 공정챔버
JP7066868B2 (ja) 反応室コンポーネント、作製方法、及び反応室
KR20180131279A (ko) 알루미늄 부재의 재사용 방법
JP2023140500A (ja) 被覆構造体および保持装置
CN116598182A (zh) 防导通结构及制造方法、晶片舟和半导体工艺设备
JP2003247071A (ja) バリアメタル膜作製装置及びバリアメタル膜作製方法