TWI825862B - 積體電路及其形成方法 - Google Patents

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學理 莊
鄧立峯
吳偉成
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台灣積體電路製造股份有限公司
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Abstract

本揭露的各種實施例為針對具有第一IC結構的積體電路(IC)，包含第一基板、第一內連結構以及第一混合接合結構。第二IC結構包含第二基板以及第二混合接合結構，其在接合介面抵接第一混合接合結構。第二基板包含第一及第二裝置區，包含第一半導體裝置以及第二半導體裝置。第一半導體裝置為第一類型IC裝置，第二半導體裝置為不同於第一類型IC裝置的第二類型IC裝置。接合佈線結構將第一內連結構耦接到第一及第二半導體裝置。橫向佈線結構從第一裝置區的下方連續橫向延伸到第二裝置區的下方。

Description

積體電路及其形成方法
本發明實施例揭露一種積體電路及其形成方法。
半導體產業藉由縮小最小特徵尺寸不斷提高積體電路(integrated circuits；ICs)的處理能力及功耗。然而，近年來，製程限制使得繼續縮小最小特徵尺寸變得困難。將二維(2D)ICs堆疊成三維(3D)ICs已成為繼續提高ICs處理能力及功耗的一種潛在方式。導電接合結構被用來將堆疊的2D ICs電性耦接在一起。
本揭露涉及一種積體電路(IC)，包含：一第一IC結構，包含一第一基板、一在該第一基板上之第一內連結構、以及一，在該第一內連結構上之第一混合接合結構；一第二IC結構，包含一第二基板、一在該第二基板上之第二內連結構、一在該第二內連結構上之第二混合接合結構，其中一接合介面在該第一混合接合結構以及該第二混合接合結構之間，其中該第二基板包含一第一裝置區，其包含第一半導體裝置，以及包含一第二裝置區，其包含第二半 導體裝置，該第一半導體裝置為第一類型IC裝置，該第二半導體裝置為不同於該第一類型IC裝置的一第二類型IC裝置；以及一接合佈線結構，設置在該第二混合接合結構中，其中該接合佈線結構將該第一內連結構耦接到該第一半導體裝置以及該第二半導體裝置，其中該接合佈線結構包含一橫向佈線結構，其從該第一裝置區的下方連續橫向延伸到該第二裝置區的下方。
本揭露還涉及一種積體電路(IC)，包含：複數個第一半導體裝置，設置在一第一基板上，其中該第一半導體裝置主要包含一第一類型IC裝置；一第一混合接合結構，設置在該第一基板上，且包含複數個第一導電接合結構；複數個第二半導體裝置，設置在一第二基板上，其中該第二半導體裝置主要包含一第二類型IC裝置，其不同於該第一類型IC裝置；一第二混合接合結構，設置在該第二基板上，且包含複數個第二導電接合結構，其中一接合介面為在該複數個第一導電接合結構以及該複數個第二導電接合結構之間，以及界定複數個接合金屬結構，其中該複數個接合金屬結構包含一第一接合金屬結構，其從一第二接合金屬結構橫向偏移；以及一接合佈線結構，設置在該複數個第二導電接合結構以及該第二基板之間的該第二混合接合結構中，其中該接合佈線結構將該第一半導體裝置耦接到該第二半導體裝置，其中接合佈線結構包含一橫向佈線結構，其具有一第一部分，其直接覆蓋該第一接合金屬結構；以及一第二部分，其直接覆蓋該第二接合金屬結構。
本揭露另涉及一種形成一積體電路(IC)的方法，該方法包含：形成複數個第一半導體裝置在一第一基板上，其中該第一半導體裝置主要包含一第一類型CI裝置，以及藉由一第一製造製程而形成；形成一第一混合接合結構在該第一基板上；形成複數個第二半導體裝置在一第二基板上，其中第二半導體裝置主要包含一第二類型IC裝置，其不同於第一類型IC裝置，其中該第二半導體裝置為藉由不同於該第一製造製程的一第二製造製程而形成；形成一第 二混合接合結構在該第二基板上，其中該第二混合接合結構包含一橫向佈線結構；以及接合該第一混合接合結構到該第二混合接合結構，使該第二半導體裝置為從該第一半導體裝置中的至少一者橫向偏移一非零距離，其中該橫向佈線結構沿著該非零距離連續延伸，以及將該第一半導體裝置中的至少一者電性耦接到該第二半導體裝置。
100:剖面圖
102a:第一IC結構
102b:第二IC結構
103:接合介面
104a:第一基板
104b:第二基板
106a:第一內連結構
106b:第二內連結構
108a:第一混合接合結構
108b:第二混合接合結構
110:接合佈線結構
112:上接合結構
114a:第一內連電介質結構
114b:第二內連電介質結構
116a:第一導電接點
116b:第二導電接點
118a:第一導電導線
118b:第二導電導線
120a:第一導電通孔
120b:第二導電通孔
122a:第一接合電介質結構
122b:第二接合電介質結構
124a:第一導電接合通孔
124b:第二導電接合通孔
126a:第一導電接合結構
126b:第二導電接合結構
128:電介質結構
130:橫向佈線結構
130a:第一橫向佈線結構/橫向佈線結構
130b:第二橫向佈線結構/橫向佈線結構
130c:第三橫向佈線結構/橫向佈線結構
130d:第四橫向佈線結構/橫向佈線結構
130e:第五橫向佈線結構/橫向佈線結構
132:垂直佈線結構
134:裝置區/第一裝置區
136:裝置區/第二裝置區
138:裝置區/第三裝置區
140:貫通基板通孔/TSVs
142:鈍化結構
144:上導電通孔
146:上導電導線
148:下凸塊結構
150:導電凸塊
152:區
200:透視圖
300:剖面圖
302:第一下裝置區/下裝置區
304:第二下裝置區/下裝置區
306:第三下裝置區/下裝置區
310:第一半導體裝置
312:下隔離結構
314:第一上裝置區/上裝置區
316:第二上裝置區/上裝置區
318:第三上裝置區
320:第一半導體裝置/半導體裝置
322:第二半導體裝置/半導體裝置
324:第三半導體裝置/半導體裝置
326:上隔離結構
328:接合金屬結構
328a:第一接合金屬結構
328b:第二接合金屬結構
330:區
400:透視圖
500:俯視圖
600:剖面圖
602:區
700:透視圖
800:透視圖
900:剖面圖
902:區
1000:透視圖
1100:剖面圖
1102:區
1200:透視圖
1300:剖面圖
1302:中間再分佈結構
1304:再分佈電介質結構
1306:再分佈導線
1308:再分佈通孔
1310:第一鈍化層
1312:第二鈍化層
1400:剖面圖
1500:透視圖
1502:下晶圓
1504:上晶圓
1506:下IC結構
1506a:第一下IC結構/下IC結構
1508:上IC結構
1508a:第一上IC結構/上IC結構
1510a:第一上裝置區/上裝置區
1510b:第二上裝置區/上裝置區
1510c:第三上裝置區/上裝置區
1510d:第四上裝置區/上裝置區
1510e:第五上裝置區/上裝置區
1512a:第一下裝置區/下裝置區
1512b:第二下裝置區/下裝置區
1512c:下裝置區
1512d:下裝置區
1512e:下裝置區
1514:虛線
1600:剖面圖
1700:剖面圖
1800:剖面圖
1900:剖面圖
2000:剖面圖
2100:剖面圖
2200:剖面圖
2300:剖面圖
2400:流程圖
2402:操作
2404:操作
2406:操作
2408:操作
2410:操作
2412:操作
2414:操作
2416:操作
L1:第一長度
L2:第二長度/長度
Ld:橫向距離
W1:第一寬度
W2:第二寬度
當結合所附圖式而閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種特徵之尺寸。
圖1說明多維積體電路(IC)結構的一些實施例的剖面圖，包含接合到第二IC結構的第一IC結構，其中第二IC結構包含組構為在第一及第二IC結構之間佈線電性連接的導電接合層。
圖2說明圖1的多維IC結構的區的一些實施例的透視圖。
圖3說明圖1的多維IC結構的一些不同實施例的剖面圖，其中第二IC結構包含多層的複數個橫向佈線結構。
圖4說明圖3的多維IC結構的區的一些實施例的透視圖。
圖5說明圖3的多維IC結構的一些實施例的俯視圖。
圖6說明圖3的多維IC結構的一些不同實施例的剖面圖。
圖7及圖8說明圖6的多維IC結構的一些實施例的區的各種透視圖。
圖9說明圖3的多維IC結構的一些不同實施例的剖面圖。
圖10說明圖9的多維IC結構的區的一些實施例的透視圖。
圖11說明圖3的多維IC結構的一些不同實施例的剖面圖。
圖12說明圖11的多維IC結構的一些實施例的區的透視圖。
圖13及圖14說明圖1的多維IC結構的一些不同實施例的各種剖面圖。
圖15說明第一IC結構覆蓋第二IC結構的一些實施例的透視圖。
圖16至圖23說明用於形成多維IC結構的方法的一些實施例的一系列剖面圖，包含接合到第二IC結構的第一IC結構，其中第二IC結構包含組構為在第一及第二IC結構之間佈線電性連接的導電接合層。
圖24說明用於形成多維IC結構的方法的一些實施例的流程圖，包含接合到第二IC結構的第一IC結構，其中第二IC結構包含組構為在第一及第二IC結構之間佈線電性連接的導電接合層。
本揭露提供許多不同實施例，或示範例，用於實現本揭露的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重複元件符號及/或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。
此外，空間相對術語，如「在...下面」、「在...下方」、「下」、「在...上方」、「上」、及類似術語，可在此用於描述一個元件或特徵與另一 個(些)元件或特徵的關係，如圖中所示。空間上的相對術語旨在包含設備在使用或操作中的不同定向，以及圖中描述的定向。該設備可有其他定向(旋轉90度或其他定向)，本文使用的空間相對描述同樣可相應地解釋。
三維(3D)積體電路(IC)可包含第一IC結構以及堆疊在第一IC結構上的第二IC結構。第一及第二IC結構可分別包含半導體基板、內連結構以及接合結構。內連結構為在半導體基板之間，以及接合結構為在內連結構之間。複數個第一半導體裝置(例如邏輯裝置)為設置在第一IC結構的半導體基板上/內，且複數個第二半導體裝置(例如輸入/輸出(I/O)裝置、高壓(HV)裝置、射頻(RF)裝置等)為設置在第二IC結構的半導體基板上/內。內連結構包含交替堆疊的導線層(例如水平佈線)以及通孔層(例如垂直佈線)，且組構成在第一及第二IC結構中各別的半導體裝置之間為佈線電性連接。接合結構包含接合電介質層以及導電接合層。第一IC結構的接合結構在接合介面處與第二IC結構的接合結構相接(meets)。
複數個第一半導體裝置藉由導電接合層以及內連結構而電性耦接到複數個第二半導體裝置。接合結構的導電接合層組構為促進第一及第二IC結構的內連結構之間的良好電性連接以及良好的接合附著力。然而，通常在導電接合層中不執行電性佈線，從而限制了第一及第二IC結構的設計靈活性。例如，為了促進第一及第二IC結構中的半導體裝置之間的適當電性連接，第一IC結構中組構為控制半導體裝置(例如I/O裝置、HV裝置或RF裝置)的邏輯裝置為彼此橫向對齊。在第一及第二IC結構中的相應半導體裝置彼此橫向對齊，削弱了第一及/或第二IC結構的設計靈活性。為了增加設計的靈活性，可在第一及第二IC結構的內連結構中增加附加的導線層以及通孔層。這可能有助於提高設計靈活性，但會增加第一及第二IC結構中的電阻、增加半導體基板的翹曲(warpage)，且增加製造3D IC的成本/時間。此外，複數個第一半導體裝置可 藉由中介層(interposer)而電性耦接該複數個第二半導體裝置，及/或接合結構可包含一或多個焊接凸塊。然而，包含中介層/或一或多個焊接凸塊增加了用於耦接複數個第一及第二半導體裝置的導電結構的數量，從而增加了3D IC的電阻，以及增加了製造3D IC的成本/時間。
本揭露的各種實施例針對的是多維IC結構，包含接合結構，其分別包含組構為佈線電性連接的導電接合層。該多維IC結構包含彼此垂直堆疊的第一IC結構以及第二IC結構。第一及第二IC結構分別包含半導體基板、內連結構、以及混合接合結構。此外，第一IC結構具有主要包含單一類型IC裝置(例如邏輯裝置)的複數個第一半導體裝置，以及第二IC結構具有設置在各種裝置區的複數個第二半導體裝置，各裝置區主要包含不同類型的IC裝置(例如主要包含第一類型IC裝置的第一裝置區以及主要包含不同於第一類型IC裝置的第二類型IC裝置的第二裝置區)。
混合接合結構包含接合電介質結構以及導電接合結構。該混合接合結構在接合介面處相接。再者，第二IC結構的混合接合結構包含複數個橫向佈線結構(例如水平佈線)以及複數個垂直佈線結構(例如垂直佈線)，其結構為在第一及第二IC結構的半導體裝置之間佈線電性連接。這減輕了將複數個第一半導體裝置與複數個第二半導體裝置中的相應半導體裝置對齊(例如橫向對齊)的重要性，從而提高了設計靈活性。此外，在第一及第二IC結構的混合接合結構中併入電性佈線，減輕了在第一及第二IC結構中使用附加的佈線結構(例如，諸如中介層、焊接凸塊、內連導線、內連通孔等)，從而降低了多維IC結構的電阻、製造成本及/或翹曲。
圖1說明多維積體電路(IC)結構的一些實施例的剖面圖100，包含接合到第二IC結構的第一IC結構，其中第二IC結構包含組構為在第一及第二IC結構之間佈線電性連接的導電接合層。
圖1的多維IC結構包含第一IC結構102a以及第二IC結構102b。第一及第二IC結構102a、102b分別包含第一及第二基板104a、104b、第一及第二內連結構106a、106b以及第一及第二混合接合結構108a、108b。第一及第二基板104a、104b可例如為或包含絕緣體上的矽基板(silicon-on-insulator substrate；SOI)、塊狀矽(bulk silicon)、單晶矽、矽鍺、磊晶矽、一些其他類型的半導體基板、或前述的組合。在不同的實施例中，第一及第二基板104a、104b可各稱為半導體晶片或半導體基板。
此外，複數個第一半導體裝置(未顯示)可設置在第一基板104a內及/或上。第一IC結構102a的複數個第一半導體裝置可為邏輯裝置或另一個合適的裝置。複數個第二半導體裝置(未顯示)可設置在第二基板104b內及/或上。複數個第二半導體裝置為設置越過第二基板104b的複數個裝置區134-138。例如，第一半導體裝置(未顯示)可設置在第二基板104b的第一裝置區134內及/或上，第二半導體裝置(未顯示)可設置在第二基板104b的第二裝置區136內及/或上，而第三半導體裝置(未顯示)可設置在第二基板104b的第三裝置區138內及/或上。第一、第二及第三半導體裝置可彼此不同及/或可各為不同的應用而組構。在一些實施例中，第一裝置區134中的第一半導體裝置可為射頻(RF)裝置，第二裝置區136中的第二半導體裝置可為輸入/輸出(I/O)裝置，而第三裝置區138中的第三半導體裝置可為高壓(HV)裝置。在各種實施例中，第一及第二基板104a、104b各包含單一連續材料(例如單一連續矽層或其他合適的材料)。在一些實施例中，第二基板104b包含單一半導體材料(例如矽)，其從複數個裝置區134-138中的第一、第二及第三半導體裝置橫向連續延伸及/或圍繞複數個裝置區134-138中的第一、第二及第三半導體裝置。
第一及第二內連結構106a、106b設置在第一及第二基板104a、104b之間，且藉由第一及第二混合接合結構108a、108b彼此隔開。第一內連結構106a 包含第一內連電介質結構114a、複數個第一導電接點116a、複數個第一導電導線118a、以及複數個第一導電通孔120a。同樣地，第二內連結構106b包含第二內連電介質結構114b、複數個第二導電接點116b、複數個第二導電導線118b以及複數個第二導電通孔120b。在一些實施例中，第一及第二內連電介質結構114a、114b可分別包含複數個電介質層。第一及第二內連電介質結構114a、114b的電介質層可例如為或包含二氧化矽、低k電介質材料、極低k電介質材料(extreme low-k dielectric material)、其他一些電介質材料或前述材料的任何組合。在此，低k電介質材料是指電介質常數小於3.9的電介質。第一導電導線118a與第一導電通孔120a交替堆疊在第一內連電介質結構114a中。第二導電導線118b與第二導電通孔120b交替堆疊在第二內連電介質結構114b中。
上接合結構112覆蓋在第二基板104b上。在一些實施例中，上接合結構112包含複數個上導電通孔144、複數個上導電導線146、複數個下凸塊結構148、複數個導電凸塊150以及鈍化結構(passivation structure)142。複數個貫通基板通孔(TSVs)140從第二內連結構106b延伸到上接合結構112。TSVs 140組構為將第二內連結構106b電性耦接到上接合結構112，從而促進將第一及第二IC結構102a、102b的半導體裝置耦接到另一個IC裝置(未顯示)。上導電通孔144覆蓋在TSVs 140上，以及上導電導線146覆蓋在上導電通孔144上。下凸塊結構148設置在上導電導線146上，以及導電凸塊150設置在下凸塊結構148上。
第一及第二混合接合結構108a、108b設置在第一及第二內連結構106a、106b之間，且在接合介面103處彼此相接。在各種實施例中，第一混合接合結構108a藉由混合接合或一些其他合適的接合方式而接合到第二混合接合結構108b。在一些實施例中，第一混合接合結構108a包含第一接合電介質結構122a、複數個第一導電接合通孔124a、以及複數個第一導電接合結構126a。在各種實施例中，第二混合接合結構108b包含第二接合電介質結構122b、複數個第 二導電接合通孔124b、複數個第二導電接合結構126b以及接合佈線結構110。在另一實施例中，接合佈線結構110包含電介質結構128、複數個橫向佈線結構130、以及複數個垂直佈線結構132。複數個第一導電接合通孔124a以及複數個第一導電接合結構126a為電性耦接到第一內連結構106a。複數個第二導電接合通孔124b以及複數個第二導電接合結構126b為藉由橫向佈線結構130以及垂直佈線結構132而電性耦接到第二內連結構106b。在各種實施例中，接合佈線結構110可組構為混合接合再分佈結構，其中複數個橫向佈線結構130組構為混合接合再分佈導線，且複數個垂直佈線結構132組構為混合接合再分佈通孔。
第一IC結構102a藉由第一及第二混合接合結構108a、108b而耦接到第二IC結構102b。在一些實施例中，接合介面103包含金屬接合區以及電介質接合區。例如，複數個第一及第二導電接合結構126a、126b彼此接觸的區界定為金屬接合區，而第一及第二接合電介質結構122a、122b彼此接觸的區界定為電介質接合區。在各種實施例中，金屬接合區可電性耦接到第一及第二內連結構106a、106b。
在一些實施例中，第一及第二混合接合結構108a、108b包含組構為在第一及/或第二IC結構102a、102b的半導體裝置之間佈線電性連接的一或多個導電結構。在這樣的實施例中，複數個第一及第二導電接合結構126a、126b以及複數個橫向佈線結構130可組構以提供橫向電性佈線(例如水平佈線)。此外，複數個第一及第二導電接合通孔124a、124b以及複數個垂直佈線結構132組構為提供垂直電性佈線(例如垂直佈線)。例如，如在第一及第二混合接合結構108a、108b的區152所見，複數個橫向佈線結構130的第一橫向佈線結構130a從第一裝置區134的下方連續橫向延伸到第二裝置區136的下方。這在一定程度上有利於將第一IC結構102a的半導體裝置電性耦接到第二IC結構102b的半導體裝置，而不需要第一及第二IC結構102a、102b的相應半導體裝置為彼此對齊(例 如彼此橫向對齊)。因此，第一及第二混合接合結構108a、108b可促進第一及第二IC結構102a、102b之間的良好電性連接以及良好的接合附著力，同時在第一及/或第二IC結構102a、102b的半導體裝置之間佈線電性連接。因此，第一及第二混合接合結構108a、108b有利於提高第一及第二IC結構102a、102b的設計靈活性，同時減少多維IC結構的電阻、製造成本及/或翹曲。
圖2說明圖1的第一及第二混合接合結構的區的一些實施例的透視圖200。在各種實施例中，圖2的透視圖200對應於第一及第二混合接合結構(圖1的108a、108b)的區(圖1的152)。
如圖2的透視圖200中所示，第一混合接合結構(圖1的108a)的第一導電接合通孔124a具有第一長度L1以及第一寬度W1。在一些實施例中，第一長度L1在約0.05微米(um)至約2um或另一合適值的範圍內。在另一實施例中，第一寬度W1在約0.05um至約2um或另一合適值的範圍內。可理解的是，雖然第一寬度W1以及第一長度L1為提供用於第一導電接合通孔124a，複數個第一及第二導電接合通孔(圖1的124a、124b)以及複數個垂直佈線結構(圖1的132)中的通孔中的每一者可具有第一寬度W1以及第一長度L1，其具有前述提供的值的範圍。此外，第一混合接合結構(圖1的108a)的第一導電接合結構126a具有第二長度L2以及第二寬度W2。在各種實施例中，第二寬度W2在約0.5um至約3um或另一合適值的範圍內。在另一實施例中，第二長度L2在約0.5um至約10um或另一合適值的範圍內。可理解的是，雖然第二寬度W2以及第二長度L2提供為用於第一導電接合結構126a，複數個第一及第二導電接合結構(圖1的126a、126b)以及複數個橫向佈線結構(圖1的130)中的導電特徵中的每一者可具有第二寬度W2以及第二長度L2，其具有前述提供的值的範圍。在各種實施例中，第一橫向佈線結構130a的長度L2大於第一及第二導電接合結構126a、126b的第二長度L2。
圖3說明圖1的多維IC的一些替代實施例的剖面圖300，其中接合佈線結構110包含多層的橫向佈線結構130以及垂直佈線結構132。
第一內連結構106a的第一導電通孔120a堆疊在複數個第一導電導線118a中的相鄰導電導線之間。同樣地，第二內連結構106b的第二導電通孔120b堆疊在複數個第二導電導線118b中的相鄰導電導線之間。在各種實施例中，第一混合接合結構108a的複數個第一導電接合通孔124a直接接觸複數個第一導電導線118a中的最頂部層導電導線。複數個第一導電接合結構126a覆蓋在複數個第一導電接合通孔124a上，並直接接觸複數個第二導電接合結構126b及/或直接接觸第二接合電介質結構122b。因此，第一內連結構106a可直接接觸及/或直接電性耦接到第一混合接合結構108a。
接合佈線結構110設置在第二內連結構106b以及第二混合接合結構108b之間。在一些實施例中，垂直佈線結構132的頂部層直接接觸複數個第二導電導線118b的底部層。在另一實施例中，橫向佈線結構130的底部層直接接觸複數個第二導電接合通孔124b。因此，複數個第二導電接合結構126b藉由接合佈線結構110而電性耦接到第二內連結構106b。
第一IC結構102a包含設置在複數個下裝置區302-306中的複數個第一半導體裝置310，其中下裝置區302-306設置在第一基板104a內及/或上。複數個下裝置區302-306包含第一下裝置區302、第二下裝置區304以及第三下裝置區306。此外，複數個下隔離結構312設置在第一基板104a中。下隔離結構312可例如為或包含二氧化矽、氮化矽、碳化矽、另一種電介質材料或前述材料的任何組合，及/或可組構為淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離(deep trench isolation；DTI)結構或類似結構。複數個下隔離結構312各自組構為在複數個下裝置區302-306中為相應的下裝置區劃分(demarcate)一裝置區，且組構以將第一基板104a中的半導體裝置為彼此電性隔離。在一些實施 例中，第一下裝置區302的下隔離結構312劃分第一下裝置區302的外部邊界(outer boundary)，且橫向包圍及/或橫向包覆第一下裝置區302中的複數個第一半導體裝置310；第二下裝置區304的下隔離結構312劃分第二下裝置區304的外部邊界，且橫向包圍及/或橫向包覆第二下裝置區304中的複數個第一半導體裝置310；以及第三下裝置區306的下隔離結構312劃分第三下裝置區306的外部邊界，以及橫向包圍及/或橫向包覆第三下裝置區306中的複數個第一半導體裝置。
此外，第二IC結構102b包含設置在複數個上裝置區314-318中的複數個半導體裝置320-324，其中上裝置區314-318設置在第二基板104b內及/或上。複數個半導體裝置320-324包含設置在第一上裝置區314中的第一半導體裝置320、設置在第二上裝置區316中的第二半導體裝置322、以及設置在第三上裝置區318中的第三半導體裝置324。複數個上隔離結構326設置在第二基板104b中。上隔離結構326可例如為或包含二氧化矽、氮化矽、碳化矽、另一種電介質材料或前述材料的任何組合，且/或可組構為STI結構、DTI結構或類似結構。上隔離結構326各組購以在複數個上裝置區314-318中為相應的上裝置區劃分裝置區，且組構以將第二基板104b中的半導體裝置為彼此電性隔離。在一些實施例中，第一上裝置區314的上隔離結構326劃分第一上裝置區314的外部邊界，且橫向包圍及/或橫向包覆第一半導體裝置320；第二上裝置區316的上隔離結構326劃分第二上裝置區316的外部邊界，且橫向包圍及/或橫向包覆第二半導體裝置322；以及第三上裝置區318的上隔離結構326劃分第三上裝置區318的外部邊界，且橫向包圍及/或橫向包覆第三半導體裝置324。
在各種實施例中，複數個第一半導體裝置310為單一類型IC裝置，例如邏輯裝置，或一些其他合適的裝置。在各種實施例中，單一類型IC裝置可例如為或包含邏輯電晶體、邏輯閘極、多工器、正反器(flip-flop)、計數器、另一合適的邏輯裝置、記憶體裝置、靜態隨機存取記憶體(SRAM)裝置或 類似裝置。在一些實施例中，複數個第一半導體裝置310主要包含單一類型IC裝置，如邏輯裝置(例如包含超過約80%的邏輯裝置、包含超過約90%的邏輯裝置、包含超過約95%的邏輯裝置、包含約99%的邏輯裝置、包含約100%的邏輯裝置，僅包含邏輯裝置)。在各種實施例中，複數個第一半導體裝置310組構以控制複數個半導體裝置320-324中的裝置的運作。舉例而言，在一些實施例中，設置在第一下裝置區302中的複數個第一半導體裝置310組構為控制第二上裝置區316中的第二半導體裝置322；設置在第二下裝置區304中的複數個第一半導體裝置310組構為控制第三上裝置區318中的第三半導體裝置324；以及設置在第三下裝置區306中的複數個第一半導體裝置310組構為控制第一上裝置區314中的第一半導體裝置320。
在另一實施例中，上裝置區314-318的第一、第二及第三半導體裝置320-324各主要包含單一類型IC裝置(例如分別包含超過約80%、90%、95%或99%的單一類型IC裝置、包含約100%的單一類型IC裝置、僅包含單一類型IC裝置)。在不同的實施例中，第一上裝置區314的第一半導體裝置320主要包含為第一類型IC裝置(例如射頻裝置)的半導體裝置；第二上裝置區316的第二半導體裝置322主要包含為第二類型IC裝置(例如I/O裝置)的半導體裝置；以及第三上裝置區318的第三半導體裝置324主要包含為第三類型IC裝置(例如HV裝置)的半導體裝置。在一些實施例中，第一類型IC裝置、第二類型IC裝置及第三類型IC裝置各自彼此不同。在不同的實施例中，第一上裝置區314可主要包含第一類型IC裝置，且沒有第二類型IC裝置、沒有第三類型IC裝置、沒有邏輯裝置；第二上裝置區316可主要包含第二類型IC裝置，且沒有第一類型IC裝置、沒有第三類型IC裝置、以及沒有邏輯裝置；以及第三上裝置區318可主要包含第三類型IC裝置，且沒有第一類型IC裝置、沒有第二類型IC裝置、以及沒有邏輯裝置。在另外的實施例中，第一上裝置區314僅包含第一類型IC裝置，第二上裝置區316 僅包含第二類型IC裝置，以及第三上裝置區318僅包含第三類型IC裝置。此外，將第一、第二及第三類型IC裝置設置在單一基板(例如第二基板104b)上，減少了用於將多維IC的半導體裝置電性耦接在一起的導電結構(例如導電導線、導電通孔、焊接凸塊、接合結構等)的數量。這減少了與形成多維IC有關的製造成本，並減少了第一及第二IC結構102a、102b中的電阻。
在一些實施例中，第一上裝置區314的第一類型IC裝置可例如為或包含RF電晶體、RF開關、RF濾波器、RF放大器或另一合適的RF裝置。第二上裝置區316的第二類型IC裝置可例如為或包含I/O電晶體、緩衝電路、逆變器或其他合適的I/O裝置。第三上裝置區318的第三類型IC裝置可例如為或包含高壓電晶體、雙極功率電晶體、功率金屬氧化物半導體場效應電晶體(MOSFET)、絕緣閘極雙極電晶體或另一合適的高壓裝置。在一些實施例中，第三上裝置區318的第三半導體裝置324組構以在高電壓下運作，而第一基板104a的複數個第一半導體裝置310組構以在低於高電壓的低電壓下運作。
在一些實施例中，第一及第二混合接合結構108a、108b包含組構為在複數個下裝置區302-306的裝置以及複數個上裝置區314-318的裝置之間佈線電性連接的導電結構。在第一及第二混合接合結構108a、108b中併入電性佈線移除將複數個第一半導體裝置310與複數個上裝置區314-318中的相應半導體裝置320-324對齊的重要性。舉例而言，第二下裝置區304的複數個第一半導體裝置310組構以控制第三上裝置區318的第三半導體裝置324，其中第二下裝置區304從第三上裝置區318橫向偏移一個橫向距離Ld。在一些實施例中，接合佈線結構110包含第一橫向佈線結構130a，其組構為將第二下裝置區304中的半導體裝置電性耦接到第三上裝置區318中的半導體裝置，其中第一橫向佈線結構130a連續橫向延伸過橫向距離Ld。這在一定程度上移除將第二下裝置區304與第三上裝置區318對齊(例如橫向對齊)的重要性，並減少了第一及第二內連結構106a、 106b中的導電層的數量。因此，增加第一及第二IC結構102a、102b的設計靈活性，且減少多維IC結構的電阻、製造成本及/或翹曲。
在一些實施例中，接合佈線結構110進一步包含第二橫向佈線結構130b，其組構為將第一下裝置區302中的一或多個半導體裝置電性耦接到第二上裝置區316中的一或多個半導體裝置。在這樣的實施例中，第二橫向佈線結構130b連續橫向橫越(traverse)第一下裝置區302以及第二上裝置區316之間的區。第一及第二橫向佈線結構130a、130b在第一方向(例如沿著x軸)連續橫向延伸，以及接合佈線結構110進一步包含第三橫向佈線結構130c(在第一及第二混合接合結構108a、108b的區330中)，其在與第一方向正交的第二方向(例如沿著y軸)上連續橫向延伸(例如參見圖4)。
第一及第二混合接合結構108a、108b在接合介面103處相接且界定複數個接合金屬結構328。各接合金屬結構328包含第一混合接合結構108a的第一導電接合通孔124a以及第一導電接合結構126a；以及第二混合接合結構108b的第二導電接合通孔124b以及第二導電接合結構126b。在一些實施例中，各接合金屬結構328的第一導電接合通孔124a以及第一導電接合結構126a可為包含單一材料(例如銅)的單一連續結構；另外，各接合金屬結構328的第二導電接合通孔124b以及第二導電接合結構126b可為包含單一材料(例如銅)的單一連續結構。複數個接合金屬結構328包含從第二接合金屬結構328b橫向偏移的第一接合金屬結構328a。在一些實施例中，第一橫向佈線結構130a從第一接合金屬結構328a之上連續橫向延伸至第二接合金屬結構328b之上。
圖4說明圖3的第一及第二混合接合結構的區的一些實施例的透視圖400。在各種實施例中，圖4的透視圖400對應於第一及第二混合接合結構(圖3的108a、108b)的區(圖3的330)。
如圖4的透視圖400所示，第三橫向佈線結構130c在第二方向(例如沿著Y軸)連續橫向延伸，以及第四橫向佈線結構130d在第一方向(例如沿著X軸)連續橫向延伸。在一些實施例中，第三及第四橫向佈線結構130c、130d以及接合佈線結構(圖3的110)中的附加佈線結構組構以將第三下裝置區(圖3的306)中的複數個第一半導體裝置(圖3的310)電性耦接到第一上裝置區(圖3的314)中的第一半導體裝置(圖3的320)。
圖5說明圖3的多維IC的一些實施例的俯視圖500，其中多維IC包含複數個第一上裝置區314、複數個第二上裝置區316、以及複數個第三上裝置區318。在一些實施例中，複數個第一上裝置區314各包含第一半導體裝置(圖3的320)，其為第一類型IC裝置(例如射頻裝置)；複數個第二上裝置區316各包含第二半導體裝置(圖3的322)，其為第二類型IC裝置(例如I/O裝置)；以及複數個第三上裝置區318各包含第三半導體裝置(圖3的324)，其為第三類型IC裝置(例如HV裝置)。在各種實施例中，第一及第二混合接合結構(圖3的108a、108b)組構以在複數個第一、第二及第三上裝置區314-318與複數個第一半導體裝置(圖3的310)之間佈線電性連接。舉例而言，接合佈線結構(圖3的110)包含第五橫向佈線結構130e，其組構以將相鄰的第一上裝置區314中的半導體裝置為彼此電性耦接。在這樣的實施例中，第五橫向佈線結構130e橫越設置在相鄰的第一上裝置區314之間的第二上裝置區316。
圖6說明圖3的多維IC的一些替代實施例的剖面圖600，其中接合佈線結構110的第一橫向佈線結構130a直接接觸第一接合金屬結構328a且直接接觸第二接合金屬結構328b。
圖7說明圖6的第一及第二混合接合結構的區的一些實施例的透視圖700。在各種實施例中，圖7的透視圖700對應於第一及第二混合接合結構(圖 6的108a、108b)的區(圖6的602)。第一橫向佈線結構130a沿著第一方向(例如沿著x軸)從第一接合金屬結構328a連續橫向延伸到第二接合金屬結構328b。
圖8說明圖6的第一及第二混合接合結構的區的一些替代實施例的透視圖800。在一些實施例中，圖8的透視圖800對應於第一及第二混合接合結構(圖6的108a、108b)的區(圖6的602)的替代實施例。在各種實施例中，第一橫向佈線結構130a在第一方向(例如沿著x軸)橫向延伸，且包含直接覆蓋在第一接合金屬結構328a上的第一部分以及從第一接合金屬結構328a橫向偏移的第二部分。另外，第二橫向佈線結構130b在第二方向(例如沿著y軸)橫向延伸且直接覆蓋第一橫向佈線結構130a的第二部分。
圖9說明圖3的多維IC的一些替代實施例的剖面圖900，其中第一接合金屬結構328a的第二導電接合結構126b的至少一部分直接接觸第一接合電介質結構122a。
在各種實施例中，第一接合金屬結構328a的第二導電接合結構126b包含單一底部表面，該底部表面具有與第一接合金屬結構328a的第一導電接合結構126a直接接觸的第一區域以及具有與第一接合電介質結構122a直接接觸的第二區域。在各種實施例中，第一區域小於第二區域。在另一實施例中，第二區域至少比第一區域大三倍。另外，第一接合金屬結構328a的第二導電接合結構126b的第一區域界定第一接合金屬結構328a的同質接合區，以及第一接合金屬結構328a的第二導電接合結構126b的第二區域界定第一接合金屬結構328a的異質接合區。
在又一實施例中，接合介面103的總面積藉由第一混合接合結構108a直接接觸第二混合接合結構108b的面積所界定。在各種實施例中，接合介面103的總面積在第一及第二接合電介質結構122a、122b的相對側壁之間連續橫向延伸。在另一實施例中，第一接合電介質結構122a的相對側壁與第二接合電 介質結構122b的相對側壁對齊。接合介面103的總面積包含複數個同質接合介面區以及複數個異質接合介面區。在一些實施例中，同質接合介面區包含導體-導體(conductor-to-conductor)的接合區以及電介質-電介質的接合區，且異質接合介面區包含電介質-導體的接合區。舉例而言，電介質-電介質的接合區包含接合介面103的區域，其中第一接合電介質結構122a直接接觸第二接合電介質結構122b，而導體-導體的接合區包含接合介面103的區域，其中複數個第一導電接合結構126a直接接觸複數個第二導電接合結構126b。在另一實施例中，電介質-導體的接合區包含接合介面103的區域，其中第一接合電介質結構122a直接接觸複數個第二導電接合結構126b的部分，以及接合介面103的區，其中第二接合電介質結構122b直接接觸複數個第一導電接合結構126a的部分。在一些實施例中，接合介面103的複數個異質接合介面區的面積約為接合介面103總面積的5%、約10%或小於約20%。這在一定程度上使複數個第一及第二導電接合結構126a、126b被用於電性佈線而不會降低接合介面103的強度。
圖10說明圖9的第一及第二混合接合結構的區的一些實施例的透視圖1000。在各種實施例中，圖10的透視圖1000對應於第一及第二混合接合結構(圖9的108a、108b)的區(圖9的902)。在一些實施例中，第一接合金屬結構328a的第二導電接合結構126b沿著第一方向(例如沿著x軸)連續橫向延伸，且具有大於第一接合金屬結構328a的第一導電接合結構126a的長度。另外，第一橫向佈線結構130a沿著第一方向(例如沿著x軸)連續橫向延伸，且具有小於第一接合金屬結構328a的第二導電接合結構126b的長度。
圖11說明圖9的多維IC的一些替代實施例的剖面圖1100，其中第一接合金屬結構328a的第二導電接合結構126b的至少一部分直接接觸第一接合電介質結構122a，且第一接合金屬結構328a的第一導電接合結構126a的至少一部分直接接觸第二接合電介質結構122b(例如參見圖12)。
在各種實施例中，第一接合金屬結構328a的第一導電接合結構126a包含單一頂部表面，其具有與第一接合金屬結構328a的第二導電接合結構126b直接接觸的第一區域，以及具有與第二接合電介質結構122b直接接觸的第二區域。在各種實施例中，第一區域小於第二區域。在另一實施例中，第二區域至少比第一區域大三倍。另外，第一接合金屬結構328a的第一導電接合結構126a的第一區域界定第一接合金屬結構328a的同質接合區，且第一接合金屬結構328a的第一導電接合結構126a的第二區域界定第一接合金屬結構328a的異質接合區。
圖12說明圖11的第一及第二混合接合結構的區的一些實施例的透視圖1200。在各種實施例中，圖12的透視圖1200對應於第一及第二混合接合結構(圖11的108a、108b)的區(圖11的1102)。在一些實施例中，第一接合金屬結構328a的第二導電接合結構126b沿著第一方向(例如沿著x軸)連續橫向延伸，且具有大於第一接合金屬結構328a的第一導電接合結構126a的長度。在另一實施例中，第一接合金屬結構328a的第一導電接合結構126a沿著第二方向(例如沿著y軸)連續橫向延伸，且具有大於第一接合金屬結構328a的第二導電接合結構126b的寬度。
儘管圖1的多維IC用圖2的第一橫向佈線結構130a來說明，但可理解的是，例如，圖3至圖4以及圖6至圖12的橫向佈線結構130可用於圖1中。此外，圖1至圖4以及圖6至圖12的橫向佈線結構130的任何組合可用於圖1、圖3、圖6、圖9及/或圖11的任何多維ICs中。此外，儘管圖1的多維IC用圖2的第一及第二導電接合結構126a、126b來說明，但可理解的是，例如，圖3至圖4及圖6至圖12的第一及第二導電接合結構126a、126b可用於圖1。此外，圖1至圖4及圖6至圖12中的第一及第二導電接合結構126a、126b的任何組合可用於圖1、圖3、圖6、圖 9及/或圖11的任何多維ICs中。例如，圖3的多維IC可包含圖9至圖10及/或圖11至圖12的第一及第二導電接合結構126a、126b。
圖13說明圖1的多維IC的一些替代實施例的剖面圖1300，其中第二IC結構102b進一步包含設置在第二混合接合結構108b以及第二內連結構106b之間的中間再分佈結構(intermediate redistribution structure)1302。
在各種實施例中，中間再分佈結構1302包含設置於再分佈電介質結構1304中的複數個再分佈導線1306以及複數個再分佈通孔1308。複數個再分佈導線1306的厚度大於複數個第二導電導線118b的厚度，以及大於複數個第一及第二導電接合結構126a、126b的厚度。中間再分佈結構1302組構以在第一IC結構102a的複數個第一半導體裝置310以及設置在第二IC結構102b中的複數個半導體裝置320-324之間佈線電性連接。再者，上接合結構112包含第一鈍化層1310以及第二鈍化層1312。第一鈍化層1310設置在第二基板104b上，且第二鈍化層1312設置在第一鈍化層1310上。
圖14說明圖13的多維IC的一些替代實施例的剖面圖1400，其中接合佈線結構110設置在中間再分佈結構1302以及第二混合接合結構108b之間。
圖15說明第一IC結構覆蓋第二IC結構的一些實施例的透視圖1500。
如圖15的透視圖1500所示，上晶圓1504覆蓋著下晶圓1502。下晶圓1502包含複數個下IC結構1506，且上晶圓1504包含複數個上IC結構1508。在各種實施例中，第一上IC結構1508a直接覆蓋第一下IC結構1506a。第一上IC結構1508a包含複數個上裝置區1510a-e，其各包含了主要包含單一類型IC裝置的半導體裝置。舉例而言，第一上裝置區1510a主要包含第一類型IC裝置(例如RF裝置)、第二上裝置區1510b主要包含第二類型IC裝置(例如I/O裝置)、第三上裝置區1510c主要包含第三類型IC裝置(例如HV裝置)、第四上裝置區1510d主要 包含第四類型IC裝置(例如非揮發性記憶體(NVM)裝置)、以及第五上裝置區1510e主要包含第五類型IC裝置(例如類比裝置)。在各種實施例中，第一類型IC裝置、第二類型IC裝置、第三類型IC裝置、第四類型IC裝置以及第五類型IC裝置都彼此不同。另外，第一下IC結構1506a包含複數個下裝置區1512a-e，其包含了主要包含單一類型IC裝置(例如邏輯裝置)的半導體裝置，其組構為控制複數個上裝置區1510a-e中的相應裝置區。舉例而言，第一下裝置區1512a主要包含組構為控制第一上裝置區1510a的半導體裝置的邏輯裝置；第二下裝置區1512b主要包含組構為控制第二上裝置區1510b的半導體裝置的邏輯裝置，以此類推。
在各種實施例中，第一上IC結構1508a為接合到第一下IC結構1506a且包含混合接合結構(例如圖1、圖3、圖6、圖9及/或圖11的第二混合接合結構108b)，其組構為在複數個下裝置區1512a-e與複數個上裝置區1510a-e中的相應裝置區之間佈線電性連接。在這樣的實施例中，混合接合結構包含一或多個橫向佈線結構(未顯示)，組構為將第二下裝置區1512b中的半導體裝置電性耦接到第二上裝置區1510b中的每一者(如虛線1514所示)。這在一定程度上增加了每個上裝置區1510a-e的位置及/或尺寸的靈活性，同時有利於第一上IC結構1508a在單一基板上具有多個類型的IC裝置，從而增加IC結構1506a、1508a的設計靈活性。
圖16至圖23說明用於形成多維積體電路(IC)結構的方法的一些實施例的剖面圖1600-2300，包含接合到第二IC結構的第一IC結構，其中第二IC結構包含組構為在第一及第二IC結構之間佈線電性連接的導電接合層。儘管圖16至圖23所示的剖面圖1600-2300為參照一方法所描述，可理解的是，圖16至圖23所示的結構並不限於該方法，而是可與該方法分開獨立存在。儘管圖16至圖23描述為一系列操作，但可理解的是，這些操作並不是限制性的，因為操作的 順序可在其他實施例中改變，而且所揭露的方法也適用於其他結構。在其他實施例中，所說明及/或描述的一些操作可全部或部分省略。
如圖16的剖面圖1600所示，複數個下隔離結構312以及複數個第一半導體裝置310形成在第一基板104a內及/或上。複數個第一半導體裝置310設置在複數個下裝置區302-306中，其中下隔離結構312為複數個下裝置區302-306中的相應下裝置區劃分一裝置區。在一些實施例中，用於形成下隔離結構312的製程可包含：圖案化該第一基板104a以界定延伸到第一基板104a中的複數個溝槽；沉積(例如藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等)電介質材料(例如二氧化矽、氮化矽、碳化矽或類似物)在複數個溝槽中；以及在電介質材料上執行平面化製程(例如化學機械平面化(CMP)製程)。在不同的實施例中，複數個第一半導體裝置310主要包含單一類型IC裝置，如邏輯裝置，或一些其他合適的裝置。在又另一實施例中，複數個第一半導體裝置310可藉由優化邏輯裝置的性能的第一製造製程所形成。
另外，如圖16的剖面圖1600所示，在第一基板104a上形成第一內連結構106a。第一內連結構106a包含複數個第一導電接點116a、複數個第一導電導線118a、複數個第一導電通孔120a以及第一內連電介質結構114a。在各種實施例中，第一內連結構106a可藉由一或多個鑲嵌製程(例如單鑲嵌製程或雙鑲嵌製程)，及/或其他一些合適的製造製程而形成。在不同的實施例中，一或多個鑲嵌製程可包含：在第一基板104a上沉積(例如藉由PVD、CVD、ALD等)電介質層；蝕刻電介質層以形成一或多個通孔孔洞(via holes)及/或一或多個溝槽；以及用導電材料填充(例如藉由PVD、CVD、ALD、電鍍、無電極鍍等)一或多個通孔孔洞及/或溝槽。舉例而言，電介質層可為或包含二氧化矽、低k電介質材料、極低k電介質材料、一些其他的電介質材料，或前述的任何組合。舉例而 言，導電材料可為或包含鎢、銅、鋁、釕、氮化鈦、氮化鉭、其他導電材料或前述的任何組合。
如圖17的剖面圖1700所示，在第一內連結構106a上形成第一混合接合結構108a，從而界定第一IC結構102a。在一些實施例中，第一混合接合結構108a包含第一接合電介質結構122a、複數個第一導電接合通孔124a以及複數個第一導電接合結構126a。在各種實施例中，第一混合接合結構108a可藉由以下方式形成：在第一內連結構106a上沉積(例如藉由PVD、CVD、ALD等)電介質層(例如包含諸如二氧化矽的氧化物或另一合適的電介質材料)；蝕刻電介質層以形成一或多個接合通孔孔洞及/或一或多個溝槽；以及用導電材料(如銅、鋁、鎢等)填充(例如藉由PVD、CVD、ALD、電鍍、無電極鍍等)以填充一或多個接合通孔孔洞及/或溝槽。在另一實施例中，複數個第一導電接合通孔124a中的各導電接合通孔以及複數個第一導電接合結構126a中的相應導電接合結構為包含單一材料(例如銅或其他合適的導電材料)的單一連續結構。在進一步的實施例中，對第一接合電介質結構122a以及複數個第一導電接合結構126a執行平面化製程(例如CMP處理)，使第一接合電介質結構122a的頂部表面以及複數個第一導電接合結構126a的頂部表面實質上為平坦，且彼此共面。這在一定程度上減輕了第一混合接合結構108a與另一接合結構為接合時的非接合區域(例如參見圖21)，從而促進了良好的接合附著力。
此外，儘管圖17的結構以圖3的複數個第一導電接合結構126a來說明，但應理解，複數個第一導電接合結構126a可例如以圖1至圖4及圖6至圖14的複數個第一導電接合結構126a中的導電接合結構的任何組合而形成。更具體地說，在一些實施例中，如圖11及圖12所示，複數個第一導電接合結構126a中的一或多個導電接合結構可形成為在橫向方向(例如沿著x軸或y軸)連續延伸。
如圖18的剖面圖1800所示，複數個上隔離結構326以及複數個半導體裝置320-324為形成在第二基板104b內及/或上。複數個半導體裝置320-324設置在複數個上裝置區314-318中，上隔離結構326為複數個上裝置區314-318中的相應上裝置區劃分一裝置區。在一些實施例中，用於形成上隔離結構326的製程可包含：圖案化該第二基板104b以界定延伸到第二基板104b的複數個溝槽；在複數個溝槽中沉積(例如藉由CVD、PVD、ALD等)電介質材料(例如二氧化矽、氮化矽、碳化矽等)；以及在電介質材料上執行平面化製程(例如化學機械平面化(CMP)製程)。複數個半導體裝置320-324包含：設置在第一上裝置區314中的第一半導體裝置320；設置在第二上裝置區316中的第二半導體裝置322；以及設置在第三上裝置區318中的第三半導體裝置324。在各種實施例中，第一半導體裝置320主要包含第一類型IC裝置(例如RF裝置)、第二半導體裝置322主要包含第二類型IC裝置(例如I/O裝置)、以及第三半導體裝置324主要包含第三類型IC裝置(例如HV裝置)。在一些實施例中，第一半導體裝置320為藉由優化第一類型IC裝置性能的第二製造製程而形成；第二半導體裝置322為藉由優化第二類型IC裝置性能的第三製造製程而形成；而第三半導體裝置324為藉由優化第三類型IC裝置性能的第四製造製程而形成。在各種實施例中，第一製造製程、第二製造製程、第三製造製程及第四製造製程彼此各為不同。
另外，如圖18的剖面圖1800所示，在第二基板104b上形成第二內連結構106b。第二內連結構106b包含複數個第二導電接點116b、複數個第二導電導線118b、複數個第二導電通孔120b以及第二內連電介質結構114b。在各種實施例中，第二內連結構106b可藉由一或多個鑲嵌製程(例如單鑲嵌製程或雙鑲嵌製程)，及/或其他一些合適的製造製程形成。在不同的實施例中，一或多個鑲嵌製程可包含：在第二基板104b上沉積(例如藉由PVD、CVD、ALD等)電介質層；蝕刻電介質層以形成一或多個通孔孔洞及/或一或多個溝槽；以及用 導電材料以填充(例如藉由PVD、CVD、ALD、電鍍、無電極鍍等)一或多個通孔孔洞及/或溝槽。例如，電介質層可為或包含二氧化矽、低k電介質材料、極低k電介質材料、一些其他的電介質材料，或前述的任何組合。例如，導電材料可為或包含鎢、銅、鋁、釕、氮化鈦、氮化鉭、其他導電材料或前述的任何組合。
如圖19的剖面圖1900所示，在第二內連結構106b上形成接合佈線結構110。接合佈線結構110包含電介質結構128、複數個橫向佈線結構130、以及複數個垂直佈線結構132。在各種實施例中，接合佈線結構110可藉由一或多個鑲嵌製程(例如單鑲嵌製程或雙鑲嵌製程)，及/或其他一些合適的製造製程而形成。在不同的實施例中，一或多個鑲嵌製程可包含：在第二基板104b上沉積(例如藉由PVD、CVD、ALD等)電介質層；蝕刻電介質層以形成一或多個孔洞及/或一或多個溝槽；以及用導電材料填充(例如藉由PVD、CVD、ALD、電鍍、無電極鍍等)一或多個孔洞及/或溝槽。例如，電介質層可為或包含二氧化矽、低k電介質材料、極低k電介質材料、一些其他的電介質材料，或前述的任何組合。例如，導電材料可為或包含鎢、銅、鋁、釕、其他導電材料或前述的任何組合。
在另一實施例中，接合佈線結構可包含第一橫向佈線結構130a、第二橫向佈線結構130b、第三橫向佈線結構130c及/或如圖3及圖4中說明及/或描述的另一橫向佈線結構。此外，儘管圖19的結構為用圖3及圖4的橫向佈線結構130a-c來說明的，但可理解的是，接合佈線結構110可例如為用圖1至圖4及圖6至圖14的橫向以及垂直佈線結構130、132的任何組合來形成。
如圖20的剖面圖2000所示，在接合佈線結構110上形成第二接合電介質結構122b、複數個第二導電接合通孔124b以及複數個第二導電接合結構126b，從而在第二基板104b以及第二IC結構102b之上界定第二混合接合結構 108b。在各種實施例中，第二接合電介質結構122b、複數個第二導電接合通孔124b以及複數個第二導電接合結構126b可藉由以下方式形成：沉積(例如藉由PVD、CVD、ALD等)電介質層(例如包含氧化物，諸如二氧化矽，或另一合適的電介質材料)在接合佈線結構110上；蝕刻電介質層以形成一或多個接合通孔孔洞及/或一或多個溝槽；以及用導電材料(如銅、鋁、鎢等)填充(如藉由PVD、CVD、ALD、電鍍、無電極鍍等)一或多個接合通孔及/或溝槽。在又另一實施例中，複數個第二導電接合通孔124b中的各導電接合通孔以及複數個第二導電接合結構126b中的相應導電接合結構為包含單一材料(例如銅或其他合適的導電材料)的單一連續結構。在另一實施例中，對第二接合電介質結構122b以及複數個第二導電接合結構126b執行平面化製程(例如CMP製程)，使第二接合電介質結構122b的頂部表面以及複數個第二導電接合結構126b的頂部表面為實質上平坦，且彼此共面。這在一定程度上減輕了第二混合接合結構108b與另一接合結構接合時的非接合區域(例如圖21所示)，從而促進良好的接合附著力。
另外，儘管圖20的結構以圖3的複數個第二導電接合結構126b來說明，應理解的是，複數個第二導電接合結構126b可例如以圖1至圖4及圖6至圖14的複數個第二導電接合結構126b中的導電接合結構的任何組合來形成。更具體地說，在一些實施例中，如圖9至圖12所示，複數個第二導電接合結構126b中的一或多個導電接合結構可形成以在橫向方向(例如沿著x軸或y軸)連續延伸。
如圖21的剖面圖2100所示，第二IC結構102b旋轉且接合到第一IC結構102a，使得第一及第二混合接合結構108a、108b在接合介面103處相接，且界定複數個接合金屬結構328。在一些實施例中，第二IC結構102b可通過混合接合製程而接合到第一IC結構102a。在這樣的實施例中，複數個第一導電接合結構126a與複數個第二導電接合結構126b接觸，且第一接合電介質結構122a與第二 接合電介質結構122b接觸。在各種實施例中，提高第一及第二混合接合結構108a、108b的溫度，以形成複數個接合金屬結構328以及接合介面。在另一實施例中，可使用直接接合製程、共晶接合製程(eutectic bonding process)或另一合適的接合製程以將第一IC結構102a接合到第二IC結構102b。此外，接合介面103的總面積包含複數個同質接合介面區以及複數個異質接合介面區。在一些實施例中，接合介面103的複數個異質接合介面區的面積約為接合介面103總面積的5%、約10%、或小於約20%。
如圖22的剖面圖2200所示，形成延伸通過第二基板104b的複數個TSVs 140。在一些實施例中，用於形成複數個TSVs 140的製程包含：在第二基板104b之上沉積(例如藉由CVD、PVD、ALD等)第一鈍化層1310；蝕刻第一鈍化層1310以及第二基板104b以形成延伸通過第二基板104b的TSV開口；以及用導電材料(例如銅、鋁、鎢等)以填充(例如藉由PVD、CVD、ALD、電鍍、無電極鍍等)TSV開口。
如圖23的剖面圖2300所示，在第二基板104b之上形成複數個上導電通孔144、複數個上導電導線146、複數個下凸塊結構148、複數個導電凸塊150以及第二鈍化層1312，從而界定上接合結構112。在各種實施例中，第二鈍化層1312可藉由CVD製程、PVD製程、ALD製程或一些其他合適的沉積製程所形成。此外，複數個上導電通孔144以及複數個上導電導線146可例如藉由一或多個鑲嵌製程(例如單鑲嵌製程或雙鑲嵌製程)或一些其他合適的製造製程而形成。
圖24說明用於形成多維IC結構的方法的一些實施例的流程圖2400，包含接合到第二IC結構的第一IC結構，其中第二IC結構包含組構為在第一及第二IC結構之間佈線電性連接的導電接合層。儘管流程圖2400被說明及/或描述為一系列操作或事件，可理解的是，該方法不限於所說明的順序或操作。因此，在一些實施例中，這些操作可以不同於如圖所示的順序進行，及/或可同 時進行。此外，在一些實施例中，如圖所示的操作或事件可被細分為多個操作或事件，這些操作或事件可在單獨的時間進行，或者與其他操作或子操作同時進行。在一些實施例中，可省略一些如圖所示的操作或事件，並且可包含其他未於圖式中示出的操作或事件。
在操作2402中，形成複數個第一半導體裝置在第一基板上，其中複數個第一半導體裝置主要包含單一類型IC裝置。圖16說明對應於操作2402的各種實施例的剖面圖1600。
在操作2404中，形成第一內連結構在第一基板上。圖16說明對應於操作2404的各種實施例的剖面圖1600。
在操作2406中，形成第一混合接合結構在第一內連結構上。圖17說明對應於操作2406的各種實施例的剖面圖1700。
在操作2408中，形成複數個第二半導體裝置在第二基板上，其中複數個第二半導體裝置包含了主要包含第一類型IC裝置的第一半導體裝置、主要包含第二類型IC裝置的第二半導體裝置以及主要包含第三類型IC裝置的第三半導體裝置。圖18說明對應於操作2408的各種實施例的剖面圖1800。
在操作2410中，形成第二內連結構在第二基板上。圖18說明對應於操作2410的各種實施例的剖面圖1800。
在操作2412中，形成第二混合接合結構在第二內連結構上，其中第二混合接合結構包含接合佈線結構，其中接合佈線結構包含複數個橫向佈線結構以及複數個垂直佈線結構。圖19及圖20說明對應於操作2412的各種實施例的剖面圖1900及2000。
在操作2414中，將第一混合接合結構接合到第二混合接合結構，從而藉由接合佈線結構將複數個第一半導體裝置耦接到複數個第二半導體裝置。圖21說明對應於操作2414的各種實施例的剖面圖2100。
在操作2416中，形成複數個TSVs在第二基板中以及形成複數個導電凸塊在第二基板之上。圖22及圖23說明對應於操作2416的各種實施例的剖面圖2200及2300。
因此，在一些實施例中，本揭露涉及第一IC結構，其包含了主要包含單一類型IC裝置的複數個第一半導體裝置與包含不同類型的IC裝置的複數個第二半導體裝置的第二IC結構為垂直堆疊，其中第二IC結構包含組構為在複數個第一半導體裝置以及複數個第二半導體裝置之間佈線電性連接的接合佈線結構。
在一些實施例中，本揭露提供一種積體電路(IC)，包含：一第一IC結構，包含一第一基板、一在該第一基板上之第一內連結構、以及一在該第一內連結構上之第一混合接合結構；一第二IC結構，包含一第二基板、一在該第二基板上之第二內連結構、一在該第二內連結構上之第二混合接合結構，其中一接合介面在該第一混合接合結構以及該第二混合接合結構之間，其中該第二基板包含一第一裝置區，其包含第一半導體裝置，以及包含一第二裝置區，其包含第二半導體裝置，該第一半導體裝置為第一類型IC裝置，該第二半導體裝置為不同於該第一類型IC裝置的一第二類型IC裝置；以及一接合佈線結構，設置在該第二混合接合結構中，其中該接合佈線結構將該第一內連結構耦接到該第一半導體裝置以及該第二半導體裝置，其中該接合佈線結構包含一橫向佈線結構，其從該第一裝置區的下方連續橫向延伸到該第二裝置區的下方。在一實施例中，該第一裝置區為從該第二裝置區橫向偏移一橫向距離，以及其中該橫向佈線結構連續延伸過該橫向距離。在一實施例中，該IC進一步包含：一第三半導體裝置，設置在該第一基板上，其中該第三半導體裝置在該第一裝置區的正下方，以及其中該橫向佈線結構直接將該第三半導體裝置耦接到該第二半導體裝置中的至少一者。在一實施例中，第三半導體裝置為不同於該第一及第 二類型IC裝置的一第三類型IC裝置。在一實施例中，第一類型IC裝置為一輸入/輸出裝置、該第二類型IC裝置為一高壓裝置、以及該第三類型IC裝置為一邏輯裝置。在一實施例中，該第一混合接合結構包含一第一導電接合結構，設置在一第一電介質接合結構中；其中該第二混合接合結構包含一第二導電接合結構，其在該接合介面直接接觸該第一導電接合結構以及該第一電介質接合結構。在一實施例中，該第二導電接合結構包含一單一底部表面，其具有一第一區域，其直接接觸該第一導電接合結構；以及一第二區域，其直接接觸該第一電介質接合結構，其中該第二區域大於該第一區域。在一實施例中，該單一底部表面的該第一區域包含一同質接合介面，其具有該第一導電接合結構，以及該單一底部表面的該第二區域包含一異質接合介面，其具有該第一電介質接合結構。
在一些實施例中，本揭露提供一種積體電路(IC)，包含：複數個第一半導體裝置，設置在一第一基板上，其中該第一半導體裝置主要包含一第一類型IC裝置；一第一混合接合結構，設置在該第一基板上，且包含複數個第一導電接合結構；複數個第二半導體裝置，設置在一第二基板上，其中該第二半導體裝置主要包含一第二類型IC裝置，其不同於該第一類型IC裝置；一第二混合接合結構，設置在該第二基板上，且包含複數個第二導電接合結構，其中一接合介面為在該複數個第一導電接合結構以及該複數個第二導電接合結構之間，以及界定複數個接合金屬結構，其中該複數個接合金屬結構包含一第一接合金屬結構，其從一第二接合金屬結構橫向偏移；以及一接合佈線結構，設置在該複數個第二導電接合結構以及該第二基板之間的該第二混合接合結構中，其中該接合佈線結構將該第一半導體裝置耦接到該第二半導體裝置，其中接合佈線結構包含一橫向佈線結構，其具有一第一部分，其直接覆蓋該第一接合金屬結構；以及一第二部分，其直接覆蓋該第二接合金屬結構。在一實施例 中，該橫向佈線結構直接接觸該第一接合金屬結構，且為從該第二接合金屬結構偏移一非零距離。在一實施例中，該橫向佈線結構直接接觸該第一接合金屬結構，且直接接觸該第二接合金屬結構。在一實施例中，該橫向佈線結構的一寬度等於該第一接合金屬結構的一寬度，以及該橫向佈線結構的一長度大於該第一以及該第二接合金屬結構的長度。在一實施例中，該第一類型IC裝置包含一邏輯裝置。在一實施例中，該IC進一步包含：複數個第三半導體裝置，設置在該第二基板上，其中該第三半導體裝置主要包含一第三類型IC裝置，其不同於該第二類型IC裝置，其中一第一隔離結構為設置在該第二基板中及橫向包圍該第二半導體裝置，以及一第二隔離結構為設置在該第二基板中及橫向包圍該第三半導體裝置，其中該橫向佈線結構在該第一隔離結構的一部分的正下方以及直接覆蓋該第二隔離結構的一部分。在一實施例中，該第一接合金屬結構在該第一隔離結構的側壁之間隔開，以及該第二接合金屬結構在該第二隔離結構的側壁之間隔開。在一實施例中，該接合介面的總面積包含複數個同質接合介面區以及複數個異質接合介面區，其中該接合介面的該異質接合介面區的面積小於該接合介面的總面積為約20%。
在一些實施例中，本申請提供一種用於形成積體電路(IC)的方法，該方法包含：形成複數個第一半導體裝置在一第一基板上，其中該第一半導體裝置主要包含一第一類型CI裝置，以及藉由一第一製造製程而形成；形成一第一混合接合結構在該第一基板上；形成複數個第二半導體裝置在一第二基板上，其中第二半導體裝置主要包含一第二類型IC裝置，其不同於第一類型IC裝置，其中該第二半導體裝置為藉由不同於該第一製造製程的一第二製造製程而形成；形成一第二混合接合結構在該第二基板上，其中該第二混合接合結構包含一橫向佈線結構；以及接合該第一混合接合結構到該第二混合接合結構，使該第二半導體裝置為從該第一半導體裝置中的至少一者橫向偏移一非零距 離，其中該橫向佈線結構沿著該非零距離連續延伸，以及將該第一半導體裝置中的至少一者電性耦接到該第二半導體裝置。在一實施例中，將該第一混合接合結構接合到該第二混合接合結構界定複數個接合金屬結構，其中該複數個接合金屬結構包含一第一接合金屬結構，其中該第一接合金屬結構包含一第一導電接合結構，其在一第一方向連續橫向延伸。在一實施例中，該第一接合金屬結構進一步包含一第二導電接合結構，其在與該第一方向正交的一第二方向為連續橫向延伸，其中該第一導電接合結構直接接觸該第二導電接合結構，以及其中該橫向佈線結構在該第二方向連續橫向延伸。在一實施例中，該方法進一步包含：形成複數個第三半導體裝置在該第二基板上，為從該第二半導體裝置橫向偏移，其中該第三半導體裝置主要包含一第三類型IC裝置，以及藉由不同於該第二製造製程的一第三製造製程而形成，其中該第三類型IC裝置為不同於該第二類型IC裝置。
上述內容概述了幾個實施例或示範例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各方面。本技術領域中具有通常知識者應認識到，其可很容易地將本揭露做為設計或修改其他製程及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例或示範例的相同優勢。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本文進行各種改變、替代及改動。
100:剖面圖
102a:第一IC結構
102b:第二IC結構
103:接合介面
104a:第一基板
104b:第二基板
106a:第一內連結構
106b:第二內連結構
108a:第一混合接合結構
108b:第二混合接合結構
110:接合佈線結構
112:上接合結構
114a:第一內連電介質結構
114b:第二內連電介質結構
116a:第一導電接點
116b: 第二導電接點 118a: 第一導電導線 118b: 第二導電導線 120a: 第一導電通孔 120b: 第二導電通孔 122a: 第一接合電介質結構 122b: 第二接合電介質結構 124a: 第一導電接合通孔 124b: 第二導電接合通孔 126a: 第一導電接合結構 126b: 第二導電接合結構 128: 電介質結構 130: 橫向佈線結構 130a: 第一橫向佈線結構/橫向佈線結構 132: 垂直佈線結構 134: 裝置區/第一裝置區 136: 裝置區/第二裝置區 138: 裝置區/第三裝置區 140: 貫通基板通孔/ TSVs 142: 鈍化結構 144: 上導電通孔 146: 上導電導線 148: 下凸塊結構 150: 導電凸塊 152: 區

Claims (10)

  1. 一種積體電路(IC)，包含：一第一IC結構，包含一第一基板、一在該第一基板上之第一內連結構、以及一在該第一內連結構上之第一混合接合結構；一第二IC結構，包含一第二基板、一在該第二基板上之第二內連結構、一在該第二內連結構上之第二混合接合結構，其中一接合介面在該第一混合接合結構以及該第二混合接合結構之間，其中該第二基板包含一第一裝置區，其包含第一半導體裝置，以及包含一第二裝置區，其包含第二半導體裝置，該第一半導體裝置為第一類型IC裝置，該第二半導體裝置為不同於該第一類型IC裝置的一第二類型IC裝置；以及一接合佈線結構，設置在該第二混合接合結構中，其中該接合佈線結構將該第一內連結構耦接到該第一半導體裝置以及該第二半導體裝置，其中該接合佈線結構包含一橫向佈線結構，其從該第一裝置區的下方連續橫向延伸到該第二裝置區的下方。
  2. 如請求項1所述的IC，其中該第一裝置區為從該第二裝置區橫向偏移一橫向距離，以及其中該橫向佈線結構連續延伸過該橫向距離。
  3. 如請求項1所述的IC，進一步包含：一第三半導體裝置，設置在該第一基板上，其中該第三半導體裝置在該第一裝置區的正下方，以及其中該橫向佈線結構直接將該第三半導體裝置耦接到該第二半導體裝置中的至少一者。
  4. 如請求項1所述的IC，其中該第一混合接合結構包含一第一導電接合結構，設置在一第一電介質接合結構中；其中該第二混合接合結構包含一第二導電接合結構，其在該接合介面直接接觸該第一導電接合結構以及該第一電介質接合結構。
  5. 一種積體電路(IC)，包含：複數個第一半導體裝置，設置在一第一基板上，其中該第一半導體裝置主要包含一第一類型IC裝置；一第一混合接合結構，設置在該第一基板上，且包含複數個第一導電接合結構；複數個第二半導體裝置，設置在一第二基板上，其中該第二半導體裝置主要包含一第二類型IC裝置，其不同於該第一類型IC裝置；一第二混合接合結構，設置在該第二基板上，且包含複數個第二導電接合結構，其中一接合介面為在該複數個第一導電接合結構以及該複數個第二導電接合結構之間，以及界定複數個接合金屬結構，其中該複數個接合金屬結構包含一第一接合金屬結構，其從一第二接合金屬結構橫向偏移；以及一接合佈線結構，設置在該複數個第二導電接合結構以及該第二基板之間的該第二混合接合結構中，其中該接合佈線結構將該第一半導體裝置耦接到該第二半導體裝置，其中接合佈線結構包含一橫向佈線結構，其具有一第一部分，其直接覆蓋該第一接合金屬結構；以及一第二部分，其直接覆蓋該第二接合金屬結構。
  6. 如請求項5所述的IC，其中該橫向佈線結構直接接觸該第一接合金屬結構，且為從該第二接合金屬結構偏移一非零距離。
  7. 如請求項5所述的IC，其中該橫向佈線結構直接接觸該第一接合金屬結構，且直接接觸該第二接合金屬結構。
  8. 如請求項5所述的IC，其中該橫向佈線結構的一寬度等於該第一接合金屬結構的一寬度，以及該橫向佈線結構的一長度大於該第一以及該第二接合金屬結構的長度。
  9. 一種形成一積體電路(IC)的方法，該方法包含：形成複數個第一半導體裝置在一第一基板上，其中該第一半導體裝置主要包含一第一類型CI裝置，以及藉由一第一製造製程而形成；形成一第一混合接合結構在該第一基板上；形成複數個第二半導體裝置在一第二基板上，其中第二半導體裝置主要包含一第二類型IC裝置，其不同於第一類型IC裝置，其中該第二半導體裝置為藉由不同於該第一製造製程的一第二製造製程而形成；形成一第二混合接合結構在該第二基板上，其中該第二混合接合結構包含一橫向佈線結構；以及接合該第一混合接合結構到該第二混合接合結構，使該第二半導體裝置為從該第一半導體裝置中的至少一者橫向偏移一非零距離，其中該橫向佈線結構沿著該非零距離連續延伸，以及將該第一半導體裝置中的至少一者電性耦接到該第二半導體裝置。
  10. 如請求項9所述的方法，其中將該第一混合接合結構接合到該第二混合接合結構界定複數個接合金屬結構，其中該複數個接合金屬結構包含 一第一接合金屬結構，其中該第一接合金屬結構包含一第一導電接合結構，其在一第一方向連續橫向延伸。
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