TWI825219B - 形成層之方法 - Google Patents
形成層之方法 Download PDFInfo
- Publication number
- TWI825219B TWI825219B TW108141342A TW108141342A TWI825219B TW I825219 B TWI825219 B TW I825219B TW 108141342 A TW108141342 A TW 108141342A TW 108141342 A TW108141342 A TW 108141342A TW I825219 B TWI825219 B TW I825219B
- Authority
- TW
- Taiwan
- Prior art keywords
- mask
- layer
- forming
- trench
- oxide
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000000463 material Substances 0.000 claims abstract description 107
- 238000005137 deposition process Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 52
- 239000002094 self assembled monolayer Substances 0.000 claims description 21
- 239000013545 self-assembled monolayer Substances 0.000 claims description 21
- 239000003989 dielectric material Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 6
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 claims description 3
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 16
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000001459 lithography Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 5
- 239000011295 pitch Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001179 sorption measurement Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 125000003396 thiol group Chemical group [H]S* 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本發明的實施例大體上關於製造積體電路，且更具體地關於形成層的方法。此層可為使用在微影處理中以圖案化與形成溝槽的遮罩。此遮罩藉由選擇性沉積處理形成在具有至少兩種不同材料的基板上方。此遮罩的邊緣安置在形成於此兩種不同材料中至少一者上的中間層上。此方法包括移除中間層以在遮罩的邊緣與基板之間形成間隙及以與遮罩不同的材料或以與遮罩相同的材料填充間隙。藉由以與遮罩相同或不同的材料填充間隙改善電氣路徑。
Description
本發明的實施例大體上關於製造積體電路，且更具體地關於形成層的方法。
減少積體電路(IC)的尺寸造成改善效能、增加容量、及/或降低成本。縮減電晶體尺寸容許例如在晶片上併入增加數目的記憶體或邏輯元件、增添產品製造的增加生產力。然而，驅使越來越多的生產力並非毫無問題。
在製造IC中，隨著元件尺寸持續縮小，多閘極電晶體已經變得越來越盛行。然而，縮小多閘極電晶體已經不是毫無困難。隨著微電子電路的這些基礎建構區塊的尺寸減少，及隨著製造在給定區域中建構區塊的數目增加，在用於圖案化這些建構區塊的微影處理上的制限變得難以抑制。
光微影術通常用於圖案化基板上的IC。IC的示例特徵為材料的線段，材料可為金屬、半導體或絕緣體。然而，由於諸如光學及光或輻射波長的因素，光微影術技術被最小節距所限制，低於最小節距時，特定光微影術技術會無法可靠地形成特徵。因此，光微影術技術的最小節距會限制IC的特徵尺寸縮小。
諸如自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)、微影-蝕刻-微影-蝕刻(LELE)之處理可用於擴展光微影術技術的生產力超過現存微影設備之最小節距生產力。在SADP、SAQP、或LELE處理之後，多重切割或區塊遮罩放置在由SADP、SAQP、或LELE處理產生的線段與間隔上方以執行元件圖案化。隨著特徵尺寸減小，節距與線寬也減小。因此，遮罩邊緣佈置控制的精確性需要改善。能夠符合如此嚴苛的幾何要求的設備是極昂貴的，且此外，如此嚴苛的幾何要求也促成低生產產量。
因此，需要用於形成層的改善方法，諸如一種遮罩。
本發明的實施例大體上關於製造積體電路，且更具體地關於形成層的方法。在一實施例中，一種裝置包括具有第一表面的第一材料、具有第二表面的第二材料、安置在第一表面上的遮罩，及此遮罩具有在第二表面上方延伸的邊緣部分。此裝置進一步包括安置在邊緣部分與第二表面之間的層，且此層接觸邊緣部分與第二表面。
在另一實施例中，一種形成半導體裝置的方法包括藉由選擇性沉積處理在第一材料的第一表面上形成遮罩，此遮罩具有在第二材料的第二表面上方延伸的邊緣部分，及此邊緣部分接觸自組裝單層。此方法進一步包括移除自組裝單層以暴露第二材料的第二表面及在遮罩的邊緣部分與第二材料的第二表面之間形成間隙，藉由原子層沉積處理在遮罩與第二材料之暴露的第二表面上形成一層，以此層填充此間隙，及移除此層的至少一部分以暴露第二材料的第二表面的至少一部分。
本發明的實施例大體上關於製造積體電路，且更具體地關於形成層的方法。此層可為使用在微影處理中的遮罩以圖案化與形成溝槽。遮罩藉由選擇性沉積處理形成在具有至少兩種不同材料的基板上方。遮罩的邊緣安置在形成在此兩種不同材料的至少一者上的中間層上。此方法包括移除中間層以在遮罩的邊緣與基板之間形成間隙及以與遮罩不同的材料或與遮罩相同的材料填充間隙。藉由以與遮罩相同或不同的材料填充間隙，改善電氣路徑。再者，遮罩的邊緣界定兩種導電材料之間的距離，諸如電晶體中源極/汲極接點與閘極之間的距離，造成改善的自對準處理。
圖1A–1F繪示在形成溝槽的不同階段期間之基板100的一部分的圖解剖面視圖。如圖1A所示，基板100包括第一材料102、第二材料104、及安置在第一材料102與第二材料104之間的第三材料106。第一材料102是導電材料，諸如金屬。例如，第一材料102可為鈷、鎢、或任何合適的導電材料。第一材料102可為電晶體中的閘極或源極/汲極接點。第二材料104是介電材料，諸如碳化物、氧化物或氮化物。例如，第二材料104可為碳化矽、氧碳化矽、氮化矽、碳化鎢、或氧化鎢。在某些實施例中，第一材料102是閘極而第三材料106是功函數層，諸如氮化鈦或氮化鉭。在某些實施例中，省略第三材料106，而第一材料102接觸第二材料104。
第一材料102具有表面116、第二材料104具有表面114、與第三材料具有表面118。表面116、114、與118可為共平面，如圖1A所示。或者，表面116、114、與118可不共平面，且此特徵可與本文所述的一或多個實施例結合。藉由選擇性沉積處理將遮罩110選擇性沉積在第一材料102的表面116上。遮罩110由介電材料所製造，諸如高k介電材料。例如，遮罩110可由氧化鉿、氧化鋯、氧化鋁、氧化鈦或其他合適材料所製造。用於在第一材料102上選擇性沉積遮罩110的選擇性沉積處理包括分別將第二材料104與第三材料106的表面114與118去活化。可藉由在表面114與118上形成自組裝單層(SAM)108來執行表面114與118的去活化。SAM 108可由具有對第二材料104與第三材料106為強吸附而對第一材料102為弱吸附的材料所製造。例如，SAM 108可包括碳鏈與硫醇末端基。由於對於第一材料102的弱吸附，SAM 108不在第一材料102的表面116上形成。SAM 108也分別去活化第二材料104與第三材料106的表面114、118。遮罩110可藉由任何合適方法沉積，諸如原子層沉積(ALD)或化學氣相沉積(CVD)，及由於SAM 108與遮罩110的化學性，遮罩110沉積在第一材料102的表面116上而不在SAM 108上。然而，遮罩110的邊緣可側向地延伸在SAM 108上方。因此，遮罩110的邊緣部分112安置在SAM 108上方，諸如在SAM 108上並接觸SAM 108。遮罩110的邊緣部分112的側向尺寸L1
延伸在SAM 108上方且可藉由遮罩110的厚度來控制。較厚的遮罩110造成在SAM 108上方較大的遮罩110的邊緣部分112的L1
。在第一材料102的表面116上選擇性沉積遮罩110之後，移除SAM 108，留下遮罩110的邊緣部分112與表面118及/或表面114之間的間隙。
習知地，藉由CVD處理在遮罩110與第二材料104的表面114的一部分上沉積材料，及邊緣部分112與表面118及/或表面114之間的間隙未被填充。此間隙會造成虛弱電氣路徑。
為了改善電氣路徑，層120藉由ALD處理形成在遮罩110上及分別在第二與第三材料104、106的表面114、118上，如圖1B所示。層120可由與遮罩110相同的材料所製造。因為ALD處理具有非常良好的階段覆蓋，邊緣部分112與表面118及/或表面114之間的間隙被層120所填充。接下來，如圖1C所示，藉由蝕刻處理移除大部分的層120以暴露第二材料104的表面114的一部分。蝕刻處理移除在遮罩110上與表面114上的層120的部分，但蝕刻處理不移除在遮罩110下的層120的部分。因此，邊緣部分112與表面118及/或表面114之間的層120的剩餘部分122不被蝕刻處理移除。邊緣部分112與層120的剩餘部分122共同具有側向尺寸L2
。側向尺寸L2
可實質上與側向尺寸L1
相同。在某些應用中，側向尺寸L2
界定兩種導電材料之間的距離，諸如電晶體中源極/汲極接點與閘極之間，造成改善的自對準處理。
接下來，如圖1D所示，介電材料124形成在遮罩110與第二材料104的表面114上，及形成第一溝槽126以暴露邊緣部分112和第二材料104的表面114的至少一部分。介電材料124可為中間層介電質(ILD)且可由介電材料所製造，諸如氧化矽、氮化矽、氧氮化矽、或其他合適材料。第一溝槽126可藉由任何合適處理形成，諸如乾式蝕刻。接下來，如圖1E所示，第二溝槽128形成在第二材料104中。第二溝槽128可藉由任何合適處理形成，諸如乾式蝕刻。第一溝槽126與第二溝槽128可在一個蝕刻處理中形成或在多個蝕刻處理中形成。諸如金屬的導電材料130可沉積進入溝槽126、128，如圖1F所示。第二溝槽128中的導電材料130與第一材料102分開實質上等於側向尺寸L2
的距離。圖1F所示的基板100可為在主動閘極結構上方的接點的一部分。
圖2A–2F繪示根據替代實施例在形成第二溝槽128的不同階段期間之基板100的一部分的圖解剖面視圖，此替代實施例可包括及/或與本文所述的一或多個實施例結合。如圖2A所示，基板100包括第一材料102、第二材料104、及安置在第一材料102與第二材料104之間的第三材料106。具有邊緣部分112的遮罩110選擇性沉積在第一材料102的表面116上，及邊緣部分112在形成在表面118及/或表面114上的SAM 108上方延伸。
接下來，如圖2B所示，移除SAM 108，及層202藉由ALD處理形成在遮罩110及分別在第二與第三材料104、106的表面114、118上。由於ALD處理，邊緣部分112與表面118及/或表面114之間的間隙被層202填充。與由如遮罩110相同的材料製造的層120不同，層202由與遮罩110不同的材料所製造。層202可由高k介電材料製造，諸如氧化鉿、氧化鋯、氧化鋁、氧化鈦、或其他合適材料。
接下來，如圖2C所示，介電材料124形成在層202上，及形成溝槽204以暴露安置在邊緣部分112與第二材料104的表面114的至少一部分上的層202的一部分。溝槽204可由任何合適處理形成，諸如乾式蝕刻。層202可作用為用於蝕刻處理的蝕刻終止層以形成溝槽204。接下來，如圖2D所示，移除層202的暴露部分以暴露邊緣部分112與第二材料104的表面114的至少一部分。可藉蝕刻處理移除層202的暴露部分。蝕刻處理可為選擇性蝕刻處理，與由於相較於層202的蝕刻速率之較慢的遮罩110的材料的蝕刻速率，遮罩110可作用為蝕刻終止層。安置在邊緣部分112與表面118及/或表面114之間的層202的部分由邊緣部分112保護且不被蝕刻處理移除。接下來，第二溝槽128形成在第二材料104中，如圖2E所示。導電材料130沉積進入溝槽204、128，如圖2F所示。第二溝槽128中的導電材料130與第一材料102分開實質上等於側向尺寸L1
的距離。圖2F所示的基板100可為主動閘極結構上方的接點的一部分。
總結而言，在由選擇性沉積處理形成的遮罩與基板之間的間隙藉由ALD處理形成的層來填充。此層可由與遮罩相同的材料製造或由與遮罩不同的材料製造。藉由間隙填充，改善電氣路徑。儘管前述關於本發明的實施例，但在不背離本發明的基本範疇可構思出本發明的其他與進一步實施例，且本發明的範疇由之後的申請專利範圍所界定。
100:基板
102:第一材料
104:第二材料
106:第三材料
108:SAM
110:遮罩
112:邊緣部分
114:表面
116:表面
118:表面
120:層
122:剩餘部分
124:介電材料
126:第一溝槽
128:第二溝槽
130:導電材料
202:層
204:溝槽
為了可詳細理解本發明的上述特徵，藉由參照實施例，其中某些實施例繪示在隨附圖式中，可獲得簡短總結於上之本發明的更具體的說明。然而，將注意到隨附圖式僅繪示範例實施例且因而不當作限制本發明的範疇，且本發明的範疇可容許其他等效實施例。
圖1A–1F繪示在形成半導體裝置的不同階段期間之基板的一部分之圖解剖面視圖。
圖2A–2F繪示在形成半導體裝置的不同階段期間之基板的一部分之圖解剖面視圖。
為了易於理解，已儘可能使用相同元件符號指代圖式中共通的相同元件。料想一實施例的元件與特徵可有利地併入其他實施例中而不需進一步闡明。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記)
無
100:基板
102:第一材料
104:第二材料
106:第三材料
108:SAM
110:遮罩
112:邊緣部分
114:表面
116:表面
118:表面
Claims (20)
- 一種半導體裝置，包含：一第一材料，具有一第一表面；一第二材料，具有一第二表面；一遮罩，安置在該第一表面上，該遮罩具有在該第二表面上方延伸的一邊緣部分；及一層，安置在該邊緣部分與該第二表面之間，該層接觸該邊緣部分與該第二表面。
- 如請求項1所述之裝置，其中該第一材料包含一導電材料，而該第二材料包含一介電材料。
- 如請求項2所述之裝置，其中該第一材料包含一金屬，而該第二材料包含碳化矽、氧碳化矽、氮化矽、碳化鎢、或氧化鎢。
- 如請求項3所述之裝置，其中該遮罩包含一高k介電材料。
- 如請求項4所述之裝置，其中該層與該遮罩不同。
- 如請求項4所述之裝置，其中該遮罩包含氧化鉿、氧化鋯、氧化鋁、或氧化鈦。
- 如請求項6所述之裝置，其中該層包含氧化鉿、氧化鋯、氧化鋁、或氧化鈦。
- 如請求項1所述之裝置，進一步包含安置 在該第一材料與該第二材料之間的一第三材料，其中該層安置在該第三材料的一第三表面上。
- 一種形成一半導體裝置的方法，該方法包含以下步驟：藉由一選擇性沉積處理在一第一材料的一第一表面上形成一遮罩，該遮罩具有在一第二材料的一第二表面上方延伸的一邊緣部分，該邊緣部分接觸一自組裝單層；移除該自組裝單層以暴露該第二材料的該第二表面並在該遮罩的該邊緣部分與該第二材料的該第二表面之間形成一間隙；藉由一原子層沉積處理在該遮罩上與該第二材料的暴露的該第二表面上形成一層，該間隙被該層所填充；及移除該層的至少一部分以暴露該第二材料的該第二表面的至少一部分。
- 如請求項9所述之方法，其中該層包含與該遮罩相同的材料。
- 如請求項10所述之方法，進一步包含以下步驟：在該遮罩上與該第二表面的該部分上形成一介電材料。
- 如請求項11所述之方法，進一步包含以下 步驟：在該介電材料中形成一第一溝槽與在該第二材料中形成一第二溝槽。
- 如請求項12所述之方法，進一步包含以下步驟：在該第一溝槽與該第二溝槽中沉積一第一導電材料。
- 如請求項9所述之方法，其中該層包含與該遮罩不同的材料。
- 如請求項14所述之方法，進一步包含以下步驟：在移除該層的該部分之前，在該層上形成一介電材料。
- 如請求項15所述之方法，進一步包含以下步驟：在移除該層的該部分之前，在該介電材料中形成一第一溝槽以暴露該層的該部分。
- 如請求項16所述之方法，進一步包含以下步驟：在該第二材料中形成一第二溝槽。
- 如請求項17所述之方法，進一步包含以下步驟：在該第一溝槽與該第二溝槽中沉積一第二導電材料。
- 如請求項9所述之方法，其中該遮罩包含氧化鉿、氧化鋯、氧化鋁、或氧化鈦。
- 如請求項19所述之方法，其中該第一材料包含鈷或鎢，而該第二材料包含碳化矽、氧碳化矽、 氮化矽、碳化鎢、或氧化鎢。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862768573P | 2018-11-16 | 2018-11-16 | |
| US62/768,573 | 2018-11-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202036659A TW202036659A (zh) | 2020-10-01 |
| TWI825219B true TWI825219B (zh) | 2023-12-11 |
Family
ID=70731884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108141342A TWI825219B (zh) | 2018-11-16 | 2019-11-14 | 形成層之方法 |
Country Status (2)
| Country | Link |
|---|---|
| TW (1) | TWI825219B (zh) |
| WO (1) | WO2020101861A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220415736A1 (en) * | 2021-06-23 | 2022-12-29 | Intel Corporation | Protective layer for gate cap reinforcement |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130299919A1 (en) * | 2012-05-14 | 2013-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS Devices with Mask Layers and Methods for Forming the Same |
| US20170092533A1 (en) * | 2015-09-29 | 2017-03-30 | Applied Materials, Inc. | Selective silicon dioxide deposition using phosphonic acid self assembled monolayers as nucleation inhibitor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618819B1 (ko) * | 2004-02-06 | 2006-08-31 | 삼성전자주식회사 | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 |
| US10270033B2 (en) * | 2015-10-26 | 2019-04-23 | Oti Lumionics Inc. | Method for patterning a coating on a surface and device including a patterned coating |
| KR102149907B1 (ko) * | 2016-03-03 | 2020-08-31 | 어플라이드 머티어리얼스, 인코포레이티드 | 주기적 공기-물 노출에 의한 개선된 자기-조립 단분자층 차단 |
-
2019
- 2019-10-25 WO PCT/US2019/057997 patent/WO2020101861A1/en active Application Filing
- 2019-11-14 TW TW108141342A patent/TWI825219B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130299919A1 (en) * | 2012-05-14 | 2013-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS Devices with Mask Layers and Methods for Forming the Same |
| US20170092533A1 (en) * | 2015-09-29 | 2017-03-30 | Applied Materials, Inc. | Selective silicon dioxide deposition using phosphonic acid self assembled monolayers as nucleation inhibitor |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202036659A (zh) | 2020-10-01 |
| WO2020101861A1 (en) | 2020-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102296810B1 (ko) | 블록 공중합체의 직접 자기 조립을 사용하는 자기 정렬 패턴화 | |
| TWI503863B (zh) | 包含緊密間距接點的半導體結構及其形成方法 | |
| TW201917775A (zh) | 用於利用放大的epe窗口切割圖案流程的遮罩方案 | |
| TW201926436A (zh) | 製造半導體裝置的方法及其結構 | |
| KR20150106376A (ko) | 반도체 디바이스에서의 대체 금속 게이트 공정을 사용한 자기 정렬 콘택 형성 방법 | |
| US10410913B2 (en) | Multi-layer metal contacts | |
| US11557661B2 (en) | Method for manufacturing semiconductor device | |
| CN109559978B (zh) | 半导体结构及其形成方法 | |
| CN108447777B (zh) | 自对准双重图型化用的可变空间心轴切割 | |
| US11508618B2 (en) | Multicolor self-aligned contact selective etch | |
| KR20110081833A (ko) | 하드 마스크와 이중 노광에 의해 형성된 반도체 디바이스의 콘택과 비아들 | |
| US12009212B2 (en) | Semiconductor device with reduced critical dimensions | |
| US9748138B2 (en) | Metal layer end-cut flow | |
| TW202114068A (zh) | 半導體裝置的形成方法 | |
| US10957590B2 (en) | Method for forming a layer | |
| US9324577B2 (en) | Modified self-aligned contact process and semiconductor device | |
| TWI825219B (zh) | 形成層之方法 | |
| US10403732B2 (en) | Semiconductor device including stripe structures | |
| TWI576959B (zh) | 形成具有接觸插栓的半導體結構的方法 | |
| CN112750773B (zh) | 生产接触晶体管的栅极和源极/漏极通孔连接的方法 | |
| US12033855B2 (en) | Methods of manufacturing semiconductor devices from multi-device semiconductor wafers | |
| US10170310B1 (en) | Method of forming patterned structure | |
| TWI697032B (zh) | 半導體元件的製程 | |
| KR20070001590A (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR20240044389A (ko) | 경사 퇴적 및 에칭 프로세스 |