TWI821072B - 半導體封裝基底、包括其之半導體封裝以及半導體封裝基底製造方法 - Google Patents

半導體封裝基底、包括其之半導體封裝以及半導體封裝基底製造方法 Download PDF

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Abstract

本發明提供一種半導體封裝基底。一種半導體封裝以及一種製造半導體封裝基底的方法。本公開的實施例提供一種半導體封裝基底，包含：基底，包含芯片墊部分和引線部分；金屬催化劑層，佈置在基底上；以及石墨烯層，佈置在金屬催化劑層上。

Description

半導體封裝基底、包括其之半導體封裝以及半導體封裝基底製造方法
本申請案根據35 U.S.C. §119基於且主張2022年4月5日在韓國智慧財產權局中申請的韓國專利申請案第10-2022-0042147號的優先權，所述申請的公開內容以全文引用的方式併入本文中。
本公開的實施例涉及一種半導體封裝基底。一種包含半導體封裝基底的半導體封裝以及一種製造半導體封裝基底的方法，且更具體地說，涉及一種包含石墨烯層作為抗氧化膜的半導體封裝基底。一種包含半導體封裝基底的半導體封裝以及一種製造半導體封裝基底的方法。
半導體封裝基底為將半導體晶片電連接到例如印製電路板等外部裝置的中間部分。半導體封裝基底可用以支撐半導體晶片，且半導體晶片和半導體封裝基底可通過線接合或焊料凸塊彼此電連接。
半導體封裝基底主要包含銅金屬，使得可在半導體封裝基底上通過空氣中的氧氣和水蒸氣產生氧化膜。在這種情況下，線接合可不可能或接合強度可較低。常規地，已引入將例如銀或金的貴金屬電鍍在半導體封裝基底上的方法或將有機膜塗布在半導體封裝基底上的方法以防止氧化膜的形成。
然而，電鍍貴金屬的方法可由於昂貴的貴金屬而對於整個電鍍為昂貴的，其在執行線接合的部分的電鍍的情況下可使製程複雜化。
在塗布有機膜的方法中，執行到幾十微米的厚度的塗布以充分地獲得抗氧化週期，且由此，可不平滑地執行線接合或焊料凸塊接合製程。
本公開的實施例提供一種包含石墨烯層作為抗氧化膜的半導體封裝基底和一種製造半導體封裝基底的方法。
將部分地在以下描述中闡述額外方面，且部分地將從所述描述中顯而易見，或可通過實踐本公開的所呈現實施例而習得。
根據本公開一方面，一種半導體封裝基底包含：基底，包含芯片墊部分和引線部分；金屬催化劑層，佈置在基底上；以及石墨烯層，佈置在金屬催化劑層上。
在一實施例中，基底可包含銅（Cu）合金，且金屬催化劑層可包含Cu、鎳（Ni）、銀（Ag）、金（Au）、鈦（Ti）、鈷（Co）、釕（Ru）、銠（Rh）、鈀（Pd）、鉿（Hf）、鉭（Ta）、鎢（W）、錸（Re）、銥（Ir）以及鉑（Pt）中的至少一者。
在一實施例中，基底可包含銅（Cu）合金，且金屬催化劑層可包含純度為99%或高於99%的Cu。
在一實施例中，金屬催化劑層可連續地佈置成包圍芯片墊部分和引線部分中的各者的頂部表面、底部表面以及側表面。
在一實施例中，石墨烯層可連續地佈置成包圍芯片墊部分和引線部分中的各者的頂部表面、底部表面以及側表面。
根據本公開的另一方面，一種半導體封裝包含：半導體封裝基底；半導體晶片，佈置在芯片墊部分上以及接合線，連接半導體晶片與引線部分，其中接合線直接接觸石墨烯層。
在一實施例中，接合線的線拉力強度可為約3.5克力到約5克力。
在一實施例中，半導體封裝可更包含覆蓋半導體晶片和接合線的模制樹脂。
根據本公開的另一方面，一種製造半導體封裝基底的方法包含：將基底金屬處理成包含芯片墊部分和引線部分的基底；在基底上形成金屬催化劑層；以及在金屬催化劑層上形成石墨烯層。
在一實施例中，基底金屬可包含銅（Cu）合金，且金屬催化劑層可包含Cu、鎳（Ni）、銀（Ag）、金（Au）、鈦（Ti）、鈷（Co）、釕（Ru）、銠（Rh）、鈀（Pd）、鉿（Hf）、鉭（Ta）、鎢（W）、錸（Re）、銥（Ir）以及鉑（Pt）中的至少一者。
在一實施例中，金屬催化劑層可連續地形成為包圍芯片墊部分和引線部分中的各者的頂部表面、底部表面以及側表面。
在一實施例中，石墨烯層可連續地形成為包圍芯片墊部分和引線部分中的各者的頂部表面、底部表面以及側表面。
在一實施例中，石墨烯層的形成可包含：將其中形成金屬催化劑層的基底放置在熱反應堆中且將熱反應堆內部的溫度升高到第一溫度的溫度升高操作；以及在溫度升高操作之後，在維持第一溫度的同時注入碳源的合成操作。
在一實施例中，第一溫度可在約900℃到約1500℃之間。
在一實施例中，用於在合成操作中維持第一溫度的時間可為約0.5小時到約2小時。
現在將對實施例進行詳細參考，所述實施例的實例在附圖中示出，其中在全文中相同附圖標號指代相同元件。在這方面，本發明的實施例可具有不同形式且不應解釋為限於本文中所闡述的描述。因此，實施例僅通過參考圖式在下文中進行描述以解釋本說明書的各方面。如本文所使用的，術語“和/或”包含相關聯的所列項目中的一或多者的任何組合和全部組合。例如“中的至少一者”的表述當在元件列表之前時修飾元件的整個列表而不是修飾列表中的個別元件。
本公開可具有對其的各種修改和各種實施例，且因此將在圖式中說明且在詳細描述中詳細描述具體實施例。參考結合圖式詳細地描述的實施例，本公開的效應和特徵以及實現本公開的方法將顯而易見。然而，本公開不限於下文所公開的實施例，而是可以各種形式實施。
在下文中，將參考附圖詳細地描述本公開的實施例，且在參考圖式的描述中，相同或對應元件給予相同附圖標號，且將省略其冗餘描述。
在以下實施例中，術語第一、第二等已經用於區別一個元件與其它元件而非限制性的。
在以下實施例中，除非以另外的方式上下文指示，否則單數形式包含複數形式。
在以下實施例中，術語“包含”、“具有”或類似者意圖意味著存在本文中所描述的特徵或元件，但不排除添加一個或多個其它特徵或元件的可能性。
在以下實施例中，當例如膜、區、元件等的部分存在於另一部分上或上方時，這種情況可不僅包含其中其直接在另一部分上的情況，而且可包含其中另一膜、區、元件等佈置在所述部分與另一部分之間的情況。
在圖式中，出於描述方便起見，元件的大小可放大或減小。舉例來說，出於描述方便起見繪示圖式中所繪示的各元件的大小和厚度，且由此本公開不必受限於圖示。
當可以另外方式實施某一實施例時，可與所描述次序不同地執行特定製程次序。舉例來說，連續描述的兩個製程可大體上同時執行或可以與所描述次序相反的次序執行。
在以下實施例中，當膜、區、元件等連接時，情況可不僅包含其中所述膜、區、元件等直接連接的情況，而且包含其中所述膜、區、元件等其間具有另一膜、區以及元件而間接連接的情況。舉例來說，在本文中，當膜、區、元件等電連接時，情況可不僅包含其中所述膜、區、元件等直接電連接的情況，而且包含其中所述膜、區、元件等其間具有另一膜、區以及元件而間接電連接的情況。
在下文中，將參考附圖詳細地描述本公開的實施例，且在參考圖式的描述中，相同或對應元件給予相同附圖標號，且將省略其冗餘描述。
圖1為根據本公開的實施例的使用半導體封裝基底製造的半導體封裝的示意性橫截面圖。圖2為根據本公開的實施例的半導體封裝基底的示意性橫截面圖。
參考圖1，根據本公開的實施例的半導體封裝1000可包含半導體封裝基底100、半導體晶片200、連接半導體晶片200與半導體封裝基底100的接合線300以及模制樹脂400。
參考圖2，根據本公開的實施例的半導體封裝基底100可包含基底110、佈置在基底110上的金屬催化劑層120以及佈置在金屬催化劑層120上的石墨烯層130。
基底110可包含芯片墊部分101和引線部分102。半導體晶片200可附接到半導體封裝基底100的對應於芯片墊部分101的頂部表面。引線部分102可提供為多個，且半導體封裝基底100的對應於引線部分102的頂部表面可通過接合線300與半導體晶片200連接。儘管未繪示，但半導體封裝基底100的對應於引線部分102的底部表面可通過焊球（未繪示）與外部裝置（未繪示）連接。因此，從半導體晶片200輸出的電信號可通過引線部分102傳輸到外部裝置，且從外部裝置輸入到引線部分102的電信號可傳輸到半導體晶片200。
基底110可包含金屬材料。基底110可包含銅（Cu）或Cu合金材料。舉例來說，基底110可包含Cu作為主要材料，且更包含鐵、鋅和/或磷等。
在一些實施例中，基底110可包含含有97.4%的Cu、2.4%的鐵、0.13%的鋅以及0.03%的其它的Cu合金。基底110可提供到約100微米到約150微米的厚度。
基底110可通過處理此類金屬材料的基底金屬而以包含芯片墊部分101和引線部分102的形狀提供。
金屬催化劑層120可佈置在基底110上。可引入金屬催化劑層120以促進將用作抗氧化膜的石墨烯層130的合成。當基底110包含含有除Cu以外的材料的Cu合金時，可難以合成高品質的石墨烯層。在當前實施例中，通過引入高純度的金屬催化劑層120，可合成高品質的石墨烯層130。
金屬催化劑層120可包含Cu、鎳（Ni）、銀（Ag）、金（Au）、鈦（Ti）、鈷（Co）、釕（Ru）、銠（Rh）、鈀（Pd）、鉿（Hf）、鉭（Ta）、鎢（W）、錸（Re）、銥（Ir）以及鉑（Pt）中的至少一者。
在一些實施例中，金屬催化劑層120可包含前述材料中的一種且可提供為高純度的單層。舉例來說，金屬催化劑層120可包含純度為99%或大於99%的Cu。替代地，金屬催化劑層120可包含純度為99%或高於99%的單層堆疊的結構。舉例來說，金屬催化劑層120可具有各種堆疊結構，例如Cu/Ag、Cu/Au、Ni/Ag、Ni/Au、Pt/Cu、Rh/Ni等。金屬催化劑層120可具有約1微米到約10微米的厚度。
金屬催化劑層120可形成為至少部分地包圍基底110的頂部表面、底部表面以及側表面。也就是說，金屬催化劑層120可佈置在芯片墊部分101的頂部表面、底部表面以及側表面中的至少一些上。金屬催化劑層120可佈置在基底110的引線部分102的頂部表面、底部表面以及側表面中的至少一些上。
在一些實施例中，金屬催化劑層120可佈置成連續地包圍基底110的芯片墊部分101和引線部分102的頂部表面、底部表面以及側表面。因此，在金屬催化劑層120上形成的石墨烯層130可佈置成連續地包圍基底110的芯片墊部分101和引線部分102的頂部表面、底部表面以及側表面。
石墨烯層130可佈置在金屬催化劑層120上。石墨烯層130可通過多個碳原子通過共價鍵連接形成二維（2D）平面片形式，且通過共價鍵連接的碳原子可形成6元環作為基本重複單元，但可更包含5元環和/或7元環。因此，石墨烯層130可包含彼此共價結合的單層碳原子（通常，sp2結合）。然而，但不限於此，石墨烯130可具有其中堆疊多個單層2D平面片的結構。石墨烯層130可具有可隨著包含在石墨烯層130中的5元環和/或7元環的含量而變化的各種結構。
石墨烯層130的碳晶格中的空隙可形成為小於引起金屬表面氧化的諸如水分子的分子的大小。因此，通過在基底110上形成石墨烯層130，可防止基底110的氧化。
同時，石墨烯層130可形成為包含隨著碳原子連續地形成共價鍵而具有特定晶體結構的晶粒區和其中碳原子之間的共價鍵未對準且由此斷裂或包含其它雜質的晶粒邊界區。這可意味著當在石墨烯層130中形成許多晶粒邊界區時，抗氧化效應可降低。
在當前實施例中，將金屬催化劑層120引入到基底110與石墨烯層130之間，從而形成其中形成有許多晶粒區的高品質的石墨烯層130，且由此最大化抗氧化效應。
在一些實施例中，石墨烯層130可佈置在金屬催化劑層120上以連續地包圍基底110的芯片墊部分101和引線部分102的頂部表面、底部表面以及側表面。
當在芯片墊部分101和引線部分102的形成之前形成石墨烯層130且接著處理基底110時，水分或外部空氣可滲透到芯片墊部分101或引線部分102的側表面中。
在當前實施例中，在處理芯片墊部分101和引線部分102之後形成石墨烯層130，使得石墨烯層130可佈置在芯片墊部分101和引線部分102的側表面以及其頂部表面和底部表面上。因此，不存在將水分或外部空氣滲透到基底110中的空間，且由此石墨烯層130可充分地充當抗氧化膜。
返回參考圖1，半導體晶片200可安裝在半導體封裝基底100的頂部表面上。半導體晶片200可佈置在石墨烯層130上，所述石墨烯層130佈置在芯片墊部分101上。有機膜層可塗布到佈置在芯片墊部分101上的石墨烯層130上。半導體晶片200可通過環氧樹脂粘附到芯片墊部分101的石墨烯層130。在這種情況下，可將包含有機材料的有機膜層（未繪示）塗布到芯片墊部分101的石墨烯層130上。有機膜層可意圖防止環氧樹脂滲出現象。
半導體晶片200可通過佈置在引線部分102上的石墨烯層130和接合線300連接。接合線300可提供為Au線或Cu線。接合線300需要牢固地接合道半導體封裝基底100，以免在未來信號傳輸中遭受斷開連接問題。
根據當前實施例，佈置在基底110的引線部分102上的石墨烯層130可歸因於與接合線300的極佳接合性質而改進產品的可靠性。在當前實施例中，與引線部分102接合的接合線300的線拉力強度可為約3.5克力到約5克力。
更具體地說，對於（實施例）其中將包含1微米的銅的金屬催化劑層120電鍍到基底110上且將石墨烯層130合成在金屬催化劑層120上及（比較例）其中將1微米的Cu層電鍍到基底110上，執行金線接合測試。
因此，（實施例）繪示97%的接合成功率和4.8克力的良好線拉力強度。另一方面，（比較例）繪示0%的接合成功率。在（比較例）中，確定歸因於氧化層的產生，接合線300與半導體封裝基底之間的接合力削弱。
模制樹脂400可通過覆蓋安裝在半導體封裝基底100上的半導體晶片200和接合線300而包封半導體封裝基底100的頂部表面。可提供模制樹脂400作為樹脂，例如環氧樹脂模制化合物。
圖3繪示根據本公開的實施例的通過分析半導體封裝基底的抗氧化效應獲得的資料。
在（實施例）中，對於根據當前實施例的半導體封裝基底，將以1微米的Cu提供的金屬催化劑層電鍍到Cu合金材料的基底上且在金屬催化劑層上合成石墨烯層。在（比較例）中，將1微米的Cu層電鍍到Cu合金材料的基底上。
將（實施例）和（比較例）放入溫度為85℃且濕度為85%的環境測試分析器室中，且進行氧化加速處理5個小時。
圖3的資料繪示在氧化加速處理之後用X射線光電子光譜執行分析的結果。在（比較例）中，可見基於檢測到指示Cu2O組分的946電子伏特（eV）和943電子伏特周圍的較弱峰值而形成氧化層Cu2O，但在（實施例）中，可分析歸因於非檢測到946電子伏特和943電子伏特周圍的峰值而不形成氧化層。
圖4為根據本公開的實施例的製造半導體封裝基底的方法的流程圖。圖5到圖8為依序繪示製造半導體封裝基底的方法的橫截面圖。
參考圖4，根據本公開的實施例的製造半導體封裝基底的方法可包含：操作S1，形成通過處理基底金屬成形的基底；操作S2，在基底上形成金屬催化劑層；以及操作S3，在金屬催化劑層上形成石墨烯層。
參考圖5，提供包含金屬材料的基底金屬110'。基底金屬110'可包含Cu或Cu合金材料。舉例來說，基底金屬110'可包含Cu作為主要材料，且更包含鐵、鋅和/或磷等。在一些實施例中，基底金屬110'可包含含有97.4%的Cu、2.4%的鐵、0.13%的鋅以及0.03%的其它的Cu合金。基底金屬110'可提供到約100微米到約150微米的厚度。
接著，參考圖6，包含芯片墊部分101和引線部分102的基底110可通過處理基底金屬110'而形成。
為處理基底110，可在基底110上形成光刻膠圖案，且接著可執行金屬刻蝕處理。刻蝕處理可為濕式處理。替代地，為處理基底110，可執行通過輻照雷射光束而形成圖案的製程。通過此製程，可形成包含芯片墊部分101和引線部分102的基底110。
接著，參看圖7，在操作S2中，可在基底110上形成金屬催化劑層120。
金屬催化劑層120可形成為至少部分地覆蓋基底110的頂部表面、底部表面以及側表面。也就是說，金屬催化劑層120可形成為至少部分地覆蓋芯片墊部分101和引線部分102的頂部表面、底部表面以及側表面。在一些實施例中，金屬催化劑層120可形成為連續地覆蓋芯片墊部分101和引線部分102的頂部表面、底部表面以及側表面。
金屬催化劑層120可包含Cu、Ni、Ag、Au、Ti、Co、Ru、Rh、Pd、Hf、Ta、W、Re、Ir以及Pt中的至少一者。金屬催化劑層120可通過例如電解電鍍、非電解電鍍等各種電鍍方法形成。
在一些實施例中，金屬催化劑層120可包含前述材料中的一種且可提供為高純度的單層。舉例來說，金屬催化劑層120可包含純度為99%或大於99%的Cu。替代地，金屬催化劑層120可包含純度為99%或高於99%的單層堆疊的結構。舉例來說，金屬催化劑層120可具有各種堆疊結構，例如Cu/Ag、Cu/Au、Ni/Ag、Ni/Au、Pt/Cu、Rh/Ni等。金屬催化劑層120可具有約1微米到約10微米的厚度。
接著，參考圖8，在操作S3中，可在金屬催化劑層120上合成石墨烯層130。
在金屬催化劑層120上合成石墨烯層130之前，可對金屬催化劑層120的表面執行等離子處理或可執行預處理以用於去除外來物質。通過這種處理，可改進金屬催化劑層120與石墨烯層130之間的粘著力。
形成石墨烯層130的操作可包含溫度升高操作和合成操作。溫度升高操作可包含以下操作：將其中形成金屬催化劑層120的基底110在為熱反應堆的腔室中；和將熱反應堆內部的溫度從室溫升高到第一溫度。第一溫度可在約900℃到約1500℃之間。
在溫度升高操作中，可將包含碳作為碳源的氣體注入到腔室中。碳源可使用具有12個或小於12個碳原子的化合物或具有4個或小於4個碳原子的化合物或具有2個或小於2個碳原子的化合物。此類實例可使用選自由以下組成的群組的一或多者：甲烷、乙烷、乙烯、乙醇、乙炔、丙烷、丙烯、丁烷、丁二烯、戊烷、戊烯、環芳、二烯、己烷、環己烷、苯、甲苯以及暈苯。在溫度升高操作中，碳可吸收於金屬催化劑層120中。
在一些實施例中，在溫度升高操作中的腔室的真空壓力可為10-3托爾，且甲烷氣體CH4可用作碳源。甲烷氣體可以30標準立方釐米/分鐘注入，且可從室溫溫度升高到約1000℃持續50分鐘。
此後，可執行通過在將升高的溫度維持為腔室的溫度特定時間的同時注入碳源來合成石墨烯的合成操作。
在一些實施例中，維持在合成操作中升高的溫度的時間可為約0.5小時到約2小時。在一些實施例中，碳源可為甲烷氣體。在石墨烯層的合成操作中，感應加熱、輻射熱、鐳射、紅外線、微波、等離子、紫外線、表面等離子體加熱等可用作熱處理製程的熱源。
在溫度升高操作和合成操作中，溫度可控制在約25℃到約1500℃的範圍內，且時間可為約0.17小時到約100小時。在合成操作完成之後，可執行自然冷卻以完成石墨烯合成操作。
以這種方式合成的石墨烯層130可充當如圖3的資料中的半導體封裝基底100的抗氧化膜，從而確保半導體封裝基底100的可靠性。此外，當形成石墨烯層130時，可在不在半導體封裝基底100上形成Au、Ag等的單獨電鍍層的情況下確保線拉力強度，從而歸因於不需要使用貴金屬而降低成本。
儘管已參考圖式中所繪示的實例描述本公開，但本領域的技術人員應理解可從繪示實例作出各種修改和等效的其它實例。因此，本公開的真實技術範圍應由所附發明申請專利範圍的技術精神界定。
如上文所描述，根據本公開的實施例的半導體封裝基底使用石墨烯層作為抗氧化膜，從而改進半導體封裝基底的可靠性。
應理解，本文中所描述的實施例應僅在描述性意義上考慮，而非出於限制的目的。各實施例內的特徵或方面的描述通常應認為可用於其他實施例中的其它類似特徵或方面。儘管已參考圖式描述一或多個實施例，但本領域的技術人員應瞭解，在不脫離由所附發明申請專利範圍定義的本公開的精神和範圍的情況下，可在其中對形式和細節進行各種改變。
100：半導體封裝基底 101：芯片墊部分 102：引線部分 110：基底 110'：基底金屬 120：金屬催化劑層 130：石墨烯層 200：半導體晶片 300：接合線 400：模制樹脂 1000：半導體封裝 S1、S2、S3：操作
通過結合附圖進行的以下描述，本公開的某些實施例的上述和其它方面、特徵以及優點將更加顯而易見，在附圖中： 圖1為根據本公開的實施例的使用半導體封裝基底製造的半導體封裝的示意性橫截面圖。 圖2為根據本公開的實施例的半導體封裝基底的示意性橫截面圖。 圖3繪示根據本公開的實施例的通過分析半導體封裝基底的抗氧化效應獲得的資料。 圖4為根據本公開的實施例的製造半導體封裝基底的方法的流程圖。 圖5到圖8為依序繪示製造半導體封裝基底的方法的橫截面圖。
100：半導體封裝基底 101：芯片墊部分 102：引線部分 110：基底 120：金屬催化劑層 130：石墨烯層 200：半導體晶片 300：接合線 400：模制樹脂 1000：半導體封裝

Claims (15)

  1. 一種半導體封裝基底，包括： 基底，包括芯片墊部分和引線部分； 金屬催化劑層，佈置在所述基底上；以及 石墨烯層，佈置在所述金屬催化劑層上。
  2. 如請求項1所述的半導體封裝基底，其中所述基底包括銅（Cu）合金，以及 所述金屬催化劑層包括銅、鎳（Ni）、銀（Ag）、金（Au）、鈦（Ti）、鈷（Co）、釕（Ru）、銠（Rh）、鈀（Pd）、鉿（Hf）、鉭（Ta）、鎢（W）、錸（Re）、銥（Ir）以及鉑（Pt）中的至少一者。
  3. 如請求項1所述的半導體封裝基底，其中所述基底包括銅（Cu）合金，以及 所述金屬催化劑層包括純度為99%或高於99%的銅。
  4. 如請求項1所述的半導體封裝基底，其中所述金屬催化劑層連續地佈置成包圍所述芯片墊部分和所述引線部分中的各者的頂部表面、底部表面以及側表面。
  5. 如請求項1所述的半導體封裝基底，其中所述石墨烯層連續地佈置成包圍所述芯片墊部分和所述引線部分中的各者的頂部表面、底部表面以及側表面。
  6. 一種半導體封裝，包括： 根據請求項1至5中的至少一者所述的半導體封裝基底； 半導體晶片，佈置在所述芯片墊部分上；以及 接合線，連接所述半導體晶片與所述引線部分， 其中所述接合線直接接觸所述石墨烯層。
  7. 如請求項6所述的半導體封裝，其中所述接合線的線拉力強度為約3.5克力到約5克力。
  8. 如請求項6所述的半導體封裝，更包括覆蓋所述半導體晶片和所述接合線的模制樹脂。
  9. 一種製造半導體封裝基底的方法，所述方法包括 將基底金屬處理成包括芯片墊部分和引線部分的基底； 在所述基底上形成金屬催化劑層；以及 在所述金屬催化劑層上形成石墨烯層。
  10. 如請求項9所述的製造半導體封裝基底的方法，其中所述基底金屬包括銅（Cu）合金，以及 所述金屬催化劑層包括銅、鎳（Ni）、銀（Ag）、金（Au）、鈦（Ti）、鈷（Co）、釕（Ru）、銠（Rh）、鈀（Pd）、鉿（Hf）、鉭（Ta）、鎢（W）、錸（Re）、銥（Ir）以及鉑（Pt）中的至少一者。
  11. 如請求項9所述的製造半導體封裝基底的方法，其中所述金屬催化劑層連續地形成為包圍所述芯片墊部分和所述引線部分中的各者的頂部表面、底部表面以及側表面。
  12. 如請求項9所述的製造半導體封裝基底的方法，其中所述石墨烯層連續地形成為包圍所述芯片墊部分和所述引線部分中的各者的頂部表面、底部表面以及側表面。
  13. 如請求項9所述的製造半導體封裝基底的方法，其中所述石墨烯層的所述形成包括： 將其中形成所述金屬催化劑層的所述基底放置在熱反應堆中且將所述熱反應堆內部的溫度升高到第一溫度的溫度升高操作；以及 在所述溫度升高操作之後，在維持所述第一溫度的同時注入碳源的合成操作。
  14. 如請求項13所述的製造半導體封裝基底的方法，其中所述第一溫度在約900℃到約1500℃之間。
  15. 如請求項13所述的製造半導體封裝基底的方法，其中用於在所述合成操作中維持所述第一溫度的時間約為0.5小時到約2小時。
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