KR102586964B1 - 반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 기판, 반도체 패키지, 및 반도체 패키지 기판의 제조방법을 제공한다. 본 발명의 일 실시예는, 다이 패드부와 리드부를 구비한 베이스 기판; 상기 베이스 기판 상에 배치된 금속 촉매층; 및 상기 금속 촉매층 상에 배치된 그래핀층;을 포함하는, 반도체 패키지 기판을 제공한다.

Description

반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법 {Semiconductor package substrate, Semiconductor package including the same, and Method for manufacturing the semiconductor package substrate}
본 발명의 실시예들은 반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법에 관한 것으로, 구체적으로 산화방지막으로 그래핀층이 적용된 반도체 패키지 기판, 이를 포함하는 반도체 패키지, 및 반도체 패키지 기판의 제조방법에 관한 것이다.
반도체 패키지 기판은 반도체 칩을 인쇄회로기판 등의 외부 장치와 전기적으로 연결시켜주는 중간 부품이다. 반도체 패키지 기판은 반도체 칩을 지지하는 역할을 할 수 있으며, 반도체 칩과 반도체 패키지 기판은 와이어 본딩 또는 솔더 범프를 통해서 전기적으로 연결될 수 있다.
반도체 패키지 기판은 주로 구리 금속으로 구성되기에, 공기 중의 산소와 수증기에 의해서 반도체 패키지 기판에 산화막이 생성될 수 있다. 이 경우, 와이어 본딩이 불가능하거나 접합 강도가 낮게될 수 있다. 종래에는 이러한 산화막 생성을 방지하기 위해서 반도체 패키지 기판에 은 또는 금과 같은 귀금속을 도금하는 방법 또는 반도체 패키지 기판에 유기막을 코팅하는 방법 등이 도입되고 있다.
그러나, 귀금속을 도금하는 방법은 귀금속의 가격이 상당하여 전체 도금을 하는 경우 비용이 많이 들게 되고, 와이어 본딩이 수행되는 부분만 도금하는 경우 공정이 복잡해질 수 있다.
유기막을 코팅하는 방법은 산화방지 기간을 충분히 얻기 위하여 수십 마이크로 두께로 코팅하게 되어 와이어 본딩 또는 솔더 범프 접합 공정이 원활하게 수행되지 않을 수 있다는 문제가 있다.
본 발명의 실시예들은 산화방지막으로서 그래핀층이 적용된 반도체 패키지 기판 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 다이 패드부와 리드부를 구비한 베이스 기판; 상기 베이스 기판 상에 배치된 금속 촉매층; 및 상기 금속 촉매층 상에 배치된 그래핀층;을 포함하는, 반도체 패키지 기판을 제공한다.
일 실시예에 있어서, 상기 베이스 기판은 구리 합금으로 구비되며, 상기 금속 촉매층은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 티타늄(Ti), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir), 백금(Pt) 중 적어도 하나로 구비될 수 있다.
일 실시예에 있어서, 상기 베이스 기판은 구리 합금으로 구비되며, 상기 금속 촉매층은 순도 99% 이상의 구리로 구비될 수 있다.
일 실시예에 있어서, 상기 금속 촉매층은 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 배치될 수 있다.
일 실시예에 있어서, 상기 그래핀층은 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 배치될 수 있다.
본 발명의 다른 실시예는, 상기 반도체 패키지 기판; 상기 다이 패드부에 배치된 반도체 칩; 및 상기 반도체 칩과 상기 리드부를 연결하는 본딩 와이어;를 포함하며, 상기 본딩 와이어는 상기 그래핀층과 직접 접촉하는, 반도체 패키지을 제공한다.
일 실시예에 있어서, 상기 본딩 와이어의 와이어 인장 강도는 3.5gf 내지 5gf일 수 있다.
일 실시예에 있어서, 상기 반도체 칩과 상기 본딩 와이어를 덮는 몰드 수지;를 더 포함할 수 있다.
본 발명의 또 다른 실시예는, 베이스 금속을 다이 패드부와 리드부를 구비한 베이스 기판으로 가공하는 단계; 상기 베이스 기판에 금속 촉매층을 형성하는 단계; 및 상기 금속 촉매층 상에 그래핀층을 형성하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법을 제공한다.
일 실시예에 있어서, 상기 베이스 금속은 구리 합금으로 구비되며, 상기 금속 촉매층은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 티타늄(Ti), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir), 백금(Pt) 중 적어도 하나로 구비될 수 있다.
일 실시예에 있어서, 상기 금속 촉매층은 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 형성될 수 있다.
일 실시예에 있어서, 상기 그래핀층은 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 형성될 수 있다.
일 실시예에 있어서, 상기 그래핀층을 형성하는 단계는, 상기 금속 촉매층이 형성된 상기 베이스 기판을 열 반응기 내에 배치하고 제1온도까지 승온하는 승온 단계; 및 상기 승온 단계 이후에 제1온도를 유지하며 탄소공급원을 주입하는 합성 단계;를 포함할 수 있다.
일 실시예에 있어서, 상기 제1온도는 900℃ 내지 1500℃ 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 합성 단계에서 상기 제1온도를 유지하는 시간은 0.5 내지 2 시간일 수 있다.
상기한 바와 같이, 본 발명의 실시예에 의한 반도체 패키지 기판은 산화방지막으로 그래핀층을 도입하고 있어, 반도체 패키지 기판의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지 기판을 이용하여 제조된 반도체 패키지의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 의한 반도체 패킨지 기판의 개략적인 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 기판의 산화방지 효과를 분석한 데이터이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지 기판의 제조방법을 나타낸 순서도이다.
도 5 내지 도 8은 반도체 패키지 기판의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하, 본 발명의 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지 기판을 이용하여 제조된 반도체 패키지의 개략적인 단면도이다. 도 2는 본 발명의 일 실시예에 의한 반도체 패킨지 기판의 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(1000)는 반도체 패키지 기판(100), 반도체 칩(200), 반도체 칩(200)과 반도체 패키지 기판(100)을 연결하는 본딩 와이어(300)들, 및 몰드 수지(400)을 포함할 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지 기판(100)은 베이스 기판(110), 베이스 기판(110) 상에 배치된 금속 촉매층(120), 금속 촉매층(120) 상에 배치된 그래핀층(130)을 포함한다.
베이스 기판(110)은 다이 패드부(die pad portion, 101)과 리드부(102)를 구비한다. 다이 패드부(101)에 대응하는 반도체 패키지 기판(100)의 상면에는 반도체 칩(200)이 부착된다. 리드부(102)는 복수로 이루어질 수 있으며, 리드부(102)에 대응하는 반도체 패키지 기판(100)의 상면은 본딩 와이어(300)들에 의해 반도체 칩(200)과 연결될 수 있다. 도시되지 않았으나, 리드부(102)에 대응하는 반도체 패키지 기판(100)의 하면은 외부 장치(미도시)와 솔더 볼(미도시)을 통해 연결 될 수 있다. 이에 따라, 반도체 칩(200)에서 출력되는 전기 신호는 리드부(102)를 통해 외부 장치로 전달되고, 상기 외부 장치로부터 리드부(102)로 입력되는 전기 신호는 반도체 칩(200)으로 전달될 수 있다.
베이스 기판(110)은 금속 소재로 구비될 수 있다. 베이스 기판(110)은 구리(Cu) 또는 구리 합금(Cu alloy) 소재로 구성될 수 있다. 예컨대, 베이스 기판(110)은 구리(Cu)를 주 원료로 하고 철, 아연, 및/또는 인 등이 추가적으로 포함되어 구성될 수 있다.
일부 실시예에서, 베이스 기판(110)은 구리(Cu) 97.4%, 철 2.4%, 아연 0.13%, 기타 0.03%를 포함하는 구리 합금으로 구성될 수 있다. 베이스 기판(110)은 약 100 μm 내지 150 μm의 두께로 구비될 수 있다.
베이스 기판(110)은 이러한 금속 소재의 베이스 금속을 가공하여 다이 패드부(101)와 리드부(102)를 포함하는 형상으로 준비될 수 있다.
금속 촉매층(120)은 베이스 기판(110) 상에 배치될 수 있다. 금속 촉매층(120)은 산화 방지막으로 사용될 그래핀층(130)의 합성을 용이하게 하기 위해서 도입된 것일 수 있다. 베이스 기판(110)이 구리 이외에 다른 소재가 포함된 구리 합금으로 구성된 경우, 고품질의 그래핀층을 합성하기 어려울 수 있다. 본 실시예에서는, 순도가 높은 금속 촉매층(120)을 도입하여 고품질의 그래핀층(130)을 합성할 수 있다.
금속 촉매층(120)은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 티타늄(Ti), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir), 백금(Pt) 중 적어도 하나일 수 있다.
일부 실시예에서, 금속 촉매층(120)은 상기 물질 중 하나로 이루어지고 순도가 높은 단일층으로 이루어질 수 있다. 예컨대, 금속 촉매층(120)은 99% 이상의 순도를 가지는 구리(Cu)로 구비될 수 있다. 또는, 금속 촉매층(120)은 99% 이상의 순도를 가지는 단일층이 적층된 구조를 가질 수 있다. 예컨대, 금속 촉매층(120)은 Cu/Ag, Cu/Au, Ni/Ag, Ni/Au, Pt/Cu, Rh/Ni 등 다양한 적층 구조를 가질 수 있다. 금속 촉매층(120)은 1 μm 내지 10 μm의 두께를 가질 수 있다.
금속 촉매층(120)은 베이스 기판(110)의 상면, 하면, 및 측면을 적어도 일부 감싸도록 형성될 수 있다. 즉, 베이스 기판(110)의 다이 패드부(101)의 상면, 하면, 및 측면 중 적어도 일부에 배치될 수 있다. 또한, 금속 촉매층(120)은 베이스 기판(110)의 리드부(102)의 상면, 하면, 및 측면 중 적어도 일부에 배치될 수 있다.
일부 실시예에서, 금속 촉매층(120)은 베이스 기판(110)의 다이 패드부(101) 및 리드부(102)의 상면, 하면, 및 측면을 연속적으로 둘러싸도록 배치될 수 있다. 이에 따라, 금속 촉매층(120) 상에 형성되는 그래핀층(130)도 베이스 기판(110)의 다이 패드부(101) 및 리드부(102)의 상면, 하면, 및 측면을 연속적으로 둘러싸도록 배치될 수 있다.
그래핀층(130)은 금속 촉매층(120) 상에 배치된다. 그래핀층(130)은 복수 개의 탄소 원자들이 서로 공유결합으로 연결되어 2차원 평면 시트 형태를 형성한 것으로서, 공유결합으로 연결된 탄소 원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 따라서, 그래핀층(130)은 서로 공유 결합된 탄소 원자들(통상 sp2 결합)의 단일층으로 구성될 수 있다. 그러나, 이에 한정되지 않고, 그래핀층(130)은 2차원 평면 시트의 단일층이 복수로 적층된 구조를 가질 수 있다. 그래핀층(130)은 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀층(130) 내에 포함될 수 있는 5원환 및/또는 7원환의 함량에 따라 달라질 수 있다.
그래핀층(130)의 탄소 격자 내 공극은 물 분자 등과 같은 금속 표면 산화를 유발하는 분자의 크기보다 작게 형성된다. 이에 따라, 베이스 기판(110)에 그래핀층(130)을 형성함으로써, 베이스 기판(110)의 산화를 방지할 수 있다.
한편, 그래핀층(130)은 탄소 원자가 계속적으로 공유 결합을 이루어 일정한 결정구조를 갖는 그레인(grain) 영역과 탄소 원자의 공유결합이 어긋나서 끊어져 있거나 다른 불순물이 포함되어 있는 영역인 그레인 바운더리 영역(grain boundary) 영역으로 형성될 수 있다. 이는 그래핀층(130)에 그레인 바운더리 영역이 많이 형성되게 되면 산화 방지 효과가 떨어질 수 있음을 의미할 수 있다.
본 실시예에서는, 베이스 기판(110)과 그래핀층(130) 사이에 금속 촉매층(120)을 도입하고 있는 바, 그레인 영역이 보다 많이 형성되는 고품질의 그래핀층(130)을 형성할 수 있어 산화방지 효과를 최대화할 수 있다.
일부 실시예에서, 그래핀층(130)은 금속 촉매층(120) 상에 배치되어 베이스 기판(110)의 다이 패드부(101) 및 리드부(102)의 상면, 하면, 및 측면을 연속적으로 둘러싸도록 배치될 수 있다.
만일, 다이 패드부(101)와 리드부(102)를 형성하기 전에 먼저 그래핀층(130)을 형성하고, 베이스 기판(110)을 가공한다면 다이 패드부(101)나 리드부(102)의 측면으로 수분이나 외기가 침투될 수 있다.
본 실시예에서는, 다이 패드부(101)와 리드부(102)가 가공된 후에 그래핀층(130)을 형성하는 바, 다이 패드부(101)과 리드부(102)의 상면 및 하면 뿐 아니라 측면에도 그래핀층(130)이 배치될 수 있다. 이에 따라, 수분이나 외기가 베이스 기판(110)으로 침투될 수 있는 공간이 없기에 그래핀층(130)은 산화 방지막으로 충분히 기능할 수 있다.
다시 도 1을 참조하면, 반도체 칩(200)은 반도체 패키지 기판(100)의 상면에 실장될 수 있다. 반도체 칩(200)은 다이 패드부(101)에 배치된 그래핀층(130) 상에 배치될 수 있다. 다이 패드부(101)에 배치된 그래핀층(130) 상에는 유기 피막층이 코팅될 수 있다. 반도체 칩(200)은 에폭시를 통해서 다이 패드부(101)의 그래핀층(130)에 접착될 수 있다. 이 경우, 다이 패드부(101)의 그래핀층(130) 상에는 유기물로 이루어진 유기 피막층(미도시)이 코팅될 수 있다. 상기 유기 피막층은 에폭시 블리드 아웃(epoxy bleed out) 현상을 방지하기 위한 것일 수 있다.
반도체 칩(200)은 리드부(102)에 배치된 그래핀층(130)과 본딩 와이어(300)를 통해서 연결될 수 있다. 본딩 와이어(300)는 금(Au) 또는 구리(Cu) 와이어로 구비될 수 있다. 본딩 와이어(300)는 반도체 패키지 기판(100)과 견고하게 접합하여야 이후 신호 전달시 단선의 문제가 발생하지 않는다.
본 실시예에 의하면, 베이스 기판(110)의 리드부(102)에 배치된 그래핀층(130)은 본딩 와이어(300)와 본딩성이 뛰어나기 때문에 제품의 신뢰성을 향상시킬 수 있다. 본 실시예에서, 리드부(102)와 결합된 본딩 와이어(300)의 와이어 인장 강도(wire pull strength)는 3.5gf 내지 5gf일 수 있다.
구체적으로, 베이스 기판(110)에 1μm의 구리로 구비된 금속 촉매층(120)이 도금되고 금속 촉매층(120) 상에 그래핀층(130)이 합성된 (실시예)와 베이스 기판(110)에 1μm의 구리층을 도금한 (비교예)에 대해서 금 와이어 본딩 테스트를 수행하였다.
그 결과, (실시예)는 97%의 본딩 성공률이 나타났고, wire pull strength는 4.8gf로 양호하게 평가되었다. 반면, (비교예)는 본딩 성공률이 0%로 나타났다. (비교예)의 경우는 산화막이 발생하여 본딩 와이어(300)와 반도체 패키지 기판 사이의 접합력이 약화된 것으로 판단된다.
몰드 수지(400)는 반도체 패키지 기판(100)에 실장된 반도체 칩(200) 및 본딩 와이어(300)를 덮어, 반도체 패키지 기판(100)의 상면을 인캡슐레이션한다. 몰드 수지(400)는 에폭시 몰딩 컴파운드(Epoxy Mold Compound)와 같은 수지로 구비될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 기판의 산화방지 효과를 분석한 데이터이다.
(실시예)는 본 실시예에 따른 반도체 패키지 기판으로 구리 합금 소재의 베이스 기판에 1μm의 구리로 구비된 금속 촉매층이 도금되고 상기 금속 촉매층 상에 그래핀층을 합성하여 준비하였다. (비교예)는 구리 합금 소재의 베이스 기판에 1μm의 구리층을 도금하여 준비하였다.
(실시예)와 (비교예)를 온도 85 ℃, 습도 85 %의 환경시험분석기 챔버에 투입하여 5 시간동안 산화 가속 처리를 하였다.
도 3의 데이터는 산화 가속 처리한 후의 X선 광전자 분광법으로 분석을 수행한 결과를 나타낸다. (비교예)의 경우 Cu2O 성분을 나타내는 946eV, 943eV 부근에 약한 피크가 검출된 것으로 보아 산화막인 Cu2O 가 형성되었음을 알 수 있으나, (실시예)의 경우는 946eV, 943eV 부근에 피크가 검출되지 않은 것으로 보아 산화막이 형성되지 않은 것으로 분석되었다.
도 4는 본 발명의 실시예에 따른 반도체 패키지 기판의 제조방법을 나타낸 순서도이다. 도 5 내지 도 8은 반도체 패키지 기판의 제조방법을 순차적으로 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 패키지 기판의 제조방법은 베이스 금속을 가공하여 형상화된 베이스 기판을 형성하는 단계(S1), 베이스 기판 상에 금속 촉매층을 형성하는 단계(S2), 및 금속 촉매층 상에 그래핀층을 형성하는 단계(S3)을 포함한다.
먼저, 도 5를 참조하면, 금속 소재로 구비된 베이스 금속(110')을 준비한다. 베이스 금속(110')은 구리(Cu) 또는 구리 합금(Cu alloy) 소재로 구성될 수 있다. 예컨대, 베이스 금속(110')은 구리(Cu)를 주 원료로 하고 철, 아연, 및/또는 인 등이 추가적으로 포함되어 구성될 수 있다. 일부 실시예에서, 베이스 금속(110')은 구리(Cu) 97.4%, 철 2.4%, 아연 0.13%, 기타 0.03%를 포함하는 구리 합금으로 구성될 수 있다. 베이스 금속(110')은 약 100 μm 내지 150 μm의 두께로 구비될 수 있다.
그 다음, 도 6을 참조하면, 베이스 금속(110')을 가공하여 다이 패드부(101)와 리드부(102)가 구비된 베이스 기판(110)을 형성한다.(S1)
베이스 기판(110)을 가공하기 위해서, 베이스 기판(110) 상에 포토레지스트 패턴을 형성한 후, 금속 에칭 공정을 수행할 수 있다. 상기 에칭 공정은 습식 공정일 수 있다. 또는, 베이스 기판(110)을 가공하기 위해서 레이저 빔을 조사하여 패턴을 형성하는 공정으로 수행할 수 있다. 이러한 공정에 의해서 다이 패드부(101)와 리드부(102)가 구비된 베이스 기판(110)을 형성할 수 있다.
그 다음, 도 7을 참조하면, 베이스 기판(110) 상에 금속 촉매층(120)을 형성한다. (S2)
금속 촉매층(120)은 베이스 기판(110)의 상면, 하면, 및 측면을 적어도 일부 덮도록 형성할 수 있다. 즉, 금속 촉매층(120)은 다이 패드부(101)과 리드부(102) 각각의 상면, 하면, 및 측면을 적어도 일부 덮도록 형성할 수 있다. 일부 실시예에서, 금속 촉매층(120)은 다이 패드부(101)과 리드부(102) 각각의 상면, 하면, 및 측면을 연속적으로 덮도록 형성할 수 있다.
금속 촉매층(120)은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 티타늄(Ti), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir), 백금(Pt) 중 적어도 하나일 수 있다. 금속 촉매층(120)은 전해 도금, 비전해 도금 등 다양한 도금법에 의해서 형성될 수 있다.
일부 실시예에서, 금속 촉매층(120)은 상기 물질 중 하나로 이루어지고 순도가 높은 단일층으로 이루어질 수 있다. 예컨대, 금속 촉매층(120)은 99% 이상의 순도를 가지는 구리(Cu)로 구비될 수 있다. 또는, 금속 촉매층(120)은 99% 이상의 순도를 가지는 단일층이 적층된 구조를 가질 수 있다. 예컨대, 금속 촉매층(120)은 Cu/Ag, Cu/Au, Ni/Ag, Ni/Au, Pt/Cu, Rh/Ni 등 다양한 적층 구조를 가질 수 있다. 금속 촉매층(120)은 1 μm 내지 10 μm의 두께를 가질 수 있다.
그 다음, 도 8을 참조하면, 금속 촉매층(120) 상에 그래핀층(130)을 합성한다. (S3)
금속 촉매층(120) 상에 그래핀층(130)을 합성하기 이전에, 금속 촉매층(120)의 표면에 플라즈마 공정을 수행하거나 이물질을 제거하기 위한 전처리 공정을 수행할 수 있다. 이러한 공정을 통해서 금속 촉매층(120)과 그래핀층(130)의 밀착력이 높아질 수 있다.
그래핀층(130)을 형성하는 단계는 승온 단계 및 합성 단계를 포함할 수 있다. 승온 단계는 금속 촉매층(120)이 형성된 베이스 기판(110)을 열 반응기인 챔버에 배치하고 상온에서 제1온도까지 승온하는 단계일 수 있다. 제1온도는 약 900℃ 내지 1500℃ 사이의 값을 가질 수 있다.
승온 단계에서 탄소공급원인 탄소를 포함하는 가스를 챔버에 주입할 수 있다. 상기 탄소공급원는 탄소 수 12개 이하의 화합물 또는 탄소 수 4개 이하의 화합물 또는 탄소 수 2개 이하의 화합물을 사용할 수 있다. 그러한 예로서는 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부타디엔, 펜탄, 펜텐, 사이클로펜, 타디엔, 헥산, 사이클로헥산, 벤젠, 톨루엔, 코로넨으로 이루어진 군으로부터 선택된 하나 이상을 사용할 수 있다. 상기 승온 단계에서 금속 촉매층(120)에 탄소가 흡수될 수 있다.
일부 실시예에서, 승온 단계에서의 챔버의 진공압력은 10-3 Torr 일 수 있으며, 탄소공급원으로 메탄 가스(CH4 )를 사용할 수 있다. 메탄 가스는 30sccm으로 주입할 수 있으며, 50분 동안 상온에서부터 약 1000℃ 까지 올릴 수 있다.
그 후, 챔버의 온도를 승온된 온도를 일정 시간 동안 유지하면서 탄소공급원를 주입하여 그래핀을 합성하는 합성 단계를 실시한다.
일부 실시예에서, 합성 단계에서의 승온된 온도 유지 시간은 약 0.5 내지 2시간 일 수 있다. 일부 실시예에서, 탄소공급원은 메탄 가스일 수 있다. 그래핀층의 합성 단계에서 열처리 과정의 열원으로는 유도가열 (induction heating), 복사열, 레이져, 적외선, 마이크로웨이브, 플라즈마, 자외선, 표면 플라즈몬 가열(Surface plasmon heating) 등을 사용할 수 있다.
상기 승온 단계 및 합성 단계 동안 온도는 약 25℃ 내지 1500℃ 의 범위로 컨트롤될 수 있으며, 시간은 약 0.17 내지 100 시간 동안 수행될 수 있다. 합성 단계가 종료되면 자연 냉각 시켜서 그래핀층 합성 단계를 마무리할 수 있다.
이와 같이, 합성된 그래핀층(130)은 도 3의 데이터와 같이 반도체 패키지 기판(100)의 산화 방지막으로 기능할 수 있어, 반도체 패키지 기판(100)의 신뢰성이 확보될 수 있다. 또한, 그래핀층(130)이 형성됨에 따라, 반도체 패키지 기판(100)에 별도의 금 또는 은 등의 도금층을 형성하지 않더라도 와이어 인장 강도가 확보되는 바, 귀금속의 사용을 하지 않을 수 있어 비용이 절감될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1000: 반도체 패키지
100: 반도체 패키지 기판
110: 베이스 기판
120: 금속 촉매층
130: 그래핀층
200: 반도체 칩
300: 본딩 와이어
400: 몰딩 수지

Claims (15)

  1. 금속으로 구비되며, 다이 패드부와 리드부를 구비한 베이스 기판;
    상기 베이스 기판 상에 배치된 금속 촉매층; 및
    상기 금속 촉매층 상에 배치된 그래핀층;을 포함하며,
    상기 금속 촉매층은 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 배치되고,
    상기 금속 촉매층의 순도는 상기 베이스 기판의 순도보다 크고,
    상기 금속 촉매층의 두께는 1 μm 내지 10 μm 이고,
    상기 그래핀층은 상기 금속 촉매층 상에서 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 배치되는, 반도체 패키지 기판.
  2. 제1항에 있어서,
    상기 베이스 기판은 구리 합금으로 구비되며,
    상기 금속 촉매층은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 티타늄(Ti), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir), 백금(Pt) 중 적어도 하나로 구비된, 반도체 패키지 기판.
  3. 제1항에 있어서,
    상기 베이스 기판은 구리 합금으로 구비되며,
    상기 금속 촉매층은 순도 99% 이상의 구리로 구비된, 반도체 패키지 기판.
  4. 삭제
  5. 삭제
  6. 제1항 내지 제3항 중 어느 하나의 반도체 패키지 기판;
    상기 다이 패드부에 배치된 반도체 칩; 및
    상기 반도체 칩과 상기 리드부를 연결하는 본딩 와이어;를 포함하며,
    상기 본딩 와이어는 상기 그래핀층과 직접 접촉하는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 본딩 와이어의 와이어 인장 강도는 3.5gf 내지 5gf인, 반도체 패키지.
  8. 제6항에 있어서,
    상기 반도체 칩과 상기 본딩 와이어를 덮는 몰드 수지;를 더 포함하는, 반도체 패키지.
  9. 베이스 금속을 다이 패드부와 리드부를 구비한 베이스 기판으로 가공하는 단계;
    상기 베이스 기판에 금속 촉매층을 형성하는 단계; 및
    상기 금속 촉매층 상에 그래핀층을 형성하는 단계;를 포함하며,
    상기 금속 촉매층은 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 형성되고,
    상기 금속 촉매층의 순도는 상기 베이스 기판의 순도보다 크고,
    상기 금속 촉매층의 두께는 1 μm 내지 10 μm 이고,
    상기 그래핀층은 상기 금속 촉매층 상에서 상기 다이 패드부 및 리드부 각각의 상면, 하면, 및 측면을 둘러싸도록 연속적으로 형성되는, 반도체 패키지 기판의 제조방법.
  10. 제9항에 있어서,
    상기 베이스 금속은 구리 합금으로 구비되며,
    상기 금속 촉매층은 구리(Cu), 니켈(Ni), 은(Ag), 금(Au), 티타늄(Ti), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir), 백금(Pt) 중 적어도 하나로 구비된, 반도체 패키지 기판의 제조방법.
  11. 삭제
  12. 삭제
  13. 제9항에 있어서,
    상기 그래핀층을 형성하는 단계는,
    상기 금속 촉매층이 형성된 상기 베이스 기판을 열 반응기 내에 배치하고 제1온도까지 승온하는 승온 단계; 및
    상기 승온 단계 이후에 제1온도를 유지하며 탄소공급원을 주입하는 합성 단계;를 포함하는, 반도체 패키지 기판의 제조방법.
  14. 제13항에 있어서,
    상기 제1온도는 900℃ 내지 1500℃ 사이의 값을 가지는, 반도체 패키지 기판의 제조방법.
  15. 제13항에 있어서,
    상기 합성 단계에서 상기 제1온도를 유지하는 시간은 0.5 내지 2 시간인, 반도체 패키지 기판의 제조방법.
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