TWI819463B - 製作用於背側金屬的接點的環繞源極／汲極方法、半導體設備和運算裝置 - Google Patents

製作用於背側金屬的接點的環繞源極／汲極方法、半導體設備和運算裝置 Download PDF

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Abstract

一種設備包括電路結構，包括第一側及相對第二側，該第一側包括包括複數個裝置的裝置層；導電接點，耦接至該第一側上的該複數個裝置的一者；及導電互連體，設置於該結構的該第二側上及耦接至該導電接點。一種方法包括形成電晶體裝置，包含源極與汲極間的通道以及定義該裝置的第一側的該通道上的閘極電極；從該第一側形成對該源極及該汲極的一者的導電接點；及形成互連體於該裝置的第二側上，其中該互連體被耦接至該接點。

Description

製作用於背側金屬的接點的環繞源極/汲極方法、半導體設備和運算裝置
半導體裝置包括具有來自該裝置的背側的電連接之裝置。
過去幾十年，積體電路中的特徵的縮小已經是不斷成長的半導體產業背後的驅動力。縮小至愈來愈小的特徵使半導體晶片的有限晶片面積上的功能單元之密度能夠增加。例如，縮小電晶體大小容許在晶片上併入數量增加的記憶體裝置，導致容量增加的產品被製造。然而對更多容量的需要不是沒有問題。將各個裝置的性能優化的必要性變得愈來愈顯著。
未來電路裝置(諸如中央處理單元裝置)將想要被整合於單一晶粒或晶片中的高性能裝置及低電容低 功率裝置兩者。
100:結構
110:基板
120:任意緩衝層
125:閘極
127:閘極介電層
128:開口
130:鰭
140A:源極
140B:汲極
145A:開口
145B:開口
150:間隔物
155:介電材料
155A:介電材料
155B:介電材料
155C:介電材料
160A:互連體
160B:互連體
165A:接點
1651A:突出
1652A:突出
165B:接點
170:互連體
175:接點
180:載體
181:介電材料
182A:開口
182B:開口
190A:接點
190B:接點
195A:互連體
200:集合體
210:晶粒
2100B:第二側
215:裝置階層
2150A:第一側
2150B:第二側
220:互連體
230:互連體
240:載體基板
250:接點
290:封裝
300:程序
400:中介層
402:第一基板
404:第二基板
406:球柵陣列
408:金屬互連體
410:穿孔
412:通矽穿孔
414:嵌入式裝置
500:運算裝置
502:積體電路晶粒
504:中央處理單元
506:晶粒上記憶體
508:通訊晶片
510:揮發性記憶體
512:非揮發性記憶體
514:圖形處理單元
516:數位信號處理器
520:晶片組
522:天線
524:觸控螢幕顯示器
526:觸控螢幕控制器
528:電池
530:羅盤
532:動作感測器
534:揚聲器
536:相機
538:使用者輸入裝置
540:大量儲存裝置
542:加密處理器
544:全球定位系統裝置
第1圖顯示基板上的三維電晶體裝置的一部分的頂側透視圖，該基板為例如晶圓上的積體電路晶粒或晶片的一部分。
第2圖顯示在形成對該電晶體裝置的接觸開口或穿孔以後的第1圖的結構。
第3A-3C圖顯示穿過第2圖的結構的橫剖面側視圖。
第4圖顯示在形成對該三維電晶體裝置結構的接點及互連體以後的第2圖的結構。
第5A-5C圖顯示穿過第4圖的結構的橫剖面側視圖。
第6A-6C圖顯示在顛倒或翻轉該結構及連接該結構至載體以後的第5A-5C圖的結構。
第7A-7C圖顯示在移除或薄化該基板以暴露該裝置的鰭的第二側或背側以後的第6A-6C圖的結構。
第8A-8C圖顯示在沈積介電材料於該電晶體裝置的背側上以後的第7A-7C圖的結構。
第9A-9C圖顯示在圖案化該介電材料於該電晶體裝置的背側上以後的第8A-8C圖的結構。
第10A-10C圖顯示在以導電接點材料充填介電材料中的穿孔開口以後的第9A-9C圖的結構以及顯示被連接至該源極接點作為第一背側互連體或金屬層的一部份的互連 體。
第11圖顯示穿過三維電晶體裝置的源極區的橫剖面之各別實例，該三維電晶體裝置具有從裝置階層的第一側延伸至裝置階層的第二側僅在鰭於源極區中的一個側上的接點。
第12圖顯示包括被連接至封裝基板的積體電路晶片或晶粒的集合體的一個實施例之橫剖面示意側視圖。
第13圖為一種形成對連接至背側金屬化的三維電晶體裝置的源極及汲極之環繞接點的程序的流程圖。
第14圖為實施一或更多實施例的中介層。
第15圖示出運算裝置的實施例。
【發明內容及實施方式】
此處所述的實施例是針對包括非平坦半導體裝置(例如，三維裝置)的半導體裝置，該非平坦半導體裝置具有在該裝置的背側之下或上的互連體或佈線。此種實施例藉由使用背側顯露及背側處理加以達成。所述的實施例包括一種設備，包括：電路結構，包含第一側及相對第二側，該第一側包含包含複數個裝置的裝置層；導電接點，耦接至該第一側上的該複數個裝置的一者；及導電互連體，設置於該結構的該第二側上及耦接至該導電接點。形成此種裝置的實施例也被描述。背側顯露處理容許可被製造的連接的類型之變通性。
第1-10C圖描述一種形成包括該結構的非裝 置側或背側上的電連接的三維或非平坦半導體裝置之方法或程序。在一個實施例中，該裝置為三維金屬氧化物半導體場效電晶體(MOSFET)且為一種隔離裝置或者為複數個巢狀裝置中的一個裝置。如將被理解，針對典型的積體電路，N及P通道電晶體兩者可被製造於單一基板上以形成互補金屬氧化物半導體(CMOS)積體電路。此外，額外互連體可被製造以便將此種裝置整合至積體電路中。
在諸如多閘極電晶體及FinFET的非平坦電晶體的製造中，非平坦半導體本體可被用來形成一般能夠以相對小閘極長度(例如，小於約30nm)完全耗盡的電晶體。這些半導體本體一般為鰭形且因此一般被稱為電晶體「鰭」。例如在三閘極電晶體中，該電晶體鰭具有被形成於塊體半導體基板或絕緣體上矽基板上的頂表面及二個相對側壁。閘極介電層可被形成於該半導體本體的該頂或上表面及側壁上且閘極電極可被形成於在該半導體本體的該頂或上表面上的該閘極介電層之上並相鄰於該半導體本體的該側壁上的該閘極介電層。由於該閘極介電層及該閘極電極相鄰於該半導體本體的三個表面，三個個別通道及閘極被形成。因為有三個個別通道被形成，該半導體本體可在該電晶體被導通時被完全耗盡。關於finFET電晶體，該閘極材料及該電極接觸該半導體本體的該側壁，使得二個個別通道被形成。
第1圖顯示半導體或絕緣體上半導體(SOI)基板的一部分的頂側透視圖，該半導體或該絕緣體上半導 體(SOI)基板為例如晶圓上的積體電路晶粒或晶片的一部分。具體而言，第1圖顯示包括矽或SOI的基板110的結構100。覆蓋基板110為任意緩衝層120。在一個實施例中，緩衝層為藉由生長技術引入於基板110上的鍺化矽緩衝層。代表性地，緩衝層120具有大約幾百奈米(nm)的代表性厚度。
設置於第1圖中所示之實施例中的基板110及任意緩衝層120的表面上(如所見的上表面)的是諸如N型電晶體裝置或P型電晶體裝置的電晶體裝置的一部分。在此實施例中對N型或P型電晶體裝置共用的是設置於緩衝層120的表面上的本體或鰭130。在一個實施例中，鰭130由半導體材料所形成，諸如矽、鍺化矽、或第III-V族或第IV-V族半導體材料。在一個實施例中，鰭130的材料依據用以形成三維積體電路裝置的傳統處理技術加以形成。代表性地，半導體材料被磊晶生長於該基板上且接著型成為鰭130(例如，藉由遮罩及蝕刻程序)。
在一個實施例中，鰭130具有長度尺寸L，大於高度尺寸H。代表性長度範圍是大約10奈米(nm)至1毫米(mm)，且代表性高度範圍是大約5nm至200nm。鰭130也具有寬度W，代表性地大約4-10nm。如所示，鰭130為從或在基板110的表面上(或者任意地從或在緩衝層120上)延伸的三維體。該三維體如第1圖中所示為具有相對側(第一及第二側)的矩形體，如所見從緩衝層120的表面突出。理解的是，在此種本體的處理中， 真正的矩形形式未能以可用工具達成，且其他形狀可能生成。代表性形狀包括但不限於梯形(例如，基底比頂部寬)及拱形。
設置於第1圖的結構的實施例中的鰭130上的是閘極堆疊。在一個實施例中，閘極堆疊包括例如二氧化矽或具有大於二氧化矽的介電常數的介電材料(高k介電材料)的閘極介電層。在一個實施例中設置於該閘極介電層上的是例如金屬的閘極125。該閘極堆疊可包括在其相對側上的介電材料的間隔物150。間隔物150的代表性材料為低k材料，諸如氮化矽(SiN)或碳氮化矽(SiCN)。第1圖顯示相鄰於該閘極堆疊的該側壁及在該鰭130上的間隔物150。在該閘極堆疊的相對側上形成於鰭130上或中的是接面區(源極140A及汲極140B)。
在一個實施例中，為了形成該三維電晶體結構，閘極介電材料被形成於鰭130上，諸如藉由毯式沈積(blanket deposition)接著是犧牲或偽閘極材料的毯式沈積。遮罩材料被引入於該結構之上及圖案化以保護指定的通道區之上的該閘極堆疊材料(具有犧牲或偽閘極材料的閘極堆疊)。蝕刻程序接著被用來移除不想要區域中的該閘極堆疊材料及圖案化被指定的通道區之上的該閘極堆疊。間隔物150接著被形成。用以形成間隔物150的一個技術是沈積一個膜於該結構上，保護在想要區域中的該膜及接著蝕刻以將該膜圖案化成想要的間隔物尺寸。
在形成包括犧牲或偽閘極材料的閘極堆疊於 鰭130上以及間隔物150以後，接面區(源極及汲極)被形成於鰭130上或中。該源極及汲極被形成於鰭130中在該閘極堆疊(閘極介電層上的犧牲閘極電極)的相對側上。在第1圖中所示的實施例中，源極140A及汲極140B藉由磊晶生長源極及汲極材料而被形成為鰭130的一部分上的包覆層。源極140A及汲極140B的代表性材料包括但不限於矽、鍺化矽、或第III-V族或第IV-V族化合物半導體材料。源極140A及汲極140B可替代地藉由移除該鰭材料的部分及磊晶生長源極與汲極材料於鰭材料被移除的指定接面區而被形成。
在形成源極140A及汲極140B以後，在一個實施例中，該犧牲或偽閘極被移除並且以閘極電極材料替換。在一個實施例中，在移除該犧牲或偽閘極堆疊以前，介電材料被沈積於該結構上。在一個實施例中，介電材料為二氧化矽或低k介電材料，被沈積作為覆蓋層(blanket)並且接著拋光以暴露犧牲或偽閘極125。該犧牲或偽閘極以及閘極介電層接著被移除，藉由例如蝕刻程序。
在移除該犧牲或偽閘極以及閘極介電層以後，閘極堆疊被形成於閘極電極區中。閘極堆疊被引入(例如，沈積)於包括閘極介電層及閘極電極的該結構上。在實施例中，該閘極電極堆疊的閘極電極125由金屬閘極所組成且閘極介電層由具有大於二氧化矽的介電常數的介電常數的材料(高k材料)所組成。例如，在一個實 施例中，閘極介電層127(見第3C圖)由一種材料所組成，諸如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅(lead zinc niobate)、或其組合。在一個實施例中，閘極電極125由金屬層所組成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在形成該閘極堆疊以後，二氧化矽或低k介電材料的額外介電材料被沈積於該三維電晶體裝置上(例如，ILD0上)以密封或嵌入該裝置結構於介電材料中。第1圖顯示密封該三維電晶體裝置(例如，作為ILD0)的介電材料155A。
第2圖顯示在形成穿過介電材料的開口或穿孔以暴露源極140A及汲極140B以後的第1圖的結構。在一個實施例中，圍繞該源極區的開口145A及圍繞該汲極區的開口145B藉由微影程序所形成，諸如藉由遮蔽介電材料的頂表面的區域(如所見)以定義用於開口的區域以及以相對於源極140A與汲極140B的材料對該介電材料有選擇性的蝕刻劑來蝕刻開口或穿孔穿過介電材料155A。如第2圖示出，在一個實施例中，蝕刻區域大到足以用分別暴露源極140A及汲極140B的頂表面、以及該源極及汲極的相對側表面的方式形成開口145A及開口145B。該蝕刻在一個實施例中為各向異性蝕刻，其進行到超過該各別源極及汲極的深度之深度。由於在此實施例中 源極140A及汲極140B被形成為鰭130的頂表面及側壁表面上的包覆層，該源極及汲極將當作遮罩而隨著該蝕刻進行穿過介電材料155A超過源極140A及汲極140B以將介電材料直接留在及相鄰於鰭130分別在源極140A及汲極140B之下的相對側壁上。在一個實施例中，該蝕刻進行穿過介電材料155A到接近鰭130的基底的深度。除了源極區中的開口145A及汲極區中的開口145B以外，第2圖顯示形成穿過介電材料155A至閘極電極125的穿孔或開口128。開口128可藉由如同開口145A及145B的類似遮罩及蝕刻程序所形成且在此實施例中暴露閘極電極125的頂部的一部分。
第3A-3C圖顯示穿過第2圖的橫剖面側視圖。較具體而言，第3A圖顯示穿過第2圖的線A-A'的橫剖面側視圖，其為穿過鰭130的橫剖面；第3B圖顯示穿過線B-B'的橫剖面，其為穿過源極140A的橫剖面；及第3C圖顯示穿過線C-C'的橫剖面，其為穿過閘極電極125的橫剖面。橫剖面(A-C)的相同方向將在此說明各處被呈現。第3B圖顯示暴露源極140A的頂表面與相對側表面及進行到接近鰭130的基底的深度之開口或穿孔145A，而第3C圖顯示對閘極電極125的開口。
第4圖顯示在形成對該三維電晶體裝置結構的接點及互連體以後的第1圖的結構。在此實施例中，電連接隨著對源極140A、汲極140B及閘極電極125的第一互連層或金屬層而被做出。代表性地，為了形成對源極 140A、汲極140B及閘極電極125的個別電接點，例如鎢的接點材料被引入(例如，沈積)於開口128、145A及145B中且該開口被充填以形成對源極140A的接點165A、對汲極140B的接點165B及對閘極電極125的接點175。介電材料155的表面(如所見的頂表面)可接著以導電種晶材料加以種晶以及接著以遮蔽材料加以圖案化以定義用於與暴露接點165A、接點165B及接點175的各別開口的互連路徑之開口。諸如銅的導電材料接著藉由電鍍程序被引入以形成連接至對源極140A的接點165A的互連體160A、連接至接點165B的互連體160B及連接至閘極電極125的接點175的互連體170。該遮蔽材料及不想要的種晶材料可接著被移除。在形成互連體作為最初金屬層以後，例如二氧化矽或低k介電材料的介電材料可被沈積在且圍繞該互連體上而作為ILD1層。額外互連層可接著依據傳統程序加以形成。
第5A-5C圖顯示穿過第4圖的結構的橫剖面側視圖。具體而言，第5A圖顯示穿過線A-A'的穿過鰭130的橫剖面；第5B圖顯示穿過線B-B'的穿過汲極140B的橫剖面；及第5C圖顯示穿過線C-C'的穿過閘極電極125的橫剖面側視圖。參照第5B圖，該圖顯示被連接至源極140A的頂表面(如所見)且具有突出1651A及突出1652A的接點165A，該等突出接觸源極140A的各別相對側壁且延伸超過源極140A朝向鰭130的基底。
第6A-6C圖顯示在引入(例如，沈積)介電 材料於該結構的裝置側上的該互連體上以及顛倒或翻轉該結構及連接該結構至載體以後的第5A-5C圖的結構。第6A-6C圖分別表示穿過鰭130、汲極140B、及閘極電極125的橫剖面，如以上針對第3A-3C圖及第5A-5C圖所述。參照第6A-6C圖，在此實施例中，例如二氧化矽或低k介電材料的介電材料155B被沈積作為ILD1層。結構100接著被翻轉及在裝置側連接至載體180(裝置側向下)。載體180為例如半導體晶圓。結構100可透過黏著劑或介電材料155B與載體180間的其他接合技術被連接至載體180。
第7A-7C圖顯示在移除或薄化基板110以暴露鰭130的第二側或背側以後的第6A-6C圖的結構。在一個實施例中，基板110可藉由薄化程序加以移除，諸如機械研磨或蝕刻程序。第7A-7C圖顯示從該結構的第二側或背側暴露的鰭130。在暴露鰭130以後，該鰭可任意地被凹陷。第7A-7C圖也顯示在凹陷鰭130以後的結構。在一個實施例中，為了凹陷鰭130，蝕刻程序可藉由對於相對於介電材料155A移除鰭材料有選擇性的蝕刻劑加以利用。替代地，遮蔽材料可藉由將鰭130暴露的開口而被圖案化於介電材料155的表面(暴露的背側表面)上。鰭130的材料可被移除以凹陷鰭130，藉由例如蝕刻程序，且接著該遮蔽材料被移除。
第8A-8C圖顯示在沈積介電材料於鰭130的背側上以後的第7A-7C圖的結構。第8A-8C圖顯示例如 二氧化矽或低k介電材料的介電材料181，藉由例如毯式沈積程序所沈積。第9A-9C圖顯示在圖案化介電材料181以形成接觸開口於源極及汲極區中以後的第8A-8C圖的結構。介電材料181可藉由例如下列加以圖案化：形成遮蔽材料於介電材料181的表面上而開口或穿孔相對，例如，源極及汲極區在鰭130的相對側上。第9A圖顯示開口182A，穿過介電材料181的方向在鰭130的背側之對應於該鰭的源極區(源極140A)、及開口182B，穿過介電材料181的對應於該鰭的汲極區(汲極140B)。第9B圖顯示該開口(例如，開口182A)具有的尺寸是直徑大於鰭130的寬度尺寸且暴露接點165A的突出1651A與突出1652A的末端。
第10A-10C圖顯示在以諸如鎢的導電接點材料充填介電材料181中的穿孔開口以後的第9A-9C圖的結構。第10A圖顯示與源極140A關聯的接點190A以及與汲極140B關聯的接點190B。第10B圖顯示被連接至接點165A的突出1651A及突出1652A接觸金屬190A。第10B圖顯示分別從該結構的相對側(第一側或裝置側以及背側或第二側)連接至源極140A(經由接點材料)。對接點190A及190B的互連體可現在被形成，藉由例如以上針對裝置側互連體所述的技術(見第4圖及第5A-5C圖以及隨附的文字)。第10A-10C圖顯示被連接至接點190A而到源極140A的互連體195A，作為例如第一背側互連體或金屬層的一部份。第10A-10C圖也顯示在沈積二氧化矽或低 k介電材料的介電材料155C於該互連體或金屬層上以後的結構。
在以上參照第1-10C圖所述之結構的實施例中，背側金屬接點被顯示在源極與汲極中分別環繞鰭的相對側。在另一實施例中，金屬接點可被形成沿著鰭分別在源極與汲極區中的僅一個側。第11圖顯示穿過三維電晶體裝置的源極區的橫剖面之各別實例，該三維電晶體裝置具有從裝置階層的第一側延伸至裝置階層的第二側僅在鰭於源極區中的一個側上的接點。所使用的元件符號與第10B圖相同。用以形成第11圖中所示之結構的程序將類似於第1-10C圖中所示者，而僅一開口藉由例如介電材料中的微影程序所形成以暴露接面(源極140A)(見第2圖及隨附的文字)。並且，接觸金屬190A可具有較小寬度，因為它將不會必需例如延伸跨越鰭的寬度。
第12圖顯示包括被連接至封裝基板的積體電路晶片或晶粒的集合體的一個實施例之橫剖面示意側視圖。集合體200包括可如以上參照第1-11圖所述加以形成的晶粒210。晶粒210包括包括數個裝置(例如，電晶體裝置)的裝置層或裝置階層215。裝置階層215包括表示該階層的第一側的第一側2150A以及相對於第一側2150A的第二側或背側2150B。該電晶體裝置包括例如一或更多功率電晶體及邏輯電路。在第一側上連接至晶粒210的裝置階層215的是互連體220，其在一個實施例中包括但不限於從第一側2150A連接至裝置階層215的裝置 的數個導電金屬線。參照第1-11圖，互連體160A、互連體160B及互連體170(見第4圖)表示裝置階層215以上的互連體220的第一層。設置於互連體220之上如所見是載體基板240，其類似於以上參照第6A-11圖所述的載體基板180。透過該晶粒的第二側2100B連接至晶粒210的裝置在此實施例中是互連體230，其可為例如功率互連體(VDD、VDD閘控及VSS)、邏輯互連體或兩者。在第二側或背側2100B上的互連體230包括一或更多層或列的金屬化。參照第10A-11圖，互連體195A表示裝置階層215之下的互連體230的第一層。第12圖也顯示此種層的金屬化的一者被連接至接點(例如，C4凸塊)250，其可操作以將晶粒210連接至封裝基板290。第12圖進一步顯示透過封裝基板290對晶粒210的VDD及VSS連接。
第13圖為一種形成對連接至背側金屬化的三維電晶體裝置的源極及汲極之環繞接點的程序的流程圖。參照第11圖，程序300開始於形成三維電晶體裝置於基底基板上，該裝置包括從該基地基板延伸的鰭以及形成於該鰭中或上的源極及汲極(方塊310)。從該結構的第一側或裝置側，深穿孔或開口被形成圍繞該裝置的源極及汲極區(方塊315)。該穿孔或開口以接觸材料加以充填而形成環繞接點以及裝置側金屬化被建立(方塊320)。在建立金屬化以後，該裝置被翻轉以及將裝置側向下接合至載體(方塊325)。該基底基板接著被移除以暴露該鰭(方塊330)且該鰭任意地被凹陷(方塊335)。介電材 料接著藉由對該環繞接點的穿孔或開口被引入及被圖案化於該裝置的背側上(方塊340)。該背側穿孔或開口以接觸材料加以充填以製作對該環繞接點的背側接點(方塊345)。背側金屬化接著任選地被建立(方塊350)。
以上的實施例參照三維電晶體裝置(例如，多閘極裝置)加以描述。在另一實施例中，此處所呈現的說明可被應用至其他裝置，諸如平坦裝置或奈米線裝置。
第14圖示出包括一或更多實施例的中介層400。中介層400為一種中介基板，用來橋接第一基板402至第二基板404。第一基板402可為例如積體電路晶粒。第二基板404可為例如記憶體模組、電腦母板、或另一積體電路晶粒。一般而言，中介層400之目的為將連接擴大至較寬間距或者將連接重新路由至不同連接。例如，中介層400可耦接積體電路晶粒至球柵陣列(BGA)406，其可後續被耦接至該第二基板404。在一些實施例中，該第一及第二基板402/404被附接至中介層400的相對側。在其他實施例中，該第一及第二基板402/404被附接至中介層400的相同側。在另外的實施例中，三或更多基板藉由中介層400加以互連。
該中介層400可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺的聚合物材料所形成。在另外的實施方式中，該中介層可由交替的剛性或柔性材料所形成，其可包括以上供使用於半導體基板中所述的相同材料，諸如矽、鍺、及其他第III-V族及第IV族材 料。
該中介層可包括金屬互連體408及穿孔410，包括但不限於通矽穿孔(TSV)412。該中介層400可進一步包括嵌入式裝置414，包括被動及主動裝置兩者。此種裝置包括但不限於電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及MEMS裝置的較複雜裝置也可被形成於該中介層400上。
依據實施例，此處所揭示的設備或程序可被使用於中介層400的製造。
第15圖示出依據一個實施方式的運算裝置500。該運算裝置500可包括許多組件。在一個實施例中，這些組件被附接至一或更多母板。在替代實施例中，這些組件被製造至單一系統晶片(SoC)晶粒上而非母板。該運算裝置500中的組件包括但不限於積體電路晶粒502及至少一個通訊晶片508。在一些實施方式中該通訊晶片508被製造作為該積體電路晶粒502的一部份。該積體電路晶粒502可包括CPU 504以及晶粒上記憶體506，通常使用作為快取記憶體，其可由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術加以提供。
運算裝置500可包括可能或未能被實體及電氣耦接至該母板或製造於SoC晶粒內的其他組件。這些其 他組件包括但不限於揮發性記憶體510(例如，DRAM)、非揮發性記憶體512(例如，ROM或快閃記憶體)、圖形處理單元514(GPU)、數位信號處理器516、加密處理器542(執行硬體內的加密演算法的專用處理器)、晶片組520、天線522、顯示器或觸控螢幕顯示器524、觸控螢幕控制器526、電池528或其他電源、功率放大器(未顯示)、全球定位系統(GPS)裝置544、羅盤530、動作共處理器或感測器532(其可包括加速計、陀螺儀、及羅盤)、揚聲器534、相機536、使用者輸入裝置538(諸如鍵盤、滑鼠、觸控筆、及觸控墊)、及大量儲存裝置540(諸如硬碟機、光碟(CD)、數位多媒體光碟(DVD)等等)。
該通訊晶片508致能無線通訊以供轉移資料進出該運算裝置500。術語「無線」及其衍生詞可被用來描述可經由使用已調變電磁輻射通過非固態媒體傳送資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未暗示相關裝置不含有任何線，儘管在一些實施例中它們可能不含有。該通訊晶片508可實施許多無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及隨著3G、4G、5G、及往後所設計的任何其他無線協定。該運算裝置500可包括複數個通訊晶片 508。例如，第一通訊晶片508可專用於短程無線通訊，諸如Wi-Fi及藍芽，且第二通訊晶片508可專用於長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
該運算裝置500的該處理器504包括一或更多裝置，諸如電晶體或金屬互連體，其依據以上所述實施例藉由環繞接點及任意的背側金屬化加以形成。術語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以轉換該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的部分。
該通訊晶片508也可包括一或更多裝置，諸如電晶體或金屬互連體，其依據以上所述實施例藉由環繞接點及任意的背側金屬化加以形成。
在另外的實施方式中，該運算裝置500內所容納的另一組件可含有一或更多裝置，諸如電晶體或金屬互連體，其依據以上所述實施例藉由環繞接點及任意的背側金屬化加以形成。
在各種實施例中，該運算裝置500可為膝上型電腦、小筆電、筆記型電腦、超極緻筆電、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在另外的實施方式中，該運算裝置500可為處理資料的任何其他電子裝置。
實例
實例1為一種設備，包括：電路結構，包括第一側及相對第二側，該第一側包括包括複數個裝置的裝置層；導電接點，耦接至該第一側上的該複數個裝置的一者；及導電互連體，設置於該結構的該第二側上及耦接至該導電接點。
實例2中，實例1的該設備的該裝置包括包括第一側壁及相對第二側壁的本體，其中該導電接點被設置於該第一側壁及該第二側壁的各者上。
實例3中，實例2的該設備的該接點包括設置於該裝置的該第一側壁上的第一部分及設置於該第二側壁上的第二部分，其中該第一部分及該第二部分的各者在該結構的該第二側的方向中從該裝置個別延伸。
實例4中，實例1-3的任一者的該設備的該接點包括裝置側接點，該設備進一步包括背側接點，耦接至該裝置側接點的該第一部分及該第二部分的各者，且其中該互連體被連接至該背側接點。
實例5中，實例1-4的任一者的該設備的該互連體為第一互連體，該設備進一步包括第二導電互連體，從該結構的該第一側耦接至該裝置。
實例5中，實例1-5的任一者的該設備的該複數個裝置的該一者包括包括源極及汲極的非平坦電晶體裝置，該源極及該汲極包括包括第一側壁及相對第二側壁 的本體，其中該接點被耦接至該源極及汲極的一者且此種耦接被設置於該本體的該第一側壁及該第二側壁的各者上。
實例7為一種方法，包括：形成電晶體裝置，包含源極與汲極間的通道以及定義該裝置的第一側的該通道上的閘極電極；從該第一側形成對該源極及該汲極的一者的導電接點；及形成互連體於該裝置的第二側上，其中該互連體被耦接至該接點。
實例8中，實例7的該方法的該源極及該汲極的該一者包括包括第一側壁及相對第二側壁的本體，其中形成該接點包括設置此種接點於該本體的該第一側壁及該第二側壁的各者上。
實例9中，實例7-8的任一者的該方法的該第一側壁及該第二側壁由該本體的厚度尺寸所分離且形成該接點包括橋接該厚度尺寸。
實例10中，實例7-9的任一者的該方法的該接點包括裝置側接點，該方法進一步包括形成背側接點，耦接至該裝置側接點的第一部分及第二部分的各者。
實例11中，實例7-10的任一者的該方法的該互連體包括耦接該互連體至該背側接點。
實例12中，實例7-11的任一者的該方法的形成該電晶體裝置包括形成基板上的鰭、該鰭中由該通道所分離的源極與汲極以及該鰭的該通道上的閘極電極；以及在形成該電晶體裝置以後，嵌入該鰭的相對側部分於介 電材料中，且在形成該接點以前，該方法包括形成開口於相鄰於該鰭的該相對側部分的該介電材料中且形成該接點包括形成該接點於該開口中。
實例13為一種方法，包括：形成非平坦電晶體裝置，包括基板上的鰭以及該鰭中由通道所分離的源極與汲極以及定義該裝置的第一側之該鰭的該通道上的閘極電極；從該第一側形成對該電晶體裝置的導電接點；接合該基板至載體而該電晶體裝置面向該載體；移除該基板以暴露該裝置的相對於該第一側的第二側；及從該裝置的該第二側形成耦接至該接點的互連體。
實例14中，實例13的該方法的形成對該電晶體裝置的該接點包括形成對該源極及該汲極的一者的該接點。
實例15中，實例14的該方法的形成該接點包括設置此種接點相鄰於該鰭的第一側壁及第二側壁的各者。
實例16中，實例13-15的任一者的該方法的該第一側壁及該第二側壁由該鰭的厚度尺寸所分離且形成該接點包括橋接該厚度尺寸。
實例17中，實例13-16的任一者的該方法的該接點包括裝置側接點，具有相鄰於該鰭的該第一側壁的第一部分以及相鄰於該鰭的該第二側壁的第二部分，該方法進一步包括形成背側接點，耦接至該裝置側接點的該第一部分及該第二部分的各者。
實例18中，實例13-17的任一者的該方法的形成該互連體包括耦接該互連體至該背側接點。
實例19中，在形成該電晶體裝置以後，實例13-18的任一者的該方法包括嵌入該鰭的相對側部分於介電材料中，且在形成該接點以前，該方法包括形成開口於相鄰於該鰭的該相對側部分的該介電材料中且形成該接點包括形成該接點於該開口中。
實例20中，實例13-19的任一者的該方法包括從該裝置的該第一側形成對該電晶體裝置的互連體。
包括發明摘要中所述者的所示實施方式的以上說明非意圖為窮舉性或限制本發明至所揭示的精確形式。儘管本發明的特定實施方式及用於本發明的實例為了例示性目的被描述於此處，各種等效修改在範圍內是可能的，如熟習相關技藝之人士將承認。
這些修改可按照以上的詳細說明加以做出。下列申請專利範圍中所使用的術語不應被詮釋成限制本發明至說明書及申請專利範圍中所揭示的特定實施方式。反之，本發明的範圍是完全由下列的申請專利範圍所決定，其依據所建立之申請專利範圍解釋的準則加以詮釋。
130:鰭
140A:源極
155B:介電材料
155C:介電材料
160A:互連體
165A:接點
180:載體
190A:接點
195A:互連體

Claims (18)

  1. 一種製造設備的方法，該方法包含：形成電晶體裝置，該電晶體裝置包含源極和汲極之間的通道以及定義該裝置的第一側之該通道上的閘極電極；從該第一側形成對該源極和該汲極的一者的導電接點；以及在該裝置的相對於該第一側的第二側上形成互連體，其中該互連體耦接至該接點。
  2. 如請求項1之方法，其中該源極和該汲極的該一者包含包括第一側壁和相對的第二側壁的本體，其中形成該接點包含設置此種接點於該本體的該第一側壁及該第二側壁的各者上。
  3. 如請求項2之方法，其中該第一側壁和該第二側壁由該本體的厚度尺寸所分離且形成該接點包含橋接該厚度尺寸。
  4. 如請求項2之方法，其中該接點包含裝置側接點，該方法進一步包含形成背側接點，該背側接點耦接至該裝置側接點的該第一部分和該第二部分的各者。
  5. 如請求項4之方法，其中形成該互連體包含耦接該互連體至該背側接點。
  6. 如請求項1之方法，其中形成該電晶體裝置包含形成基板上的鰭、該鰭中由該通道所分離的該源極與該汲極以及該鰭的該通道上的該閘極電極，以及在形成該電晶體裝置以後，嵌入該鰭的相對側部分於介電材料 中，且在形成該接點以前，該方法包含形成開口於相鄰於該鰭的該相對側部分的該介電材料中且形成該接點包含形成該接點於該開口中。
  7. 一種製造設備的方法，該方法包含：形成非平坦電晶體裝置，該非平坦電晶體裝置包含基板上的鰭以及該鰭中由通道所分離的源極與汲極以及定義該裝置的第一側之該鰭的該通道上的閘極電極；從該第一側形成對該電晶體裝置的導電接點；接合該基板至載體而該電晶體裝置面向該載體；移除該基板以暴露該裝置的相對於該第一側的第二側；以及從該裝置的該第二側形成對該接點的互連體。
  8. 如請求項7之方法，其中形成對該電晶體裝置的該接點包含形成對該源極和該汲極的一者的該接點。
  9. 如請求項8之方法，其中形成該接點包含設置此種接點相鄰於該鰭的第一側壁及第二側壁的各者。
  10. 如請求項9之方法，其中該第一側壁及該第二側壁由該鰭的厚度尺寸所分離且形成該接點包含橋接該厚度尺寸。
  11. 如請求項9之方法，其中該接點包含裝置側接點，具有相鄰於該鰭的該第一側壁的第一部分以及相鄰於該鰭的該第二側壁的第二部分，該方法進一步包含形成背側接點，該背側接點耦接至該裝置側接點的該第一 部分及該第二部分的各者。
  12. 如請求項11之方法，其中形成該互連體包含耦接該互連體至該背側接點。
  13. 如請求項9之方法，其中在形成該電晶體裝置以後，該方法包含嵌入該鰭的相對側部分於介電材料中，且在形成該接點以前，該方法包含形成開口於相鄰於該鰭的該相對側部分的該介電材料中且形成該接點包含形成該接點於該開口中。
  14. 如請求項7之方法，進一步包含從該裝置的該第一側形成對該電晶體裝置的互連體。
  15. 一種製造設備的方法，該方法包含：形成電路結構，該電路結構包含第一側和相對的第二側，該第一側包含包含複數個裝置的裝置層；形成導電接點，該導電接點耦接至該第一側上的該複數個裝置的一者的半導體本體，該半導體本體具有頂表面、多個側壁、和底表面，以及該導電接點在該半導體本體的該頂表面之上，其中該複數個裝置的該一者包含包含源極及汲極的非平坦電晶體裝置，該源極及汲極包含包括第一側壁和相對的第二側壁的該半導體本體，以及其中該導電接點被耦接至該源極及汲極的一者且此種耦接被設置於該半導體本體的該第一側壁及該第二側壁的各者上；形成設置在該結構的該第二側上且耦接至該導電接點的第一導電互連體；在該導電接點和該第一導電互連體之間垂直形成背側 接點，該背側接點直接與該導電接點和該第一導電互連體接觸，其中該背側接點在該第一側上的該複數個裝置的該一者的該半導體本體下面橫向延伸，以及其中該背側接點在該半導體本體的該底表面的下面位置處與該導電接點相交；在該背側接點和該半導體本體之間垂直形成介電材料結構，該介電材料結構進一步沿著該半導體本體的該多個側壁並且與該半導體本體的該多個側壁接觸；以及從該第一側形成耦接至該複數個裝置的該一者的第二導電互連體，該第二導電互連體在該導電接點之上且直接在該導電接點上。
  16. 如請求項15之方法，其中該導電接點被設置橫向相鄰於該半導體本體的該多個側壁。
  17. 如請求項16之方法，其中該導電接點包含第一部分及第二部分，其中該第一部分和該第二部分的各者在該結構的該第二側的方向中從該複數個裝置的該一者個別延伸。
  18. 如請求項17之方法，其中該背側接點耦接至該導電接點的該第一部分和該第二部分的各者。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028280B (zh) * 2015-09-25 2023-04-04 英特尔公司 制作背侧金属的接触部的卷绕源极/漏极方法
WO2019009871A1 (en) * 2017-07-01 2019-01-10 Intel Corporation METALLIZATION STRUCTURES UNDER LAYER OF SEMICONDUCTOR DEVICES
US10283621B2 (en) * 2017-09-20 2019-05-07 Globalfoundries Inc. Method of forming vertical field effect transistors with self-aligned gates and gate extensions and the resulting structure
EP3667733A1 (en) 2018-12-13 2020-06-17 IMEC vzw Silicided fin junction for back-side connection
EP3671825A1 (en) * 2018-12-20 2020-06-24 IMEC vzw Method for connecting a buried interconnect rail and a semiconductor fin in an integrated circuit chip
US20210202472A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Integrated circuit structures including backside vias
US11342326B2 (en) * 2020-04-28 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned etch in semiconductor devices
US11670567B2 (en) * 2020-07-09 2023-06-06 United Microelectronics Corp. Semiconductor structure and method of wafer bonding
US11817501B2 (en) 2021-09-22 2023-11-14 International Business Machines Corporation Three-dimensional, monolithically stacked field effect transistors formed on the front and backside of a wafer
US20230207553A1 (en) * 2021-12-27 2023-06-29 International Business Machines Corporation Backside power rails and power distribution network for density scaling
US20230369220A1 (en) * 2022-05-11 2023-11-16 International Business Machines Corporation Via to backside power rail through active region
US20240072116A1 (en) * 2022-08-31 2024-02-29 International Business Machines Corporation Full wrap around backside contact

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196918A1 (en) * 2004-02-10 2005-09-08 Schwerin Ulrike G. DRAM memory and method for fabricating a DRAM memory cell
US20130146945A1 (en) * 2005-02-23 2013-06-13 Robert S. Chau Field effect transistor with narrow bandgap source and drain regions and method of fabrication

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666002A (en) * 1993-06-22 1997-09-09 Kabushiki Kaisha Toshiba Semiconductor device with wiring layer in tunnel in semiconductor substrate
US6236079B1 (en) 1997-12-02 2001-05-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having a trench capacitor
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7816231B2 (en) * 2006-08-29 2010-10-19 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US7666723B2 (en) * 2007-02-22 2010-02-23 International Business Machines Corporation Methods of forming wiring to transistor and related transistor
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
JP4905442B2 (ja) * 2008-12-05 2012-03-28 ソニー株式会社 半導体装置およびその製造方法
JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
US8361875B2 (en) * 2009-03-12 2013-01-29 International Business Machines Corporation Deep trench capacitor on backside of a semiconductor substrate
US8232625B2 (en) * 2009-03-26 2012-07-31 International Business Machines Corporation ESD network circuit with a through wafer via structure and a method of manufacture
US9299641B2 (en) * 2012-08-10 2016-03-29 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN105448998B (zh) * 2010-10-12 2019-09-03 高通股份有限公司 集成电路芯片和垂直功率器件
US8753964B2 (en) 2011-01-27 2014-06-17 International Business Machines Corporation FinFET structure having fully silicided fin
US8816476B2 (en) * 2011-04-27 2014-08-26 Alpha & Omega Semiconductor Corporation Through silicon via processing techniques for lateral double-diffused MOSFETS
US8564085B2 (en) 2011-07-18 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor structure
US9459234B2 (en) 2011-10-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd., (“TSMC”) CMOS compatible BioFET
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
US9691869B2 (en) * 2012-04-09 2017-06-27 Monolithic 3D Inc. Semiconductor devices and structures
US9219129B2 (en) * 2012-05-10 2015-12-22 International Business Machines Corporation Inverted thin channel mosfet with self-aligned expanded source/drain
US9817928B2 (en) * 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US8896030B2 (en) * 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
US9786636B2 (en) * 2012-12-22 2017-10-10 Monolithic 3D Inc. Semiconductor device and structure
US8674470B1 (en) * 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) * 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8921191B2 (en) 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US20140264632A1 (en) 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US9466536B2 (en) * 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
JP2014220376A (ja) * 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
GB2529582B (en) * 2013-06-25 2019-10-23 Intel Corp Monolithic three-dimensional (3D) ICs with local inter-level interconnects
JP2015050339A (ja) 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
JP6292049B2 (ja) * 2013-09-02 2018-03-14 ソニー株式会社 半導体装置およびその製造方法
CN104810396B (zh) * 2014-01-23 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9293437B2 (en) * 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
CN206516630U (zh) * 2015-01-09 2017-09-22 硅源公司 三维集成电路
KR102361386B1 (ko) * 2015-06-02 2022-02-10 인텔 코포레이션 후면 금속 층들을 이용한 고밀도 메모리 아키텍처
US10367070B2 (en) * 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US10784358B2 (en) * 2015-09-25 2020-09-22 Intel Corporation Backside contact structures and fabrication for metal on both sides of devices
CN108028241B (zh) * 2015-09-25 2022-11-04 英特尔公司 通过硅来分配功率的两侧上的金属
WO2017052649A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Deep epi enabled by backside reveal for stress enhancement & contact
CN108028280B (zh) 2015-09-25 2023-04-04 英特尔公司 制作背侧金属的接触部的卷绕源极/漏极方法
CN107924949A (zh) * 2015-09-27 2018-04-17 英特尔公司 与磁感应器集成的晶体管的两侧上的金属
WO2017105515A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Stacked transistors
US11251156B2 (en) * 2015-12-23 2022-02-15 Intel Corporation Fabrication and use of through silicon vias on double sided interconnect device
CN118156263A (zh) * 2016-04-01 2024-06-07 英特尔公司 采用背侧半导体或金属的半导体二极管
EP3479411A4 (en) * 2016-07-01 2020-03-04 INTEL Corporation REAR CONTACT RESISTANCE REDUCTION FOR BOTH SIDE METALLIC SEMICONDUCTOR DEVICES
US10892337B2 (en) * 2016-09-30 2021-01-12 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
US11139241B2 (en) * 2016-12-07 2021-10-05 Intel Corporation Integrated circuit device with crenellated metal trace layout

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196918A1 (en) * 2004-02-10 2005-09-08 Schwerin Ulrike G. DRAM memory and method for fabricating a DRAM memory cell
US20130146945A1 (en) * 2005-02-23 2013-06-13 Robert S. Chau Field effect transistor with narrow bandgap source and drain regions and method of fabrication

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