CN118156263A - 采用背侧半导体或金属的半导体二极管 - Google Patents

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Abstract

公开了包括一个或多个晶体管和一个或多个半导体二极管的一种集成电路(IC)层。一种晶体管可以包括一个或多个非平面半导体主体，其中有沟道区，而该二极管还包括一个或多个非平面半导体主体，其中有p型区域、n型区域或两者。一个IC层可以厚度仅为数百纳米，并包括前侧和背侧互连层级。前侧互连层级设置在非平面半导体主体的一个或多个的前侧之上，并耦合到晶体管的至少一个端子。背侧互连层级设置在非平面半导体主体的一个或多个的背侧之上，并耦合到半导体二极管的至少一个端子。

Description

采用背侧半导体或金属的半导体二极管
本申请为分案申请，其原申请是2018年8月31日进入中国国家阶段、国际申请日为2016年4月1日的国际专利申请PCT/US2016/025579，该原申请的中国国家申请号是201680083076.2，发明名称为“采用背侧半导体或金属的半导体二极管”。
背景技术
集成电路(IC)中的晶体管单元密度持续增加。随着晶体管单元占用空间的缩小，竖直取向正在普及。例如，非平面晶体管(例如，鳍式FET)采用了具有竖直取向侧壁的半导体主体(例如，鳍状物)。
IC常常包括半导体二极管(例如，P型/N型或p-n结)，其中的一些需要具有大电流承载能力(例如，ESD保护二极管)。在历史上，这样的半导体二极管已经在体半导体内并入了平面掺杂阱。随着非平面半导体主体的密度增加，体半导体区域正变得可用性更低。即使要牺牲密度，集成平面半导体二极管区域和非平面半导体晶体管区域也是困难的。到目前为止，一直缺少为二极管制造的替代目的而采用非平面半导体主体的尝试，例如，表现出很差的电流承载能力，这对于很多应用(例如ESD保护二极管)而言电流承载能力过低。
因此，与非平面半导体主体兼容的二极管架构和用于制造这样的二极管的技术以及竖直器件集成的进展是有利的。
附图说明
在附图中，本文所述的材料是通过示例而非限制的方式示出的。为了说明简单清晰，图中所示的元件未必是按比例绘制的。例如，为了清晰起见，一些元件的尺寸可能相对于其它元件被放大。此外，在认为适当的情况下，在各图之间重复附图标记以指示对应或相似的元件。在附图中：
图1是根据一些实施例的包括FET和二极管的IC的平面图；
图2是根据一些实施例的用于制造IC的方法的流程图；
图3A、3B、3C、3D和3E是根据一些实施例的在执行图2中所示的方法的选定操作之后沿着图1中所示的A-A’平面的二极管截面图；
图4是根据一些替代的实施例的用于制造IC的方法的流程图；
图5A、5B、5C、5D和5E是根据一些实施例的在执行图4中所示的方法的选定操作之后沿着图1中所示的B-B’平面的二极管截面图；
图6A、6B、6C、6D和6E是根据一些替代的实施例的在执行图4中所示的方法的选定操作之后沿着图1中所示的B-B’平面的二极管截面图；
图7是根据一些替代的实施例的用于制造IC的方法的流程图；
图8A、8B、8C、8D和8E是根据一些实施例的在执行图7中所示的方法的选定操作之后沿着图1中所示的B-B’平面的二极管截面图；
图9示出了根据一个或多个实施例的移动计算平台和数据服务器机器，其采用了具有多个FET的SoC以及具有架构的二极管；以及
图10是根据一些实施例的电子计算设备的功能方框图。
具体实施方式
参考附图描述一个或多个实施例。尽管详细绘示并论述了具体配置和布置，但应当理解，这仅仅是为了例示性目的而做的。相关领域的技术人员将认识到，在不脱离本说明书的精神和范围的情况下，其它配置和布置是可能的。对于相关领域的技术人员而言显而易见的是，可以在本文详述之外的各种其它系统和应用中采用本文所述的技术和/或布置。
在以下具体实施方式中参考了附图，附图形成其部分并例示示例性实施例。此外，应当理解，在不脱离要求保护的主题范围的情况下，可以利用其它实施例并且可以做出结构和/或逻辑变更。还应该指出的是，可以使用方向和参考，例如，向上、向下、顶、底等，仅仅为了方便附图中特征的描述。因此，以下详细描述不应该被理解为限制性的意义，并且要求保护的主题的范围仅由所附权利要求及其等同物限定。
在以下描述中，阐述了众多细节。然而，对本领域技术人员将显而易见的是，实施例可在没有这些具体细节的情况下被实施。在一些情况下，公知的方法和设备以框图形式示出而非详细示出，以避免使实施例模糊不清。整个本说明书中所提到的“实施例”或“一个实施例”或“一些实施例”是指，结合实施例所描述的特定特征、结构、功能或特性包括在至少一个实施例中。因此，整个说明书中多处出现短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指本发明的相同实施例。此外，特定特征、结构、功能或特性可以任何适当的方式结合在一个或多个实施例中。例如，只要与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的，就可以将第一实施例与第二实施例组合。
如说明书和所附权利要求中所使用的那样，单数形式的“一”、“一个”和“所述”旨在也涵盖复数形式，除非上下文清楚地以其它方式来指示。还应当理解，本文中所使用的术语“和/或”是指并且涵盖相关联地列出的项目中的一个或多个项目的任何和全部可能的组合。
可以在本文中使用术语“耦合”和“连接”连同其派生词描述部件之间的功能或结构关系。应当理解，这些术语并非意在作为彼此的同义词。相反，在特定实施例中，可以使用“连接”表示两个或更多元件彼此直接物理、光学或电接触。可以使用“耦合”表示两个或更多元件彼此直接或间接(它们之间有其它居间元件)物理或电接触和/或两个或更多元件彼此合作或交互(例如，如在因果关系中那样)。
本文使用的术语“之上”、“之下”、“之间”和“上”是指一种部件或材料相对于其它部件或材料的相对位置，其中需要指出这样的物理关系。例如，在材料环境下中，设置在另一种材料之上或之下的一种材料可以直接接触或可以具有一种或多种居间材料。此外，设置在两种材料之间的一种材料可以与两层直接接触或者可以具有一个或多个居间层。相反，第二材料“上”的第一材料直接与该第二材料/材料接触。在部件组件的环境下中进行类似的区分。
如整个本说明书和权利要求中所使用的，由术语“至少一个”或“一个或多个”连接的项目列表可以表示所列项目的任何组合。例如，短语“A、B或C的至少一个”可以表示A；B；C；A和B；A和C；B和C或A、B和C。
本文描述的是包括一个或多个晶体管和一个或多个半导体二极管的IC层。例如，该二极管可以是IC内的ESD保护二极管。在一些示例性实施例中，一种晶体管包括其中存在沟道区的一个或多个非平面半导体主体。二极管还包括其中存在p型区域、n型区域或这两者的一个或多个非平面半导体主体。一个IC层可以非常薄，例如，大约几百纳米或更小，并且包括前侧和背侧互连层级。前侧互连层级设置在非平面半导体主体中的至少一些的前侧之上，并耦合到至少一个晶体管端子。在一些实施例中，前侧互连层级还耦合到二极管的至少一个端子。背侧互连层级设置在非平面半导体主体中的至少一些的背侧之上，并耦合到至少一个二极管端子。在一些实施例中，背侧互连层级还耦合到晶体管的至少一个端子。
因为非平面半导体主体可能在非常薄的层内，例如，大约几百纳米，所以缺少体半导体可能会在制造针对所有IC应用具有足够高的电流承载能力的半导体二极管时带来挑战。在本文的一些实施例中，对具有适合于场效应晶体管(FET)的几何形状的多个非平面半导体主体进行掺杂，以将其作为p-n结二极管的一侧或两侧工作。然后使用掺杂半导体和形成在主体的背侧上的金属化部中的一个或多个对主体进行互连。这种背侧二极管互连可以有助于具有更大电流承载能力的更大二极管架构，并且还允许二极管的前侧以与晶体管的前侧大体上相同的方式被制造。例如，半导体二极管可以包括栅极叠置体和前侧接触部，在p-n结二极管的背景下，栅极叠置体和前侧接触部中的任一者可以是不工作的。
图1是根据一些实施例的包括场效应晶体管(FET)101和半导体结二极管102的IC100的平面图。在图1中，实线表示形成IC层的顶侧表面的主要材料，而虚线表示在层内的设置在另一上覆材料下方或者存在于IC层的背侧上的主要材料界面。深色虚线表示通过半导体主体的横向宽度(A-A')和纵向长度(B-B')的平面，为此在本文的其它地方进一步提供了截面图。
FET 101包括嵌入隔离材料180内的一个或多个半导体主体103。FET 101还包括跨半导体主体103的沟道区捆扎(strap)的栅极电极173。尽管图1中示出了两个半导体主体103，但FET可以包括一个半导体主体，或超过两个半导体主体。半导体主体103可以具有已知适合于场效应晶体管的任何半导体组分，例如，但不限于IV族材料(例如，Si、Ge、SiGe)、III-V族材料(例如，GaAs、InGaAs、InAs、InP)或III-N族材料(例如，GaN、AlGaN、InGaN)。在一些有利的实施例中，半导体主体103是单晶体。
前侧接触金属化部150设置在栅极电极173的相邻侧上，并且还跨半导体主体103延伸。在所示的实施例中，前侧接触金属化部150设置在升高的掺杂半导体端子140上，掺杂半导体端子140进一步与半导体主体103直接接触。掺杂半导体端子140可以用电活性杂质进行重掺杂，赋予n型或p型导电性。对于示例性源极/漏极实施例，掺杂半导体端子140被掺杂成相同导电类型(例如，NMOS的n型和PMOS的p型)。在替代的实施例中(例如，对于隧穿FET)，可以对掺杂半导体端子140进行互补掺杂。掺杂半导体端子140可以是与半导体主体103兼容的任何半导体材料，例如IV族材料(例如，Si、Ge、SiGe)和/或III-V族材料(例如，InGaAs、InAs)。在一些实施例中，端子140具有与半导体主体103相同的半导体。在其它实施例中，端子140具有与半导体主体103不同的半导体，从而形成异质结。
电绝缘电介质间隔体171将栅极电极173与前侧接触金属化部150和/或掺杂半导体端子140横向分隔开。前侧接触金属化部150可以包括一种或多种金属，例如Ti、W、Pt、其合金和氮化物，它们与掺杂半导体端子140一起形成欧姆或隧穿结。电介质间隔体171可以是任何常规电介质，例如但不限于二氧化硅、氮化硅或氮氧化硅。电介质间隔体171也可以是具有4.0以下相对介电常数的任何已知低k材料。尽管仅有一个栅极电极173以实线被示出为单个逻辑单元的部分，但示例性的第二栅极电极173以虚线被绘示为与相邻单元相关联。
如图1中进一步所示，半导体二极管102包括也嵌入隔离材料180内的一个或多个半导体主体104。半导体主体104也可以具有已知适合于p-n半导体二极管一侧或两侧的任何半导体组分，例如但不限于IV族材料(例如，Si、Ge、SiGe)、III-V族材料(例如，GaAs、InGaAs、InAs、InP)或III-N族材料(例如，GaN、AlGaN、InGaN)。在一些有利的实施例中，半导体主体104是单晶体。在一些实施例中，半导体主体104具有与半导体主体103大体上相同的非平面几何结构。例如，半导体主体103和104可以是具有相同横向宽度(例如，y尺寸)、相同纵向长度(例如，x尺寸)和竖直高度(例如，z尺寸)的半导体鳍状物。利用相同的非平面主体几何结构，可以简化半导体二极管102与FET 101的集成。例如，允许半导体二极管102的前端处理非常类似于FET 101，从而可以在IC层的相邻区域中同时制造二极管和晶体管。
在由图1表示的一些实施例中，半导体二极管102还包括栅极叠置体，栅极叠置体包括跨半导体主体104中的每个的中心区域捆扎的栅极电极173。尽管在二极管102的背景下，栅极电极173可以在IC 100工作期间不被偏置，但栅极电极173可以存在，因为表示二极管102的人为结构暴露于和FET 101大体上相同的前侧处理。对于FET 101而言，电介质间隔体171将栅极电极173与前侧金属化部150和/或掺杂半导体端子140横向分隔开。在一些实施例中，掺杂半导体端子140的起到二极管102的端子的作用。在唯一依赖于背侧二极管互连的其它实施例中，掺杂半导体端子140和/或前侧金属化部150在IC 100工作期间可以不被偏置，并仅仅作为表示暴露于和FET 101大体上相同的前侧处理的二极管102的人为结构而存在。
如图1中的虚线进一步所示，半导体二极管102包括将至少两个半导体主体104互连到大号二极管中的背侧二极管互连195，该大号二极管具有的电流承载宽度是半导体主体104纵向长度的函数。替代地，半导体二极管102包括背侧二极管互连195A和195B，其将至少两个半导体主体104的两个端部互连到大号二极管中，该大号二极管具有的电流承载宽度是电并联互连的半导体主体数量的函数。为了进一步示出这些替代的实施例，下文针对一些示例性制造方法和所得器件结构进一步描述了沿着图1中粗虚线表示的A-A’平面和B-B’的截面图。
图2是根据一些实施例的用于制造IC 101的方法201的流程图。图3A、3B、3C、3D和3E是根据一些实施例的在执行方法201的选定操作之后沿着图1中所示的A-A’平面的二极管截面图；首先参考图2，方法201开始于操作205，其中接收衬底作为输入，在衬底之上已经制造了非平面半导体主体。可以在方法201的上游采用用于准备适合于制造FET(例如，鳍式FET)的非平面半导体主体(例如，鳍状物)的任何已知技术。在操作205接收的衬底可以是得到非平面半导体主体的一种或多种材料。在图3A进一步所示的示例性实施例中，二极管102包括具有竖直半导体主体(例如，鳍状物)z高度Hf的半导体主体104，半导体主体104设置在背侧衬底305之上。对于相邻的晶体管(图3A中未示出)会存在类似半导体主体。衬底305可以是形成半导体主体104的晶体半导体衬底(例如，Si)。例如，在一些基于硅的实施例中，背侧衬底305为晶体IV族衬底，例如Si。对于一些III-V族沟道的晶体管实施例而言，背侧衬底305可以是晶体III-V族材料，例如GaAs。
返回到图2，在操作210，向二极管的半导体主体中注入杂质掺杂剂，形成竖直取向的p型和n型掺杂区。如图3A中进一步所示，利用任何已知的杂质物质注入背侧半导体主体部分104B，以具有第一导电类型(例如，p型)。可以根据给定p-n结特性的需要采用任何掺杂剂水平。在示例性实施例中，将具有z高度Hsf的背侧半导体主体部分104B掺杂到低到中“p”掺杂水平。进一步利用已知杂质物质注入前侧半导体主体部分104A，使其具有互补导电类型(例如，n型)。可以根据给定p-n结特性的需要采用任何掺杂剂水平。在示例性实施例中，将前侧半导体主体部分104A掺杂到中到高“n”掺杂水平。可以采用现有技术中已知适合于在z高度Hf内形成竖直掺杂剂分布的任何注入技术。在Hf介于50和500nm之间的一些实施例中，可以在主体104设置在背侧衬底305上的同时，采用浅注入技术从前侧向半导体主体104中注入p型和n型杂质。在一些替代的实施例中，在主体104设置在背侧衬底305上的同时，用杂质从前侧仅注入前侧半导体主体部分104A。
返回到图2，在操作215完成晶体管的前侧处理。操作215可能需要用于制造FET栅极叠置体和源极/漏极掺杂半导体端子的任何已知的技术。例如，可以在晶体管的半导体主体的沟道部分之上形成在栅极电介质上包括栅极电极的栅极叠置体。在半导体二极管的半导体主体之上还可以形成相同的栅极叠置体。替代地，可以在前侧晶体管处理操作中的一个或多个期间掩蔽二极管的半导体主体。尽管可以在操作215利用已知适合于半导体主体的任何栅极叠置体材料，但在一些示例性实施例中，该栅极叠置体包括高k电介质材料(体相对介电常数大于9)和逸出功适合于半导体主体的金属栅极电极。示例性高k材料包括金属氧化物，例如但不限于Al2O3、HfO2、HfAlOx。硅酸盐(例如但不限于HfSiOx或TaSiOx)也可能适合于某些半导体主体组分(例如，Si、Ge、SiGe、III-V族)。栅极电极可以有利地具有低于5eV的逸出功，并可以包括元素金属层、金属合金层或任一者或两者的叠层结构。在一些实施例中，栅极电极是诸如TiN(例如，4.0-4.7eV)的金属氮化物。栅极电极还可以包括Al(例如，TiAlN)。在栅极电极中还可以采用其它合金组成，例如，但不限于C、Ta、W、Pt和Sn。
在另外的实施例中，操作215还需要形成掺杂半导体端子和前侧接触金属化部。可以利用任何已知的杂质注入工艺和/或外延再生长工艺形成掺杂半导体端子。在操作215形成的掺杂半导体端子包括晶体管的源极和漏极区。在另外的实施例中，在操作215进一步形成通往二极管的p型和n型区域中的一个的二极管端子。在图3B中所示的一些示例性实施例中，在前侧半导体主体部分104A上形成重掺杂(n+)半导体端子140。在一些示例性实施例中，在半导体主体104的一个或多个表面上外延生长重掺杂(n+)半导体端子140。然后形成前侧接触金属化部150，例如，其直接接触掺杂半导体端子。晶体管源极/漏极端子和二极管端子都可以被前侧接触金属化部150直接接触。接触金属化部150可以是已知适合于该目的的任何金属，并可以通过任何已知技术沉积。如图1和图3B中所示，前侧接触金属化部150部跨多个半导体主体104捆扎，将每个半导体主体104中形成的p-n结的一侧耦合成电并联。在形成前侧接触金属化部之后，晶体管和二极管的前端处理大体上完成。然后可以实践任何常规的后端互连制造以完成IC层的前侧。
返回到图2，方法201继续操作220，其中显露出非平面半导体主体的背侧。在图3C中进一步所示的一些实施例中，可以向最上方的前侧互连层级施加(例如，接合)包括任何适合的载流子的前侧叠置体305。在IC层的前侧受到机械支撑的情况下，然后可以将背侧衬底305减薄到背侧叠置体105中和/或利用背侧叠置体105替换。可以在操作220应用任何已知的研磨和/或抛光和/或层转移工艺。一旦显露，至少二极管102的半导体主体的背侧准备好进行背侧处理。返回到图2，背侧处理可以包括在操作225在背侧上沉积掺杂半导体材料，以及在操作230向二极管形成背侧接触金属化部。方法201然后在操作235结束，其中在任何已知技术之后完成IC器件的处理。
在一些实施例中，其中，从前侧利用杂质仅注入前侧半导体主体部分，现在可以从背侧利用杂质注入背侧半导体主体部分。在图3D中进一步所述的示例性实施例中，背侧叠置体105包括电介质材料380和与每个背侧半导体主体部分103B接触的背侧二极管互连195。在一些实施例中，背侧互连195仅包括背侧接触金属化部，其完成互连多个半导体主体104的第二二极管端子。在图3E中进一步所示的一些替代的实施例中，背侧叠置体105还包括重掺杂半导体395。重掺杂半导体395可以被掺杂成与背侧半导体主体部分104B(例如，p+)相同的导电类型，以将背侧接触金属化部接合到背侧半导体主体部分104B。这样的实施例可以有利地减小半导体二极管的接触电阻。针对图3E表示的一些实施例，重掺杂半导体395横跨半导体主体104的整个纵向长度(例如，x尺寸)，但仅生长在半导体主体104的背侧表面上。对于这样的实施例而言，重掺杂半导体395可以是通过任何已知技术(例如，MBE、MOCVD等)外延生长的单晶材料。该外延半导体材料可以具有与半导体主体(例如，用于Si主体的Si)相同的半导体，以避免形成异质结。然后沉积背侧二极管互连195，与重掺杂半导体395的每个区域接触。在其它实施例中，重掺杂半导体395横跨多个半导体主体104之间的整个距离(例如，y尺寸)，并且还横跨半导体主体104的整个纵向长度(例如，x尺寸)。对于这样的实施例而言，背侧二极管互连195包括背侧接触金属化部和重掺杂半导体395两者。重掺杂半导体395的很大区域可以是从背侧利用任何已知技术(例如，CVD)沉积的多晶材料。
图4是根据一些替代的实施例的用于制造IC 100的方法401的流程图。图5A、5B、5C、5D和5E是根据一些实施例的在执行方法401的选定操作之后沿着图1中所示的B-B’平面的二极管截面图。首先参考图4，方法401开始于操作205，其中接收衬底作为输入，在衬底之上已经制造了非平面半导体。可以接收上文在方法201的背景下描述的任何非平面半导体主体作为方法401的输入。在操作410，利用杂质物质，例如使用现有技术中已知的任何离子注入技术，注入二极管中要采用的半导体主体，以在半导体主体的相对端内形成n型和p型半导体区。替代地，例如，使用现有技术中已知的任何半导体外延技术重新生长要在二极管中采用的半导体主体的端部，以形成n型和p型半导体区。因此，并非如在操作210(图2)中那样在非平面半导体主体内形成竖直p-n结，而是在非平面半导体主体内形成横向分隔开的p型和n型区域。
在图5A和5B进一步所示的一些实施例中，在形成掺杂二极管区之前，在半导体主体104的中央部分之上形成栅极叠置体。针对所示的实施例，栅极叠置体是包括牺牲栅极电极573的轴柄，其可以是例如电介质或多晶硅。间隔体171设置在牺牲栅极电极573的侧壁上。然后对半导体主体的未被栅极叠置体保护的端部进行互补掺杂。在一些实施例中，在半导体主体104设置在背侧衬底305之上的同时，从前侧对半导体主体的暴露端部进行离子注入。例如，可以在半导体主体的第一端部中注入第一物质，以形成n型或p型区域，并且然后可以注入第二物质以在半导体主体的相对端部处形成互补区域。可能需要一次或两次掩蔽操作(未示出)以选择性注入半导体主体的一个或两个端部。
如图5B中所示，掺杂端部长度504A(例如，n-)和504B(例如，p-)延伸通过整个半导体主体高度Hf，以和平面P相交。在替代的实施例中，在半导体主体104的表面上外延生长n型和p型端部长度的情况下，外延端部长度环绕半导体主体104的侧壁以与平面P相交。掺杂端部长度504A、504B可以被栅极叠置体保护的本征(i)区域分隔开，其未像端部长度504A、504B那样重掺杂。因此，图5B中所示的前侧处理可以产生横向p-i-n结构而非p-n结。
返回到图4，方法401继续进行操作215，其中，完成晶体管的前侧处理。这样的处理可以大体上如上文在方法201的背景下所述那样。操作215可能需要用于制造FET栅极叠置体和源极/漏极掺杂半导体端子的任何已知的技术。与制造晶体管栅极叠置体同时，也可以在半导体二极管的半导体主体之上形成包括栅极电介质和栅极电极的栅极叠置体。例如，可以利用永久栅极叠置体替换牺牲栅极叠置体。替代地，可以在前侧晶体管处理操作的一个或多个期间掩蔽二极管的半导体主体，从而保留牺牲栅极叠置体作为二极管的永久特征，或者不在二极管半导体主体之上形成栅极叠置体。
尽管可以在操作215利用已知适合于半导体主体的任何栅极叠置体材料，但在一些示例性实施例中，该栅极叠置体包括高k电介质材料(体相对介电常数大于9)和逸出功适合于半导体主体的金属栅极电极。示例性高k材料包括金属氧化物，例如但不限于Al2O3、HfO2、HfAlOx。硅酸盐(例如但不限于HfSiOx或TaSiOx)也可能适合于某些半导体主体组分(例如，Si、Ge、SiGe、III-V族)。栅极电极可以有利地具有低于5eV的逸出功，并可以包括元素金属层、金属合金层或任一者或两者的叠层结构。在一些实施例中，栅极电极是诸如TiN(例如，4.0-4.7eV)的金属氮化物。栅极电极还可以包括Al(例如，TiAlN)。在栅极电极中还可以采用其它合金组成，例如，但不限于C、Ta、W、Pt和Sn。
在另外的实施例中，操作215还需要形成掺杂半导体端子和前侧接触金属化部。可以利用任何已知的杂质注入工艺和/或外延再生长工艺形成掺杂半导体端子。在操作215形成的掺杂半导体端子包括晶体管的源极和漏极区。在另外的实施例中，还在操作215形成通往二极管的p型和n型区域中的每个的前侧二极管端子。在图5C所示的一些示例性实施例中，在第一掺杂端部长度504A上形成重掺杂(n+)半导体140，并在第二掺杂端部长度504B上形成重掺杂(p+)半导体540。在一些示例性实施例中，在每个半导体主体104的一个或多个表面上外延生长重掺杂半导体140、540。然后形成前侧接触金属化部150，例如，其直接接触掺杂半导体端子140。晶体管源极/漏极端子和二极管端子两者都可以被接触金属化部150直接接触。在一些示例性实施例中，前侧接触金属化部150在晶体管的源极或漏极端子和二极管端子之间延伸，将两者进行互连。接触金属化部150可以是已知适合于该目的的任何金属，并可以通过任何已知技术沉积。如图1中所示，前侧接触金属化部150跨多个半导体主体104捆扎，将每个半导体主体104中形成的p-n结的一侧耦合成电并联。在前侧接触金属化部之后，晶体管和二极管的前端处理大体上完成。然后可以实践任何常规的后端互连制造以完成IC层的前侧。
返回到图4，方法401继续操作220，其中，显露出非平面半导体主体的背侧。在图5D进一步所示的一些实施例中，可以向最上方的前侧互连层级施加(例如，接合)包括任何适当的载流子的前侧叠置体305。在IC层的前侧受到机械支撑的情况下，然后可以将背侧衬底305减薄到背侧叠置体105中和/或利用背侧叠置体105替换。可以在操作220执行任何已知的研磨和/或抛光和/或层转移工艺。一旦显露，至少二极管102的半导体主体的背侧准备好进行背侧处理。
方法401(图4)继续进行操作425，其中，在二极管半导体主体的背侧上沉积掺杂半导体，以互连通过前侧处理形成的n型和p型端部。在图5E中进一步所示的示例性实施例中，在操作425形成的背侧叠置体105包括电介质材料380和背侧二极管互连195，该背侧二极管互连195与掺杂半导体主体端部长度504A、504B两者的背侧接触。在一些示例性实施例中，背侧二极管互连195包括从半导体主体104的背侧外延生长的单晶半导体。该外延半导体材料有利地在半导体主体104的整个纵向长度之上延伸并与两个端部长度504A、504B直接接触。该外延半导体材料可以具有与半导体主体(例如，Si)相同的半导体，以避免形成异质结。可以将外延半导体材料掺杂成任一种导电类型，使得p-n结在端部长度504A或端部长度504B(图示)的界面处。因此，背侧二极管互连195将二极管结构环绕横向分隔p型和n型区域的半导体主体104的任何部分。例如，背侧二极管互连195可以使设置在任何残留栅极叠置体下方的本征半导体区分流。方法401(图4)然后在操作235结束，其中在任何已知技术之后完成IC器件的处理。
图6A、6B、6C、6D和6E是根据一些替代的实施例的在执行方法401的选定操作之后沿着图1中所示的B-B’平面的二极管截面图，在替代的实施例中，重新生长半导体主体的端部以形成二极管。重新参考图4，在操作410，例如，使用现有技术中已知的任何外延技术，重新生长二极管中要采用的半导体主体，以在半导体主体的相对端内形成n型和p型半导体区。在图5A和5B进一步所示的一些实施例中，在重新生长掺杂二极管区之前，在半导体主体104的中央部分之上形成栅极叠置体。针对所示的实施例，栅极叠置体是包括牺牲栅极电极573的轴柄，其可以是例如电介质或多晶硅。间隔体171设置在牺牲栅极电极573的侧壁上。然后对栅极叠置体未保护的半导体主体的端部进行凹陷蚀刻610。在一些实施例中，在半导体主体104设置在背侧衬底305之上的同时，从前侧蚀刻半导体主体104的暴露端部。如图6B所示，可以在半导体主体的第一端外延生长第一掺杂半导体，以形成n型或p型区域，然后可以外延生长第二掺杂半导体，以在半导体主体的相对端部处形成互补区域。外延生长可以从背侧衬底305和/或从牺牲栅极电极573下方的半导体104的本征部分的侧壁发起。重新生长的半导体与仅增加了掺杂剂物质的半导体104(例如，Si)具有相同的主要晶格构成。替代地，重新生长的半导体可以具有与半导体104(例如，Si)不同的主要晶格组成(例如，SiGe)。根据期望的二极管特性，重新生长的材料中的掺杂剂水平可以非常高(例如，n+和p+)或不高(例如，n-和p-)。可能需要一次或两次掩蔽操作(未示出)以首先凹陷蚀刻，然后外延地重新生长半导体主体的一个或两个端部。
如图6B中进一步所示，掺杂端部长度504A(例如，n+)和504B(例如，p+)通过整个半导体主体高度Hf延伸并与平面P相交。图6B中所示的前侧处理可以再次产生横向p-i-n结构而不是p-n结。
返回到图4，方法401继续进行操作215，其中，如前所述完成晶体管的前侧处理。如果重新生长的材料轻掺杂，操作215还可能需要形成掺杂半导体端子和前侧接触金属化部。在操作210处重新生长的半导体被重掺杂时，接触金属化部可以直接接触重新生长的半导体。掺杂半导体端子可以形成有任何已知的杂质。例如，如图6C所示，形成前侧接触金属化部150，与掺杂半导体端部长度504A和504B直接接触。在一些示例性实施例中，前侧接触金属化部150在晶体管的源极或漏极端子和二极管端部长度504A和504B之一之间延伸，对两者进行互连。接触金属化部150可以是已知适合于该目的的任何金属，并可以通过任何已知技术沉积。如图1所示，前侧接触金属化部150横跨多个半导体主体104，将每个半导体主体104中形成的p-n结的一侧耦合成电并联。在前侧接触金属化部之后，晶体管和二极管的前端处理大体上完成。然后可以实践任何常规的后端互连制造以完成IC层的前侧。
返回到图4，方法401继续操作220，其中，显露出非平面半导体主体的背侧。在图6D中进一步所示的一些实施例中，可以向最上方的前侧互连层级施加(例如，接合)包括任何适合的载流子的前侧叠置体305。在IC层的前侧受到机械支撑的情况下，然后可以将背侧衬底305减薄到背侧叠置体105中和/或利用背侧叠置体105替换。可以在操作220执行任何已知的研磨和/或抛光和/或层转移工艺。一旦显露，至少二极管102的半导体主体的背侧准备好进行背侧处理。
方法401(图4)继续进行操作425，其中，在二极管半导体主体的背侧上沉积掺杂半导体，以互连通过前侧处理形成的n型和p型端部。在图6E中进一步所示的示例性实施例中，在操作425形成的背侧叠置体105包括电介质材料380和背侧二极管互连195，该背侧二极管互连与掺杂半导体主体端部长度504A、504B两者的背侧接触。在一些示例性实施例中，背侧二极管互连195包括从半导体主体104的背侧外延生长的单晶半导体。该外延半导体材料有利地在半导体主体104的整个纵向长度之上延伸并与两个端部长度504A、504B都直接接触。该外延半导体材料可以具有与半导体主体104(例如，Si)相同的半导体，以避免形成异质结。生长的该外延半导体材料也可以具有与重新生长的端部部分504A、504B相同的半导体，以避免形成异质结。可以将提供背侧二极管互连195的外延半导体材料掺杂成任一种导电类型，使得p-n结在端部长度504A或端部长度504B(图示)的界面处。在一些有利实施例中，提供背侧二极管互连195的外延半导体材料的掺杂水平比重新生长的端部(例如，504A)具有更轻的掺杂(例如，n-)。因此，背侧二极管互连195包裹横向分隔p型和n型区域的半导体主体104的任何部分周围的二极管结构。例如，背侧二极管互连195可以使设置在任何残留栅极叠置体下方的本征半导体区分流。方法401(图4)然后在操作235结束，其中在任何已知技术之后完成IC器件的处理。
图7是根据一些替代的实施例的用于制造IC 100的方法701的流程图。图8A、8B、8C、8D和8E是根据一些实施例的在执行方法701的选定操作之后沿着图1中所示的B-B’平面的二极管截面图。首先参考图7，方法701开始于操作205，其中接收衬底作为输入，在衬底之上已经制造了非平面半导体。也可以接收上文在方法201、401的背景下描述的任何非平面半导体主体作为方法701的输入。在图8所表示的一些示例性实施例中，在操作205接收的非平面半导体主体104是均匀轻掺杂的(例如，p-)。掺杂剂水平可以适合于例如NMOS晶体管的沟道区。
方法701(图7)继续进行操作215，其中，完成晶体管的前侧处理。操作215可能需要任何已知的技术，用于制造FET栅极叠置体和源极/漏极掺杂半导体端子。这样的处理可以大体上如上文在方法201的背景下所述那样，并且还可以在二极管半导体主体之上形成前侧结构，例如，如图8B中所示。这样的前侧结构可以在半导体二极管的背景下大体上无作用，其存在仅表示二极管与晶体管制造的集成。与制造晶体管栅极叠置体同时，也可以在半导体二极管的半导体主体之上形成包括栅极电介质145和栅极电极173的栅极叠置体。替代地，可以在前侧晶体管处理操作中的一个或多个期间掩蔽二极管的半导体主体，例如，防止在二极管半导体主体之上形成不工作的栅极叠置体。
尽管可以在操作215利用已知适合于半导体主体的任何栅极叠置体材料，但在一些示例性实施例中，该栅极叠置体包括高k电介质材料(体相对介电常数大于9)和逸出功适合于半导体主体103(图1)的金属栅极电极。示例性高k材料包括金属氧化物，例如，但不限于Al2O3、HfO2、HfAlOx。硅酸盐(例如，但不限于HfSiOx或TaSiOx)也可能适合于某些半导体主体组分(例如，Si、Ge、SiGe、III-V族)。栅极电极可以有利地具有低于5eV的逸出功，并可以包括元素金属层、金属合金层或任一者或两者的叠层结构。在一些实施例中，栅极电极是诸如TiN(例如，4.0-4.7eV)的金属氮化物。栅极电极还可以包括Al(例如，TiAlN)。在栅极电极中还可以采用其它合金组成，例如，但不限于C、Ta、W、Pt和Sn。
在另外的实施例中，操作215还需要形成掺杂半导体端子和前侧接触金属化部。可以利用任何已知的掺杂半导体端子的杂质注入和/或外延再生长工艺形成掺杂半导体端子。在操作215形成的掺杂半导体端子包括晶体管的源极和漏极区。在另外的实施例中，在操作215还形成通往轻掺杂二极管半导体主体的端部的二极管端子。在图8B所示的一些示例性实施例中，在半导体主体104的相对端部处形成重掺杂(n+)半导体140。在一些示例性实施例中，在每个半导体主体104的一个或多个表面上外延生长重掺杂半导体140。然后形成前侧接触金属化部150，例如，其直接接触掺杂半导体端子140。在前侧接触金属化部之后，晶体管和二极管的前端处理大体上完成。然后可以实践任何常规的后端互连制造以完成IC层的前侧。
返回到图7，方法701继续操作220，其中，显露出非平面半导体主体的背侧。在图8C中进一步所示的一些另外的实施例中，可以向最上方的前侧互连层级施加(例如，接合)包括任何适当的载流子的前侧叠置体305。在IC层的前侧受到机械支撑的情况下，然后可以将背侧衬底305减薄到背侧叠置体105中和/或利用背侧叠置体105替换。可以在操作220执行任何已知的研磨和/或抛光和/或层转移工艺。一旦显露，至少二极管102的半导体主体的背侧准备好进行背侧处理。
方法701(图7)继续进行操作725，其中，在第一端部处在二极管半导体主体的背侧上形成n型掺杂半导体。在操作730，在第二端部处在二极管半导体主体的背侧上形成p型掺杂半导体。掺杂半导体区域与通过前侧处理形成的轻掺杂半导体主体104互连。在图8D进一步所示的示例性实施例中，在操作725形成的背侧叠置体105包括电介质材料380和背侧互连195A、195B，背侧互连与半导体主体104的独立端部长度的背侧接触。在一些示例性实施例中，背侧二极管互连195A包括从半导体主体104的背侧外延生长的单晶重掺杂(例如，n+)半导体。类似地，背侧二极管互连195B包括从半导体主体104背侧的不同部分外延生长的单晶重掺杂(例如，p+)半导体。例如，可以通过隔离电介质380约束生长的外延半导体材料。该外延半导体材料可以具有与半导体主体(例如，Si)相同的半导体，以避免形成异质结。具有与半导体主体104互补的掺杂的外延半导体材料限定p-n结。
方法701(图7)然后继续进行操作740，其中，进一步从背侧形成通往n型和p型掺杂外延半导体中的每个的二极管接触金属化部。可以在操作740处执行任何适当的金属和金属构图技术。在图8E示出的示例中，直接在背侧二极管互连195A、195B上沉积背侧接触金属化部895、896。背侧接触金属化部895、896可以跨图1中所示提供背侧二极管互连195A、195B的多个半导体二极管捆扎，以将每个半导体主体104中形成的p-n结的一侧耦合成电并联。在唯一依赖背侧接触金属化部时，顶侧金属化部150可以对于二极管102不起作用，因为仅有前侧晶体管处理的人为操作。方法701(图7)然后在操作235结束，其中在任何已知技术之后完成IC器件处理。
图9示出了根据本文中的其它地方所述的一个或多个实施例的移动计算平台和数据服务器机器，其采用了具有多个FET的SoC以及具有架构的二极管。服务器机器906可以是任何商用服务器，例如，包括任何数量的高性能计算平台，它们设置在机架内并联网在一起进行电子数据处理，在示例性实施例中，其包括封装的单片式SoC 950。该移动计算平台905可以是为电子数据显示、电子数据处理、无线电子数据传输配置等的任何便携式设备。例如，移动计算平台905可以是平板电脑、智能电话、膝上型计算机等中的任一种，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统910和电池915。
无论如扩展视图920中所示设置在集成系统910内，或者作为服务器机器906内的独立封装的芯片，单片式SoC 950包括存储块(例如，RAM)、处理器块(例如，微处理器、多核微处理器、图形处理器等)它们包括至少一个具有本文中其它地方所述的一个或多个特征的FET和二极管。单片式SoC 950可以连同电源管理集成电路(PMIC)930、包括宽带RF(无线)发射机和/或接收机(TX/RX)的RF(无线)集成电路(RFIC)925(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)和控制器935，进一步耦合到电路板、基板或内插器960。
从功能上讲，PMIC 930可以执行电池功率调节、DC到DC转换等，因此具有耦合到电池915的输入，并具有向其它功能模块提供电流供应的输出。如图进一步所示，在示例性实施例中，RFIC 925具有耦合到天线(未示出)的输出，以实施若干无线标准或协议的任何标准或协议，包括，但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙、其衍生物，以及任何被指定为3G、4G、5G和更高版代的其它无线协议。在替代的实施方式中，这些板层级模块中的每个都可以集成到独立IC上或集成到单片式SoC 950中。
图10是根据一些实施例的电子计算设备的功能方框图。计算设备1000可以存在于例如平台905或服务器机器906内部。设备1000还包括托管若干部件的主板1002，若干部件例如，但不限于，处理器1004(例如，应用处理器)，其还可以结合至少一个具有本文中其它地方所述特征的一个或多个的FET和二极管。处理器1004可以物理和/或电耦合到主板1002。在一些示例中，处理器1004包括封装在处理器1004内的集成电路。通常，术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以进一步存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各示例中，一个或多个通信芯片1006还可以物理和/或电耦合到主板1002。在另外实施方式中，通信芯片1006可以是处理器1004的部分。根椐其应用，计算设备1000可以包括可以物理以及电耦合或不耦合到主板1002的其它部件。这些其它部件包括，但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、紧致盘(CD)、数字多用盘(DVD)等)，等等。
通信芯片1006可以实现无线通信，以用于将数据传输到计算设备1000和从计算设备1000传输数据。术语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施若干无线标准或协议的任何标准或协议，包括，但不限于本文中其它地方所述那些。如上所述，计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙之类的较短距离无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等较长距离无线通信。
尽管已经参考各实施方式描述了本文阐述的特定特征，但本说明书并非意在以限制性意义被解释。因此，本文所述实施方式的各种修改以及对本公开所属领域技术人员而言显而易见的其它实施方式被视为落在本公开的精神和范围内。
将认识到，本公开的原理不限于这样描述的实施例，而是可以加以修改和改变而实践，而不脱离所附权利要求的范围。例如，以上实施例可以包括如下进一步提供的特征的特定组合。
在一个或多个第一实施例中，一种集成电路(IC)包括晶体管，该晶体管包括一个或多个第一非平面半导体主体，其进一步包括沟道区。该IC包括与晶体管横向相邻地设置并包括一个或多个第二非平面半导体主体的半导体二极管，该半导体主体还包括至少一个p型掺杂区和n型掺杂区。该IC包括包括前侧互连层级，其设置在非平面半导体主体的前侧上方，并耦合到晶体管的至少一个端子。该IC包括包括背侧互连层级，其接触至少第二非平面半导体主体的背侧，并耦合到半导体二极管的至少一个端子。
在第一实施例的进一步说明中，第二非平面半导体主体还包括至少两个半导体主体，每个都具有竖直p-n结，其中在半导体主体背侧部分内进行p型或n型掺杂，以及在半导体主体的前侧部分内进行互补掺杂。
在以上紧接着的第一实施例的进一步说明中，竖直p-n结横跨第二半导体主体的整个纵向长度，背侧互连层级直接接触第二半导体主体的整个纵向长度。
在以上紧接着的第一实施例的进一步说明中，该背侧互连层级还包括耦合到第二非平面半导体主体的背侧的金属迹线。
在以上紧接着的第一实施例的进一步说明中，该背侧互连层级还包括半导体，该半导体被掺杂成与半导体主体的背侧部分相同的导电类型，并被耦合到第二非平面半导体主体的背侧。
在以上紧接着的第一实施例进一步说明中，该背侧互连层级包括多晶硅半导体。
在第一实施例的进一步说明中，该第二非平面半导体主体包括第二非平面半导体主体的第一纵向端部长度内的p型或n型掺杂，以及第二非平面半导体主体的第二纵向端部长度内的互补掺杂。该背侧互连层级包括外延半导体，该外延半导体被掺杂到与第一或第二纵向端部长度的任一个相同的导电类型，并直接接触第一纵向端部长度和第二纵向端部长度。
在以上紧接着的第一实施例的进一步说明中，该背侧互连层级直接接触第二半导体主体的整个纵向长度。
在以上紧接着的第一实施例的进一步说明中，第一和第二纵向端部长度被第二非平面半导体主体的轻掺杂区域或本征区域分隔开，轻掺杂区域或本征区域通过背侧互连层级被电分流。
在以上紧接着的第一实施例的进一步说明中，该晶体管还包括由沟道区分隔开的源极半导体和漏极半导体，以及设置在沟道区的至少前侧之上的包括栅极电极和栅极电介质的第一栅极电极叠置体。该二极管还包括设置在第二非平面半导体主体的轻掺杂或本征区域之上的第二栅极叠置体。第一和第二栅极叠置体具有大体上相同的横向尺寸。该晶体管沟道区与第二非平面半导体主体的轻掺杂或本征区域具有大体上相同的横向尺寸。
在以上紧接着的第一实施例的进一步说明中，该前侧互连层级还包括设置在第二半导体主体与背侧互连层级相对的前侧之上的二极管接触金属化部。
在以上紧接着的第一实施例的进一步说明中，该二极管接触金属化部还包括耦合到第一纵向端部长度的第一接触金属特征以及耦合到第二纵向端部长度的第二接触金属特征。
在以上紧接着的第一实施例的进一步说明中，第一和第二接触金属特征由设置在第二非平面半导体主体的轻掺杂或本征区域之上的居间第二栅极叠置体横向分隔开。
在一个或多个第二实施例中，一种集成电路(IC)包括晶体管，该晶体管包括一个或多个第一非平面半导体主体，其进一步包括沟道区。该IC包括与晶体管横向相邻地设置并包括一个或多个第二非平面半导体主体的半导体二极管，其整体被掺杂为p型或n型导电性。该二极管还包括与第二非平面半导体主体的第一端的背侧直接接触的背侧外延p型半导体，以及与第二非平面半导体主体的第二端背侧直接接触的背侧外延n型半导体。该IC包括设置在第一非平面半导体主体的前侧之上并耦合到晶体管的至少一个端子的前侧互连层级，以及包括一对金属接触部的背侧互连层级，该对金属接触部的第一个耦合到背侧外延p型半导体，该对金属接触部的第二个耦合到背侧外延n型半导体。
在第二实施例的进一步说明中，第二非平面半导体主体的整体被掺杂成与晶体管沟道区相同的杂质水平。
在的第二实施例的进一步说明中，该晶体管还包括由沟道区分隔开的源极半导体和漏极半导体，以及设置在沟道区的至少前侧之上，包括栅极电极和栅极电介质的第一栅极电极叠置体。该二极管还包括第二栅极叠置体，该第二栅极叠置体设置在第二非平面半导体主体的至少前侧之上，并横向位于背侧外延p型和n型半导体之间。
在一个或多个第三实施例中，一种制造集成电路(IC)的方法包括形成包括设置在衬底之上的一个或多个第一非平面半导体主体的晶体管。该方法包括形成与晶体管横向相邻的的半导体二极管，该二极管包括一个或多个第二非平面半导体主体，该半导体主体还包括至少一个p型掺杂区和n型掺杂区。该方法包括形成前侧互连层级，其设置在非平面半导体主体的前侧之上，并耦合到晶体管的至少一个端子。该方法包括通过减薄或去除衬底而暴露至少第二非平面半导体主体的背侧。该方法包括形成背侧互连层级，其接触第二非平面半导体主体的背侧并耦合到半导体二极管的至少一个端子。
在第三实施例的进一步说明中，形成半导体二极管还包括向第二半导体主体的纵向长度的背侧部分中注入p型或n型杂质，向第二半导体主体的纵向长度的前侧部分中注入互补掺杂。形成背侧互连层级还包括形成耦合到第二半导体主体的背侧部分的背侧二极管接触金属化部。
在以上紧接着的第三实施例的进一步说明中，形成前侧互连层级还包括形成耦合到第二半导体主体的前侧部分的第二二极管接触金属化部，该第二二极管接触金属化部包括设置在居间栅极叠置体的两侧上的一对金属接触部。
在第三实施例的进一步说明中，形成背侧互连层级还包括在第二半导体主体的背侧上沉积重掺杂半导体，以及沉积与该重掺杂半导体接触的背侧二极管接触金属化部。
在第三实施例的进一步说明中，形成半导体二极管还包括在第二非平面半导体主体的至少前侧之上形成栅极叠置体。形成二极管还包括从前侧向第二非平面半导体主体的第一纵向端部长度中注入n型杂质，向第二非平面半导体主体的第二纵向端部长度中注入p型杂质，其中第一和第二端部长度被栅极叠置体横向分隔开。形成背侧互连层级还包括在横跨n型和p型注入区域的第二非平面半导体主体的纵向长度之上外延生长用n型或p型杂质掺杂的半导体。
在第三实施例的进一步说明中，该方法还包括形成着陆在第二半导体主体的至少前侧上的一对接触部，该对接触部包括耦合到第一纵向端部长度的第一接触部和耦合到第二纵向端部长度的第二接触部。
在第三实施例的进一步说明中，形成该半导体二极管还包括在第一和第二半导体主体的背侧上外延生长n型掺杂半导体，在第二半导体主体的第二端部的背侧上外延生长p型掺杂半导体。形成背侧互连层级包括在背侧外延p型半导体上形成金属接触部，以及在背侧外延n型半导体上形成金属接触部。
然而，以上实施例不在这方面受限，在各种实施方式中，以上实施例可以包括仅采用这样的特征的子集，采用这样的特征的不同次序，采用这样的特征的不同组合和/或采用除明确列出的那些特征之外的额外特征。因此，应当参考所附权利要求，连同这样的权利要求有权享有的等同物的完整范围来确定本发明的范围。

Claims (10)

1.一种集成电路，包括：
晶体管，其包括一个或多个第一非平面半导体主体，所述第一非平面半导体主体进一步包括沟道区；
半导体二极管，其与所述晶体管横向相邻地设置并包括一个或多个第二非平面半导体主体，所述第二非平面半导体主体的第一端被掺杂成p型导电性，所述第二非平面半导体主体的第二端被掺杂成n型导电性；
前侧互连层级，其设置在所述第一非平面半导体主体的前侧之上，并且耦合到所述晶体管的至少一个端子；以及
背侧互连层级，其接触至少所述第二非平面半导体主体的背侧并耦合到所述第二非平面半导体主体的所述第一端和所述第二端。
2.根据权利要求1所述的集成电路，其中，所述背侧互连层级直接接触所述第二非平面半导体主体的整个纵向长度。
3.根据权利要求2所述的集成电路，其中，所述背侧互连层级还包括耦合到所述第二非平面半导体主体的背侧的金属迹线。
4.根据权利要求1所述的集成电路，其中，所述背侧互连层级包括单晶半导体。
5.根据权利要求1所述的集成电路，其中，所述背侧互连层级包括外延半导体，所述外延半导体被掺杂成与所述第一端或所述第二端中的任一个的导电类型相同的导电类型。
6.根据权利要求1所述的集成电路，其中，所述第一端和所述第二端由所述第二非平面半导体主体的轻掺杂区域或本征区域分隔开，所述轻掺杂区域或本征区域通过所述背侧互连层级被电分流。
7.根据权利要求1所述的集成电路，其中：
所述晶体管还包括：
由所述沟道区分隔开的源极半导体和漏极半导体；
第一栅极电极叠置体，其包括设置在所述沟道区的至少前侧之上的栅极电极和栅极电介质；并且
所述半导体二极管还包括第二栅极叠置体，所述第二栅极叠置体设置在所述第二非平面半导体主体的至少前侧之上，并被横向地定位在所述第一端和所述第二端之间。
8.根据权利要求7所述的集成电路，其中，所述前侧互连层级还包括设置在所述第二非平面半导体主体的与所述背侧互连层级相对的前侧之上的二极管接触金属化部。
9.根据权利要求8所述的集成电路，其中，所述二极管接触金属化部还包括：耦合到所述第一端的第一接触金属特征，以及耦合到所述第二端的第二接触金属特征。
10.根据权利要求9所述的集成电路，其中，所述第一接触金属特征和所述第二接触金属特征由所述第二栅极叠置体横向分隔开。
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