TWI722118B - 積體電路及製造其之方法 - Google Patents

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Abstract

積體電路(IC)層包括一或多個電晶體與一或多個半導體二極體。一電晶體可包括具有一通道區域之一或多個非平面半導體本體，而該二極體亦包括具有一p型區域、一n型區域、或兩者之一或多個非平面半導體本體。一IC層可僅為數百奈米的厚度、並包括前側與背側互連體層面兩者。該前側互連體層面放置於該等非平面半導體本體之一或多個的一前側上、並耦接至該電晶體之至少一端子。該背側互連體層面放置於該等非平面半導體本體之一或多個的一背側上、並耦接至該半導體二極體之至少一端子。

Description

積體電路及製造其之方法
本發明係有關於使用背側半導體或金屬之半導體二極體。
發明背景
積體電路(IC)中之電晶體胞元密度持續增加。由於電晶體胞元覆蓋區的縮減，垂直定向變得更普遍。例如，非平面電晶體(例如，鰭式FET)使用具有垂直定向側牆之一半導體本體(例如，鰭板)。
通常一IC包括半導體二極體(例如，p型/n型、或p-n接面)，其中某些需具有大電流承載功能(例如，一ESD保護二極體)。歷史上，該類半導體二極體已併入一成批半導體中之平面摻雜井。當非平面半導體本體之密度增加時，成批半導體區域變得更不易取得。即使密度會被犧牲，平面半導體二極體區域與非平面半導體電晶體區域之整合仍相當困難。針對二極體製造之替代目的而使用非平面半導體本體所作的努力因此更缺乏，例如顯示針對許多應用為太低的不佳電流承載功能，諸如ESD保護二極體。
用於製造該類二極體、與非平面半導體本體以及垂直裝置整合的進展相容之二極體架構、與技術因此相當有益。
依據本發明之一實施例，係特地提出一種設備，包含：一電晶體，其包括進一步包含一通道區域之一或多個第一非平面半導體本體；一半導體二極體，其設置為橫向相鄰於該電晶體並包括一或多個第二非平面半導體本體，該本體進一步包含一p型摻雜區域與一n型摻雜區域的至少其中之一；一前側互連體層面，其設置在該第一非平面半導體本體之一前側上、並耦接至該電晶體之至少一端子；以及一背側互連體層面，其與至少該第二非平面半導體本體之一背側接觸、並耦接至該半導體二極體之至少一端子。
100:積體電路
101:場效電晶體
102:半導體接面二極體
103、104:半導體本體
104A:前側半導體本體部分
104B:背側半導體本體部分
105:背側堆疊
140:提高、摻雜半導體端子
145:閘介電層
150:前側接點金屬化
171:電氣絕緣介電隔片
173:閘極
180:隔離材料
195、195A、195B:背側二極體互連體
201、401、701:方法
205、210、215、220、225、230、235、410、425、725、730、740:操作
305:背側基體、前側堆疊
380:介電材料
395、540:重摻雜半導體
504A、504B:摻雜端長度
573:犧牲閘極
610:凹入蝕刻
795、796:背側接點金屬化
905:行動計算平台
906:伺服器機器
910:晶片層面或封裝層面整合系統
915:電池
920:放大圖
925:射頻積體電路(RFIC)
930:電力管理積體電路
935:控制器
950:封裝單晶SoC
960:中介件
1000:計算裝置
1002:母板
1004:處理器
1006:通訊晶片
H sf 、H f :z-高度
P:平面
本文所述之材料於該等伴隨圖形中係藉由範例而非藉由限制來繪示。為了圖形簡化及清晰說明，圖中所示元件不需照比例來描繪。例如，某些該等元件之尺寸為了清晰說明可相對其他元件而誇大描繪。此外，為考量適當性，該等圖形中之參考標記可重複使用以指出對應或類似的元件。
圖1為一根據某些實施例，包括一FET與一二極體之一IC的平面圖；圖2為一根據某些實施例，用於製造一IC之方法的流 程圖；圖3A、3B、3C、3D、與3E為根據某些實施例，執行圖2中繪示之方法的選擇操作後，一二極體沿圖1中定義之A-A’平面的橫截面圖；圖4為一根據某些替代實施例，用於製造一IC之方法的流程圖；圖5A、5B、5C、5D、與5E為根據某些實施例，執行圖4中繪示之方法的選擇操作後，一二極體沿圖1中定義之B-B’平面的橫截面圖；圖6A、6B、6C、6D、與6E為根據某些替代實施例，執行圖4中繪示之方法的選擇操作後，一二極體沿圖1中定義之B-B’平面的橫截面圖；圖7為一根據某些替代實施例，用於製造一IC之方法的流程圖；圖8A、8B、8C、8D、與8E為根據某些實施例，執行圖7中繪示之方法的選擇操作後，一二極體沿圖1中定義之B-B’平面的橫截面圖；圖9繪示一行動計算平台與一資料伺服器機器，其使用具有多個FET之一SoC與具有根據一或多個實施例之架構的二極體；以及圖10為一根據某些實施例，一電子計算裝置之功能方塊圖。
較佳實施例之詳細說明
一或多個實施例係對應該等封閉圖來說明。而詳細描述與討論特定組態與安排時，應了解此僅作為舉例解說的目的。相關業界熟於此技者應體認在不違背該說明之精神與範疇的情況下其可有其他組態與安排。很明顯地對相關業界熟於此技者而言，本文說明之技術及/或安排可用於非本文詳述之各種不同其他的系統與應用中。
下列詳細說明係參照該等附圖，其形成本文之一部分並繪示例示實施例。此外，應了解在不違背該請求標的之範疇的情況下，其可使用其他實施例以及可作結構及/或邏輯上的改變。亦應注意方向與參考，例如，上、下、頂部、底部、等等，可僅用來促進圖式中之特徵的說明。因此，下列詳細說明不以一有限觀點來採用，而請求標的之範疇僅由該等後附請求項及其等效項目來加以定義。
下列說明中，其提出若干細節。然而，很明顯地對業界熟於此技者而言，實施例在無該等特定細節的情況下仍可加以實作。某些實例中，著名的方法與裝置以方塊圖型式、而非細部圖來顯示，以避免混淆該等實施例。該整個說明書中參照為“一實施例”或“某一實施例”或“某些實施例”表示連接該實施例說明之一特定特徵、結構、功能、或特性係包括於至少一實施例中。因此，該整個說明書之各種不同地方出現片語“於一實施例”或“於某一實施例”或“某些實施例”不需皆參照該相同實施例。再者，於一或多個實施例中，該特定特徵、結構、功 能、或特性可以任何適當方式來組合。例如，一第一實施例可於任何地方與一第二實施例組合，與該等兩實施例相關聯之該特定特徵、結構、功能、或特性彼此不互斥。
如該說明與該等後附請求項中所使用，除非該脈絡另外清楚指出，否則該等單數型式“一”、“一個”及“該”意欲也包括複數型式。亦應了解如本文使用之該術語“及/或”參照並包含一或多個該等相關聯列出項目之任何一個與所有可能的組合。
該等術語“耦合”與“連接”、以及其衍生名詞於本文可用來說明構件間之功能或結構上關係。應了解該等術語彼此間並不意欲視為同義詞。而是，於特定實施例中，“連接”可用來指出兩個或多個元件直接以實體、光學、或電氣方式彼此接觸。“耦合”可用來指出兩個或多個元件直接或間接(其間具有其他介入元件)以實體或電氣方式彼此接觸、及/或該等兩個或多個元件彼此協力操作或互動(例如，如於一原因與效應關係中)。
如本文使用之該等術語“上方”、“下方”、“之間”、以及“之上”參照為一構件或材料相關其他構件或材料之一相對位置，而該類實體關係是值得注意的。例如於材料的脈絡中，一材料或放置於另一材料上方或下方之材料可直接接觸或可具有一或多個介入材料。此外，放置於兩個材料間之一材料或多個材料可直接接觸該等兩個層或可具有一或多個介入層。對照之下，一第一材料或於一第二材料或材料“上”之材料係與該第二材料 /材料直接接觸。類似的區別亦可於構件總成的脈絡中完成。
如該整個說明、與該等請求項中所使用，加入該術語“至少一個”或者“一或多個”之一項目清單可表示該等所列項目之任何組合。例如，該術語“A、B或C之至少一個”可表示A；B；C；A與B；A與C；B與C；或A、B與C。
本文說明的是IC層，其包括一或多個電晶體以及一或多個半導體二極體。例如，該二極體可為該IC中之一ESD保護二極體。某些例示實施例中，一電晶體包括存有一通道區域之一或多個非平面半導體本體。該二極體亦包括存有一p型區域、一n型區域、或兩者之一或多個非平面半導體本體。一IC層可以相當薄，例如數百奈米的等級、或更少，並包括前側與背側互連體層面兩者。該前側互連體層面放置在至少某些該等非平面半導體本體之一前側上、並耦接至至少一電晶體端子。某些實施例中，該前側互連體層面亦耦接至一二極體之至少一端子。該背側互連體層面放置在至少某些該等非平面半導體本體之一背側上、並耦接至至少一電晶體端子。某些實施例中，該背側互連體層面亦耦接至一電晶體之至少一端子。
因為該等非平面半導體本體可位於相當薄，例如數百奈米的等級之一層中，缺少成批半導體在製造對於所有的IC應用具有足夠高的電流承載功能之半導體二極體上會形成一挑戰。本文某些實施例中，具有適合 場效電晶體(FET)之一幾何的多個非平面半導體本體摻雜來操作為一p-n接面二極體之一或兩側。該等本體之後透過使用於該等本體之該背側上形成的一或多個摻雜半導體與金屬化來互連。該背側二極體互連體可促進具有更大電流承載功能之更大的二極體架構，且亦允許一二極體之前側來以與一電晶體之前側實質相同的方式來製造。例如，該半導體二極體可包括一閘極堆疊與前側接點，其每一個於該p-n接面二極體之脈絡中可為不操作。
圖1為一根據某些實施例，包括場效電晶體(FET)101與一半導體接面二極體102之一IC 100的平面圖。圖1中，實線定義形成一IC層之一頂側表面的主要材料，而虛線定義該層中放置於另一覆蓋材料底下、或呈現在該IC層之一背側上的主要材料介面。粗點虛線定義穿透橫截面圖於本文其他地方進一步提供之該半導體二極體的一橫向寬度(A-A’)與縱向長度(B-B’)之平面。
FET 101包括內嵌於隔離材料180中之一或多個半導體本體103。FET 101更包括綑綁橫跨每一半導體本體103之一通道區域的一閘極173。雖然圖1中繪示兩個半導體本體103，但一FET可包括一個半導體本體、或超過兩個半導體本體。半導體本體103可具有已知適合一場效電晶體之任何半導體組成，諸如，但不侷限於，群組IV材料(例如，矽、鍺、矽鍺)、群組IIIV材料(例如，砷化鎵、砷化銦鎵、砷化銦、磷化銦)、或群組III-N材料(例如，氮化鎵、氮化鋁鎵、氮化銦鎵)。某些有益之實施例中，半 導體本體103為單晶。
前側接點金屬化150放置於閘極173之相鄰側上且亦延伸橫跨半導體本體103。該繪示實施例中，前側接點金屬化150放置於進一步與半導體本體103直接接觸之提高、摻雜半導體端子140上。摻雜半導體端子140可以給予n型或p型導電性之電氣作用中雜質來重摻雜。對於例示源極/汲極實施例，該等摻雜半導體端子140摻雜為該相同導電類型(例如，NMOS為n型以及PMOS為p型)。於替代實施例(例如，對於一通道FET)中，該等摻雜半導體端子140可互補地摻雜。摻雜半導體端子140可為與半導體本體103相容之任何半導體材料，諸如群組IV材料(例如，矽、鍺、矽鍺)、及/或群組IIIV材料(例如，砷化銦鎵、砷化銦)。某些實施例中，端子140為與半導體本體103相同的半導體。其他實施例中，端子140為與半導體本體103不同的半導體，其形成一異質接面。
一電氣絕緣介電隔片171將電極173與前側接點金屬化150及/或摻雜半導體端子140橫向分離。前側接點金屬化150可包括一或多個金屬，諸如鈦、鎢、鉑、其合金、以及氮化物，其形成與摻雜半導體端子140之一歐姆或通道接面。介電隔片171可為任何習知的介電質，諸如，但不侷限於，二氧化矽、氮化矽、或氫氧化矽。介電隔片171亦可為具有低於4.0之一相對介電常數的任何已知的低k質材料。雖然僅有一個閘極173以實線來繪示作為一單一邏輯胞元之一部分，但一例示第二閘極173以虛 線來描繪作為與一相鄰胞元相關聯。
如圖1進一步繪示，半導體二極體102包括亦內嵌於隔離材料180中之一或多個半導體本體104。半導體本體104亦可具有已知適合一p-n半導體二極體之一或兩側的任何半導體組成，諸如，但不侷限於，群組IV材料(例如，矽、鍺、矽鍺)、群組IIIV材料(例如，砷化鎵、砷化銦鎵、砷化銦、磷化銦)、或群組III-N材料(例如，氮化鎵、氮化鋁鎵、氮化銦鎵)。某些有益之實施例中，半導體本體104為單晶。某些實施例中，半導體本體104具有與半導體本體103實質相同的非平面幾何。例如，半導體本體103與104可為具有一相同橫向寬度(例如，y維度)、一相同縱向長度(例如，x維度)、以及垂直高度(例如，z維度)之半導體鰭板。由於該相同的非平面本體幾何，整合半導體二極體102與FET 101可被簡化。例如，允許半導體二極體102之前側處理非常類似FET 101使得該二極體與電晶體可於該IC層之相鄰區域中同時製造。
圖1代表之某些實施例中，半導體二極體102更包括一閘極堆疊，其包括綑綁橫跨每一半導體本體104之一中央區域的閘極173。雖然二極體102之脈絡中的閘極173可在IC 100之操作期間無偏壓，但閘極173仍可呈現為指出二極體102曝露於與FET 101實質相同的前側處理之一結構人為因素假影。至於FET 101，介電隔片171將電極173與前側金屬化150及/或摻雜半導體端子140橫向分離。某些實施例中，摻雜半導體端子140的功能為二極體 102之端子。專門依賴背側二極體互連之其他實施例中，摻雜半導體端子140及/或前側金屬化150可在IC 100之操作期間無偏壓而僅呈現為指出二極體102曝露於與FET 101實質相同的前側處理之一結構人為因素假影。
如圖1中以虛線進一步繪示，半導體二極體102包括背側二極體互連體195，其將至少該等兩個半導體本體104互連成為具有為半導體本體104之縱向長度的一函數之一電流承載寬度的一大格式二極體。或者，半導體二極體102包括背側二極體互連體195A與195B，其將至少該等兩個半導體本體104的兩個末端互連成為一大格式二極體，其具有為電氣上並聯之半導體本體的數量之一函數的一電流承載寬度。為進一步繪示該等替代實施例，對於某些例示製造方法與結果的裝置架構，沿圖1中粗虛線定義之A-A’平面與B-B’平面的橫截面圖將於下文進一步說明。
圖2為一根據某些實施例，用於製造IC 100之方法201的流程圖。圖3A、3B、3C、3D、與3E為根據某些實施例，執行方法201的選擇操作後，一二極體沿圖1中定義之A-A’平面的橫截面圖。首先參照圖2，方法201於操作205開始，其中非平面半導體本體已於其上製造之一基體被接收來作為一輸入。用於準備適合FET(例如，鰭式FET)之製造的非平面半導體本體(例如，鰭板)之任何已知技術可用於方法201的上游。操作205中接收之基體可為該非平面半導體本體從其衍生之一或多個材料。圖3A進一 步繪示之例示實施例中，二極體102包括具有一垂直半導體本體(例如，鰭板)z-高度H f 之半導體本體104放置於一背側基體305上。類似半導體本體可針對一相鄰電晶體(圖3A未描繪)來呈現。基體305可為半導體本體104從其形成之一晶態半導體基體(例如，矽)。例如，某些矽式實施例中，背側基體305為一晶態群組IV基體，諸如矽。針對某些群組III-V通道電晶體實施例，背側基體305可為一晶態III-V材料，諸如砷化鎵。
回到圖2，操作210中，雜質摻雜物植入該二極體的半導體本體，形成一垂直定向p型或n型摻雜區域。如圖3A進一步繪示，一背側半導體本體部分104B以任何已知的雜質種類來植入以具有一第一導電類型(例如，p型)。針對一給定的p-n接面特性，可如所需來使用任何的摻雜物層面。該例示實施例中，具有一z-高度H sf 之背側半導體本體部分104B摻雜為輕至中等“p-”摻雜層面。一前側半導體本體部分104A更以任何已知的雜質種類來植入使得其具有該互補導電類型(例如，n型)。針對一給定的p-n接面特性，可如所需來使用任何摻雜物層面。該例示實施例中，前側半導體本體部分104A摻雜為輕至中等“n-”摻雜層面。可使用業界已知該z-高度H f 中適合形成一垂直摻雜物外型之任何植入技術。H f 介於50與500奈米間之某些實施例中，淺植入技術可用來將該p型與n型雜質兩者從一前側植入半導體本體104而本體104放置在背側基體305上。某些替代實施例中，僅有該前側半導體本體部分104A 以來自該前側之雜質來植入而本體104放置在背側基體305上。
回到圖2，電晶體之前側處理於操作215中完成。操作215可需要用以製造一FET閘極堆疊與源極/汲極摻雜半導體端子之任何已知技術。例如，一閘介電質上包括一閘極之一閘極堆疊可於一電晶體之半導體本體的通道部分上形成。該相同的閘極堆疊亦可於一半導體二極體之半導體本體上形成。或者，該二極體之半導體本體可於一或多個該等前側電晶體處理之操作期間被遮罩。已知適合半導體本體之任何閘極堆疊材料可用於操作215時，某些例示實施例中，該閘極堆疊包括一高k介電材料(具有大於9之一成批相對電容率)以及具有適合該等半導體本體之一工作函數的一金屬閘極。例示高k材料包括金屬氧化物，諸如，但不侷限於氧化鋁(Al2O3)、二氧化鉿(HfO2)、氧化鉿鋁(HfAlOx)。矽酸鹽，諸如，但不侷限於矽氧化鉿(HfSiOx)、或氧化鉭矽(TaSiOx)亦可適合某些半導體本體組成(例如，矽、鍺、矽鍺、III-V)。該閘極可有益具有低於5電子伏特之一工作函數並可包括一基本的金屬層、一金屬合金層、或者每一或兩者的薄層結構。某些實施例中，該閘極為一金屬氮化物，諸如氮化鈦(例如，4.0-4.7電子伏特)。該閘極亦可包含鋁(例如，氮化鋁鈦)。其他合金成分亦可用於該閘極，諸如，但不侷限於碳、鉭、鎢、鉑、與錫。
其他實施例中，操作215亦需要摻雜半導體 端子與前側接點金屬化的形成。該等摻雜半導體端子可以任何已知的雜質植入程序及/或磊晶再生長程序來形成。操作215中形成之摻雜半導體端子包括該電晶體之源極與汲極區域。其他實施例中，該二極體之p型與n型區域的其中之一的一二極體端子更於操作215中形成。圖3B繪示之某些例示實施例中，重摻雜(n+)半導體端子140於前側半導體本體部分104A上形成。某些例示實施例中，重摻雜(n+)半導體端子140於半導體本體104之一或多個表面上磊晶生長。前側接點金屬化150之後，例如，與該摻雜半導體端子直接接觸來形成。該等電晶體源極/汲極端子與一二極體端子兩者可由前側接點金屬化150直接接觸。接點金屬化150可為已知適合該目的並可由任何已知的技術來沉積之任何金屬。如圖1與圖3B中所示，前側接點金屬化150綑綁橫跨該等多個半導體本體104，將於每一半導體本體104上形成之p-n接面的一側耦合為電氣上並聯。前側接點金屬化形成後，電晶體與二極體之前端處理為實質完成。任何習知的背端互連體製造技術之後可實作來完成該IC層之一前側。
回到圖2，方法201繼續至操作220，其中該等非平面半導體本體之背側被顯露。圖3C中進一步繪示之某些實施例中，包括任何適當載體之一前側堆疊305可施加(例如，黏合)至該最高的前側互連體層面。由於該IC層之前側機械上支撐，故背側基體305之後可變薄進入一背側堆疊105及/或以背側堆疊105來替代。任何已知的研磨 及/或拋光、及/或層轉移程序可於操作220中施加。一旦顯露後，至少二極體102之該等半導體本體的背側準備作背側處理。回到圖2，背側處理可包括操作225中將摻雜半導體材料沉積於該背側上、以及操作230中對該二極體形成背側接點金屬化。方法201之後於操作235中結束，其中該IC裝置處理於任何已知的技術後完成。
某些實施例中，僅有該前側半導體本體部分以來自該前側之雜質來植入，背側半導體本體部分現可以來自該背側之雜質來植入。圖3D中進一步繪示之某些例示實施例中，背側堆疊105包括一介電材料380以及與每一背側半導體本體部分104B接觸之背側二極體互連體195。某些實施例中，背側互連體195僅包括一背側接點金屬化，其完成與該等多個半導體本體104互連之一第二二極體端子。圖3E中進一步繪示之某些替代實施例中，背側堆疊105更包括重摻雜半導體395。重摻雜半導體395可摻雜為與該背側半導體本體部分104B相同的導電類型(例如，p+)來將背側接點金屬化介接至背側半導體本體部分104B。該類實施例可有益降低該半導體二極體的接點電阻。針對圖3E代表之某些實施例，重摻雜半導體395橫跨半導體本體104之整個縱向長度(例如，x-維度)，但僅於半導體本體104之背側表面生長。針對該類實施例，重摻雜半導體395可為由任何已知技術(例如，MBE、MOCVD、等等)磊晶生長之單晶材料。該磊晶半導體材料可為與半導體本體(例如，針對一矽本體的矽)相同的半導體來避免一異質接面形 成。背側二極體互連體195之後與重摻雜半導體395之每一區域接觸來沉積。其他實施例中，重摻雜半導體395橫跨該等多個半導體本體104間之整個距離(例如，y-維度)、且亦橫跨半導體本體104之整個縱向長度(例如，x-維度)。針對該類實施例，背側二極體互連體195包括背側接點金屬化與重摻雜半導體395兩者。重摻雜半導體395的較大區域可為以任何已知技術(例如，CVD)從背側沉積之多晶材料。
圖4為一根據某些替代實施例，用於製造IC 100之方法401的流程圖。圖5A、5B、5C、5D、與5E為根據某些實施例，執行方法401的選擇操作後，一二極體沿圖1中定義之B-B’平面的橫截面圖。首先參照圖4，方法401於操作205開始，其中非平面半導體本體已於其上製造之一基體被接收來作為一輸入。上述方法201之脈絡中的任一非平面半導體本體可被接收來作為方法401之一輸入。操作410中，於一二極體中使用之半導體本體可以雜質種類，例如使用業界已知的任何離子植入技術來植入以便於該半導體本體之相對端中形成n型與p型半導體區域。或者，於一二極體中使用之半導體本體的末端部分，例如使用業界已知的任何半導體磊晶技術來再生長，以便形成該等n型與p型半導體區域。因此，操作210(圖2)中已完成之非平面半導體本體中並不形成一垂直p-n接面，而是橫向隔開的p型與n型區域於該等非平面半導體本體中形成。
圖5A與5B中進一步繪示之某些實施例中，在形成摻雜二極體區域之前，一閘極堆疊於半導體本體104之一中央區域上形成。針對該等繪示實施例，該閘極堆疊為一心軸，其包括可為，例如，一介電質或多晶矽之一犧牲閘極573。隔片171放置於犧牲閘極573之一側牆上。該閘極堆疊未保護之半導體本體的末端部分之後可互補摻雜。某些實施例中，一半導體本體之曝露端從該前側離子植入而半導體本體104放置於背側基體305上。例如，一第一種類可於該半導體本體之一第一端中植入以形成一n型或p型區域，而之後一第二植入種類可被植入來於該半導體本體之相對端形成該互補區域。可需要一或兩個遮罩操作(未描繪)來選擇性植入該等半導體本體之一或兩端。
如圖5B所示，摻雜端長度504A(例如，n-)與504B(例如，p-)延伸通過該整個半導體本體高度H f 來與平面P交叉。n型與p型端長度於半導體本體104之表面上磊晶生長之替代實施例中，該磊晶端長度於半導體本體104之一側牆周圍覆蓋來與平面P交叉。摻雜端長度504A、504B可由該閘極堆疊保護、不與末端長度504A、504B一樣重摻雜之一本質(i)區域來分開。圖5B繪示之前側處理因此可產生一橫向p-i-n結構而非一p-n接面。
回到圖4，方法401於操作215繼續，其中該等電晶體之前側處理完成。該類處理可實質在如上述方法201之脈絡中。操作215可需要用以製造一FET閘極堆疊與源極/汲極摻雜半導體端子之任何已知的技術。與電晶體閘 極堆疊的製造同時，包括閘介電質之一閘極堆疊與一閘極亦可於一半導體二極體之半導體本體上形成。例如，一犧牲閘極堆疊可以該永久的閘極堆疊來替代。或者，該二極體之半導體本體可於一或多個該等前側電晶體處理操作期間被遮罩，使得無閘極堆疊於二極體半導體本體上形成。
已知適合半導體本體之任何閘極堆疊材料可用於操作215時，某些例示實施例中，該閘極堆疊包括一高k介電材料(具有大於9之一成批相對電容率)以及具有適合該等半導體本體之一工作函數的一金屬閘極。例示高k材料包括金屬氧化物，諸如，但不侷限於氧化鋁(Al2O3)、二氧化鉿(HfO2)、氧化鉿鋁(HfAlOx)。矽酸鹽，諸如，但不侷限於矽氧化鉿(HfSiOx)、或氧化鉭矽(TaSiOx)亦可適合某些半導體本體組成(例如，矽、鍺、矽鍺、III-V)。該閘極可有益具有低於5電子伏特之一工作函數並可包括一基本的金屬層、一金屬合金層、或者每一或兩者的薄層結構。某些實施例中，該閘極為一金屬氮化物，諸如氮化鈦(例如，4.0-4.7電子伏特)。該閘極亦可包含鋁(例如，氮化鋁鈦)。其他合金成分亦可用於該閘極，諸如，但不侷限於碳、鉭、鎢、鉑、與錫。
其他實施例中，操作215亦需要摻雜半導體端子與前側接點金屬化的形成。該等摻雜半導體端子可以任何已知的雜質植入程序及/或磊晶再生長程序來形成。操作215中形成之摻雜半導體端子包括該電晶體之源極與汲極區域。其他實施例中，該二極體之每一p型與n型區域的 前側二極體端子亦於操作215中形成。圖5C繪示之某些例示實施例中，重摻雜(n+)半導體140於一第一摻雜端長度504A上形成，而重摻雜(p+)半導體540於一第二摻雜端長度504B上形成。某些例示實施例中，重摻雜半導體140、540於每一半導體本體104之一或多個表面上磊晶生長。前側接點金屬化150之後，例如，與摻雜半導體端子140直接接觸來形成。該等電晶體源極/汲極端子與該二極體端子兩者可由接點金屬化150直接接觸。某些例示實施例中，前側接點金屬化150於一電晶體之一源極或一汲極端子與一二極體端子之間延伸，來互連該兩端子。接點金屬化150可為已知適合該目的並可由任何已知的技術來沉積之任何金屬。如圖1中所示，前側接點金屬化150綑綁橫跨該等多個半導體本體104，將於每一半導體本體104上形成之p-n接面的一側耦合為電氣上並聯。前側接點金屬化後，電晶體與二極體之前端處理為實質完成。任何習知的背端互連體製造技術之後可實作來完成該IC層之一前側。
回到圖4，方法401繼續至操作220，其中該等非平面半導體本體之背側被顯露。圖5D中進一步繪示之某些實施例中，包括任何適當載體之前側堆疊305可施加(例如，黏合)至該最高的前側互連體層面。由於該IC層之前側機械上支撐，故背側基體305之後可變薄進入背側堆疊105及/或以背側堆疊105來替代。任何已知的研磨及/或拋光、及/或層轉移程序可於操作220中執行。一旦顯露後，至少二極體102之該等半導體本體的背側準備作背側 處理。
方法401(圖4)於操作425繼續，其中摻雜半導體於該二極體半導體本體之背側上沉積以互連從該前側處理形成之該等n型與p型端部分。圖5E中進一步繪示之該例示實施例中，操作425中形成之背側堆疊105包括一介電材料380以及與摻雜半導體本體端長度504A、504B兩者之一背側接觸之背側二極體互連體195。某些例示實施例中，背側二極體互連體195包括從半導體本體104之背側磊晶生長之單晶半導體。該磊晶半導體材料有益於半導體本體104之整個縱向長度上延伸並與末端長度504A、504B兩者直接接觸。該磊晶半導體材料可為與半導體本體(例如，矽)相同的半導體來避免一異質接面形成。該磊晶半導體材料可摻雜為每一導電類型使得該p-n接面位於該末端長度504A或末端長度504B之表面(如圖繪示)。背側二極體互連體195因此將半導體本體104之任何部分周圍的二極體結構覆蓋來將該等p型與n型區域橫向分開。例如，背側二極體互連體195可將放置於任何殘邊閘極堆疊下之本質半導體區域分路。方法401(圖4)之後於操作235中結束，其中該IC裝置處理於任何已知的技術後完成。
圖6A、6B、6C、6D、與6E為根據一半導體本體之末端部分再生長來形成一二極體之某些替代實施例，執行該方法401的選擇操作後，一二極體沿圖1中定義之B-B’平面的橫截面圖。再次參照圖4，操作410中，於一二極體中使用之半導體本體可，例如，使用業界已知的 任何磊晶技術來再生長，以便於該半導體本體之相對端中形成n型與p型半導體區域。圖5A與5B中進一步繪示之某些實施例中，在再生長摻雜二極體區域之前，一閘極堆疊於半導體本體104之一中央區域上形成。針對該等繪示實施例，該閘極堆疊為一心軸，其包括可為，例如，一介電質或多晶矽之一犧牲閘極573。隔片171放置於犧牲閘極573之一側牆上。該閘極堆疊未保護之半導體本體的末端部分之後可凹入蝕刻610。某些實施例中，半導體本體104之曝露端從該前側蝕刻而半導體本體104放置於背側基體305上。如圖6B所示，一第一摻雜半導體可於該半導體本體之一第一端再生長以形成一n型或p型區域，而之後一第二摻雜半導體可磊晶成長來於該半導體本體之相對端形成該互補區域。磊晶成長可從保留在犧牲閘極573下之背側基體305的一表面及/或半導體104之該本質部分的側牆來種植。該半導體再生長由於僅加入該摻雜物種類故可具有與半導體104(例如，矽)相同的多數晶格成分。或者，該半導體再生長可具有與半導體104(例如，矽)不同的多數晶格成分(例如，矽鍺)。該再生長材料中之摻雜物層面可相當高(例如，n+與p+)、或不高(例如，n-與p-)來作為所需的二極體特性之一函數。可需要一或兩個遮罩操作(未描繪)來首次凹入蝕刻以及之後磊晶再生長該等半導體本體之一或兩端。
如圖6B進一步顯示，摻雜端長度504A(例如，n+)與504B(例如，p+)延伸通過該整個半導體本體高 度H f 來與平面P交叉。圖6B中繪示之前側處理可再次產生一橫向p-i-n結構而非一p-n接面。
回到圖4，方法401於操作215繼續，其中如上述該等電晶體之前側處理完成。操作215亦可需要若該再生長材料為輕摻雜時的摻雜半導體端子與前側接點金屬化的形成。其中操作210中之半導體再生長為重摻雜，接點金屬化可直接接觸該再生長半導體。該等摻雜半導體端子可以任何已知的雜質來形成。例如，如圖6C所示，前側接點金屬化150形成，與摻雜半導體端長度504A與504B直接接觸。某些例示實施例中，前側接點金屬化150於一電晶體之一源極或汲極端子與該二極體端長度504A與504B的其中之一之間延伸，來互連該兩端子。接點金屬化150可為已知適合該目的並可由任何已知的技術來沉積之任何金屬。如圖1中所示，前側接點金屬化150綑綁橫跨該等多個半導體本體104，將於每一半導體本體104上形成之p-n接面的一側耦合為電氣上並聯。前側接點金屬化後，電晶體與二極體之前端處理為實質完成。任何習知的背端互連體製造技術之後可實作來完成該IC層之一前側。
回到圖4，方法401繼續至操作220，其中該等非平面半導體本體之背側被顯露。圖6D中進一步繪示之某些實施例中，包括任何適當載體之前側堆疊305可施加(例如，黏合)至該最高的前側互連體層面。由於該IC層之前側機械上支撐，故背側基體305之後可變薄進入背側堆疊105及/或以背側堆疊105來替代。任何已知的研磨及/或 拋光、及/或層轉移程序可於操作220中執行。一旦顯露後，至少二極體102之該等半導體本體的背側準備作背側處理。
方法401(圖4)於操作425繼續，其中摻雜半導體於該二極體半導體本體之背側上沉積以互連從該前側處理形成之該等n型與p型端部分。圖6E中進一步繪示之該例示實施例中，操作425中形成之背側堆疊105包括一介電材料380以及與摻雜半導體本體端長度504A、504B兩者之一背側接觸之背側二極體互連體195。某些例示實施例中，背側二極體互連體195包括從半導體本體104之背側磊晶生長之單晶半導體。該磊晶半導體材料有益於半導體本體104之整個縱向長度上延伸並與末端長度504A、504B兩者直接接觸。該磊晶半導體材料可為與半導體本體104(例如，矽)相同的半導體來避免一異質接面形成。該磊晶半導體材料生長亦可為與該再生長端部分504A、504B相同的半導體來避免一異質接面形成。提供背側二極體互連體195之磊晶半導體材料可摻雜為每一導電類型使得該p-n接面位於末端長度504A或末端長度504B之介面(如圖繪示)。某些有益之實施例中，提供背側二極體互連體195之該磊晶半導體材料的摻雜層面具有比該等再生長端部分(例如，504A)還輕的摻雜(例如，n-)。背側二極體互連體195因此將半導體本體104之任何部分周圍的二極體結構覆蓋來將該等p型與n型區域橫向分開。例如，背側二極體互連體195可將放置於任何殘邊閘極堆疊下之本質半導體 區域分路。方法401(圖4)之後於操作235中結束，其中該IC裝置處理於任何已知的技術後完成。
圖7為一根據某些替代實施例，用於製造IC 100之方法701的流程圖。圖8A、8B、8C、8D、與8E為根據某些實施例，執行該方法701的選擇操作後，一二極體沿圖1中定義之B-B’平面的橫截面圖。首先參照圖7，方法701於操作205開始，其中非平面半導體本體已於其上製造之一基體被接收來作為一輸入。上述方法201、401之脈絡中的任何該等非平面半導體本體亦可被接收來作為方法701之一輸入。圖8A代表之某些例示實施例中，操作205中接收之非平面半導體本體104為均勻輕摻雜(例如，p-)。例如，該摻雜物層面可適合一NMOS電晶體之一通道區域。
方法701(圖7)於操作215繼續，其中該等電晶體之前側處理完成。操作215可需要用以製造一FET閘極堆疊與源極/汲極摻雜半導體端子之任何已知技術。例如如圖8B中所繪示，該類處理可實質如上文方法201之脈絡中所述、並亦可於該等二極體半導體本體上形成前側結構。該類前側結構於半導體二極體之脈絡中可實質不作用、而其存在僅指出該二極體與電晶體製造整合。與電晶體閘極堆疊製造同時，包括閘介電質145之一閘極堆疊與閘極173亦於一半導體二極體之半導體本體上形成。或者，該二極體之半導體本體可於一或多個該等前側電晶體處理之操作期間被遮罩，來例如防止一非操作閘極堆疊於 該二極體半導體本體上形成。
已知適合半導體本體之任何閘極堆疊材料可用於操作215時，某些例示實施例中，該閘極堆疊包括一高k介電材料(具有大於9之一成批相對電容率)以及具有適合半導體本體103之一工作函數的一金屬閘極(圖1)。例示高k材料包括金屬氧化物，諸如，但不侷限於氧化鋁(Al2O3)、二氧化鉿(HfO2)、氧化鉿鋁(HfAlOx)。矽酸鹽，諸如，但不侷限於矽氧化鉿(HfSiOx)、或氧化鉭矽(TaSiOx)亦可適合某些半導體本體組成(例如，矽、鍺、矽鍺、III-V)。該閘極可有益具有低於5電子伏特之一工作函數並可包括一基本的金屬層、一金屬合金層、或者每一或兩者的薄層結構。某些實施例中，該閘極為一金屬氮化物，諸如氮化鈦(例如，4.0-4.7電子伏特)。該閘極亦可包含鋁(例如，氮化鋁鈦)。其他合金成分亦可用於該閘極，諸如，但不侷限於碳、鉭、鎢、鉑、與錫。
其它實施例中，操作215亦需要摻雜半導體端子與前側接點金屬化的形成。該等摻雜半導體端子可以該等摻雜半導體端子之任何已知的雜質植入及/或磊晶再生長程序來形成。操作215中形成之摻雜半導體端子包括該電晶體之源極與汲極區域。其他實施例中，該輕摻雜二極體半導體本體之末端的二極體端子亦於操作215中形成。圖8B繪示之某些例示實施例中，重摻雜(n+)半導體140於半導體本體104之相對端形成。某些例示實施例中，重摻雜半導體140於每一半導體本體104之一或多個表面上 磊晶生長。前側接點金屬化150之後，例如，與該摻雜半導體端子140直接接觸來形成。前側接點金屬化後，電晶體與二極體之前端處理實質完成。任何習知的背端互連體製造之後可實作來完成該IC層之一前側。
回到圖7，方法701繼續至操作220，其中該等非平面半導體本體之背側被顯露。圖8C中進一步繪示之某些其它實施例中，包括任何適當載體之前側堆疊305可施加(例如，黏合)至該最高的前側互連體層面。由於該IC層之前側機械上支撐，故背側基體305之後可變薄進入背側堆疊105及/或以背側堆疊105來替代。任何已知的研磨及/或拋光、及/或層轉移程序可於操作220中施加。一旦顯露後，至少二極體102之該等半導體本體的背側準備作背側處理。
方法701(圖7)於操作725繼續，其中一n型摻雜半導體於該二極體半導體本體的一第一端之該背側上形成。操作730中，p型摻雜半導體於該二極體半導體本體的一第二端之該背側上形成。該摻雜半導體區域與由該前側處理形成之輕摻雜半導體本體104互連。圖8D進一步繪示之某些例示實施例中，操作725中形成之背側堆疊105包括一介電材料380以及與半導體本體104之分開端長度的背側接觸之背側互連體195A、195B。某些例示實施例中，背側二極體互連體195A包括從半導體本體104之背側磊晶生長之單晶重摻雜(例如，n+)半導體。同樣地，背側二極體互連體195B可包括從半導體本體104之背側的一不 同部分磊晶生長之單晶重摻雜(例如，p+)半導體。該磊晶半導體材料生長可例如，由隔離介電質380來限制。該磊晶半導體材料可為與半導體本體(例如，矽)相同的半導體來避免異質接面的形成。具有與半導體本體104互補的一摻雜之磊晶半導體材料定義該p-n接面。
方法701(圖7)之後於操作740繼續，其中該n型與p型磊晶摻雜之半導體的每一個之二極體接點金屬化從該背側進一步形成。任何適當的金屬與金屬型樣化技術可於操作740中執行。圖8E繪示之範例中，背側接點金屬化795、796於背側二極體互連體195A、195B上直接沉積。背側接點金屬化795、796可綑綁橫跨提供如圖1所示之該背側二極體互連體195A、195B的多個半導體本體，將於每一半導體本體104上形成之p-n接面的一側耦合為電氣上並聯。單獨仰賴該背側接點金屬化中，頂側金屬化150針對二極體102可為不作用而僅作為前側電晶體處理之一人為因素假影。方法701(圖7)之後於操作235中結束，其中該IC裝置處理於任何已知的技術後完成。
圖9繪示一行動計算平台與一資料伺服器機器，其使用具有多個FET之一SoC與具有根據本文其他地方所述之一或多個實施例的架構之二極體。該伺服器機器906可為任何商用伺服器，例如包括放置於一框架中並以網路連接一起之任何數量的高效能計算平台來作電子資料處理，而該例示實施例中包括一封裝單石SoC 950。該行動計算平台905可為任何可攜裝置，其組配來用於電子資 料顯示、電子資料處理、無線電子資料傳輸、之類的每一項。例如，該行動計算平台905可為一平板電腦、一智慧型手機、膝上型電腦、等等的任何一個，並可包括一顯示器螢幕(例如，一電容、電導、電阻、或光學螢幕)、一晶片層面或封裝層面整合系統910、以及一電池915。
單石SoC 950放置於該展開圖920中繪示之整合系統910中、或作為該伺服器機器906中之一單獨的封裝晶片，其包括一記憶體方塊(例如，RAM)、一處理器方塊(例如，一微處理器、一多核心微處理器、圖形處理器、之類)，其包括帶有本文其他地方所述之一或多個特徵的至少一個FET與二極體。該單石SoC 950可進一步耦接至一母板、一基體、或一中介件960以及、一電力管理積體電路(PMIC)930、包括一寬頻RF(無線)發送器及/或接收器(TX/RX)(例如，包括一數位基頻而一類比前端模組於一發送路徑上更包含一功率放大器以及於一接收路徑上更包含一低雜訊放大器)之RF(無線)積體電路(RFIC)925、以及一控制器935的其中之一或多個元件。
功能上，PMIC 930可執行電池電力調整、DC-至-DC轉換、等等，且具有耦接至電池915之一輸入以及將一電流供應提供至其他功能性模組之一輸出。如圖進一步繪示，該例示實施例中，RFIC 925具有耦接至一天線(未顯示)之一輸出以執行若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、(LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生標準、以及指定為3G、4G、4G、與以上之任何其他無線協定的任一項。於替代實施態樣中，該等母板層面模組的每一個可整合至分開IC上或整合至單石SoC 950中。
圖10為一根據某些實施例，一電子計算裝置之功能方塊圖。例如，計算裝置1000可於平台905或伺服器機器906內部找到。裝置1000更包括一母板1002，其主導若干構件，諸如，但不侷限於，一處理器1004(例如，一應用處理器)，其可進一步併入帶有本文其他地方所述之一或多個特徵的至少一個FET與二極體。處理器1004可實體及/或電氣耦接至母板1002。某些範例中，處理器1004包括封裝於該處理器1004中之一積體電路晶粒。一般而言，該術語“處理器”或“微處理器”可參照為處理來自暫存器及/或記憶體之電子資料以便將該電子資料轉換為可進一步儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或一裝置的一部分。
各種不同範例中，一或多個通訊晶片1006亦可實體及/或電氣耦接至該母板1002。其他實施態樣中，通訊晶片1006可為處理器1004之一部分。依照其應用，計算裝置1000可包括可或可不實體與電氣耦接至母板1002之其他構件。該等其他構件包括，但不侷限於，依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快取記憶體、一圖形處理器、一數位信號處理器、一加密處 理器、一晶片組、一天線、觸控螢幕顯示器、觸控螢幕控制器、電池、聲響編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、鏡頭、與大量儲存裝置(諸如硬碟機、固態驅動器(SSD)、光碟(CD)、數位化多功能光碟(DVD)、等等)、之類。
通訊晶片1006可將往返該計算裝置1000之資料轉移的無線通訊賦能。該術語“無線”及其衍生詞可用來說明可透過使用透過一非固態媒體之調變電磁輻射來傳達資料的電路、裝置、系統、方法、技術、通訊通道、等等。該術語並不暗指該等相關裝置不包含任何線路，但某些實施例中其可不包含。通訊晶片1006可執行若干無線標準或協定的任一個，包括但不侷限於本文其他地方所述之標準。如文中說明，計算裝置1000可包括多個通訊晶片1006。例如，一第一通訊晶片可專屬於較短程無線通訊，諸如Wi-Fi與藍芽，而一第二通訊晶片可專屬於較長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
本文提出之某些特徵已參照各種不同實施態樣來說明之情況下，該說明並不意欲以一有限觀點來視之。因此，本文所述之實施態樣、以及其他實施態樣之各種不同修改，其很明顯地對與本揭示內容有關之業界熟於此技者而言，其皆視為位於本揭示內容之精神與範疇中。
應體認本揭示內容之原則並不侷限於文中 說明之實施例，但在不違背該等後附請求項之範疇的情況下其可以修改與交替來加以實作。例如，上述實施例可包括下文進一步提供之特定的特徵組合。
於一或多個第一實施例中，一種積體電路(IC)包含一電晶體，其包括更包含一通道區域之一或多個第一非平面半導體本體。該IC包含一半導體二極體，其相鄰該電晶體橫向放置並包括一或多個第二非平面半導體本體，該本體更包含一p型摻雜區域與一n型摻雜區域的至少其中之一。該IC包含一前側互連體層面，其放置在該第一非平面半導體本體之一前側上、並耦接至該電晶體之至少一端子。該IC包含一背側互連體層面，其與至少該第二非平面半導體本體之一背側接觸、並耦接至該半導體二極體之至少一端子。
為促進該第一實施例，該第二非平面半導體本體更包含至少兩個半導體本體，每一本體具有一垂直p-n接面，其具有該半導體本體之一背側部分中的一p型或n型摻雜、以及該半導體本體之一前側部分中的互補摻雜。
為立即促進上文該第一實施例，該垂直p-n接面橫跨該第二半導體本體之整個縱向長度，以及該背側互連體層面與該第二半導體本體之整個縱向長度直接接觸。
為立即促進上文該第一實施例，該背側互連體層面更包含耦接至該第二非平面半導體本體之一背側的一金屬跡線。
為立即促進上文該第一實施例，該背側互連體層面更包含摻雜為與該半導體本體之背側部分相同的導電類型、並耦接至該第二非平面半導體本體之一背側的半導體。
為立即促進上文該等一實施例，該背側互連體層面包含多晶半導體。
為立即促進上文該第一實施例，該第二非平面半導體本體包含該第二非平面半導體本體之一第一縱向端長度中的一p型或n型摻雜；以及該第二非平面半導體本體之一第二縱向端長度中的一互補摻雜。該背側互連體層面包含摻雜為與該第一或第二縱向端長度相同的導電類型、且與該第一縱向端長度以及該第二縱向端長度直接接觸之磊晶半導體。
為立即促進上文該第一實施例，該背側互連體層面與該第二半導體本體之整個縱向長度直接接觸。
為立即促進上文該第一實施例，該等第一與第二縱向端長度由該第二非平面半導體本體、由該背側互連體層面電氣分路之一輕摻雜或本質區域來分開。
為立即促進上文該第一實施例，該電晶體更包含由該通道區域分開之一源極半導體與一汲極半導體、以及包括放置於該通道區域之至少一前側上的一閘極與一閘介電質之一第一閘極堆疊。該二極體更包含放置於該第二非平面半導體本體之該輕摻雜或本質區域上的一第二閘極堆疊。該等第一與第二閘極堆疊實質具有該相同的橫向 尺寸。該電晶體通道區域實質具有與該第二非平面半導體本體之該輕摻雜或本質區域相同的橫向尺寸。
為立即促進上文該第一實施例，該前側互連體層面更包含放置於該第二半導體本體之一前側上、相對該背側互連體層面之二極體接點金屬化。
為立即促進上文該第一實施例，該二極體接點金屬化更包含耦接至該第一縱向端長度之一第一接點金屬特徵、以及耦接至該第二縱向端長度之一第二接點金屬特徵。
為立即促進上文該第一實施例，該等第一與第二接點金屬特徵由放置於該第二非平面半導體本體之該輕摻雜或本質區域上之一介入的第二閘極堆疊來橫向隔開。
於一或多個第二實施例中，一種積體電路(IC)包含一電晶體，其包括更包含一通道區域之一或多個第一非平面半導體本體。該IC包含一半導體二極體，其相鄰該電晶體橫向放置並包括一或多個第二非平面半導體本體，其整體摻雜為p型或n型導電性。該二極體更包含與該第二非平面半導體本體之一第一端的一背側直接接觸之一背側磊晶p型半導體、以及與該第二非平面半導體本體之一第二端的該背側直接接觸之一背側磊晶n型半導體。該IC包括放置於該第一非平面半導體本體之一前側上、並耦接至該電晶體之至少一端子的一前側互連體層面、以及包含一對金屬接點之一背側互連體層面，該成對之一第一接 點耦接至該背側磊晶p型半導體，而該成對之一第二接點耦接至該背側磊晶n型半導體。
為促進該第二實施例，該第二非平面半導體本體之整體摻雜為與該電晶體通道區域相同的雜質能階。
為促進該第二實施例，該電晶體更包含由該通道區域分開之一源極半導體與一汲極半導體、包括放置於該通道區域之至少一前側上的一閘極與一閘介電質之一第一閘極堆疊。該二極體更包含放置於該第二非平面半導體本體之至少一前側上、並橫向放置於該背側磊晶p型與n型半導體間之一第二閘極堆疊。
於一或多個第三實施例中，一種製造一積體電路(IC)之方法包含形成包括放置於一基體上之一或多個第一非平面半導體本體的一電晶體。該方法包含相鄰該電晶體橫向形成一半導體二極體，該二極體包括更包含一p型摻雜區域與一n型摻雜區域的至少其中之一的一或多個第二非平面半導體本體。該方法包含形成放置在該第一非平面半導體本體之一前側上、並耦接至該電晶體之至少一端子的一前側互連體層面。該方法包含藉由薄化或移除該基體來曝露至少該第二非平面半導體本體之一背側。該方法包含形成與該第二非平面半導體本體之背側接觸、並耦接至該半導體二極體之至少一端子的一背側互連體層面。
為促進該第三實施例，形成該半導體二極體更包含將一p型或n型雜質植入該第二半導體本體之一縱向長度的一背側部分、將一互補摻雜植入該第二半導體本 體之一縱向長度的一前側部分。形成該背側互連體層面更包含形成耦接至該第二半導體本體之該背側部分的背側二極體接點金屬化。
為立即促進上文該第三實施例，形成該前側互連體層面更包含形成耦接至該第二半導體本體之該前側部分的第二二極體接點金屬化，該第二二極體接點金屬化包括放置於一介入的閘極堆疊之每一側上的一對金屬接點。
為促進該第三實施例，形成該背側互連體層面更包含將重摻雜半導體沉積於該第二半導體本體之背側上、以及沉積與該重摻雜半導體接觸之背側二極體接點金屬化。
為促進該第三實施例，形成該半導體二極體更包含於該第二非平面半導體本體之至少一前側上形成一閘極堆疊。形成該二極體更包含將n型雜質從該前側植入該第二非平面半導體本體之一第一縱向端長度、以及將p型雜質植入該第二非平面半導體本體之一第二縱向端長度，其中該等第一與第二端長度由該閘極堆疊橫向分開。形成該背側互連體層面更包含於該第二非平面半導體本體橫跨該n型與p型植入區域之一縱向長度上磊晶生長以n型或p型雜質摻雜之半導體。
為促進該第三實施例，該方法更包含形成著落於該第二半導體本體之至少一前側上之一對接點，該成對包括耦接至該第一縱向端長度之一第一接點、以及耦接 至該第二縱向端長度之一第二接點。
為促進該第三實施例，形成該半導體二極體更包含於該第二半導體本體之一第一端的一背側上磊晶生長n型摻雜半導體、於該第二半導體本體之一第二端的該背側上磊晶生長p型摻雜半導體。形成該背側互連體層面包含於該背側磊晶p型半導體上形成一金屬接點、以及於該背側磊晶n型半導體上形成一金屬接點。
然而，各種不同實施態樣中，上述實施例並不限制於此方面，上述實施例可包括僅進行該類特徵之一子集合、進行該類特徵之一不同順序、進行該類特徵之一不同組合、及/或進行非該等明確列出特徵的額外特徵。因此，本發明之範疇應對應該等後附請求項、以及該類請求項授權之等效元件的整個範疇來決定。
100:積體電路
101:場效電晶體
102:半導體接面二極體
103、104:半導體本體
140:提高、摻雜半導體端子
150:前側接點金屬化
171:電氣絕緣介電隔片
173:閘極
180:隔離材料
195、195A、195B:背側二極體互連體

Claims (15)

  1. 一種積體電路(IC)，其包含：一鰭片電晶體結構，其包括進一步包含具有一第一導電類型及一第一雜質濃度的一通道區域之一或多個非平面的第一半導體本體；一鰭片二極體結構，其為橫向相鄰於該鰭片電晶體結構並包括具有該第一導電類型及該第一雜質濃度的一或多個非平面的第二半導體本體，其中該鰭片二極體結構進一步包含：直接地接觸該第二半導體本體之一第一端之一背側的一背側p型半導體；與直接地接觸該第二半導體本體之一第二端之該背側的一背側n型半導體；一前側互連體層面，其在該第一非平面半導體本體之一前側上、並耦接至該鰭片電晶體結構之至少一端子；以及一背側互連體層面，其包含一對金屬接點，該對金屬接點之一第一者直接地接觸該背側p型半導體，並且該對金屬接點之一第二者直接地接觸該背側n型半導體。
  2. 如請求項1之IC，其中：該鰭片電晶體結構進一步包含：由該通道區域所分隔之一源極半導體以及一汲極半導體；及一第一閘極電極堆疊，其包括一閘極電極 及至少在該通道區域之一前側之上的一閘極介電質；並且該鰭片二極體結構進一步包含至少在該第二半導體本體之一前側之上的一第二閘極堆疊，並且橫向設置於該背側p型與n型半導體之間。
  3. 如請求項1之IC，其中該背側p型半導體及該背側n型半導體之雜質濃度係高於該第一雜質濃度。
  4. 如請求項1之IC，其中該第一及第二半導體本體係單晶態。
  5. 如請求項4之IC，其中該背側p型半導體及背側n型半導體係單晶態。
  6. 如請求項1之IC，其中該第一及第二半導體本體、該背側p型半導體、及該背側n型半導體包含矽。
  7. 一種積體電路(IC)，包含：一電晶體，其包括進一步包含一通道區域之一或多個第一非平面半導體本體；一半導體二極體，其設置為橫向相鄰於該電晶體並包括一或多個第二非平面半導體本體，其整體摻雜為p型或n型導電性，其中該二極體進一步包含：與該第二非平面半導體本體之一第一端的一背側直接接觸之一背側磊晶p型半導體；以及與該第二非平面半導體本體之一第二端的該背側直接接觸之一背側磊晶n型半導體；設置於該第一非平面半導體本體之一前側上、並耦接至該電晶體之至少一端子的一前側互連體層面；以及 包含一對金屬接點之一背側互連體層面，該對金屬接點之一第一接點耦接至該背側磊晶p型半導體，而該對金屬接點之一第二接點耦接至該背側磊晶n型半導體。
  8. 如請求項7之IC，其中該第二非平面半導體本體之整體摻雜為與該電晶體通道區域相同的雜質等級。
  9. 如請求項7之IC，其中：該電晶體進一步包含：由該通道區域所分隔之一源極半導體與一汲極半導體；包括至少設置於該通道區域之一前側上的一閘極與一閘介電質之一第一閘極堆疊；以及該二極體進一步包含至少設置於該第二非平面半導體本體之一前側上、並橫向設置於該背側磊晶p型與n型半導體間之一第二閘極堆疊。
  10. 一種製造一積體電路(IC)之方法，該方法包含：形成包括於一基體上之一或多個第一半導體本體的一鰭片電晶體結構，且該鰭片電晶體結構進一步包含具有一第一導電類型及一第一雜質濃度之一通道區域；形成橫向相鄰該鰭片電晶體結構之一鰭片二極體結構，其中該鰭片二極體結構包含具有該第一導電類型及該第一雜質濃度之一或多個非平面的第二半導體本體；形成在該鰭片半導體結構及該鰭片二極體結構之一前側上的一前側互連體層面，形成該前側互連層面進一步 包含形成耦接至該第二半導體本體之該前側部分之一前側接點；藉由薄化或移除該基體來曝露至少該第二半導體本體之一背側；形成與該第二半導體本體之一第一端之該背側直接地接觸的一背側p型半導體；形成與該第二半導體本體之一第二端之該背側直接地接觸的一背側n型半導體；以及形成與該第二半導體本體之背側部分作接觸的一背側互連體層面，其中形成該背側互連體層面包含形成一對金屬接點，該對金屬接點之第一者直接地接觸該背側p型半導體，並且該對金屬接點之一第二者直接地接觸該背側n型半導體。
  11. 如請求項10之方法，其中形成該前側接點進一步包含形成一對金屬接點於在該第二半導體本體之一部分之上之一介於中間的閘極之任一側。
  12. 如請求項10之方法，其中形成該背側互連體層面進一步包含沉積接點金屬化來與該背側p型半導體及背側n型半導體接觸。
  13. 如請求項10之方法，其中：形成該背側p型半導體進一步包含形成具有超過該第一雜質濃度之一雜質濃度的該背側p型半導體；以及該背側n型半導體進一步包含形成具有超過該第一雜質濃度之一雜質濃度的該背側n型半導體。
  14. 如請求項10之方法，其中該第一及該第二半導體本體係單晶態，並且其中形成該背側p型半導體及形成該背側n型半導體進一步包含磊晶生長單晶狀材料。
  15. 如請求項10之方法，其中形成該背側p型半導體及形成該背側n型半導體進一步包含型成包含矽之一材料。
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