TWI814918B - 半導體裝置與其形成方法 - Google Patents

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朱熙甯
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王志豪
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Abstract

半導體裝置包括第一裝置鰭狀物與第二裝置鰭狀物。第一源極/汲極構件磊晶成長於第一裝置鰭狀物上。第二源極/汲極構件磊晶成長於第二裝置鰭狀物上。第一虛置鰭狀結構位於第一裝置鰭狀物與第二裝置鰭狀物之間。閘極結構部份包覆第一裝置鰭狀物、第二裝置鰭狀物、與第一虛置鰭狀結構。第一虛置鰭狀結構的第一部份位於第一源極/汲極構件與第二源極/汲極構件之間並位於閘極結構之外。第一虛置鰭狀結構的第二部份位於閘極結構之下。第一虛置鰭狀結構的第一部份與第二部份具有不同的物理特性。

Description

半導體裝置與其形成方法
本發明實施例關於半導體裝置，更特別關於虛置介電鰭狀結構。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代的積體電路具有更小且更複雜的電路。在積體電路演進中，功能密度(如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能並降低相關成本。
然而尺寸下降亦增加處理與形成積體電路的複雜度。為實現這些進展，處理與形成積體電路的方法亦需類似發展。舉例來說，可導入三維電晶體如鰭狀場效電晶體以置換平面電晶體。鰭狀場效電晶體可視作一般的平面裝置凸起至閘極中。一般的鰭狀場效電晶體具有自基板向上延伸的細長鰭狀物(或鰭狀結構)。場效電晶體的通道形成於此垂直鰭狀物中，而閘極位於鰭狀物的通道區上(如包覆通道區周圍)。包覆鰭狀物周圍的閘極可增加通道區與閘極之間的接觸面積，使閘極可自多側控制閘極。這可由多種方式利用，且一些應用中的鰭狀場效電晶體降低短通道效應、減少漏電流、並提高電流。換言之，鰭狀場效電晶體可比平面裝置更快、更小、且更有效率。
儘管有上述優點，現存的鰭狀場效電晶體裝置仍需改良。舉例來 說，鰭狀場效電晶體裝置可採用介電結構以避免相鄰的磊晶層橋接。然而現存鰭狀場效電晶體裝置所用的這些介電結構無法完全避免相鄰磊晶層之間的橋接，或可能額外貢獻寄生電容。
因此現存的鰭狀場效電晶體裝置與其製作方法通常適用於其發展目的，但無法完全符合任何需求。
本發明一實施例包含半導體裝置。半導體裝置包括第一裝置鰭狀物；第二裝置鰭狀物；第一源極/汲極構件磊晶成長於第一裝置鰭狀物上；第二源極/汲極構件磊晶成長於第二裝置鰭狀物上；第一虛置鰭狀結構位於第一裝置鰭狀物與第二裝置鰭狀物之間；以及閘極結構部份包覆第一裝置鰭狀物、第二裝置鰭狀物、與第一虛置鰭狀結構。第一虛置鰭狀結構的第一部份，位於第一源極/汲極構件與第二源極/汲極構件之間並位於閘極結構之外。第一虛置鰭狀結構的第二部份位於閘極結構之下。第一虛置鰭狀結構的第一部份與第二部份具有不同的物理特性。
本發明另一實施例包含半導體裝置。半導體裝置包括第一半導體鰭狀物、第二半導體鰭狀物、與第三半導體鰭狀物，各自垂直凸出基板。第一半導體鰭狀物與第二半導體鰭狀物之間的第一距離，小於第二半導體鰭狀物與第三半導體鰭狀物之間的第二距離。半導體裝置包括閘極結構形成於第一半導體鰭狀物、第二半導體鰭狀物、與第三半導體鰭狀物上，並部份包覆第一半導體鰭狀物、第二半導體鰭狀物、與第三半導體鰭狀物。半導體裝置包括第一介電鰭狀結構，位於第一半導體鰭狀物與第二半導體鰭狀物之間。低於閘極結構的第一介電鰭狀結構的第一部份包括第一低介電常數介電層，以及位於第一低介電常數的介電層上的第一高介電常數的介電層。半導體裝置包括第二介電鰭 狀結構，位於第二半導體鰭狀物與第三半導體鰭狀物之間。低於閘極結構的第二介電鰭狀結構的第一部份包括第二低介電常數介電層，位於第二低介電常數的介電層上的氧化物層、位於氧化物層上的第二高介電常數的介電層、以及位於第二低介電常數的介電層上的第三高介電常數的介電層。第二高介電常數的介電層與第三高介電常數的介電層具有不等高的下表面。
本發明又一實施例包括製作半導體裝置的方法。形成第一鰭狀物、第二鰭狀物、與第三鰭狀物，其各自包括個別的半導體材料。第一鰭狀物與第二鰭狀物之間相隔的第一距離，小於第二鰭狀物與第三鰭狀物之間相隔的第二距離。形成第一介電層的第一部份於第一鰭狀物與第二鰭狀物之間。形成第一介電層的第二部份於第二鰭狀物與第三鰭狀物之間。第一介電層的第二部份定義凹陷。將第二介電層部份地填入凹陷。第二介電層與第一介電層具有不同材料組成。形成第三介電層於第二介電層上。蝕刻第一介電層。形成第四介電層於蝕刻的第一介電層上。形成虛置閘極結構，其包覆第一鰭狀物、第二鰭狀物、與第三鰭狀物。虛置閘極結構形成於第三介電層的一部份與第四介電層的一部份上。以及分別形成第一、第二、第三源極/汲極構件於第一、第二、與第三鰭狀物上，包括蝕刻移除虛置閘極結構之外的第三介電層與第四介電層的部份。
A-A’、B-B’:切線
10:鰭狀場效電晶體裝置結構
12:磊晶成長的材料
15:n型鰭狀場效電晶體裝置結構
25:p型鰭狀場效電晶體裝置結構
102、205:基板
104、210、211、212:鰭狀結構
105:間隔物
108:隔離結構
110:閘極
112、114:硬遮罩層
115、320、420:介電層
200:半導體裝置
220、231、232:矽材料
221:矽鍺材料
240、241、242:硬遮罩
250、251:距離
260、261、360、361、362:凹陷
280:間隔物層
300、300A、300B:低介電常數的介電層
350、380:高介電常數的介電層
355、490:回蝕刻製程
370、375:上表面
440、441、442、443、540、541、542、543:閘極結構
450:虛置閘極
460、470:遮罩層
475:閘極間隔物
480、481、482:源極/汲極構件
500、510、710:高度
520:蓋層
530:層間介電層
550:金屬閘極
570:介電隔離結構
580、581、582:源極/汲極接點
590、591:厚度
610:下表面
630、640:虛置介電鰭狀結構
670:最外側橫向凸起
900:方法
910、920、930、940、950、960、970、980:步驟
圖1係一例中，鰭狀場效電晶體的透視圖。
圖2至16係本發明實施例中，製作半導體裝置的多種階段的三維透視圖。
圖17與18係本發明實施例中，製作半導體裝置的一階段的剖視圖。
圖19係本發明一實施例中，製作半導體裝置的方法之流程圖。
下述揭露內容提供的不同實施例或實例可實施本揭露的不同結構。下述特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。另一方面，本揭露之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或組態中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/- 10%。舉例來說，用語「約5nm」包含的尺寸範圍介於4.5nm至5.5nm之間。
半導體產業已進展至奈米技術製程節點，以求更高裝置密度、更高效能、與更低成本。為實現這些改良，在半導體產業中採用鰭狀場效電晶體裝置的狀況越來越普遍。
本發明實施例關於但不限於形成虛置介電鰭狀結構的方法，以同時最佳化裝置效能並降低電晶體橋接及/或短路的顧慮。為說明本發明多種實施例，以鰭狀場效電晶體的製作製程舉例如下。在此考量下，鰭狀場效電晶體日漸普及於半導體產業中。鰭狀場效電晶體裝置可為互補式金氧半裝置，其包含p型金氧半鰭狀場效電晶體裝置，與n型金氧半鰭狀場效電晶體裝置。下述內容將 以一或多個鰭狀場效電晶體的例子說明本發明多種實施例，但應理解應用不限於於鰭狀場效電晶體，除非申請專利範圍具體記載。
圖1係一例中，鰭狀場效電晶體裝置結構10的透視圖。鰭狀場效電晶體裝置結構10包括n型鰭狀場效電晶體裝置結構15(如n型金氧半裝置)與p型鰭狀場效電晶體裝置結構25(如p型金氧半裝置)。鰭狀場效電晶體裝置結構10包含基板102。基板102的組成可為矽或其他半導體材料。在其他或額外實施例中，基板102可包含其他半導體元素材料如鍺。在一些實施例中，基板102的組成為半導體化合物如碳化矽、砷化鎵、砷化銦、或磷化銦。在一些實施例中，基板102的組成為半導體合金如矽鍺、碳化矽鍺、磷砷化鎵、或磷化鎵銦。在一些實施例中，基板102包括磊晶層。舉例來說，基板102可包含磊晶層於基體半導體上。
鰭狀場效電晶體裝置結構10亦包括一或多個鰭狀結構104(如矽鰭狀物)，其在Z方向中自基板102延伸，且間隔物105在Y方向中圍繞鰭狀結構104。鰭狀結構104在X方向中伸長，且可視情況包含鍺。鰭狀結構104的形成方法可採用合適製程，比如光微影與蝕刻製程。在一些實施例中，採用乾蝕刻或電漿製程自基板102蝕刻出鰭狀結構104。在一些實施例中，可由多重圖案化的微影製程(如雙重圖案化微影製程)形成鰭狀結構104。雙重圖案化製程係將圖案分成兩個交錯的圖案，以建構圖案於基板上。雙重圖案化微影製程可增加結構如鰭狀物的密度。鰭狀結構104亦包含磊晶成長的材料12，其可沿著鰭狀結構104的部份並作為鰭狀場效電晶體裝置結構10的源極/汲極。
形成隔離結構108如淺溝槽隔離結構，以圍繞鰭狀結構104。在一些實施例中，隔離結構108圍繞鰭狀結構104的下側部份，而鰭狀結構104的上側部份自隔離結構108凸起，如圖1所示。換言之，鰭狀結構104的一部份埋置於隔離結構108中。隔離結構108可避免電性干擾或串音。
鰭狀場效電晶體裝置結構10亦包括閘極堆疊結構，其包含閘極110與閘極110之下的閘極介電層(未圖示)。閘極110可包含多晶矽或金屬。金屬可包含氮化鉭、鎳矽化物、鈷矽化物、鉬、銅、鎢、鋁、鈷、鋯、鉑、或其他可行材料。可在閘極後製製程(或閘極置換製程)中形成閘極110。硬遮罩層112與114可用於定義閘極110。介電層115亦可形成於閘極110的側壁上與硬遮罩層112及114上。在至少一實施例中，介電層115直接接觸閘極110。
閘極介電層(未圖示)可包含介電材料如氧化矽、氮化矽、氮氧化矽、高介電常數的介電材料、或上述之組合。高介電常數的介電材料的例子包含氧化鉿、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、類似物、或上述之組合。
在一些實施例中，閘極堆疊結構包括額外層，如界面層、蓋層、擴散/阻障層、或其他可行層狀物。在一些實施例中，閘極堆疊結構形成於鰭狀結構104的中心部份上。在一些其他實施例中，多個閘極堆疊結構形成於鰭狀結構104上。在一些其他實施例中，閘極堆疊結構包含虛置閘極堆疊，且在進行高熱預算製程之後置換為金屬閘極。
閘極堆疊結構的形成方法為沉積製程、光微影製程、與蝕刻製程。沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、電鍍、其他合適方法、及/或上述之組合。微影製程包含塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、與乾燥(如硬烘烤)。蝕刻製程包括乾蝕刻製程或濕蝕刻製程。在其他實施例中，可採用其他適當方法如無光罩光微影、電子束寫入、或離子束寫入實施或取代光微影製程。
鰭狀場效電晶體裝置比習知的金氧半場效電晶體裝置(亦視作平面電晶體裝置)提供更多優點。這些優點可包含較佳的晶片面積效率、改善的載 子遷移率、以及與平面裝置的製作製程相容的製作製程。因此需設計採用鰭狀場效電晶體的積體電路晶片，以用於部份或完整的積體電路晶片。
然而習知的鰭狀場效電晶體的製作方法仍有改良空間。舉例來說，鰭狀場效電晶體裝置的製作方法關於形成介電結構如虛置鰭狀結構，以避免相鄰磊晶層之間的橋接(如電性短路)、調整整體鰭狀物圖案密度、強化裝置鰭狀物的機械強度、及/或增進形成製程的能力。然而現存的鰭狀場效電晶體的製作製程會造成虛置鰭狀物額外貢獻寄生電容，這會劣化裝置效能，特別是高頻應用的裝置效能。
為克服上述問題，本發明實施例形成虛置介電鰭狀物以實質上降低對寄生電容的貢獻，但仍能提供電性隔離於相鄰的磊晶層之間，如搭配圖2至19詳述於下的內容。在此考量下，圖2至16係製作半導體裝置200的多種階段的部份三維透視圖，圖17與18係製作半導體裝置200的一階段的部份剖視圖，而圖19係製作半導體裝置200的方法之流程圖。
如圖2所示，半導體裝置200包含基板205。在一些實施例中，基板205可包含基體矽基板。在其他實施例中，基板可包含半導體元素(如結晶結構的矽或鍺)、半導體化合物(如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、或上述之組合。在其他實施例中，基板可包含絕緣層上矽基板。絕緣層上矽基板的製作方法可採用分離佈植氧、晶圓接合、及/或其他合適方法。基板亦可包含多種隔離結構如淺溝槽隔離結構，以及淺溝槽隔離結構定義的主動區。
半導體裝置200包含鰭狀結構如鰭狀結構210至212。鰭狀結構210至212各自在Z方向中垂直凸起，以伸長的方式在X方向中延伸，並在Y方向中彼此相隔，如圖2所示。為了方便參考，鰭狀結構210至212之後可視作裝置鰭狀物，以與下述的虛置鰭狀物區隔。
鰭狀結構210至212可包含n型鰭狀物與p型鰭狀物。在非限制性的例子中，鰭狀結構210可為p型鰭狀物，而鰭狀結構211與212可為n型鰭狀物。p型與n型鰭狀物可包含不同型態的半導體材料作為其主動區。舉例來說，p型鰭狀結構210可包含矽材料220與矽鍺材料221作為其主動區。與此同時，n型鰭狀結構211與212可分別包含矽材料231與232作為其主動區。在其他實施例中，鰭狀結構210至212可包含III-V族化合物如砷化鎵、砷化銦鎵、磷化銦、或類似物。
鰭狀結構210至212亦包括硬遮罩240至242。硬遮罩240至242的形成方法為一或多道圖案化製程，接著可採用硬遮罩240至242定義下方的主動區形狀。在一些實施例中，硬遮罩240至242可包含介電材料。在一些實施例中，硬遮罩240至242可各自包含多層的硬遮罩，且每一層具有自身種類的介電材料。
值得注意的是，鰭狀結構210至212的空間可不一致。舉例來說，鰭狀結構210與211之間隔有距離250(在Y方向中量測)，而鰭狀結構211與212之間隔有距離251(在Y方向中量測)。距離250實質上比距離251短。如此一來，距離250對應半導體裝置200的密集區，而距離251對應半導體裝置200的疏鬆區。如下所述，形成於密集區與疏鬆區中的虛置介電鰭狀物，除了不同的橫向尺寸以外還具有不同的物理特性。如圖2所示，基板205與鰭狀結構210及211所定義的凹陷260，實質上小於基板205與鰭狀結構211及212所定義的凹陷261。
如圖3所示，形成間隔物層280於半導體裝置200上，比如基板205的上表面上與鰭狀結構210至212的上表面與側壁上。間隔物層280的沉積方法可為合適的沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、或上述之組合。間隔物層280可包含介電材料如氧化矽、氮化矽、氮氧化矽、或類似物。在一些實施例中，可順應性地形成間隔物層280，比如間隔物層280可具有實質上一致的沉積厚度。沉積的間隔物層280可部份地填入凹陷260與261。應理解的是，間隔物層280可視作電性隔離結構，比如提供鰭狀結構210至212之間的電性 隔離之隔離結構。
如圖4所示，低介電常數的介電層300形成於間隔物層280上。類似地，低介電常數的介電層300之形成方法可包含一或多道合適的沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、或上述之組合。低介電常數的介電層300完全填入凹陷260並部份地填入凹陷261。
在一些實施例中，低介電常數的介電層300的材料選擇，包含介電常數小於氧化矽的介電常數(約4)的介電材料。在非限制性的例子中，低介電常數的介電材料可包含碳氮化矽、氮化矽、碳化矽、碳氮氧化矽、或上述之組合。如下詳述，低介電常數的介電層300的部份可作為半導體裝置200所用的虛置鰭狀物。如此一來，介電常數較低的材料，有助於減少低介電常數的介電層300對寄生電容的貢獻。
如圖5所示，形成介電層320以完全填入凹陷261。介電層320與低介電常數的介電層300的材料組成不同。舉例來說，介電層320的介電常數大於低介電常數的介電層300的介電常數。在一些實施例中，介電層320包括氧化物材料如氧化矽，且形成介電層320的方法包括可流動的製程如可流動的化學氣相沉積製程。在形成介電層320之後，進行平坦化製程如化學機械研磨製程以平坦化介電層320與低介電常數的介電層300的上表面。
如圖6所示，可進行一或多道蝕刻製程以選擇性地移除介電層320的部份。一或多道蝕刻製程可設置為對介電層320與低介電常數的介電層300具有蝕刻選擇性，以蝕刻移除介電層320的部份而實質上不影響低介電常數的介電層300。部份移除介電層320可讓凹陷261再合併。應理解的是，介電層320的保留部份可作為半導體裝置200所用的電性隔離結構。
如圖7所示，高介電常數的介電層350形成於凹陷261中與介電層320上。高介電常數的介電層350可包含介電常數大於氧化矽的介電常數之介電 材料。如此一來，高介電常數的介電層350的介電常數，大於介電層320與低介電常數的介電層300的介電常數。在一些實施例中，高介電常數的介電層350可包含氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、或上述之組合。
接著可進行平坦化製程如化學機械研磨，以平坦化半導體裝置的多種層狀物的上表面。平坦化製程移除硬遮罩240至242、低介電常數的介電層300的部份、高介電常數的介電層350的部份、與間隔物層280的部份，直到露出矽鍺材料221及/或矽材料231與232的上表面。矽鍺材料221及/或矽材料231與232的上表面，目前與間隔物層280、低介電常數的介電層300、與高介電常數的介電層350的保留部份的上表面實質上共平面。
在此製作階段中，填入凹陷260的低介電常數的介電層的部份設計為低介電常數的介電層300A，其可視作棒狀的介電虛置鰭狀物，因為其於Y-Z平面的剖視圖中類似於垂直凸起的棒狀物。與此同時，填入凹陷261的低介電常數的介電層的部份設計為低介電常數的介電層300B，其於Y-Z平面的剖視圖中的形狀與字母U類似。此外，鰭狀結構210的組成為矽鍺材料221與矽材料220，鰭狀結構211的組成為矽材料231，而鰭狀結構212的組成為矽材料232。
如圖8所示，可對低介電常數的介電層300A與300B進行回蝕刻製程355。回蝕刻製程355設置為對低介電常數的介電層300A及300B與半導體裝置200的其他層具有蝕刻選擇性，因此移除低介電常數的介電層300A與300B的步驟實質上不影響其他的層狀物。回蝕刻低介電常數的介電層300A形成凹陷360，而回蝕刻低介電常數的介電層300B形成凹陷361與362。
值得注意的是，低介電常數的介電層300A與300B的上表面370不與介電層320的上表面375(或高介電常數的介電層350的下表面)共平面。這是因為介電層320的上表面375係由部份移除介電層320的一或多個蝕刻製程(搭配圖6說明的上述內容)所定義，而低介電常數的介電層300A與300B的上表面370由圖8 中進行的回蝕刻製程所定義。換言之，進行兩個分開的蝕刻製程自然會造成被蝕刻的層狀物(如介電層320與低介電常數的介電層300A及300B)具有兩種不同高度。若這些層狀物所具有的上表面370與375共平面，純屬巧合。在一些實施例中，低介電常數的介電層300A與300B的上表面370的高度高於介電層320的上表面375的高度。在其他實施例中，低介電常數的介電層300A與300B的上表面370的高度低於介電層320的上表面375的高度。不等高的上表面370與375為本發明實施例的獨特物理特性之一，其為採用本發明實施例的上述製程製作半導體裝置的證據。
如圖9所示，形成另一高介電常數的介電層380於半導體裝置200上，包括形成於高介電常數的介電層350與低介電常數的介電層300A及300B的上表面上。在一些實施例中，高介電常數的介電層380與高介電常數的介電層350具有實質上相同的材料組成。在其他實施例中，高介電常數的介電層380與高介電常數的介電層350具有不同的材料組成。如圖9所示，高介電常數的介電層380填入凹陷360至362。高介電常數的介電層380的這些部份將作為虛置介電鰭狀物的蓋層。
如圖10所示，對高介電常數的介電層380進行回蝕刻製程。蝕刻移除高介電常數的介電層380的部份，直到露出鰭狀結構210至212的上表面(如矽鍺材料221與矽材料231與232的上表面)。
如圖11所示，對半導體裝置200進行一或多道蝕刻製程，以部份地移除間隔物層280。舉例來說，一或多個蝕刻製程設置以對間隔物層280及半導體裝置200的其餘層狀物具有蝕刻選擇性，因此可蝕刻移除間隔物層280而實質上不影響其餘層狀物。部份移除間隔物層280會露出鰭狀結構210至212、低介電常數的介電層300A與300B、及高介電常數的介電層380的側壁的部份。在一些實 施例中，可進行一或多道蝕刻製程，直到實質上露出矽鍺材料221的主要側壁(若非全部側壁)。
如圖12所示，進行沉積製程以形成介電層420於半導體裝置200的多種層狀物上。舉例來書，介電層420形成於鰭狀結構210至212的露出上表面與側壁上，以及低介電常數的介電層300A與300B及高介電常數的介電層350與380的露出表面上。在一些實施例中，介電層420包含的材料適用於閘極介電層(如虛置閘極介電層)，比如氧化矽材料。
如圖13所示，形成多個閘極結構如閘極結構440至443於半導體裝置200上。閘極結構440至443的形成方法為多個沉積製程與圖案化製程。閘極結構440至443各自在Y方向中伸長，並在X方向中彼此分開。閘極結構440至443的每一者亦可包覆鰭狀結構210至212的上表面與側表面。在所述實施例中，閘極結構440至443為虛置閘極結構，其將由下述的閘極置換製程所置換。閘極結構440至443各自包含虛置閘極450，其可含多晶矽。閘極結構440至443亦包含遮罩層460及470，其可用於圖案化或定義其下方的虛置閘極450的形狀。
如圖14所示，閘極間隔物475形成於閘極結構440至443的側壁上。閘極間隔物475可包含介電材料如低介電常數的介電層，比如氧化矽、氮化矽、或類似物。之後可進行一或多道蝕刻製程以部份蝕刻鰭狀結構210至212，其降低鰭狀結構210至212的高度。應理解的是在一或多道蝕刻製程時，亦蝕刻移除閘極結構440至443之外的介電層420與高介電常數的介電層350及380的部分。換言之，此處的一或多道蝕刻製程設置為消耗不在閘極結構440至443之下的高介電常數的介電層350與380。如此一來，可露出閘極結構440至443之外的低介電常數的介電層300A與300B的上表面370與介電層320的上表面375。
接著磊晶成長源極/汲極構件480至482於鰭狀結構210至212的保留部份上。舉例來說，磊晶成長源極/汲極構件480於鰭狀結構210的矽材料220上，並磊晶成長源極/汲極構件481與482於鰭狀結構211與212的矽材料231與232上。源極/汲極構件480至482可各自具有橫向凸出的形狀。舉例來說，對源極/汲極構件480至482的每一者而言，寬度(在Y方向中量測的橫向尺寸)通常隨著高度(在Z方向中)而增加直到達到最大寬度，接著隨著高度而減少。換言之，每一源極/汲極構件480至482在靠近中間部份處具有最大寬度。
低介電常數的介電層300A的功能之一為避免源極/汲極構件480與481橋接。舉例來說，在源極/汲極構件480與481之間不具有低介電常數的介電層300A作為虛置介電鰭狀物，則源極/汲極構件480與481在磊晶成長時會彼此合併，因為源極/汲極構件480與481在Y方向中各自橫向地凸出。源極/汲極構件480與481的合併會造成兩者之間產生不想要的電性短路。本發明實施例在此處可有效避免此問題，因為低介電常數的介電層300A有效阻擋源極/汲極構件480與481的橫向磊晶成長(若其橫向延伸過遠)。因此可實質上降低電性橋接的風險。
如圖14所示，低介電常數的介電層300A或300B具有在Z方向中量測的高度500。設置高度500，使低介電常數的介電層300A可有效阻擋源極/汲極構件480與481合併。舉例來說，一些實施例的高度500足以使上表面370接近或高於源極/汲極構件480與481的最外側橫向凸起。
如圖15所示，進行回蝕刻製程490以回蝕刻閘極結構440至443之外的低介電常數的介電層300A與300B(如虛置介電鰭狀物)。蝕刻的低介電常數的介電層300A與300具有減少的高度510，其小於上述的高度500。以圖15為例，由於降低的高度510，低介電常數的介電層300A的上表面370目前低於源極/汲極構 件480與481的最外側凸起。
回蝕刻低介電常數的介電層300A為本發明實施例的另一獨特製程，其目的在於降低寄生電容。如上述所述，現有的鰭狀場效電晶體可能具有多餘的寄生電容，特別在裝置尺寸持續縮小的情況下。對高頻應用而言，寄生電容的顧慮更多。對寄生電容貢獻的參數之一為虛置介電鰭狀物，因沉積虛置介電鰭狀物(如低介電常數的介電層300A)於兩個導電構件(如源極/汲極構件480與481)之間可模擬寄生電容。虛置鰭狀物的介電常數增加，寄生電容亦隨之增加。此處的虛置介電鰭狀物所用的低介電常數的介電材料，可降低虛置介電鰭狀物的介電常數，有助於降低寄生電容。此外，降低虛置介電鰭狀物高度(比如由圖15的回蝕刻製程490)亦減少虛置介電鰭狀物的介電常數與其對寄生電容的貢獻。如此一來，本發明實施例的虛置介電鰭狀物比習知的鰭狀場效電晶體裝置具有實質上更小的寄生電容。寄生電容降低有利於改善裝置效能如速度。
如圖16所示，形成蓋層520於源極/汲極構件480至482、低介電常數的介電層300A與300B、及介電層320上。層間介電層530形成於蓋層520上。層間介電層530亦可視作第零層間介電層。層間介電層530可包括介電材料如低介電常數的介電材料(介電常數小於氧化矽的介電常數的介電材料)。在非限制性的例子中，低介電常數的介電材料可包含摻雜氟的氧化矽、摻雜碳的氧化矽、孔洞的氧化矽、孔洞的摻雜碳的氧化矽、旋轉塗佈的有機聚合介電層、旋轉塗佈的矽為主的聚合介電層、或上述之組合。在其他實施例中，第零層間介電層可包含氧化矽、氮化矽、或上述之組合。此外，層間介電層530提供電性隔離於半導體裝置200的多種構件之間。
進行閘極置換製程。閘極置換製程的一部份係將閘極結構440至 443分別置換成閘極結構540至543。移除每一閘極結構440至443中的虛置閘極450(比如採用一或多道蝕刻製程)，並置換為金屬閘極550。金屬閘極550可包含一或多個功函數金屬層設置以調整電晶體的功函數，以及一或多個填充金屬層設置為金屬閘極的主要導電部份。在先形成虛置閘極介電層(如氧化矽的閘極介電層)的實施例中，閘極置換製程亦將虛置閘極介電層置換為高介電常數的閘極介電層。高介電常數的閘極介電層的例子可包含氧化鉿、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、類似物、或上述之組合。在其他實施例中，可在進行閘極置換製程之前先形成高介電常數的閘極介電層，因此不需置換閘極介電層。
可形成介電隔離結構570以提供相鄰的金屬閘極550之間的電性隔離。介電隔離結構570的形成方法可為向下(在Z方向中)蝕刻凹陷，以至少部份地穿過金屬閘極550與層間介電層530，接著將合適的介電材料填入蝕刻的凹陷。由於介電隔離結構570切穿或切入金屬閘極550，其亦可視作切割金屬閘極結構。
亦可形成導電接點以提供電性連接至半導體裝置200的多種構件。舉例來說，源極/汲極接點580至582可分別形成於源極/汲極構件480至482上。源極/汲極接點580至582的形成方法可為蝕刻凹陷於層間介電層530中，而凹陷垂直對準源極/汲極構件480至482。接著將導電材料如金屬或金屬化合物填入蝕刻的凹陷，以形成源極/汲極接點580至582。
為說明半導體裝置200的多種獨特物理特性，沿著切線A-A’的剖面圖如圖17所示，而沿著切線B-B’的剖面圖如圖18所示。換言之，圖17顯示對應源極/汲極構件480至482的剖視圖，而圖18顯示對應金屬閘極550的剖視圖。圖17中的剖視圖亦可視作源極/汲極切面，而圖18中的剖視圖亦可視作閘極切面。
如圖17與18所示，本發明實施例進行的製作製程會造成半導體裝置200具有獨特的物理特性，比如圖17與18中的虛置介電鰭狀物不同。舉例來說，圖17中的虛置介電鰭狀物包括低介電常數的介電層300A與300B，其實質上不含高介電常數的介電材料。相反地，圖18中的虛置介電鰭狀物不只包括低介電常數的介電層300A與300B，但亦包括高介電常數的介電層380與350。此物理差異的事實來自在磊晶成長源極/汲極構件480至482時，蝕刻移除虛置的閘極結構440至443未保護的高介電常數的介電層350與380，因此圖17的剖視圖(如源極/汲極切線)中不存在高介電常數的介電層350與380。與此同時，保留虛置的閘極結構440至443下的高介電常數的介電層350與380，使閘極置換製程之後仍保留高介電常數的介電層350與380於半導體裝置200中。因此在圖18的閘極切面中，高介電常數的介電層350與380可視作低介電常數的介電層300A與300B上的蓋層。
半導體裝置200的另一獨特物理特性為高介電常數的介電層380與350的下表面不等高。如上所述，採用兩個分開製程形成高介電常數的介電層350與高介電常數的介電層380。如此一來，高介電常數的介電層380的下表面(其物理接觸低介電常數的介電層300A或300B的上表面370)，在Z方向中高於高介電常數的介電層350的下表面610(其物理接觸介電層320的上表面375)。
高介電常數的介電層350與380的下表面不等高，亦可由介電層厚度不一致證明。如圖18所示，高介電常數的介電層350與380可分別具有厚度590與591。在一些實施例中，厚度590介於約5nm至約50nm之間，而厚度591介於約5nm至約50nm之間，但應理解厚度590與591彼此不同。設置這些數值範圍，使高介電常數的介電層350與380薄到足以使其位於閘極結構之外的部份可消耗(比 如不存在於圖17的源極/汲極切面中)，但厚到足以使其位於閘極結構下的部份仍可保護下方的低介電常數的介電層300A與300B及介電層320。
如圖2所示的上述內容(亦如圖18所示)，鰭狀結構210與211之間的距離250實質上小於鰭狀結構211與212之間的距離251。如此一來，低介電常數的介電層300A與位於其上的高介電常數的介電層380所形成的虛置介電鰭狀結構630可視作位於半導體裝置200的密集區中，而低介電常數的介電層300B、介電層320、與位於其上的高介電常數的介電層350及380所形成的虛置介電鰭狀結構640可視作位於半導體裝置200的疏鬆區中。
除了不同的橫向尺寸，虛置介電鰭狀結構630與640具有其他不同的物理特性。舉例來說，虛置介電鰭狀結構640具有不等高的下表面以用於高介電常數的介電層350與380(因其形成方法為兩個分開製程)，而虛置介電鰭狀結構630不具有不等高的下表面。另一差異為虛置介電鰭狀結構630的低介電常數的介電層300A具有棒狀的剖面輪廓，而虛置介電鰭狀結構640的低介電常數的介電層300B具有U形的剖面輪廓。又一差異為虛置介電鰭狀結構640包括介電層320，而虛置介電鰭狀結構630不包括介電層320。
進行上述製作製程造成半導體裝置200具有又一獨特物理特性，即圖17中的低介電常數的介電層300A比圖18中的低介電常數的介電層300A短。如圖15與17所示的細節，在Z方向中量測低介電常數的介電層300A與300B的高度510。如圖18所示的比較，在Z方向中量測低介電常數的介電層300A與300B的高度710，且高度710大於高度510。高度差異來自於回蝕刻製程490的效能(見圖15)。在回蝕刻製程490時保護虛置的閘極結構440至443下的低介電常數的介電層300A與300B的部份，因此其高度大於虛置的閘極結構440至443未保護的低介電 常數的介電層300A與300B的部份。如上所述，低介電常數的介電層300A與300B的高度減少，可降低其對寄生電容的貢獻。
減少低介電常數的介電層300A與300B的高度，造成半導體裝置200的另一獨特的物理特性。如圖17所示，低介電常數的介電層300A的上表面370低於源極/汲極構件480與481的最外側橫向凸起670。在一些實施例中，上表面370比最外側橫向凸起670低約0nm至約50nm。此範圍設置以讓低介電常數的介電層300A具有足夠的初始高度，能避免源極/汲極構件480與481之間產生不想要的橫向合併，但可讓高度減少的低介電常數的介電層300A對寄生電容的貢獻最小化。
半導體裝置200的又一獨特物理特性為介電隔離結構570(如切割金屬閘極結構)的深度，不如習知鰭狀場效電晶體裝置中的介電隔離結構的深度。更詳細地來說，習知鰭狀場效電晶體裝置中的切割金屬閘極結構必需一直向下垂直延伸至間隔物層280，因為習知的鰭狀場效電晶體裝置中不存在虛置介電鰭狀結構630與640。為了填充溝槽，切割金屬閘極結構通常具有上寬下窄的梯型形狀。如此一來，習知鰭狀場效電晶體中的切割金屬閘極結構必須具有非常寬的橫向尺寸(在Y方向中)，以確保其可一直垂直向下延伸至隔離結構如淺溝槽隔離區，因為若切割金屬閘極結構的頂部不夠寬，則底部可能窄到難以填入。隨著裝置的製作尺寸持續縮小，實際上難以實際製作上述裝置。舉例來說，將難以蝕刻溝槽使其具有夠高的深寬比，以讓切割金屬閘極結構填入溝槽並一直垂直向下延伸到淺溝槽隔離區。此外，由於非常寬的切割金屬閘極結構的任何橫向偏移會造成預料之外地蝕刻附近構件(如鰭狀結構210至212)，因此較易發生對準或層疊問題。
作為比較，虛置介電鰭狀結構630與640的存在，表示此處的介電 隔離結構570(如切割金屬閘極結構)只需延伸至高介電常數的介電層350與380的上表面。由於垂直距離較短，較易形成較小的介電隔離結構570。由於介電隔離結構570的尺寸較小，亦可降低對準與層疊的顧慮。舉例來說，由於介電隔離結構570較窄，其可橫向偏移而不會產生對附近構件(如鰭狀結構210至212)造成非刻意的蝕刻損傷的明顯顧慮。如此一來，可加大製程容許範圍。
圖19係本發明一實施例中，方法900的流程圖。方法900的步驟910形成第一鰭狀物、第二鰭狀物、與第三鰭狀物，其各自具有個別的半導體材料。第一鰭狀物與第二鰭狀物之間的第一距離，小於第二鰭狀物與第三鰭狀物之間的第二距離。
方法900的步驟920形成第一介電層的第一部份於第一鰭狀物與第二鰭狀物之間，並形成第一介電層的第二部份於第二鰭狀物與第三鰭狀物之間。第一介電層的第二部份定義凹陷。
方法900的步驟930將第二介電層部份地填入凹陷。第二介電層與第一介電層具有不同的材料組成。
方法900的步驟940形成第三介電層於第二介電層上。
方法900的步驟950蝕刻第一介電層。
方法900的步驟960形成第四介電層於蝕刻的第一介電層上。
方法900的步驟970形成虛置閘極結構，其包覆第一鰭狀物、第二鰭狀物、與第三鰭狀物。虛置閘極結構形成於第三介電層的一部份上與第四介電層的一部份上。
方法900的步驟980分別形成第一、第二、與第三源極/汲極構件於第一、第二、與第三鰭狀物上，包括蝕刻移除虛置閘極結構之外的第三介電層 與第四介電層的部份。
在一些實施例中，第二介電層的介電常數大於第一介電層的介電常數，而第三介電層與第四介電層的介電常數各自大於第二介電層的介電常數。
在一些實施例中，蝕刻第一介電層與形成第四介電層，使第四介電層的下表面與第三介電層的下表面不會共平面。
在一些實施例中，形成第一、第二、與第三源極/汲極構件的步驟包括分別磊晶成長第一、第二、與第三源極/汲極構件於第一、第二、與第三鰭狀物上。第一介電層至少避免第一源極/汲極構件與第二源極/汲極構件在磊晶成長時橫向合併。方法亦可包含在形成第一、第二、第三源極/汲極構件之後，減少第一介電層高度的步驟。在一些實施例中，降低第一介電層高度，使第一介電層的上表面低於第一源極/汲極構件或第二源極/汲極構件的最外側橫向凸起。
應理解的是，可在方法900的步驟910至980之前、之中、或之後進行額外製程。舉例來說，方法900可包含閘極置換製程，已將虛置閘極結構置換成功能閘極結構。在另一例中，可形成介電隔離結構，其向下延伸至功能閘極結構中，使介電隔離結構的下表面物理接觸第三介電層的上表面或第四介電層的上表面。亦可形成閘極接點與源極/汲極接點。為簡化說明，其他額外製程不詳述於此。
綜上所述，本發明實施例形成介電結構如製作鰭狀場效電晶體中的虛置鰭狀物。虛置鰭狀物一開始可具有低介電常數的介電層與高介電常數的介電蓋。保留高介電常數的介電蓋於閘極下的虛置鰭狀物的部份中，但移除閘極之外的虛置鰭狀物的部份中的高介電常數的介電層(比如源極/汲極構件之間)，以最小化其對寄生電容的貢獻。在磊晶成長源極/汲極之後，亦蝕刻閘極之 外的低介電常數的介電層的部份以減少其高度，以進一步降低其對寄生電容的影響。
依據上述內容，可知本發明實施例提供優於習知鰭狀場效電晶體裝置的優點。然而應理解的是，其他實施例可提供額外優點，此處不必說明所有優點，且所有實施例不需特定優點。優點之一為採用低介電常數的介電材料的虛置鰭狀物，可減少其對寄生電容的貢獻，因寄生電容與介電常數直接相關。另一優點為移除高介電常數的介電蓋以用於源極/汲極構件之間的虛置鰭狀物的部份，其可進一步降低寄生電容。額外優點之一為切割金屬閘極結構不需切得那麼深，因為切割金屬閘極結構目前可止於虛置鰭狀物的上表面。除了因切割金屬閘極的深度較淺而較易形成切割金屬閘極結構之外，亦因切割金屬閘極結構的任何橫向偏移較不會對附近構件造成預期之外的蝕刻，進而增加製程容許範圍。其他優點包括上述步驟可與現存的鰭狀場效電晶體的製作方法相容，使本發明實施例不需額外製程，因此低成本且易於實施。
上述進階的微影製程、方法、與材料可用於許多應用，包括鰭狀場效電晶體。舉例來說，上述內容非常適於圖案化鰭狀物以產生更緊密排列的結構。此外，可依據上述內容處理鰭狀場效電晶體的鰭狀物形成時所用的間隔物(亦視作芯)。
本發明一實施例包含半導體裝置。半導體裝置包括第一裝置鰭狀物；第二裝置鰭狀物；第一源極/汲極構件磊晶成長於第一裝置鰭狀物上；第二源極/汲極構件磊晶成長於第二裝置鰭狀物上；第一虛置鰭狀結構位於第一裝置鰭狀物與第二裝置鰭狀物之間；以及閘極結構部份包覆第一裝置鰭狀物、第二裝置鰭狀物、與第一虛置鰭狀結構。第一虛置鰭狀結構的第一部份，位於第一 源極/汲極構件與第二源極/汲極構件之間並位於閘極結構之外。第一虛置鰭狀結構的第二部份位於閘極結構之下。第一虛置鰭狀結構的第一部份與第二部份具有不同的物理特性。
在一實施例中，第一虛置鰭狀結構的第一部份包括第一種介電材料；以及第一虛置鰭狀結構的第二部份包括第一種介電材料，以及第一種介電材料上的第二種介電材料，且第二種介電材料的介電常數大於第一種介電材料的介電常數。
在一實施例中，第一種介電材料的介電常數小於氧化矽的介電常數；以及第二種介電材料的介電常數大於氧化矽的介電常數。
在一實施例中，第一虛置鰭狀結構的第一部份不含介電常數大於氧化矽的介電常數的介電材料。
在一實施例中，第一虛置鰭狀結構的第一部份的上表面低於第一源極/汲極構件與第二源極/汲極構件的最外側橫向凸起。
在一實施例中，半導體裝置更包括：第三裝置鰭狀物；第三源極/汲極構件，磊晶成長於第三裝置鰭狀物上；以及第二虛置鰭狀結構，位於第二裝置鰭狀物與第三裝置鰭狀物之間；其中第一裝置鰭狀物與第二裝置鰭狀物之間隔有第一距離；第二裝置鰭狀物與第三裝置鰭狀物之間隔有第二距離；以及第二距離實質上大於第一距離。
在一實施例中，第二虛置鰭狀結構的第一部份位於第二源極/汲極構件與第三源極/汲極構件之間，並位於閘極結構之外；第二虛置鰭狀結構的第二部份位於閘極結構之下；以及第二虛置鰭狀結構的第一部份包括第一種介電材料，與第一種介電材料上的第二種介電材料；以及第二虛置鰭狀結構的第二 部份包括第一種介電材料，第一種介電材料上的第二種介電材料、第二種介電材料上的第三種介電材料、與第一種介電材料上的第四種介電材料。
在一實施例中，第二種介電材料的介電常數大於第一種介電材料的介電常數；以及第三種介電材料與第四種介電材料的介電常數各自大於第二種介電材料的介電常數。
在一實施例中，第二虛置鰭狀結構的第一部份不含第三種介電材料與第四種介電材料。
在一實施例中，第三種介電材料的下表面與第四種介電材料的下表面不共平面。
本發明另一實施例包含半導體裝置。半導體裝置包括第一半導體鰭狀物、第二半導體鰭狀物、與第三半導體鰭狀物，各自垂直凸出基板。第一半導體鰭狀物與第二半導體鰭狀物之間的第一距離，小於第二半導體鰭狀物與第三半導體鰭狀物之間的第二距離。半導體裝置包括閘極結構形成於第一半導體鰭狀物、第二半導體鰭狀物、與第三半導體鰭狀物上，並部份包覆第一半導體鰭狀物、第二半導體鰭狀物、與第三半導體鰭狀物。半導體裝置包括第一介電鰭狀結構，位於第一半導體鰭狀物與第二半導體鰭狀物之間。低於閘極結構的第一介電鰭狀結構的第一部份包括第一低介電常數介電層，以及位於第一低介電常數的介電層上的第一高介電常數的介電層。半導體裝置包括第二介電鰭狀結構，位於第二半導體鰭狀物與第三半導體鰭狀物之間。低於閘極結構的第二介電鰭狀結構的第一部份包括第二低介電常數介電層，位於第二低介電常數的介電層上的氧化物層、位於氧化物層上的第二高介電常數的介電層、以及位於第二低介電常數的介電層上的第三高介電常數的介電層。第二高介電常數的 介電層與第三高介電常數的介電層具有不等高的下表面。
在一些實施例中，第二低介電常數的介電層而非第一低介電常數的介電層具有類似字母U的剖面輪廓。
在一些實施例中，不在閘極結構之下的第一介電鰭狀結構的第二部份包括第一低介電常數的介電層，但不具有第一高介電常數的介電層；以及不在閘極結構之下的第二介電鰭狀結構的第二部份包括第二低介電常數的介電層與氧化物層，但不具有第二高介電常數的介電層或第三高介電常數的介電層。
在一些實施例中，第一介電鰭狀物的第一部份的第一低介電常數的介電層，高於第一介電鰭狀結構的第二部份的第一低介電常數的介電層；以及第二介電鰭狀物的第一部份的第二低介電常數的介電層，高於第二介電鰭狀結構的第二部份的第二低介電常數的介電層。
本發明又一實施例包括製作半導體裝置的方法。形成第一鰭狀物、第二鰭狀物、與第三鰭狀物，其各自包括個別的半導體材料。第一鰭狀物與第二鰭狀物之間相隔的第一距離，小於第二鰭狀物與第三鰭狀物之間相隔的第二距離。形成第一介電層的第一部份於第一鰭狀物與第二鰭狀物之間。形成第一介電層的第二部份於第二鰭狀物與第三鰭狀物之間。第一介電層的第二部份定義凹陷。將第二介電層部份地填入凹陷。第二介電層與第一介電層具有不同材料組成。形成第三介電層於第二介電層上。蝕刻第一介電層。形成第四介電層於蝕刻的第一介電層上。形成虛置閘極結構，其包覆第一鰭狀物、第二鰭狀物、與第三鰭狀物。虛置閘極結構形成於第三介電層的一部份與第四介電層的一部份上。以及分別形成第一、第二、第三源極/汲極構件於第一、第二、與第三鰭狀物上，包括蝕刻移除虛置閘極結構之外的第三介電層與第四介電層的 部份。
在一些實施例中，第二介電層的介電常數大於第一介電層的介電常數；以及第三介電層與第四介電層的介電常數各自大於第二介電層的介電常數。
在一些實施例中，蝕刻第一介電層與形成第四介電層的步驟，使第四介電層的下表面與第三介電層的下表面不共平面。
在一些實施例中，形成第一、第二、與第三源極/汲極構件的步驟包括分別磊晶成長第一、第二、與第三源極/汲極構件於第一、第二、與第三鰭狀物上；以及第一介電層在磊晶成長時至少避免第一源極/汲極構件與第二源極/汲極構件之間的橫向合併，其中方法更包括在形成第一、第二、與第三源極/汲極構件之後，減少第一介電層的高度。
在一些實施例中，減少第一介電層的高度，使第一介電層的上表面低於第一源極/汲極構件或第二源極/汲極構件的最外側橫向凸起。
在一些實施例中，方法更包括：將虛置閘極結構置換為功能閘極結構；以及形成介電隔離結構，其向下延伸至功能閘極結構中，使介電隔離結構的下表面物理接觸第三介電層的上表面或第四介電層的上表面。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
900:方法
910、920、930、940、950、960、970、980:步驟

Claims (12)

  1. 一種半導體裝置，包括：一第一裝置鰭狀物；一第二裝置鰭狀物；一第一源極/汲極構件，磊晶成長於該第一裝置鰭狀物上；一第二源極/汲極構件，磊晶成長於該第二裝置鰭狀物上；一第一虛置鰭狀結構，位於該第一裝置鰭狀物與該第二裝置鰭狀物之間；以及一閘極結構，部份包覆該第一裝置鰭狀物、該第二裝置鰭狀物、與該第一虛置鰭狀結構，其中該第一虛置鰭狀結構的第一部份，位於該第一源極/汲極構件與該第二源極/汲極構件之間並位於該閘極結構之外且包括第一種介電材料；該第一虛置鰭狀結構的第二部份，位於該閘極結構之下並包括第一種介電材料，以及第一種介電材料上的第二種介電材料，且第二種介電材料的介電常數大於第一種介電材料的介電常數；以及該第一虛置鰭狀結構的第一部份與第二部份具有不同的物理特性。
  2. 如請求項1之半導體裝置，其中：第一種介電材料的介電常數小於氧化矽的介電常數；以及第二種介電材料的介電常數大於氧化矽的介電常數。
  3. 一種半導體裝置，包括：一第一半導體鰭狀物、一第二半導體鰭狀物、與一第三半導體鰭狀物，各自垂直凸出一基板，其中該第一半導體鰭狀物與該第二半導體鰭狀物之間的一第一距離，小於該第二半導體鰭狀物與該第三半導體鰭狀物之間的一第二距離；一閘極結構，形成於該第一半導體鰭狀物、該第二半導體鰭狀物、與該第 三半導體鰭狀物上，並部份包覆該第一半導體鰭狀物、該第二半導體鰭狀物、與該第三半導體鰭狀物；一第一介電鰭狀結構，位於該第一半導體鰭狀物與該第二半導體鰭狀物之間，其中低於該閘極結構的該第一介電鰭狀結構的第一部份包括一第一低介電常數介電層，以及位於該第一低介電常數的介電層上的一第一高介電常數的介電層；以及一第二介電鰭狀結構，位於該第二半導體鰭狀物與該第三半導體鰭狀物之間，其中低於該閘極結構的該第二介電鰭狀結構的第一部份包括一第二低介電常數介電層，位於該第二低介電常數的介電層上的一氧化物層、位於該氧化物層上的一第二高介電常數的介電層、以及位於該第二低介電常數的介電層上的一第三高介電常數的介電層，且其中該第二高介電常數的介電層與該第三高介電常數的介電層具有不等高的下表面。
  4. 如請求項3之半導體裝置，其中該第二低介電常數的介電層而非該第一低介電常數的介電層具有符合字母U的剖面輪廓。
  5. 一種半導體裝置，包括：一第一鰭狀結構；一第二鰭狀結構；一第一源極/汲極，形成於該第一鰭狀結構上；一第二源極/汲極，形成於該第二鰭狀結構上；一第一介電結構，位於該第一鰭狀結構與該第二鰭狀結構之間；以及一閘極結構，部份包覆該第一鰭狀結構、該第二鰭狀結構、與該低介電結構，其中：該第一介電結構部份地位於該閘極結構之下，並部份地位於該閘極結構之 外；以及該第一介電結構包括多種介電材料；該第一源極/汲極具有一第一最外側凸起，而該第二源極/汲極具有一第二最外側凸起；以及位於該閘極結構之外的該第一介電結構的一部份的上表面，低於該第一最外側凸起與該第二最外側凸起。
  6. 如請求項5之半導體裝置，其中位於該閘極結構之外的該第一介電結構的第一部份的介電常數，小於位於該閘極結構之下的該第一介電結構的第二部份的介電常數。
  7. 一種半導體裝置的形成方法，包括：形成多個鰭狀結構，其各自凸出一基板；形成一第一介電層於該鰭狀結構上；形成一第二介電層於該第一介電層上；形成一第三介電層於該第二介電層上；在形成該第三介電層之後，回蝕刻該第一介電層；在回蝕刻該第一介電層之後，形成一第四介電層於該第一介電層與該第三介電層上；回蝕刻該第四介電層；形成多個閘極結構於該些鰭狀結構上；以及形成多個源極/汲極構件於該些鰭狀結構上。
  8. 如請求項7之半導體裝置的形成方法，其中：該些鰭狀結構包括一第一鰭狀結構、一第二鰭狀結構、與一第三鰭狀結構；以及該第二鰭狀結構位於該第一鰭狀結構與該第三鰭狀結構之間，且該第一鰭 狀結構比該第三鰭狀結構靠近該第二鰭狀結構。
  9. 一種半導體裝置的形成方法，包括：形成一第一鰭狀物、一第二鰭狀物、與一第三鰭狀物，其各自包含個別的半導體材料，其中該第二鰭狀物形成於該第一鰭狀物與該第三鰭狀物之間，且該第一鰭狀物比該第三鰭狀物靠近該第二鰭狀物，使該第一鰭狀物與該第二鰭狀物之間的一第一溝槽實質上比該第二鰭狀物與該第三鰭狀物之間的一第二溝槽窄；沉積一第一介電層於該第一鰭狀物、該第二鰭狀物、與該第三鰭狀物上，其中該第一介電層的第一部份完全填入該第一溝槽，且該第一介電層的第二部份部份地填入該第二溝槽；將一第二介電層完全填入該第二溝槽；回蝕刻該第二介電層；形成一第三介電層於該第二介電層上；進行一平坦化製程，以部份移除該第三介電層與該第一介電層，其中該平坦化製程之後的該第一介電層的第一部份的保留部份形成一介電鰭狀物；形成一虛置閘極結構於該第一鰭狀物、該第二鰭狀物、與該第三鰭狀物上，其中該虛置閘極結構形成於該第三介電層的至少一部份上；以及分別磊晶成長一第一源極/汲極構件、一第二源極/汲極構件、與一第三源極/汲極構件於該第一鰭狀物、該第二鰭狀物、與該第三鰭狀物上，其中該介電鰭狀物在磊晶成長時避免至少該第一源極/汲極構件與該第二源極/汲極構件之間的橫向合併。
  10. 如請求項9之半導體裝置的形成方法，更包括：回蝕刻該介電鰭狀物；以及在回蝕刻該介電鰭狀物之後，形成一第四介電層於該介電鰭狀物上。
  11. 一種半導體裝置的形成方法，包括：形成一第一鰭狀物、一第二鰭狀物、與一第三鰭狀物，其各自包括個別的半導體材料，其中該第一鰭狀物與該第二鰭狀物之間相隔的一第一距離，小於該第二鰭狀物與該第三鰭狀物之間相隔的一第二距離；形成一第一介電層的第一部份於該第一鰭狀物與該第二鰭狀物之間，並形成該第一介電層的第二部份於該第二鰭狀物與該第三鰭狀物之間，其中該第一介電層的第二部份定義一凹陷；將一第二介電層部份地填入該凹陷，其中該第二介電層與該第一介電層具有不同材料組成；形成一第三介電層於該第二介電層上；蝕刻該第一介電層；形成一第四介電層於蝕刻的該第一介電層上；形成一虛置閘極結構，其包覆該第一鰭狀物、該第二鰭狀物、與該第三鰭狀物，其中該虛置閘極結構形成於該第三介電層的一部份與該第四介電層的一部份上；以及分別形成一第一源極/汲極構件、一第二源極/汲極構件、與一第三源極/汲極構件於該第一鰭狀物、該第二鰭狀物、與該第三鰭狀物上，包括位於該虛置閘極結構之外的該第三介電層與該第四介電層的被蝕刻移除的部份上。
  12. 如請求項11之半導體裝置的形成方法，其中：該第二介電層的介電常數大於該第一介電層的介電常數；以及該第三介電層與該第四介電層的介電常數各自大於該第二介電層的介電常數。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971605B2 (en) 2018-10-22 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy dielectric fin design for parasitic capacitance reduction
CN113130483A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体结构
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11328963B2 (en) 2020-02-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
CN113140461B (zh) * 2020-04-28 2024-08-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11837651B2 (en) * 2020-04-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having isolation fins
CN113690139A (zh) * 2020-05-18 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
DE102020133440B4 (de) 2020-05-29 2024-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dielektrische Finnen mit Luftspalt und selbstjustiertem Rückseitenkontakt und zugehörige Herstellungsverfahren
US11315834B2 (en) 2020-08-13 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFETs with epitaxy regions having mixed wavy and non-wavy portions
US11676864B2 (en) * 2020-08-27 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11757024B2 (en) * 2021-04-07 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Etch selectivity control for epitaxy process window enlargement in semiconductor devices
US20220328627A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372140A1 (en) * 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Finfets having strained channels, and methods of fabricating finfets having strained channels

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9564489B2 (en) * 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9536980B1 (en) * 2015-07-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming same
KR102402482B1 (ko) * 2015-11-27 2022-05-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10811409B2 (en) * 2018-10-16 2020-10-20 Globalfoundries Inc. Method of manufacturing FinFET with reduced parasitic capacitance and FinFET structure formed thereby
US10971605B2 (en) 2018-10-22 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy dielectric fin design for parasitic capacitance reduction

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372140A1 (en) * 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Finfets having strained channels, and methods of fabricating finfets having strained channels

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