TWI802428B - 半導體結構及其製作方法 - Google Patents

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Abstract

本案提供一種半導體結構及其製作方法。該半導體結構包括：基底，具有若干個字線溝槽以及與各字線溝槽相鄰的源/汲極區域；閘極字線，位於字線溝槽內；閘極字線包括依次層疊設置的第一導電層、單導通層和第二導電層，第一導電層位於字線溝槽的底部，閘極字線在字線溝槽的側壁上的投影與源/汲極區域在字線溝槽的側壁上的投影具有預設高度的重疊區域，當閘極字線施加電壓小於預設電壓時，單導通層的電阻大於預設電阻，以使第一導電層和第二導電層不導通。本案提供的半導體結構在增大驅動電流的同時，可改善漏電現象。

Description

半導體結構及其製作方法
本案涉及半導體技術領域，尤其涉及一種半導體結構及其製作方法。
動態隨機記憶體（Dynamic Random Access Memory，簡稱DRAM）由多個重複的存儲單元組成，每個存儲單元通常包括電容結構和電晶體，電晶體的閘極由字線構成，汲極與位線相連、源極與電容結構相連；字線上的電壓信號能夠控制電晶體的打開或關閉，進而通過位元線讀取存儲在電容結構中的資料資訊，或者通過位元線將資料資訊寫入到電容結構中進行存儲。
相關技術中，電晶體的閘極由字線構成，並埋設在基底中的字線溝槽中，基底包括P型襯底和位於P型襯底表層的N型摻雜區，P型襯底中靠近字線溝槽的部分作為電晶體的溝道區域，字線溝槽兩側的N型摻雜區為電晶體的源極區域和汲極區域，閘極字線和源/汲極區域分別在字線溝槽的側壁上的投影部分會形成重疊區域，當電晶體的閘極字線處於導通狀態時，會在該重疊區域吸引電子，該重疊區域越大，源/汲極區域和溝道區的導通電阻越小，電晶體的驅動電流越大。
然而，當電晶體的閘極字線處於關閉狀態時，會在該重疊區域形成強電場，吸引隧穿電流，該重疊區域越大，柵誘導汲極洩露（Gate-Induced Drain Leakage，簡稱GIDL）漏電的現象越嚴重。
鑒於上述問題，本案實施例提供一種半導體結構及其製作方法，該半導體結構能夠增大電晶體的驅動電流的同時，改善GIDL漏電現象，從而提高半導體結構的可靠性。
為了實現上述目的，本案實施例提供如下技術方案：本案實施例提供一種半導體結構，其包括：基底，具有若干個字線溝槽以及與各字線溝槽相鄰的源/汲極區域；閘極字線，位於字線溝槽內；所述閘極字線包括依次層疊設置的第一導電層、單導通層和第二導電層，所述第一導電層位於所述字線溝槽的底部，所述閘極字線在所述字線溝槽的側壁上的投影與所述源/汲極區域在所述字線溝槽的側壁上的投影具有預設高度的重疊區域，當所述閘極字線施加電壓小於預設電壓時，所述單導通層的電阻大於預設電阻，以使所述第一導電層和所述第二導電層不導通。
如上所述的半導體結構，至少部分所述第二導電層在所述字線溝槽的側壁上的投影位於所述源/汲極區域在所述字線溝槽的側壁上的投影內。
如上所述的半導體結構，所述第一導電層的頂部低於所述源/汲極區域的底部。
如上所述的半導體結構，所述第二導電層的頂部與所述源/汲極區域的頂部平齊。
如上所述的半導體結構，所述源/汲極區域在所述字線溝槽側壁上的投影覆蓋所述第二導電層在所述字線溝槽側壁上的投影。
如上所述的半導體結構，所述預設電阻為所述第一導電層和所述第二導電層導通的臨界電阻。
如上所述的半導體結構，所述單導通層包括第一電阻和第二電阻，所述第一電阻大於所述第二電阻，當所述單導通層為導通狀態時，所述單導通層的電阻為第二電阻；當所述單導通層為截止狀態時，所述單導通層的電阻為第一電阻。
如上所述的半導體結構，所述單導通層的導通電流為大於等於10 -4A，導通電壓為大於等於1.2V。
如上所述的半導體結構，所述單導通層為OTS選通材料層。
如上所述的半導體結構，所述單導通層為碲化矽（SiTe）層。
如上所述的半導體結構，所述單導通層的厚度為5nm～25nm。
如上所述的半導體結構，所述單導通層的厚度為15nm。
如上所述的半導體結構，所述第一導電層和/或所述第二導電層為導電金屬層。
如上所述的半導體結構，所述第一導電層和/或第二導電層為鎢（W）層。
本案實施例提供的半導體結構，至少具有如下優點：
本案實施例提供的半導體結構，閘極字線包括依次層疊設置的第一導電層、單導通層和第二導電層，其中，第一導電層位於字線溝槽的底部，當單導通層處於導通狀態時，第一導電層和第二導電層通過單導通層導通，源/汲極區域與閘極字線的重疊區域會吸引基底中摻雜區的電子，降低源/汲極區域與閘極字線的重疊區域的電阻，從而增大電晶體的驅動電流；而當單導通層處於截止狀態時，第一導電層和第二導電層不導通，這樣，第二導電層的電壓為0v，第二導電層可以明顯減小重疊區域的電場強度，改善閘極字線與源/汲極之間發生電子遂穿而形成電流的現象，從而改善GIDL漏電現象。
本案實施例還提供一種半導體結構的製作方法，其包括：提供基底，在所述基底上形成若干個字線溝槽以及與各所述字線溝槽相鄰的源/汲極區域；在所述字線溝槽中形成第一導電層；在所述第一導電層上形成單導通層；在所述單導通層上形成第二導電層，所述第一導電層、所述單導通層以及所述第二導電層形成閘極字線，所述閘極字線在所述字線溝槽的側壁上的投影與所述源/汲極區域在所述字線溝槽的側壁上的投影具有預設高度的重疊區域。
除了上面所描述的本案實施例解決的技術問題、構成技術方案的技術特徵以及由這些技術方案的技術特徵所帶來的有益效果外，本案實施例提供的半導體結構及其製作方法所能解決的其他技術問題、技術方案中包含的其他技術特徵以及這些技術特徵帶來的有益效果，將在具體實施方式中作出進一步詳細的說明。
正如背景技術所述，相關技術中動態隨機記憶體存在GIDL漏電的現象嚴重的問題，經發明人研究發現，出現這種問題的原因在於：如圖1所示，減小閘極字線200的頂部至基底100上表面的距離（在本案實施例中用H表示），增大閘極字線200與源/汲極區域102分別在字線溝槽101的側壁上的投影的重疊區域（在本案實施例中，重疊區域用A表示），當閘極字線200導通時，該重疊區域A會吸引基底100摻雜區的電子，以降低源/汲極區域102與閘極字線200的重疊區域A的電阻，從而增大電晶體的驅動電流。
然而，當閘極字線處於截止狀態時，在源汲極上施加工作電壓，在該重疊區域A附近的電子在閘極和源/汲極之間會因為強電場發生電子遂穿形成電流，即GIDL漏電，且該重疊區域A的尺寸越大，則GIDL漏電現象越嚴重，從而導致半導體結構的可靠性低的問題。如圖2所示，隨著重疊區域A尺寸的增大，引起驅動電流增大，GIDL漏電現象也越來越嚴重。
針對上述問題，本案實施例提供一種半導體結構及其製作方法，該半導體結構中，閘極字線包括依次層疊設置的第一導電層、單導通層和第二導電層，其中，第一導電層位於字線溝槽的底部，當單導通層處於導通狀態時，第一導電層和第二導電層通過單導通層導通，源/汲極區域與閘極字線的重疊區域A會吸引基底摻雜區的電子，降低源/汲極區域與閘極字線的重疊區域A的電阻，從而增大電晶體的驅動電流；而當單導通層處於截止狀態時，第一導電層和第二導電層不導通，這樣，第二導電層的電壓為0V，第二導電層可以明顯減小重疊區域A的電場強度，改善閘極字線與源/汲極之間發生電子遂穿而形成電流的現象，從而改善GIDL漏電現象。
為了使本案實施例的上述目的、特徵和優點能夠更加明顯易懂，下面將結合本案實施例中的附圖，對本案實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例僅僅是本案的一部分實施例，而不是全部的實施例。基於本案中的實施例，本領域普通技術人員在沒有作出創造性勞動的前提下所獲得的所有其它實施例，均屬於本案保護的範圍。
圖3為本案實施例提供的半導體結構的結構示意圖；圖4為本案實施例提供的半導體結構的一種使用狀態示意圖；圖5為圖3中閘極字線的一種使用狀態示意圖；圖6為圖3中閘極字線的另一種使用狀態示意圖。
如圖3至圖6所示，本案實施例提供的半導體結構，其包括：基底100和閘極字線200。
其中，基底100具有若干個字線溝槽101以及與各字線溝槽101相鄰的源/汲極區域102。
基底100可以為晶體半導體材料，例如矽（Si）基底100，基底100還可以為鍺（Ge）基底100、絕緣體上矽（Silicon on Insulator，簡稱SOI）、鍺化矽（SiGe）基底100、碳化矽（SiC）或者氮化鎵（GaN）基底100等，對此，本案實施例不做具體限制。
基底100包括核心區和位於核心區外周的週邊區，核心區包括多個有源區以及隔離多個有源區的淺溝槽隔離區，多個有源區可以呈陣列排布。
其中，基底100的核心區的上方後續形成有電容器，基底100週邊區的上方後續形成有週邊電路，例如，電晶體等。
各有源區中形成有字線溝槽101，基底100中可以設置有半導體層，例如，基底100包括P型基底100以及位於P型基底100表層的N型摻雜區，P型基底100中靠近字線溝槽的部分作為電晶體的溝道區域，字線溝槽兩側的N型摻雜區為電晶體的源極區域和汲極區域。
閘極字線200位於字線溝槽101中；閘極字線200包括依次層疊設置的第一導電層201、單導通層202和第二導電層203，第一導電層201位於字線溝槽101的底部，閘極字線200在字線溝槽101的側壁上的投影與源/汲極區域102在字線溝槽101的側壁上的投影具有預設高度的重疊區域A，當閘極字線200施加電壓小於預設電壓時，單導通層的電阻大於預設電阻，以使第一導電層201和第二導電層203不導通。
可以理解的是，如圖3和圖5所示，當閘極字線200施加電壓大於預設電壓時，單導通層202的電阻小於預設電阻，第一導電層201和第二導電層203通過單導通層202導通，此時，圖5中a圖中的閘極字線200等效於圖5中的b圖，增大了閘極字線200與源/汲極區域102分別在字線溝槽側壁上的投影重疊區域A的高度，從而增大了驅動電流；而當閘極字線200施加電壓小於預設電壓時，單導通層202的電阻大於預設電阻，如圖4和圖6所示，單導通層202處於截止狀態，單導通層202用於阻斷第一導電層201和第二導電層203，以使第一導電層201和第二導電層203不導通，此時，圖6中c圖的閘極字線200等效於圖6中的d圖，這樣，第二導電層203能夠遮罩第一導電層201的電場，從而減小了閘極字線200與源/汲極區域102的在字線溝槽側壁上的投影重疊區域A的電場強度，進而改善GIDL漏電現象。
在本案中，當單導通層202處於導通狀態時，第一導電層201和第二導電層203通過單導通層202導通，源/汲極區域102與閘極字線200的重疊區域A會吸引基底100摻雜區的電子，降低源/汲極區域102與閘極字線200的重疊區域A的電阻，從而增大電晶體的驅動電流；而當單導通層202處於截止狀態時，第一導電層201和第二導電層203不導通，這樣，第二導電層203的電壓為0v，第二導電層203可以明顯減小重疊區域A的電場強度，改善閘極字線200與源/汲極之間發生電子遂穿而形成電流的現象，從而改善GIDL漏電現象。
需要說明的是，閘極字線200與源/汲極區域102分別在字線溝槽側壁上的投影的重疊區域A的高度是以增大半導體結構中電晶體的驅動電流為目的進行的設置，其具體尺寸在本實施例中不做具體限制。
其中，預設電壓可以為1.2V，當閘極字線200施加的電壓小於1.2V時，單導通層202的電阻大於預設電阻，以使第一導電層201和第二導電層203不導通。
在一些可選的實施例中，至少部分第二導電層203在字線溝槽101的側壁上的投影位於源/汲極區域102在字線溝槽101的側壁上的投影內。
可以理解的是，至少部分第二導電層203指的是部分第二導電層203或者全部導電層，閘極字線200和源/汲極區域102的重疊區域A包括至少部分第二導電層203，這樣，當單導通層202處於截止狀態時，第一導電層201和第二導電層203不導通，第二導電層203的電壓為0V，第二導電層203可以遮罩第一導電層201附近的電場，改善閘極字線200與汲極之間發生電子遂穿而形成電流的現象，從而改善GIDL漏電現象。
進一步的，第一導電層201的頂部低於源/汲極區域102的底部。
可以理解的是，通過將第一導電層201的頂部設置為低於源/汲極區域102的底部，這樣，閘極字線200與源/汲極區域102的重疊區域A為第二導電層203或者第二導電層203和單導通層202組成，當單導通層202處於截止狀態時，第一導電層201附近的電子至源/汲極區域102的距離較遠，且第二導電層203能夠遮罩第一導電層201附近的電場，減小閘極字線200與源/汲極區域102的重疊區域A的電場強度，避免與源/汲極區域102發生電子遂穿而形成電流，以實現在增大電晶體的驅動電流的同時，改善GIDL漏電現象。
進一步的，第二導電層203的頂部與源/汲極區域102的頂部平齊。
通過將第二導電層203的頂部設置為與源/汲極區域102的頂部平齊，這樣，可以增大閘極字線200與源/汲極區域102的重疊區域A的高度，從而增大電晶體的驅動電流的同時，且該重疊區域A主要包括第二導電層203，這樣，當單導通層202處於截止狀態時，第一導電層201附近的電子至源/汲極區域102的距離較遠，且第二導電層203能夠遮罩第一導電層201附近的電場，減小閘極字線200與源/汲極區域102的重疊區域A的電場強度，避免與源/汲極區域102發生電子遂穿而形成電流，以實現在增大電晶體的驅動電流的同時，改善GIDL漏電現象。
在另一些可選的實施例中，源/汲極區域102在字線溝槽101側壁上的投影覆蓋第二導電層203在字線溝槽101側壁上的投影，這樣，在增大電晶體的驅動電流的同時，能夠改善GIDL漏電現象。
在上述實施例的基礎上，當閘極字線200施加電壓小於預設電壓時，單導通層202的電阻大於預設電阻，以使第一導電層201和第二導電層203不導通，其中，預設電阻為第一導電層201和第二導電層203導通的臨界電阻。
在本案實施例中，單導通層202包括第一電阻和第二電阻，且單導通層202在不同的電壓下，其電阻值大小可在第一電阻和第二電阻中變化，其中，第一電阻大於第二電阻，當單導通層202為導通狀態時，單導通層202的電阻為第二電阻；當單導通層202為截止狀態時，單導通層202的電阻為第一電阻。
可以理解的是，當閘極字線200施加的電壓小於預設電壓時，第一電阻為高阻態電阻，該電阻值大於第一導電層201和第二導電層203的導通電阻，以通過單導通層202阻斷第一導電層201和第二導電層203，此時，第二導電層203的電壓為0v，這樣，第二導電層203可以用於遮罩閘極字線200的電場，從而減小閘極字線200與源/汲極區域102的電場，進而改善GIDL漏電；而當閘極字線200施加電壓大於預設電壓時，第二電阻為低阻態電阻，該電阻值小於第一導電層201和第二導電層203的導通電阻，以通過單導通層202導通第一導電層201和第二導電層203，以增大閘極字線200與源/汲極區域102的重疊區域A的高度，從而增大電晶體的驅動電流。
示例性的，當第一導電層201施加的電壓為3V時，單導通層202為低阻態導通，此時，閘極字線200包括第一導電層201、單導通層202和第二導電層203，且第一導電層201和第二導電層203通過單導通層202導通，以增大閘極字線200與源/汲極區域102的重疊區域A的高度，從而增大驅動電流；而當第一導電層201施加的電壓為-0.2V時，單導通層202為高阻態阻斷，此時，閘極字線200包括第一導電層201，減小了閘極字線200與源/汲極區域102的重疊區域A的高度，且第二導電層203還可以用於遮罩閘極字線200的電場，從而減小閘極字線200與源/汲極區域102的重疊區域A的電場強度，進而改善GIDL漏電現象。
圖7為本案實施例提供的單導通層在導通和截止狀態的電壓值和電阻值的關係示意圖。
進一步的，由圖7可知，單導通層202的導通電流為大於等於10 -4A，導通電壓為大於等於1.2V，以通過單導通層202導通第一導電層201和第二導電層203；且當單導通層202的電壓大於預設電壓時，則電流顯著增加，因此，為了滿足單導通層202的工作可靠性，單導通層202可以選用隨著電壓的變化，電阻呈現高、低兩種阻態的材料。
其中，單導通層202為雙向閾值開關（Ovonic threshold switching，簡稱OTS）選通材料層。
示例性的，單導通層202可以為碲化矽（SiTe）層，第一導電層201和第二導電層203可以為導電金屬層，例如，第一導電層201和第二導電層203為金屬鎢（W）層。
進一步的，單導通層202的厚度可以為5nm～25nm，其中，單導通層202的厚度不同，其電阻值不同。
示例性的，當單導通層202為15nm的SiTe層時，第一導電層201和第二導電層203為金屬鎢層時，單導通層202在截止狀態時的電阻值可以為導通狀態時的電阻值的6倍，如圖7所示，電流值從10 -10A變化為10 -4A。
本案實施例提供的半導體結構，閘極字線包括依次層疊設置的第一導電層、單導通層和第二導電層，其中，第一導電層位於字線溝槽的底部，當單導通層處於導通狀態時，第一導電層和第二導電層通過單導通層導通，源/汲極區域與閘極字線的重疊區域A會吸引基底摻雜區的電子，降低源/汲極區域與閘極字線的重疊區域A的電阻，從而增大電晶體的驅動電流；而當單導通層處於截止狀態時，第一導電層和第二導電層不導通，這樣，第二導電層的電壓為0V，第二導電層可以減小重疊區域A的電場強度，改善閘極字線與源/汲極之間發生電子遂穿而形成電流的現象，從而改善GIDL漏電現象。
圖8為本案實施例提供的半導體結構的製作方法的流程示意圖。
如圖8所示，本案實施例還提供一種半導體結構的製作方法，其步驟包括：
步驟S101：提供基底，在基底上形成若干個字線溝槽以及與各字線溝槽相鄰的源/汲極區域。
步驟S102：在字線溝槽中形成第一導電層。
步驟S103：在第一導電層上形成單導通層。
步驟S104：在單導通層上形成第二導電層，其中，第一導電層、單導通層以及第二導電層形成閘極字線，閘極字線在字線溝槽的側壁上的投影與源/汲極區域在字線溝槽的側壁上的投影具有預設高度的重疊區域。
其中，當閘極字線施加的電壓小於預設電壓時，單導通層的電阻大於預設電阻，單導通層處於截止狀態，單導通層用於阻斷第一導電層和第二導電層，以使第一導電層和第二導電層不導通；而當單導通層施加的電壓大於預設電壓時，單導通層的電阻小於預設電阻，單導通層處於導電狀態，單導通層用於導通第一導電層和第二導電層。
本案實施例提供的半導體結構的製作方法，其步驟包括：提供基底，在基底上形成若干個字線溝槽以及與各字線溝槽相鄰的源/汲極區域；在字線溝槽中形成第一導電層；在第一導電層上形成單導通層；在單導通層上形成第二導電層，第一導電層、單導通層以及第二導電層形成閘極字線，其中，第一導電層位於字線溝槽的底部，當單導通層處於導通狀態時，第一導電層和第二導電層通過單導通層導通，源/汲極區域與閘極字線的重疊區域會吸引基底摻雜區的電子，降低源/汲極區域與閘極字線的重疊區域的電阻，從而增大電晶體的驅動電流；而當單導通層處於截止狀態時，第一導電層和第二導電層不導通，這樣，第二導電層的電壓為0v，第二導電層減小重疊區域的電場強度，改善閘極字線與源/汲極之間發生電子遂穿而形成電流的現象，從而改善GIDL漏電現象。
本說明書中各實施例或實施方式採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分相互參見即可。
在本說明書的描述中，參考術語“一個實施方式”、“一些實施方式”、“示意性實施方式”、“示例”、“具體示例”、或“一些示例”等的描述意指結合實施方式或示例描述的具體特徵、結構、材料或者特點包含於本案的至少一個實施方式或示例中。 在本說明書中，對上述術語的示意性表述不一定指的是相同的實施方式或示例。而且， 描述的具體特徵、結構、材料或者特點可以在任何的一個或多個實施方式或示例中以合適的方式結合。
最後應說明的是：以上各實施例僅用以說明本案的技術方案，而非對其限制；儘管參照前述各實施例對本案進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本案各實施例技術方案的範圍。
100:基底 101:字線溝槽 102:源/汲極區域 200:閘極字線 201:第一導電層 202:單導通層 203:第二導電層 S101~S104:步驟
為了更清楚地說明本案實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本案的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為相關技術中半導體結構的結構示意圖；
圖2為增大半導體結構中閘極字線與源/汲極區域的重疊區域的高度後，驅動電流與GIDL漏電的關係示意圖；
圖3為本案實施例提供的半導體結構的結構示意圖；
圖4為本案實施例提供的半導體結構的一種使用狀態示意圖；
圖5為圖3中閘極字線的一種使用狀態示意圖；
圖6為圖3中閘極字線的另一種使用狀態示意圖；
圖7為本案實施例提供的單導通層在導通和截止狀態的電壓值和電阻值的關係示意圖；
圖8為本案實施例提供的半導體結構的製作方法的流程示意圖。
100:基底
101:字線溝槽
102:源/汲極區域
200:閘極字線
201:第一導電層
202:單導通層
203:第二導電層

Claims (10)

  1. 一種半導體結構，包括：基底，具有若干個字線溝槽以及與各所述字線溝槽相鄰的源/汲極區域；閘極字線，位於所述字線溝槽內；所述閘極字線包括依次層疊設置的第一導電層、單導通層和第二導電層，所述第一導電層位於所述字線溝槽的底部，所述閘極字線在所述字線溝槽的側壁上的投影與所述源/汲極區域在所述字線溝槽的側壁上的投影具有預設高度的重疊區域，當所述閘極字線施加電壓小於預設電壓時，所述單導通層的電阻大於預設電阻，以使所述第一導電層和所述第二導電層不導通。
  2. 如請求項1所述的半導體結構，其中，至少部分所述第二導電層在所述字線溝槽的側壁上的投影位於所述源/汲極區域在所述字線溝槽的側壁上的投影內，優選地，所述第一導電層的頂部低於所述源/汲極區域的底部。
  3. 如請求項2所述的半導體結構，其中，所述第二導電層的頂部與所述源/汲極區域的頂部平齊。
  4. 如請求項2所述的半導體結構，其中，所述源/汲極區域在所述字線溝槽側壁上的投影覆蓋所述第二導電層在所述字線溝槽側壁上的投影。
  5. 如請求項1所述的半導體結構，其中，所述預設電阻為所述第一導電層和所述第二導電層導通的臨界電阻。
  6. 如請求項1或2所述的半導體結構，其中，所述單導通層包括第一電阻和第二電阻，所述第一電阻大於所述第二電阻，當所述單導通層為導通狀態時，所述單導通層的電阻為第二電阻；當所述單導通層為截止狀態時，所述單導通層的電阻為第一電阻。
  7. 如請求項6所述的半導體結構，其中，所述單導通層的導通電流為大於等於10-4A，導通電壓為大於等於1.2V。
  8. 如請求項7所述的半導體結構，其中，所述單導通層為OTS選通材料層。
  9. 如請求項6所述的半導體結構，其中，所述單導通層的厚度為5nm~25nm。
  10. 一種半導體結構的製作方法，包括：提供基底，在所述基底上形成若干個字線溝槽以及與各所述字線溝槽相鄰的源/汲極區域；在所述字線溝槽中形成第一導電層；在所述第一導電層上形成單導通層；在所述單導通層上形成第二導電層；其中，所述第一導電層、所述單導通層以及所述第二導電層形成閘極字線，所述閘極字線在所述字線溝槽的側壁上的投影與所述源/汲極區域在所述字線溝槽的側壁上的投影具有預設高度的重疊區域。
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