WO2011076002A1 - 一种浮体动态随机存储器单元结构、制造工艺和操作方法 - Google Patents

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WO2011076002A1
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type semiconductor
semiconductor region
floating body
region
gate
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PCT/CN2010/075132
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肖德元
黄晓橹
陈静
王曦
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中国科学院上海微系统与信息技术研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Definitions

  • the present invention relates to a memory cell structure and a fabrication process thereof, and more particularly to a dynamic random access memory (DRAM) cell structure using a floating body effect (FBE) and a fabrication process thereof, and belongs to the technical field of semiconductor fabrication.
  • DRAM dynamic random access memory
  • FBE floating body effect
  • SoC system on chip
  • Each memory cell of a conventional embedded dynamic memory includes a transistor and a capacitor (1T1C, one-transistor, one-capacitor).
  • eDRAM embedded dynamic memory
  • T1C one-transistor
  • eDRAM capacitor
  • the height of the memory cell is much larger than its width (the aspect ratio exceeds 30:1), the manufacturing process is difficult, and its manufacturing process is very incompatible with the CMOS VLSI process, which limits its on-chip The application in the system.
  • a dynamic random access memory cell structure using the Floating Body Effect has become a hot spot of concern. It removes the capacitor structure in the conventional dynamic random access memory, and utilizes the floating body effect caused by the isolation of the buried oxide layer (BOX) in the silicon-on-insulator (S0I) device, and uses the isolated floating body as a storage node. Achieve writing
  • the unit structure of the floating memory currently reported is mainly a single tube floating body structure based on SOI (1T/FB, One-Transistor, Floating Body).
  • SOI 1T/FB, One-Transistor, Floating Body.
  • the DRAM cell 100 includes a silicon substrate 101, a buried oxide layer 102, an oxidized region 103-104, an N++ type source and drain region 105-106, an N+ source drain region 107-108, a P-type floating body region 109, and a gate oxide region 110.
  • the floating body 109 is used to store charge and modulate the threshold voltage V T of the DRAM memory cell.
  • the source region 105 is generally grounded.
  • the stored data When the stored data is "1", a relatively large current flows through the source and drain regions, and the stored data is "0". When the source and drain regions flow through a relatively small Current.
  • the data stored in the DRAM cell can be determined by comparing the current flowing through the source and drain regions with the reference current.
  • the gate of the unselected DRAM memory cell in the array is connected to a negative voltage to reduce leakage current and erroneous operation during reading and writing.
  • This 1T/FB unit structure reduces the cell area, and its cell area size is 4-7F 2 (F refers to the feature size), which greatly improves the memory integration, but this cell structure increases the circuit and logic design. The complexity of its leakage current is also difficult to control.
  • the present invention discloses a high efficiency, low power consumption and high integration of a gate diode floating body dynamic random access memory cell structure based on band and tunnel penetration, which has a simple manufacturing process. Compatible with conventional CMOS processes and compatible with conventional logic circuit designs and processes.
  • the technical problem to be solved by the present invention is to provide a cell structure of a floating body dynamic random access memory and a manufacturing process thereof, and use a floating body gate diode isolated (such as on S0I or G0I) as a storage node to further reduce a cell area of the memory. Increase integration density.
  • the present invention uses the following technical solutions:
  • a cell structure of a floating body dynamic random access memory comprising: a buried oxide layer, a first N-type semiconductor region on the buried oxide layer, a P-type semiconductor region on the first N-type semiconductor region, and a P-phase a gate region on the semiconductor region, the gate region including a gate dielectric layer and a gate electrode on the gate dielectric layer;
  • a second N-type semiconductor region is disposed on one side of the P-type semiconductor region, and the second N-type semiconductor region is in communication with the first N-type semiconductor region;
  • An electrical isolation region is disposed around the active region formed by the P-type semiconductor region, the first N-type semiconductor region, and the second N-type semiconductor region;
  • a bit line electrode is provided on the second N-type semiconductor region.
  • the electrical isolation region is a shallow trench isolation region.
  • a sidewall spacer structure is disposed around the gate region.
  • the first N-type semiconductor region is an N + -type semiconductor region
  • the P-type semiconductor region is a P + -type semiconductor region.
  • the second N-type semiconductor region is an N ++ type semiconductor region.
  • Reading applying a third positive voltage to the gate electrode, grounding the bit line electrode, reading a forward current flowing through the P-type semiconductor region and the N-type semiconductor region, selecting a reference current, comparing the forward current with a reference current, when When the forward current is large, it is the first storage state, and when the forward current is small, it is the second storage state.
  • first storage state is “1” and the second storage state is “0".
  • the first negative voltage is 0. 2V ⁇ _0. 8V
  • the first positive voltage is 0. 2V ⁇ 0. 8V
  • the second positive voltage is 0. 7V ⁇ 1.
  • the second negative voltage is _0 7V ⁇ _1. 3V
  • the third positive voltage is 0. 4V ⁇
  • reference current is the floating dynamic random access memory unit without any write operation Initial forward current.
  • a process for preparing a cell structure of the above floating dynamic random access memory comprising the following steps:
  • Step one using a silicon-on-insulator (S0I) or a germanium-on-insulator (G0I) material having a buried oxide layer as a substrate, and preparing a shallow trench isolation region on the buried oxide layer by using a shallow trench isolation (STI) process ;
  • S0I silicon-on-insulator
  • G0I germanium-on-insulator
  • Step two in the shallow trench isolation region to isolate the region of semiconductor material, preclude the use of the doping process + -type semiconductor region on the buried oxide layer prepared N, P + type semiconductor region prepared on the N + -type semiconductor region, Obtaining the first structure;
  • Step 3 preparing a gate dielectric material on the first structure obtained in step 2, and preparing a gate electrode material on the gate dielectric material;
  • Step 4 using a photolithography and etching process to form the gate dielectric material and the gate electrode material on the P + -type semiconductor region to form a gate region, and exposing only a portion on one side of the P + -type semiconductor region;
  • Step 5 preparing a sidewall spacer structure around the gate region, thereby obtaining a second structure; Step 6, doping the second structure obtained in step 5, and partially doping the exposed P + -type semiconductor region into N + + -type semiconductor region;
  • step seven an electrode is prepared as a bit line electrode on the N ++ type semiconductor region.
  • the operation of performing the rapid heat treatment on the structure obtained in the step 6 is further included.
  • the cell structure of the floating body dynamic random access memory disclosed by the present invention is a high-efficiency, low-power and high-integration gate-diopter floating body (1D/FB, DID Float ing Body) dynamic random access memory cell structure based on band-to-band tunneling.
  • the beneficial effects are:
  • FIG. 1 is a schematic diagram of a write "1" state of a dynamic random access memory cell with a floating body effect in the background art
  • FIG. 2 is a schematic diagram of a write "0" state of a dynamic random access memory cell with a floating body effect in the background art
  • FIG. 4 is a schematic cross-sectional view showing a cell structure of a floating body dynamic random access memory according to the present invention
  • FIG. 6 is a schematic view showing the operation of writing "1" in the embodiment
  • Figure 7 is a schematic view showing the electrons puncturing when the "1" operation is written in the embodiment
  • Figure 8 is a diagram showing the relationship between voltage application and application time to the gate electrode and the bit electrode when the "1" operation is written in the embodiment
  • Figure 9 is a schematic diagram of the operation of writing "0" in the embodiment.
  • Figure 10 is a schematic view showing the movement of carriers when the "0" operation is performed in the embodiment.
  • Figure 1 1 is a diagram showing the relationship between the voltage applied to the gate electrode and the bit electrode and the application time when the "0" operation is performed in the embodiment;
  • Figure 12 is a schematic diagram of a read operation in the embodiment.
  • Figure 13 is a schematic diagram of carrier motion during a read operation in the embodiment.
  • FIG. 14 is a diagram showing a relationship between a voltage applied to a gate electrode and an application time in a read operation in the embodiment
  • FIG. 15 is a diagram showing a relationship between a gate voltage and a forward current when the memory cells are in different storage states in the embodiment
  • 16a to 16g are schematic views showing the unit structure of a floating body dynamic random access memory in the embodiment.
  • the mark in the figure shows:
  • gate dielectric material 402 gate dielectric material
  • a cell structure of a high-efficiency, low-power, high-integration gate diode floating body dynamic random access memory based on a tunnel-to-band tunneling effect includes: a buried oxide layer (BOX) 100, located in a buried a first N-type semiconductor region 201 on the oxide layer 100, a P-type semiconductor region 203 on the first N-type semiconductor region 201, and a gate region on the P-type semiconductor region 203;
  • the second N-type semiconductor region 202 is disposed on the side, and the second N-type semiconductor region 202 is in communication with the first N-type semiconductor region 201; the P-type semiconductor region 203, the first N-type semiconductor region 201, and the second N-type semiconductor
  • a shallow trench isolation region 300 is disposed around the active region formed by the region 202 to isolate the P-type semiconductor region 203, the first N-type semiconductor region 201, and the second N-type semiconductor region 202 from other cells; the first N-type semiconductor The depletion region and the shallow trench isolation
  • the first N-type semiconductor region 201 is an N + -type semiconductor region
  • the P-type semiconductor region 203 is a germanium-type semiconductor region. They form a diode (P7N + ) structure with a high doping concentration, which facilitates the tunneling of electrons.
  • a bit line electrode 600 is disposed on the second N-type semiconductor region 202, and the second N-type half
  • the conductor region 202 is an N ++ type semiconductor region, and the use of the N ++ type semiconductor here facilitates better contact of the ohmic electrode.
  • a floating body dynamic random access memory composed of a plurality of the above memory cell arrays is shown in FIG. 5.
  • a gate electrode of the memory cell is used as a word line electrode to lead a connection word line, and a bit line electrode provided on a diode (P7N + ) structure leads to a connection bit line.
  • the memory cell storage operation is achieved by applying different voltages to the word lines and bit lines.
  • the storage operation method of the above floating dynamic random access memory unit is as follows:
  • FIG. 6 Please refer to Figure 6. Apply a first negative voltage to the gate electrode, and apply a first positive voltage to the bit line electrode. At this time, the diode (P7N + ) structure is reverse biased, causing electrons in the valence band of the P-type semiconductor region. Passing into the conduction band of the N-type semiconductor region, the extra remaining holes are accumulated in the floating body of the P-type semiconductor region, and the floating body potential is increased, thereby making the diode formed by the P-type semiconductor region and the N-type semiconductor region positive. The turn-on voltage is lowered, and the state in which such holes are accumulated in the floating body is defined as the first storage state, that is, "1" is written.
  • Figure 7 is a schematic diagram of electron e- ⁇ from a P + -type semiconductor valence band to an N + -type semiconductor conduction band.
  • the first negative voltage is -0. 2V ⁇ 0. 8V
  • the first positive voltage is 0. 2V ⁇ 0. 8V
  • the first negative voltage is selected as -0. 5V
  • the first positive voltage 0. 5V their time relationship with the applied voltage is shown in Figure 8.
  • the second positive voltage is 1. 0V
  • the second negative voltage is 0. 7V ⁇ 1. 3V
  • the second negative voltage is -0. 7V ⁇ _1.
  • the second positive voltage is 1. 0V
  • the second negative voltage is -1. 0V, when they are applied with voltage
  • the relationship diagram is shown in Fig. 11.
  • the applied voltage value is fixed, the longer the time t for applying the voltage, the more electrons are injected into the floating body, and the greater the influence on the forward turn-on voltage. Therefore, the appropriate time t should be selected according to the characteristics of the applied voltage value and the capacity of the memory cell itself. In the present embodiment, writing "0" is the same as the time t at which the voltage is applied in the write "1" operation.
  • a third positive voltage is applied to the gate electrode, the bit line electrode is grounded, and the diode (P7N + ) structure is forward biased to read the forward current flowing through the P-type semiconductor region and the N-type semiconductor region.
  • the reference current is selected, and the forward current is compared with the reference current. When the forward current is large, the first storage state is stored, the stored data is "1", and when the forward current is small, the second is Storage status, the stored data is "0".
  • the reference current is the initial forward current of the floating dynamic random memory cell in the normal state without any write operation.
  • Figure 15 is a graph of gate voltage vs. forward current for memory cells in different memory states.
  • Figure 13 is a schematic diagram of carrier motion during a read operation.
  • the third positive voltage may be 0. 4V ⁇ 1. 0V, and the embodiment selects 0. 7V, and its time relationship with the applied voltage is as shown in FIG. 14 .
  • Refresh operation According to the original data of the storage unit, the operation of writing the "1" or "0" can achieve the purpose of refreshing the original data of the storage unit. Since the present invention uses the gate diode floating body structure, the stored charge is not easily leaked. Therefore, the refresh frequency can be reduced when used, thereby reducing power consumption.
  • FIGS. 16a-16g which includes the following steps:
  • the silicon-on-insulator (S0I) or the on-insulator (G0I) material having the buried oxide layer 100 is used as a substrate (as shown in FIG. 16a), and the buried layer is oxidized by a shallow trench isolation (STI) process.
  • a shallow trench isolation region 300 is formed on layer 100, as shown in FIG. 16b;
  • Step 2 in the region of the semiconductor material 200 isolated by the shallow trench isolation region 300, the first N-type semiconductor region (N + -type semiconductor region) is prepared on the buried oxide layer 100 by a doping process such as ion implantation.
  • a doping process such as ion implantation.
  • 201 preparing a P-type semiconductor region (P + -type semiconductor region) 203 on the N + -type semiconductor region, as shown in FIG. 16c;
  • Step 3 preparing a gate dielectric material 401 on the structure obtained in the second step, and preparing a gate electrode material 402 on the gate dielectric material 401, as shown in FIG. 16d;
  • the gate dielectric material 401 which may be a silicon dioxide, a silicon oxynitride compound, or a germanium-based high dielectric constant material, etc.
  • the gate electrode material 402 may be titanium, nickel, tantalum, tungsten, tantalum nitride, tungsten nitride, or nitrogen.
  • Step 4 using the photolithography and etching processes to form the gate dielectric material 401 and the gate electrode material 402 to form a gate region (including the gate dielectric layer 401 and the gate electrode 402) on the P + -type semiconductor region, and only Exposing a portion of one side of the P + -type semiconductor region, as shown in FIG. 16e;
  • Step 5 preparing a sidewall spacer structure 500 around the gate region, the material of which may be silicon dioxide, silicon nitride, or the like;
  • Step six doping the structure obtained in step 5, partially doping the exposed P + -type semiconductor region into an N ++ type semiconductor region (second N-type semiconductor region 202), as shown in FIG. 16f;
  • Step 7 The entire structure is subjected to rapid heat treatment, and then an electrode is prepared as a bit line electrode 600 on the N ++ type semiconductor region as shown in Fig. 16g.
  • the electrode is selected from the group consisting of titanium, nickel, tantalum, tungsten, tantalum nitride, tungsten nitride, titanium nitride, titanium silicide, tungsten silicide or nickel silicide, or a combination thereof, preferably a silicide electrode such as titanium silicide or tungsten silicide. Or nickel silicide, etc.
  • the floating body dynamic random access memory cell of the present invention has low manufacturing cost, simple manufacturing process, is compatible with a conventional CMOS process, and is compatible with conventional logic circuit design and processes.

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Description

一种浮体动态随机存储器单元结构、 制造工艺和操作方法
技术领域 本发明涉及一种存储器的单元结构及其制作工艺， 尤其涉及一种利用浮 体效应 (FBE, Floating Body Effect ) 的动态随机存储器（DRAM)单元结构及 其制作工艺， 属于半导体制造技术领域。
背景技术 随着超大规模集成电路工艺的发展， 先进的工艺使得人们能够把包括处 理器、 存储器、 模拟电路、 接口逻辑甚至射频电路集成到一个大规模的芯片 上， 形成所谓的片上系统（SoC) 。 作为 SoC重要组成部分， 嵌入式存储器与 其他逻辑电路共同集成在一个芯片内， 目前其在微处理器和系统芯片内所占 芯片总面积的比例已超过了 50%, 并且随着应用的需要将继续增长。 遵循摩尔 定律 CMOS技术特征尺寸将按比例继续缩小至 40nm以下， 传统的嵌入式 DRAM
( eDRAM )在按比例缩小的过程中将面临越来越大的困难。 传统嵌入式动态存 储器 （eDRAM ) 的每个存储单元包含一个晶体管加一个电容器 （ 1T1C, one-transistor, one-capacitor ) , 在制备电容时, 或者需要引入高介电常 数材料制备堆叠的电容， 或者需要制备高纵横比的沟槽电容， 这都将使集成 制造工艺变得更复杂。 由于深沟槽电容结构使得存储单元的高度比其宽度大 很多 （深宽比超过 30: 1 ) , 制造工艺困难， 并且其制造工艺与 CMOS超大规 模集成电路工艺非常不兼容， 限制了它在片上系统中的应用。
近年来， 一种利用浮体效应 （FBE, Floating Body Effect ) 的动态随机 存储器单元结构成为了人们关注的热点。 它去除了传统动态随机存储器中的 电容器结构， 利用了绝缘体上硅（S0I ) 器件中氧化埋层 （BOX) 的隔离作用 带来的浮体效应， 将被隔离的浮体（Floating Body )作为存储节点， 实现写
"1" 和写 "0" 。 如图 1 所示， 载流子 （空穴）在浮体积聚， 定义为第一种 存储状态， 即写 "1" ； 如图 2所示， 通过 PN结正向偏置， 载流子 （空穴） 从浮体发射出去， 定义为第二种存储状态， 即写 "0" 。 可以通过电流的大小 感知这两种状态造成阈值电压的差异， 即实现读操作。 这种浮体存储器单元 (FBC, Floating Body Cel 1 )可构成密度最高的存储器， 制造成本低廉， 其 比 DRAM的制造工艺更为简单， 并且比 SRAM单元面积小 3-5倍， 这些优点使 其将成为传统动态随机存储器的新替代。 目前报道的浮体存储器的单元结构 主要为基于 S0I的单管浮体结构（ 1T/FB, One-Transistor, Floating Body) 0 S. Okhonin等人在 2002年 2月， 发表于 IEEE Electron Device Letters第 23卷第 2期的文章《A Capacitor-less IT- DRAM Cell〉〉 中， 以及 T. Ohsawa 等人在 2002 年 2 月的 2002 IEEE International Solid- State Circuits Conference 中发表的 《Memory Design Using One-Transistor Gain Cell on S0I》对这种 DRAM单元有详细的介绍。 图 3为这种单管浮体结构（ 1T/FB )DRAM 单元的剖面示意图。 DRAM单元 100包括硅衬底 101, 埋层氧化层 102, 氧化区 103-104, N++型源漏区 105-106, N+型源漏区 107-108, P型浮体区 109, 栅 氧化区 110,栅电极 111,侧壁区 112-113。浮体 109用来存储电荷，调制 DRAM 存储单元的阔值电压 VT。 源区 105—般接地。 当对这种 DRAM单元写 "1" 时， 为漏区 106施加高电压， 栅极 111施加中等幅度的电压， 使漏区 106中存在 较高的电场， 沟道电子在漏端高场区获得足够能量， 通过碰撞电离产生电子- 空穴对， 空穴向较低电势的浮体移动， 由于源 -体结存在一势垒， 空穴就会堆 积在浮体， 抬高浮体的电势， 由于衬偏效应， 当衬底电压升高（P型）时会使 得阔值电压降低， 这样便相当于完成了写 "1" 的操作。 当对这种 DRAM单元 写 "0" 时， 为漏区 106施加负电压， 栅极 111施加中等幅度的电压， 由于浮 体存有空穴， 使衬底电势为正， 造成了衬底 -漏区 PN结的正偏， 在正偏电压 作用下， 存于浮体的空穴会脱离其中注入到漏区 106,使衬底电压恢复之前的 水平，从而又提高了阔值电压， 这样就相当于写 "0" 了。读操作时为漏区 106 和栅极 111都施加中等幅度的电压， 源区接地， 当存储的数据为 "1" 时， 源 漏区会流过相对大的电流， 存储的数据为 "0" 时， 源漏区会流过相对较小的 电流。 通过比较流过源漏区的电流与参考电流即可确定该 DRAM单元中存储的 数据。 阵列中未被选中的 DRAM存储单元的栅极接负电压以降低读写时的漏电 流和误操作。
这种 1T/FB单元结构减小了单元面积， 其单元面积尺寸为 4-7F2 ( F是指 特征尺寸） ， 大大提高了存储器的集成度， 但这种的单元结构会增加电路和 逻辑设计的复杂性， 其漏电流特性也较难控制。
鉴于此， 为了进一步减小存储器的单元面积， 降低漏电流， 本发明公开 一种基于带与带隧道穿透的高效低功耗高集成度的栅二极管浮体动态随机存 储器单元结构， 其制造工艺简单， 与常规的 CMOS工艺兼容， 并且与常规的逻 辑电路设计及工艺也兼容。
发明内容 本发明要解决的技术问题在于提供一种浮体动态随机存储器的单元结构 及其制作工艺， 利用隔离 （如 S0I或 G0I上）的浮体栅二极管作存储节点， 进 一步减小存储器的单元面积， 提高集成密度。
为了解决上述技术问题， 本发明釆用如下技术方案：
一种浮体动态随机存储器的单元结构， 其特征在于： 包括埋层氧化层、 位于埋层氧化层上的第一 N型半导体区、 位于第一 N型半导体区上的 P型半 导体区以及位于 P型半导体区上的栅极区， 所述栅极区包括栅介质层及位于 栅介质层上的栅电极；
在 P型半导体区的一侧设有第二 N型半导体区， 并且第二 N型半导体区 与第一 N型半导体区相连通；
在 P型半导体区、 第一 N型半导体区和第二 N型半导体区形成的有源区 周围设有电隔离区；
第一 N型半导体区及第二 N型半导体区与 P型半导体区形成的耗尽区和 电隔离区包围形成浮体； 在所述第二 N型半导体区上设有位线电极。
进一步地， 所述电隔离区为浅沟槽隔离区。
进一步地， 所述栅极区的四周设有侧墙隔离结构。
进一步地， 所述第一 N型半导体区为 N+型半导体区， P型半导体区为 P+ 型半导体区。
进一步地， 所述第二 N型半导体区为 N++型半导体区。
上述浮体动态随机存储器单元的存储操作方法：
写： 向栅电极施加第一负电压， 位线电极施加第一正电压， 促使 P型半 导体区价带中的电子遂穿至 N型半导体区的导带中， 使额外剩下的空穴堆积 在 P型半导体区的浮体中， 浮体电势升高， 从而使由 P型半导体区和 N型半 导体区形成的二极管的正向开启电压降低， 这种空穴堆积在浮体中的状态为 第一种存储状态；
向栅电极施加第二正电压， 位线电极施加第二负电压， 促使空穴从 P型 半导体区中的浮体发射出去， 电子由 N型半导体区漂移至 P型半导体区， 从 而在 P型半导体区的浮体中注入了额外的电子， 浮体电势降低， 从而使正向 开启电压升高， 这种空穴从浮体发射出去或者电子注入到浮体的状态为第二 种存储状态；
读： 向栅电极施加第三正电压， 位线电极接地， 读取流过 P型半导体区 和 N型半导体区的正向电流， 选取参考电流， 将该正向电流与参考电流比较， 当该正向电流较大时， 为第一种存储状态， 当该正向电流较小时， 为第二种 存储状态。
进一步地， 第一种存储状态为 " 1 " , 第二种存储状态为 " 0" 。
进一步地， 第一负电压为 _0. 2V ~ _0. 8V , 第一正电压为 0. 2V ~ 0. 8V; 第 二正电压为 0. 7V ~ 1. 3V , 第二负电压为 _0. 7V ~ _1. 3V; 第三正电压为 0. 4V ~
1. 0V。
进一步地， 参考电流为所述浮体动态随机存储器单元未经任何写操作的 初始正向电流。
一种制备上述浮体动态随机存储器的单元结构的工艺方法， 包括以下步 骤：
步骤一， 以具有埋层氧化层的绝缘体上硅（ S0I )或绝缘体上锗（ G0I ) 材料作为衬底， 釆用浅沟槽隔离 （STI )工艺在埋层氧化层上制备浅沟槽隔离 区；
步骤二， 在浅沟槽隔离区所隔离出来的半导体材料区域内， 釆用掺杂工 艺在埋层氧化层上制备 N+型半导体区， 在 N+型半导体区上制备 P+型半导体区， 得到第一结构；
步骤三， 在步骤二所得的第一结构上制备一层栅介质材料， 在所述栅介 质材料上制备一层栅电极材料；
步骤四， 釆用光刻、 刻蚀工艺使所述栅介质材料和栅电极材料在 P+型半 导体区上形成栅极区， 并仅使 P+型半导体区一侧的部分露出；
步骤五， 在栅极区的四周制备侧墙隔离结构， 至此得到第二结构； 步骤六， 对步骤五所得的第二结构进行掺杂， 使露出的 P+型半导体区部 分掺杂成 N++型半导体区；
步骤七， 在 N++型半导体区上制备电极作为位线电极。
进一步地， 在步骤七制备位线电极之前还包括对步骤六所得结构进行快 速热处理的操作。
本发明公开的浮体动态随机存储器的单元结构是一种基于带与带间隧道 穿透的高效低功耗高集成度的栅二极管浮体（1D/FB, Diode Float ing Body ) 动态随机存储器单元结构， 其有益效果在于：
利用隔离的栅二极管浮体（1D/FB )作为存储节点， 与单管浮体（1T/FB ) 单元相比， 结构更加简单， 进一步减小了存储器的单元面积 （其单元面积尺 寸为 3F2 ) ,提高了集成密度。其制造成本低廉，制造工艺简单，与常规的 CMOS 工艺兼容， 并且与常规的逻辑电路设计及工艺也兼容。 此外， 该结构还具有 高效、 低功耗等优点， 设置浅沟槽隔离区， 进一步降低了漏电流， 提高了器 件可靠性。 附图说明 图 1为背景技术中浮体效应的动态随机存储器单元的写 "1 "状态示意图； 图 2为背景技术中浮体效应的动态随机存储器单元的写 "0"状态示意图； 图 3为背景技术中单管浮体结构 （1T/FB ) DRAM的剖面示意图；
图 4为本发明的浮体动态随机存储器的单元结构剖面示意图； 图 6为实施例中写 "1 " 操作示意图；
图 7为实施例中写 "1 " 操作时电子发生遂穿的示意图；
图 8为实施例中写 "1 " 操作时向栅电极和位电极施加电压及施加时间的 关系图；
图 9为实施例中写 "0" 操作示意图；
图 10为实施例中写 "0" 操作时载流子运动的示意图；
图 1 1 为实施例中写 "0" 操作时向栅电极和位电极施加电压及施加时间 的关系图；
图 12为实施例中读操作示意图；
图 1 3为实施例中读操作时载流子运动的示意图；
图 14为实施例中读操作时向栅电极施加电压及施加时间的关系图； 图 15为实施例中存储器单元处于不同存储状态时栅极电压与正向电流的 关系图；
图 16a ~ 16g为实施例中制备浮体动态随机存储器的单元结构的示意图。 图中标记说明：
100 埋层氧化层 2 GG 半导体材料 201 第一 N型半导体区 202 第二 N型半导体区
203 P型半导体区 300 浅沟槽隔离区
401 栅介质层 402 栅电极
401， 栅介质材料 402， 栅电极材料
500 侧墙隔离结构 600位线电极
Vg 施加在栅电极上的电压 Vs 施加在位线电极上的电压
具体实施方式 下面结合附图进一步说明本发明的器件结构， 为了示出的方便附图并未 按照比例绘制。
如图 4 所示， 一种基于带与带间隧道穿透效应的高效低功耗高集成度的 栅二极管浮体动态随机存储器的单元结构， 其包括： 埋层氧化层（BOX ) 100、 位于埋层氧化层 100上的第一 N型半导体区 201、 位于第一 N型半导体区 201 上的 P型半导体区 203以及位于 P型半导体区 203上的栅极区； 在 P型半导 体区 203的一侧设有第二 N型半导体区 202 ,并且第二 N型半导体区 202与第 一 N型半导体区 201相连通； 在 P型半导体区 203、 第一 N型半导体区 201和 第二 N型半导体区 202形成的有源区四周围设有浅沟槽隔离区 300 ,将 P型半 导体区 203、第一 N型半导体区 201和第二 N型半导体区 202与其他单元隔离； 第一 N型半导体区 201及第二 N型半导体区 202与 P型半导体区 203形成的 耗尽区和浅沟槽隔离区 300 包围形成与四周电隔离的浮体。 所述栅极区包括 栅介质层 401及位于栅介质层 401上的栅电极 402 ,所述栅极区的四周设有侧 墙隔离结构 500。
其中， 所述第一 N型半导体区 201为 N+型半导体区， P型半导体区 203为 Γ型半导体区。 它们形成了掺杂浓度很高的二极管（P7N+ )结构， 有利于实现 电子的遂穿。在第二 N型半导体区 202上设有位线电极 600 , 所述第二 N型半 导体区 202为 N++型半导体区， 这里釆用 N++型半导体有利于欧姆电极更好的接 触。
由多个上述存储器单元排列组成的浮体动态随机存储器如图 5 所示， 存 储器单元的栅电极作为字线电极引出连接字线， 二极管 （P7N+ ) 结构上设有 的位线电极引出连接位线， 通过向字线、 位线施加不同的电压来实现对存储 器单元的存储操作。
上述浮体动态随机存储器单元的存储操作方法如下：
写 "1" ： 请参看图 6 , 向栅电极施加第一负电压， 位线电极施加第一正 电压， 此时二极管 （P7N+ )结构反偏， 促使 P型半导体区价带中的电子遂穿 至 N型半导体区的导带中， 使额外剩下的空穴堆积在 P型半导体区的浮体中， 浮体电势升高， 从而使由 P型半导体区和 N型半导体区形成的二极管的正向 开启电压降低， 这种空穴堆积在浮体中的状态定义为第一种存储状态， 即写 "1" 。 图 7为电子 e—为从 P+型半导体价带遂穿至 N+型半导体导带的示意图。
其中， 第一负电压可为- 0. 2V ~ _0. 8V, 第一正电压可为 0. 2V ~ 0. 8V, 本 实施例中选取第一负电压为 -0. 5V, 第一正电压为 0. 5V, 它们与施加电压的时 间关系图如图 8所示， 当施加的电压值固定时， 施加电压的时间 t越长， 累 积在浮体中的空穴就越多， 对正向开启电压的影响也就越大。 因此， 应根据 所施加的电压值以及存储单元本身的容量等特性来选择合适的时间 t。
写 "0" ： 请参看图 9 , 向栅电极施加第二正电压， 位线电极施加第二负 电压， 此时二极管（P7N+ )结构正向偏置， 促使空穴由 P型半导体区漂移至 N 型半导体区， 即空穴从浮体发射出去， 电子由 N型半导体区漂移至 P型半导 体区， 从而在 P型半导体区的浮体中注入了额外的电子， 浮体电势降低， 从 而使正向开启电压升高， 这种空穴从浮体发射出去或者电子注入到浮体的状 态定义为第二种存储状态， 即写 "0" 。 图 10为电子 e -、 空穴 h+漂移运动的 示意图。
其中， 第二正电压可为 0. 7V ~ 1. 3V, 第二负电压可为- 0. 7V ~ _1. 3V, 本 实施例中选取第二正电压为 1. 0V, 第二负电压为 -1. 0V, 它们与施加电压的时 间关系图如图 11所示， 当施加的电压值固定时， 施加电压的时间 t越长， 注入在浮体中的电子就越多， 对正向开启电压的影响也就越大。 因此， 应根 据所施加的电压值以及存储单元本身的容量等特性来选择合适的时间 t。 本 实施例中， 写 "0" 与写 "1 " 操作中施加电压的时间 t相同。
读：如图 12所示，向栅电极施加第三正电压，位线电极接地，二极管（ P7N+ ) 结构正向偏置， 读取流过 P型半导体区和 N型半导体区的正向电流， 选取参 考电流， 将该正向电流与参考电流比较， 当该正向电流较大时， 为第一种存 储状态， 存储的数据为 "1 " , 当该正向电流较小时， 为第二种存储状态， 存 储的数据为 "0" 。 参考电流为该浮体动态随机存储器单元正常状态下， 未经 任何写操作的初始正向电流。 图 15为存储器单元处于不同存储状态时栅极电 压与正向电流的关系曲线图。 图 1 3为读操作时载流子运动的示意图。 其中， 第三正电压可以为 0. 4V ~ 1. 0V, 本实施例选取 0. 7V , 其与施加电压的时间关 系图如图 14所示。
刷新操作： 根据存储单元原有的数据实施写 " 1 " 或 " 0" 的操作， 即可 达到刷新存储单元原有数据的目的， 由于本发明釆用栅二极管浮体结构， 其 储存的电荷不易泄漏， 故使用时可减少刷新频率， 从而减小功耗。
制备上述浮体动态随机存储器的单元结构的工艺方法， 请参看图 16a ~ 16g , 其包括以下步骤：
步骤一，以具有埋层氧化层 100的绝缘体上硅（ S0I )或绝缘体上锗（ G0I ) 材料作为衬底（如图 16a所示） ， 釆用浅沟槽隔离 （STI )工艺在埋层氧化层 100上制备浅沟槽隔离区 300 , 如图 16b所示；
步骤二， 在浅沟槽隔离区 300所隔离出来的半导体材料 200区域内， 釆 用例如离子注入等掺杂工艺在埋层氧化层 100上制备第一 N型半导体区 （N+ 型半导体区） 201 ,在 N+型半导体区上制备 P型半导体区（ P+型半导体区） 203 , 如图 16c所示；
步骤三， 在步骤二所得结构上制备一层栅介质材料 401， ， 在所述栅介质 材料 401， 上制备一层栅电极材料 402， ， 如图 16d 所示； 所述栅介质材料 401， 可以为二氧化硅、 氮氧硅化合物、 或铪基的高介电常数材料等， 所述栅 电极材料 402， 可以为钛、 镍、 钽、 钨、 氮化钽、 氮化钨、 氮化钛、 硅化钛、 硅化钨或硅化镍中的一种或其组合。
步骤四 ,釆用光刻、刻蚀工艺使所述栅介质材料 401， 和栅电极材料 402， 在 P+型半导体区上形成栅极区 （包括栅介质层 401 和栅电极 402 ) , 并仅使 P+型半导体区一侧的部分露出， 如图 16e所示；
步骤五，在栅极区的四周制备侧墙隔离结构 500,其材料可以是二氧化硅、 氮化硅等；
步骤六， 对步骤五所得结构进行掺杂， 使露出的 P+型半导体区部分掺杂 成 N++型半导体区 （第二 N型半导体区 202 ) , 如图 16f 所示；
步骤七， 对整个结构进行快速热处理， 然后在 N++型半导体区上制备电极 作为位线电极 600, 如图 16g所示。 电极选用钛、 镍、 钽、 钨、 氮化钽、 氮化 钨、 氮化钛、 硅化钛、 硅化钨或硅化镍中的一种或其组合， 优选为硅化物电 极， 如硅化钛、 硅化钨或硅化镍等。
本发明浮体动态随机存储器单元的制造成本低廉， 制造工艺简单， 与常 规的 CMOS工艺兼容， 并且与常规的逻辑电路设计及工艺也相兼容。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴， 在此不再赘 精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims

权利 要 求书
1. 一种浮体动态随机存储器的单元结构，其特征在于： 包括埋层氧化层、 位于埋层氧化层上的第一 N型半导体区、 位于第一 N型半导体区上的 P型半导体区以及位于 P型半导体区上的栅极区， 所述栅极区包括栅 介质层及位于栅介质层上的栅电极；
在 P型半导体区的一侧设有第二 N型半导体区， 并且第二 N型半 导体区与第一 N型半导体区相连通；
在 P型半导体区、 第一 N型半导体区和第二 N型半导体区形成的 有源区周围设有电隔离区；
第一 N型半导体区及第二 N型半导体区与 P型半导体区形成的耗 尽区和电隔离区包围形成浮体；
在所述第二 N型半导体区上设有位线电极。
2. 根据权利要求 1所述浮体动态随机存储器的单元结构， 其特征在于： 所述电隔离区为浅沟槽隔离区。
3. 根据权利要求 1所述浮体动态随机存储器的单元结构， 其特征在于： 所述栅极区的四周设有侧墙隔离结构。
4. 根据权利要求 1所述浮体动态随机存储器的单元结构， 其特征在于： 所述第一 N型半导体区为 N+型半导体区， P型半导体区为 P+型半导体 区。
5. 根据权利要求 1所述浮体动态随机存储器的单元结构， 其特征在于： 所述第二 N型半导体区为 N++型半导体区。
6. 一种如权利要求 1所述浮体动态随机存储器单元的存储操作方法， 其 特征在于： 写： 向栅电极施加第一负电压， 位线电极施加第一正电压， 促使
P型半导体区价带中的电子遂穿至 N型半导体区的导带中， 使额外剩 下的空穴堆积在 P型半导体区的浮体中， 浮体电势升高， 从而使由 P 型半导体区和 N型半导体区形成的二极管的正向开启电压降低， 这种 空穴堆积在浮体中的状态为第一种存储状态；
向栅电极施加第二正电压， 位线电极施加第二负电压， 促使空穴 从 P型半导体区中的浮体发射出去， 电子由 N型半导体区漂移至 P型 半导体区， 从而在 P型半导体区的浮体中注入了额外的电子， 浮体电 势降低， 从而使正向开启电压升高， 这种空穴从浮体发射出去或者电 子注入到浮体的状态为第二种存储状态；
读： 向栅电极施加第三正电压， 位线电极接地， 读取流过 P型半 导体区和 N型半导体区的正向电流， 选取参考电流， 将该正向电流与 参考电流比较， 当该正向电流较大时， 为第一种存储状态， 当该正向 电流较小时， 为第二种存储状态。
7. 根据权利要求 6所述浮体动态随机存储器单元的存储操作方法， 其特 征在于： 第一种存储状态为 "1 " , 第二种存储状态为 "0" 。
8. 根据权利要求 6所述浮体动态随机存储器单元的存储操作方法， 其特 征在于： 第一负电压为 _0. 2V ~ _0. 8V, 第一正电压为 0. 2V ~ 0. 8V; 第 二正电压为 0. 7V ~ 1. 3V, 第二负电压为 -0. 7V ~ _1. 3V; 第三正电压为 0. 4V ~ 1. 0V。
9. 根据权利要求 6所述浮体动态随机存储器单元的存储操作方法， 其特 征在于： 所述参考电流为所述浮体动态随机存储器单元未经任何写操 作的初始正向电流。
10.一种制备浮体动态随机存储器的单元结构的工艺方法， 其特征在于, 包括以下步骤： 步骤一， 以具有埋层氧化层的绝缘体上硅或绝缘体上锗材料作为 衬底， 釆用浅沟槽隔离工艺在埋层氧化层上制备浅沟槽隔离区；
步骤二， 在浅沟槽隔离区所隔离出来的半导体材料区域内， 釆用 掺杂工艺在埋层氧化层上制备 N+型半导体区， 在 N+型半导体区上制备 Γ型半导体区， 得到第一结构；
步骤三， 在步骤二所得的第一结构上制备一层栅介质材料， 在所 述栅介质材料上制备一层栅电极材料；
步骤四， 釆用光刻、 刻蚀工艺使所述栅介质材料和栅电极材料在 P+型半导体区上形成栅极区， 并仅使 P+型半导体区一侧的部分露出； 步骤五，在栅极区的四周制备侧墙隔离结构，至此得到第二结构； 步骤六， 对步骤五所得的第二结构进行掺杂， 使露出的 P+型半导 体区部分掺杂成 N++型半导体区；
步骤七， 在 N++型半导体区上制备电极作为位线电极。 根据权利要求 10 所述制备浮体动态随机存储器的单元结构的工艺方 法， 其特征在于： 在步骤七制备位线电极之前还包括对步骤六所得结 构进行快速热处理的操作。
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