TWI794061B - 適用於ddr5 sdram dimm插槽的檢測系統及其方法 - Google Patents

Abstract

一種適用於DDR5 SDRAM DIMM插槽的檢測系統及其方法，第一檢測板以及第二檢測板形成串接，當檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板或是第二檢測板以依據DIMM檢測指令進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測，藉此可以達成提高DDR5 SDRAM DIMM連接介面檢測效率的技術功效。

Description

適用於DDR5　SDRAM　DIMM插槽的檢測系統及其方法

一種檢測系統及其方法，尤其是指一種適用於DDR5 SDRAM DIMM連接介面的檢測系統及其方法。

目前，設計適用DDR5 SDRAM的電路板均在初步試產階段，要對DDR5 SDRAM DIMM連接介面的測試僅能依據已有實體記憶體進行測試。依賴實體記憶體的測試方案存在測試週期長，對物理腳位連接驗證的覆蓋程度較低，報錯指向性偏差…等問題。

綜上所述，可知先前技術中長期以來一直存在現有對於DDR5 SDRAM DIMM連接介面檢測具有測試週期長、驗證覆蓋程度較低以及報錯指向性偏差的問題，因此有必要提出改進的技術手段，來解決此一問題。

有鑒於先前技術存在現有對於DDR5 SDRAM DIMM連接介面檢測具有測試週期長、驗證覆蓋程度較低以及報錯指向性偏差的問題，本發明遂揭露一種適用於DDR5 SDRAM DIMM插槽的檢測系統及其方法，其中：

本發明所揭露的適用於DDR5 SDRAM DIMM插槽的檢測系統，其包含：待測試電路板、第一檢測板、第二檢測板、轉接電路板、JTAG控制器以及檢測裝置。

待測試電路板具有至少二適用於第五代雙倍資料率同步動態隨機存取記憶體（double data rate fifth-generation synchronous dynamic random-access memory，DDR5 SDRAM）的雙列直插式記憶體模組（Dual In-line Memory Module，DIMM）插槽。

第一檢測板具有第一DIMM連接介面、第一C型通用序列匯流排（Universal Serial Bus　Type-C，USB-C）連接介面以及第二USB-C連接介面，第一檢測板透過第一DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一。

第二檢測板具有第二DIMM連接介面、第三USB-C連接介面以及第四USB-C連接介面，第二檢測板透過第二DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一，第三USB-C連接介面與第二USB-C連接介面形成電性連接。

轉接電路板具有USB-C連接介面以及聯合測試工作群組（Joint Test Action Group，JTAG）連接介面，USB-C連接介面與第一USB-C連接介面形成電性連接，轉接電路板提供USB-C連接介面以及JTAG連接介面的資料轉換。

JTAG控制器具有至少一JTAG插接介面以及外部裝置連接介面，至少一JTAG插接介面提供JTAG連接介面插接形成電性連接。

檢測裝置具有連接介面，連接介面提供與外部裝置連接介面形成電性連接。

其中，第一檢測板與第二檢測板形成串接，檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板以及第二檢測板以依據DIMM檢測指令同時進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測。

本發明所揭露的適用於DDR5 SDRAM DIMM插槽的檢測方法，其包含下列步驟：

首先，待測試電路板具有至少二適用於DDR5 SDRAM的DIMM插槽；接著，第一檢測板具有第一DIMM連接介面、第一USB-C連接介面以及第二USB-C連接介面；接著，第一檢測板透過第一DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一；接著，第二檢測板具有第二DIMM連接介面、第三USB-C連接介面以及第四USB-C連接介面；接著，第二檢測板透過第二DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一，第三USB-C連接介面與第二USB-C連接介面形成電性連接；接著，轉接電路板具有USB-C連接介面以及JTAG連接介面；接著，USB-C連接介面與第一USB-C連接介面形成電性連接，轉接電路板提供USB-C連接介面以及JTAG連接介面的資料轉換；接著，JTAG控制器具有至少一JTAG插接介面以及外部裝置連接介面；接著，至少一JTAG插接介面提供JTAG連接介面插接形成電性連接；接著，檢測裝置具有連接介面，連接介面提供與外部裝置連接介面形成電性連接；最後，第一檢測板與第二檢測板形成串接，檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板以及第二檢測板以依據DIMM檢測指令同時進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測。

本發明所揭露的系統及方法如上，與先前技術之間的差異在於第一檢測板以及第二檢測板形成串接，當檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板或是第二檢測板以依據DIMM檢測指令進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測。

透過上述的技術手段，本發明可以達成提高DDR5 SDRAM DIMM連接介面檢測效率的技術功效。

以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。

以下首先要說明本發明所揭露的適用於DDR5 SDRAM DIMM插槽的檢測系統，並請參考「第1圖」所示，「第1圖」繪示為本發明適用於DDR5 SDRAM DIMM插槽的檢測系統的系統方塊圖。

本發明所揭露的適用於DDR5 SDRAM DIMM插槽的檢測系統，其包含：待測試電路板10、第一檢測板20、第二檢測板30、轉接電路板40、JTAG控制器50以及檢測裝置60。

待測試電路板10具有至少二適用於第五代雙倍資料率同步動態隨機存取記憶體（double data rate fifth-generation synchronous dynamic random-access memory，DDR5 SDRAM）的雙列直插式記憶體模組（Dual In-line Memory Module，DIMM）插槽11。

請參考「第2圖」所示，「第2圖」繪示為本發明的第一檢測板元件方塊圖。

第一檢測板20具有第一DIMM連接介面21、第一C型通用序列匯流排連接介面22以及第二USB-C連接介面23，第一檢測板20透過第一DIMM連接介面21插接於待測試電路板10的至少二DDR5 SDRAM DIMM插槽11其中之一。

值得注意的是，待測試電路板10對DDR5 SDRAM DIMM插槽11提供12伏特的電源供應，而DDR5 SDRAM DIMM插槽11的輸入輸出（IO）腳位的工作電壓被設定為1.1伏特，故而第一檢測板20則是依據DDR5 SDRAM DIMM插槽11的規格規範設計為第一檢測板20的電源供應為12伏特，並且第一檢測板20的第一DIMM連接介面21中IO腳位的工作電壓為1.1伏特。

第一檢測板20除了具有第一DIMM連接介面21、第一C型通用序列匯流排連接介面22以及第二USB-C連接介面23之外，第一檢測板20更包含：直流轉換器（DC converter）201、第一多路選擇（Multi_sel）晶片202、暫存器（Buffer）203、第一複雜可程式邏輯裝置（Complex Programmable Logic Device，CPLD）晶片204、第二CPLD晶片205、微控制器（microcontroller，MCU）206、第二Multi_sel晶片207以及類比數位轉換器（Analog-to-digital converter，ADC）208。

第一DIMM連接介面21分別與直流轉換器201、第一CPLD晶片204、第二Multi_sel晶片207以及類比數位轉換器208形成電性連接，第二USB-C連接介面23與第一Multi_sel晶片202形成電性連接，第一USB-C連接介面22分別與第一Multi_sel晶片202以及暫存器203形成電性連接，暫存器203分別與第二USB-C連接介面23以及第一CPLD晶片204形成電性連接，第一CPLD晶片204分別與暫存器203以及第二CPLD晶片205形成電性連接，第二CPLD晶片205分別與第一Multi_sel晶片202、第二Multi_sel晶片207、第一CPLD晶片204以及微控制器206形成電性連接，微控制器206分別與第二CPLD晶片205以及類比數位轉換器208形成電性連接，第二Multi_sel晶片207分別與第一DIMM連接介面21、第二CPLD晶片205以及類比數位轉換器208形成電性連接，類比數位轉換器208分別與第一DIMM連接介面21、微控制器206以及第二Multi_sel晶片207形成電性連接。

透過上述對於第一檢測板20的配置，使得第一檢測板20符合12伏特的電源供應為12，並且第一檢測板20的第一DIMM連接介面21中IO腳位的工作電壓為1.1伏特。

請參考「第3圖」所示，「第3圖」繪示為本發明的第二檢測板元件方塊圖。

第二檢測板30具有第二DIMM連接介面31、第三C型USB-C連接介面32以及第四USB-C連接介面33，第二檢測板30透過第二DIMM連接介面31插接於待測試電路板10的至少二DDR5 SDRAM DIMM插槽11其中之一。

值得注意的是，待測試電路板10對DDR5 SDRAM DIMM插槽11提供12伏特的電源供應，而DDR5 SDRAM DIMM插槽11的IO腳位的工作電壓被設定為1.1伏特，故而第二檢測板30則是依據DDR5 SDRAM DIMM插槽11的規格規範設計為第二檢測板30的電源供應為12伏特，並且第二檢測板30的第二DIMM連接介面31中IO腳位的工作電壓為1.1伏特。

第二檢測板30除了具有第二DIMM連接介面31、第三C型USB-C連接介面32以及第二USB-C連接介面33之外，第二檢測板30更包含：直流轉換器301、第一Multi_sel晶片302、暫存器303、第一CPLD晶片304、第二CPLD晶片305、微控制器306、第二Multi_sel晶片307以及類比數位轉換器308。

第一DIMM連接介面31分別與直流轉換器301、第一CPLD晶片304、第二Multi_sel晶片307以及類比數位轉換器308形成電性連接，第四USB-C連接介面33與第一Multi_sel晶片302形成電性連接，第三USB-C連接介面32分別與第一Multi_sel晶片302以及暫存器303形成電性連接，暫存器303分別與第三USB-C連接介面32以及第一CPLD晶片304形成電性連接，第一CPLD晶片304分別與暫存器303以及第二CPLD晶片305形成電性連接，第二CPLD晶片305分別與第一Multi_sel晶片302、第二Multi_sel晶片307、第一CPLD晶片304以及微控制器306形成電性連接，微控制器306分別與第二CPLD晶片305以及類比數位轉換器308形成電性連接，第二Multi_sel晶片307分別與第一DIMM連接介面31、第二CPLD晶片305以及類比數位轉換器308形成電性連接，類比數位轉換器308分別與第一DIMM連接介面31、微控制器306以及第二Multi_sel晶片307形成電性連接。

透過上述對於第二檢測板30的配置，使得第二檢測板30符合12伏特的電源供應，並且第二檢測板30的第二DIMM連接介面31中輸入輸出IO腳位的工作電壓為1.1伏特。

轉接電路板40具有USB-C連接介面41以及JTAG連接介面42，USB-C連接介面41與第一USB-C連接介面32形成電性連接，轉接電路板40提供USB-C連接介面41以及JTAG連接介面42的資料轉換。

值得注意的是，本發明所提出的第一檢測板20以及第二檢測板30進一步具備多個檢測板相互串接，即第一檢測板20的第二USB-C連接介面23與第一個第二檢測板30的第三USB-C連接介面32形成電性連接，第一個第二檢測板30的第四USB-C連接介面33與第二個第二檢測板30的第三USB-C連接介面32形成電性連接，第二個第二檢測板30的第四USB-C連接介面33與第三個第二檢測板30的第三USB-C連接介面32形成電性連接，依此類推，藉此即可以使得第一檢測板20以及第二檢測板30具備多個檢測板相互串接的效果。

在實際檢測應用上，可以僅使用單一一個第一檢測板20或是第二檢測板30插接於待測試電路板10的至少二DDR5 SDRAM DIMM插槽11其中之一，即第一檢測板20的第一USB-C連接介面22或是第二檢測板30的第三USB-C連接介面32與USB-C連接介面41形成電性連接。

第一檢測板20以及第二檢測板30是為了說明的便利性，故而將檢測板分為第一檢測板20以及第二檢測板30進行說明，事實上第一檢測板20以及第二檢測板30為相同的檢測板。

請參考「第4圖」所示，「第4圖」繪示為本發明USB-C連接介面腳位示意圖。

上述對於第一USB-C連接介面22、第二USB-C連接介面23、第三C型USB-C連接介面32、第二USB-C連接介面33以及USB-C連接介面41的腳位如下：

USB-C連接介面包含有上排腳位組71以及下排腳位組72，上排腳位組71中具有上排測試資料輸入（Test Data In，TDI）腳位711、上排測試資料輸出（Test Data Out，TDO）腳位712、上排測試時鐘（Test Clock，TCK）腳位713、上排測試模式選擇（Test Mode Select，TMS）腳位714、多個上排接地（Ground，GND）腳位715，下排腳位組72中具有下排測試資料輸入腳位721、下排測試資料輸出腳位722、下排測試時鐘腳位723、下排測試模式選擇腳位724以及多個下排接地腳位725。

上排腳位組71具有十二個腳位，上排腳位組71的腳位順序為由右至左配置，上排測試資料輸入腳位711、上排測試資料輸出腳位712、上排測試時鐘腳位713、上排測試模式選擇腳位714分別為上排腳位組71的第六腳位、第七腳位、第二腳位以及第十一腳位，上排腳位組71其餘的腳位皆為上排接地腳位715。

下排腳位組72具有十二個腳位，下排腳位組72的腳位順序為由左至右配置，下排測試資料輸入腳位721、下排測試資料輸出腳位722、下排測試時鐘腳位723、下排測試模式選擇腳位724分別為下排腳位組72的第六腳位、第七腳位、第二腳位以及第十一腳位，下排腳位組72其餘的腳位皆為下排接地腳位725。

請參考「第5圖」所示，「第5圖」繪示為本發明的JTAG連接介面腳位示意圖。

JTAG連接介面42的腳位如下：腳位呈現上下兩排且每一排具有五個腳位，腳位中的測試時鐘腳位421、測試模式選擇腳位422、測試資料輸入腳位423、測試資料輸出腳位424以及接地腳位425為固定的腳位位置。

值得注意的是，聯合測試工作群組插槽12中上排的五個腳位皆為接地腳位425，聯合測試工作群組插槽12中下排的五個腳位由右至左分別為測試時鐘腳位421、測試模式選擇腳位422、測試資料輸入腳位423、測試資料輸出腳位424以及空腳位426。

請再次參考「第1圖」所示，JTAG控制器50具有至少一JTAG插接介面51以及外部裝置連接介面52，至少一JTAG插接介面51提供JTAG連接介面42插接形成電性連接，外部裝置連接介面52可以是USB-A、USB-C、RS232、RJ45…等，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。

檢測裝置60可以是一般電腦、筆記型電腦、智慧型裝置…等，在此僅為舉例說明之，並不以此侷限本發明的應用範疇，檢測裝置60具有連接介面61，連接介面61提供與外部裝置連接介面52形成電性連接，連接介面61即與外部裝置連接介面52相互對應，亦即連接介面61可以是USB-A、USB-C、RS232、RJ45…等，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。

透過第一檢測板20與第二檢測板30（第二檢測板30可以是單個也可以是多個）形成串接，檢測裝置60生成DIMM檢測指令，由JTAG控制器50轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板40提供JTAG格式的DIMM檢測指令至對應的第一檢測板20以及第二檢測板30以依據DIMM檢測指令同時進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測，藉以有效的降低測試週期長，並提高驗證覆蓋程度，以及降低報錯指向性偏差。

接著，以下將以說明本發明的運作方法，並請參考「第6A圖」以及「第6B圖」所示，「第6A圖」以及「第6B圖」繪示為本發明適用於DDR5 SDRAM DIMM插槽的檢測方法的方法流程圖。

本發明所揭露的適用於DDR5 SDRAM DIMM插槽的檢測方法，其包含下列步驟：

首先，待測試電路板具有至少二適用於DDR5 SDRAM的DIMM插槽（步驟101）；接著，第一檢測板具有第一DIMM連接介面、第一USB-C連接介面以及第二USB-C連接介面（步驟102）；接著，第一檢測板透過第一DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一（步驟103）；接著，第二檢測板具有第二DIMM連接介面、第三USB-C連接介面以及第四USB-C連接介面（步驟104）；接著，第二檢測板透過第二DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一，第三USB-C連接介面與第二USB-C連接介面形成電性連接（步驟105）；接著，轉接電路板具有USB-C連接介面以及JTAG連接介面（步驟106）；接著，USB-C連接介面與第一USB-C連接介面形成電性連接，轉接電路板提供USB-C連接介面以及JTAG連接介面的資料轉換（步驟107）；接著，JTAG控制器具有至少一JTAG插接介面以及外部裝置連接介面（步驟108）；接著，至少一JTAG插接介面提供JTAG連接介面插接形成電性連接（步驟109）；接著，檢測裝置具有連接介面，連接介面提供與外部裝置連接介面形成電性連接（步驟110）；最後，第一檢測板與第二檢測板形成串接，檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板以及第二檢測板以依據DIMM檢測指令同時進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測（步驟111）。

綜上所述，可知本發明與先前技術之間的差異在於第一檢測板以及第二檢測板形成串接，當檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板或是第二檢測板以依據DIMM檢測指令進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測。

藉由此一技術手段可以來解決先前技術所存在現有對於DDR5 SDRAM DIMM連接介面檢測具有測試週期長、驗證覆蓋程度較低以及報錯指向性偏差的問題，進而達成提高DDR5 SDRAM DIMM連接介面檢測效率的技術功效。

雖然本發明所揭露的實施方式如上，惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者，在不脫離本發明所揭露的精神和範圍的前提下，可以在實施的形式上及細節上作些許的更動。本發明的專利保護範圍，仍須以所附的申請專利範圍所界定者為準。

10:待測試電路板

11:DIMM插槽

20:第一檢測板

201:直流轉換器

202:第一Multi_sel晶片

203:暫存器

204:第一CPLD晶片

205:第二CPLD晶片

206:微控制器

207:第二Multi_sel晶片

208:類比數位轉換器

21:第一DIMM連接介面

22:第一USB-C連接介面

23:第二USB-C連接介面

30:第二檢測板

301:直流轉換器

302:第一Multi_sel晶片

303:暫存器

304:第一CPLD晶片

305:第二CPLD晶片

306:微控制器

307:第二Multi_sel晶片

308:類比數位轉換器

31:第二DIMM連接介面

32:第三USB-C連接介面

33:第四USB-C連接介面

40:轉接電路板

41:USB-C連接介面

42:JTAG連接介面

421:測試時鐘腳位

422:測試模式選擇腳位

423:測試資料輸入腳位

424:測試資料輸出腳位

425:接地腳位

426:空腳位

50:JTAG控制器

51:JTAG插接介面

52:外部裝置連接介面

60:檢測裝置

61:連接介面

71:上排腳位組

711:上排測試資料輸入腳位

712:上排測試資料輸出腳位

713:上排測試時鐘腳位

714:上排測試模式選擇腳位

715:上排接地腳位

72:下排腳位組

721:下排測試資料輸入腳位

722:下排測試資料輸出腳位

723:下排測試時鐘腳位

724:下排測試模式選擇腳位

725:下排接地腳位

步驟 101:待測試電路板具有至少二適用於DDR5 SDRAM的DIMM插槽

步驟 102:第一檢測板具有第一DIMM連接介面、第一USB-C連接介面以及第二USB-C連接介面

步驟103:第一檢測板透過第一DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一

步驟104:第二檢測板具有第二DIMM連接介面、第三USB-C連接介面以及第四USB-C連接介面

步驟105:第二檢測板透過第二DIMM連接介面插接於待測試電路板的至少二DDR5 SDRAM DIMM插槽其中之一，第三USB-C連接介面與第二USB-C連接介面形成電性連接

步驟106:轉接電路板具有USB-C連接介面以及JTAG連接介面

步驟107:USB-C連接介面與第一USB-C連接介面形成電性連接，轉接電路板提供USB-C連接介面以及JTAG連接介面的資料轉換

步驟108:JTAG控制器具有至少一JTAG插接介面以及外部裝置連接介面

步驟109:至少一JTAG插接介面提供JTAG連接介面插接形成電性連接

步驟110:檢測裝置具有連接介面，連接介面提供與外部裝置連接介面形成電性連接

步驟111:第一檢測板與第二檢測板形成串接，檢測裝置生成DIMM檢測指令，由JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過轉接電路板提供JTAG格式的DIMM檢測指令至對應的第一檢測板以及第二檢測板以依據DIMM檢測指令同時進行對應待測試電路板的DDR5 SDRAM DIMM插槽檢測

第1圖繪示為本發明適用於DDR5 SDRAM DIMM插槽的檢測系統的系統方塊圖。 第2圖繪示為本發明的第一檢測板元件方塊圖。 第3圖繪示為本發明的第二檢測板元件方塊圖。 第4圖繪示為本發明的USB-C連接介面腳位示意圖。 第5圖繪示為本發明的JTAG連接介面腳位示意圖。 第6A圖以及第6B圖繪示為本發明適用於DDR5 SDRAM DIMM插槽的檢測方法的方法流程圖。

10:待測試電路板

11:DIMM插槽

20:第一檢測板

21:第一DIMM連接介面

22:第一USB-C連接介面

23:第二USB-C連接介面

30:第二檢測板

31:第二DIMM連接介面

32:第三USB-C連接介面

33:第四USB-C連接介面

40:轉接電路板

41:USB-C連接介面

42:JTAG連接介面

50:JTAG控制器

51:JTAG插接介面

52:外部裝置連接介面

60:檢測裝置

61:連接介面

Claims (10)

1. 一種適用於DDR5 SDRAM DIMM插槽的檢測系統，其包含：一待測試電路板，具有至少二適用於第五代雙倍資料率同步動態隨機存取記憶體(double data rate fifth-generation synchronous dynamic random-access memory，DDR5 SDRAM)的雙列直插式記憶體模組(Dual In-line Memory Module，DIMM)插槽；一第一檢測板，具有一第一DIMM連接介面、一第一C型通用序列匯流排(Universal Serial Bus Type-C，USB-C)連接介面以及一第二USB-C連接介面，所述第一檢測板透過所述第一DIMM連接介面插接於所述待測試電路板的所述至少二DDR5 SDRAM DIMM插槽其中之一；一第二檢測板，具有一第二DIMM連接介面、一第三USB-C連接介面以及一第四USB-C連接介面，所述第二檢測板透過所述第二DIMM連接介面插接於所述待測試電路板的所述至少二DDR5 SDRAM DIMM插槽其中之一，所述第三USB-C連接介面與所述第二USB-C連接介面形成電性連接；一轉接電路板，具有一USB-C連接介面以及一聯合測試工作群組(Joint Test Action Group，JTAG)連接介面，所述USB-C連接介面與所述第一USB-C連接介面形成電性連接，所述轉接電路板提供所述USR-C連接介面以及所述JTAG連接介面的資料轉換； 一JTAG控制器，具有至少一JTAG插接介面以及一外部裝置連接介面，所述至少一JTAG插接介面提供所述JTAG連接介面插接形成電性連接；及一檢測裝置，具有一連接介面，所述連接介面提供與所述外部裝置連接介面形成電性連接；其中，所述第一檢測板與所述第二檢測板形成串接，所述檢測裝置生成一DIMM檢測指令，由所述JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過所述轉接電路板提供JTAG格式的DIMM檢測指令至對應的所述第一檢測板以及所述第二檢測板以依據所述DIMM檢測指令同時進行對應所述待測試電路板的所述DDR5 SDRAM DIMM插槽檢測。
2. 如請求項1所述的適用於DDR5 SDRAM DIMM插槽的檢測系統，其中所述第一檢測板以及所述第二檢測板更包含直流轉換器(DC converter)、第一Multi_sel晶片、暫存器(Buffer)、第一複雜可程式邏輯裝置(Complex Programmable Logic Device，CPLD)晶片、第二CPLD晶片、微控制器(microcontroller，MCU)、第二Multi_sel晶片以及類比數位轉換器(Analog-to-digital converter，ADC)。
3. 如請求項2所述的適用於DDR5 SDRAM DIMM插槽的檢測系統，其中所述第一DIMM連接介面/所述第二DIMM連接介面分別與所述直流轉換器、所述第一CPLD晶片、所述第二Multi_sel晶片以及所述類比數位轉換器形成電性連接，所述第二USB-C連接介面/所述第四USB-C連接介面與所述第一Multi_sel晶片形成電性連接，所述第一USB-C連接介面/所述第三USB-C連接介 面分別與所述第一Multi_sel晶片以及所述暫存器形成電性連接，所述暫存器分別與所述第二USB-C連接介面/所述第四USB-C連接介面以及所述第一CPLD晶片形成電性連接，所述第一CPLD晶片分別與所述暫存器以及所述第二CPLD晶片形成電性連接，所述第二CPLD晶片分別與所述第一Multi_sel晶片、所述第二Multi_sel晶片、所述第一CPLD晶片以及所述微控制器形成電性連接，所述微控制器分別與所述第二CPLD晶片以及所述類比數位轉換器形成電性連接，所述第二Multi_sel晶片分別與所述第一DIMM連接介面/所述第二DIMM連接介面、所述第二CPLD晶片以及所述類比數位轉換器形成電性連接，所述類比數位轉換器分別與所述第一DIMM連接介面/所述第二DIMM連接介面、所述微控制器以及所述第二Multi_sel晶片形成電性連接。
4. 如請求項1所述的適用於DDR5 SDRAM DIMM插槽的檢測系統，其中所述USB-C連接介面包含有上排腳位組以及下排腳位組，所述上排腳位組中具有一上排測試資料輸入(Test Data In，TDI)腳位、一上排測試資料輸出(Test Data Out，TDO)腳位、一上排測試時鐘(Test Clock，TCK)腳位、一上排測試模式選擇(Test Mode Select，TMS)腳位以及多個上排接地(Ground，GND)腳位，所述下排腳位組中具有一下排測試資料輸入腳位、一下排測試資料輸出腳位、一下排測試時鐘腳位、一下排測試模式選擇腳位以及多個下排接地腳位。
5. 如請求項1所述的適用於DDR5 SDRAM DIMM插槽的檢測系統，其中所述ITAG連接介面呈現上下兩排且每一排具有五個腳位，所述腳位中的一測試時鐘腳位、一測試模式選擇腳位、一測試資料輸入腳位、一測試資料輸出腳位以及多個接地腳位為固定的腳位位置。
6. 一種適用於DDR5 SDRAM DIMM插槽的檢測方法，其包含下列步驟：一待測試電路板具有至少二適用於DDR5 SDRAM的DIMM插槽；一第一檢測板具有一第一DIMM連接介面、一第一USB-C連接介面以及一第二USB-C連接介面；所述第一檢測板透過所述第一DIMM連接介面插接於所述待測試電路板的所述至少二DDR5 SDRAM DIMM插槽其中之一；一第二檢測板具有一第二DIMM連接介面、一第三USB-C連接介面以及一第四USB-C連接介面；所述第二檢測板透過所述第二DIMM連接介面插接於所述待測試電路板的所述至少二DDR5 SDRAM DIMM插槽其中之一，所述第三USB-C連接介面與所述第二USB-C連接介面形成電性連接；一轉接電路板具有一USB-C連接介面以及一JTAG連接介面；所述USB-C連接介面與所述第一USB-C連接介面形成電性連接，所述轉接電路板提供所述USB-C連接介面以及所述JTAG連接介面的資料轉換；一JTAG控制器具有至少一JTAG插接介面以及一外部裝置連接介面； 所述至少一JTAG插接介面提供所述JTAG連接介面插接形成電性連接；一檢測裝置具有一連接介面，所述連接介面提供與所述外部裝置連接介面形成電性連接；及所述第一檢測板與所述第二檢測板形成串接，所述檢測裝置生成一DIMM檢測指令，由所述JTAG控制器轉換為JTAG格式的DIMM檢測指令，再透過所述轉接電路板提供JTAG格式的DIMM檢測指令至對應的所述第一檢測板以及所述第二檢測板以依據所述DIMM檢測指令同時進行對應所述待測試電路板的所述DDR5 SDRAM DIMM插槽檢測。
7. 如請求項6所述的適用於DDR5 SDRAM DIMM插槽的檢測方法，其中所述所述第一檢測板以及所述第二檢測板更包含直流轉換器、第一Multi_sel晶片、暫存器、第一CPLD晶片、第二CPLD晶片、微控制器、第二Multi_sel晶片以及類比數位轉換器。
8. 如請求項7所述的適用於DDR5 SDRAM DIMM插槽的檢測方法，其中所述所述第一DIMM連接介面/所述第二DIMM連接介面分別與所述直流轉換器、所述第一CPLD晶片、所述第二Multi_sel晶片以及所述類比數位轉換器形成電性連接，所述第二USB-C連接介面/所述第四USB-C連接介面與所述第一Multi_sel晶片形成電性連接，所述第一USB-C連接介面/所述第三USB-C連接介面分別與所述第一Multi_sel晶片以及所述暫存器形成電性連接，所述暫存器分別與所述第二USB-C連接介面/所述第四USB-C連接介面以及所述第一CPLD晶片形成電性連接，所述第一CPLD晶片分別與所述暫存器以及所述第二CPLD晶 片形成電性連接，所述第二CPLD晶片分別與所述第一Multi_sel晶片、所述第二Multi_sel晶片、所述第一CPLD晶片以及所述微控制器形成電性連接，所述微控制器分別與所述第二CPLD晶片以及所述類比數位轉換器形成電性連接，所述第二Multi_sel晶片分別與所述第一DIMM連接介面/所述第二DIMM連接介面、所述第二CPLD晶片以及所述類比數位轉換器形成電性連接，所述類比數位轉換器分別與所述第一DIMM連接介面/所述第二DIMM連接介面、所述微控制器以及所述第二Multi_sel晶片形成電性連接。
9. 如請求項6所述的適用於DDR5 SDRAM DIMM插槽的檢測方法，其中所述USB-C連接介面包含有上排腳位組以及下排腳位組，所述上排腳位組中具有一上排測試資料輸入腳位、一上排測試資料輸出腳位、一上排測試時鐘腳位、一上排測試模式選擇腳位以及多個上排接地腳位，所述下排腳位組中具有一下排測試資料輸入腳位、一下排測試資料輸出腳位、一下排測試時鐘腳位、一下排測試模式選擇腳位以及多個下排接地腳位。
10. 如請求項6所述的適用於DDR5 SDRAM DIMM插槽的檢測方法，其中所述ITAG連接介面呈現上下兩排且每一排具有五個腳位，所述腳位中的一測試時鐘腳位、一測試模式選擇腳位、一測試資料輸入腳位、一測試資料輸出腳位以及多個接地腳位為固定的腳位位置。

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