TWI792018B - 形成自我對準帽之方法與裝置 - Google Patents

形成自我對準帽之方法與裝置 Download PDF

Info

Publication number
TWI792018B
TWI792018B TW109123245A TW109123245A TWI792018B TW I792018 B TWI792018 B TW I792018B TW 109123245 A TW109123245 A TW 109123245A TW 109123245 A TW109123245 A TW 109123245A TW I792018 B TWI792018 B TW I792018B
Authority
TW
Taiwan
Prior art keywords
layer
conductive line
dielectric layer
conductive
channel
Prior art date
Application number
TW109123245A
Other languages
English (en)
Other versions
TW202042342A (zh
Inventor
伯葉 伯葉諾夫
肯瓦爾 辛格
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=48192538&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TWI792018(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202042342A publication Critical patent/TW202042342A/zh
Application granted granted Critical
Publication of TWI792018B publication Critical patent/TWI792018B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Cephalosporin Compounds (AREA)
  • Immobilizing And Processing Of Enzymes And Microorganisms (AREA)

Abstract

使一基材之上的一介電層中之至少一導電線凹入，而形成一通道。該通道係自我對準該導電線。可使用一化學劑將該導電線蝕刻到一預定深度，而形成該通道，其中該化學劑包含一抑制劑，用以提供與結晶取向無關的蝕刻之均勻性。在該通道中之該凹入導電線上沈積用來防止電遷移之一覆蓋層。該通道被配置成將該覆蓋層容納在該導電線之寬度內。

Description

形成自我對準帽之方法與裝置
本發明之實施例係有關電子裝置製造之領域，尤係有關互連結構之形成。
由於電子裝置的特徵尺寸(feature size)縮小，所以互連的可靠性對積體電路性能變得極為重要。一般而言，電遷移(electromigration)述及導體中由於導電電子與擴散金屬原子間之動量轉移(momentum transfer)產生的離子移動而造成之材料遷移。此種效應在使用高電流密度的應用中(例如，在涉及邏輯裝置的微電子結構中)尤其重要。通常將金屬覆蓋技術用來防止電遷移。
第1A圖是具有金屬電遷移帽的一典型互連結構之一橫斷面圖。如第1A圖所示，在一介電基材101上形成之諸如線103及104等的金屬互連線原本被一線間隔105間隔開。可使用無電鍍(electroless plating)而在該基材的一平面之上的各別互連線上生長諸如帽111-113等的電遷移帽。一般而言，該等互連線上的該等電遷移帽之生長是 等向性的(isotropic)。可在該基材之上而以垂直及橫向之方式在互連金屬線上生長該電遷移帽。該金屬電遷移帽的橫向生長可產生凸出基材101且超出該等互連線的寬度之諸如一外緣凸出109等的外伸結構。如第1A圖所示，該等金屬帽之橫向生長使線至線間隔自間隔105減少到間隔107。
外緣凸出109之尺寸通常為帽厚度的大約50%。例如，如果兩個相鄰金屬帽有大約10奈米("nm")的厚度，則其外緣凸出的總尺寸可以在大約2×5奈米。因此，線至線間隔可減少了諸如二分之一，而自大約20奈米減少到大約10奈米。
第1B圖是一典型互連結構之一上視圖，該互連結構具有在有諸如互連線123等的一些互連線之基材121的一平面之上以無電方式生長的一些金屬電遷移帽。如第1B圖所示，該基材之上的該等金屬帽之橫向生長增加了線邊緣粗糙程度(Line Edge Roughness；簡稱LER)，且減少了線至線間隔。如第1B圖所示，諸如線至線間隔125等的線至線間隔不受控制地改變。增加的LER及減少的線至線間隔都對該等互連結構的可靠性有不利的影響，且增加了可能導致整個積體電路裝置故障的電流短路之風險。
使一基材之上的一介電層中之至少一導電線凹入，而形成一通道。該通道係自我對準該導電線。可使用一化學 劑將該導電線蝕刻到一預定深度，而形成該通道，其中該化學劑包含一抑制劑，用以提供了與結晶取向(crystallographic orientation)無關的蝕刻之均勻性。在該通道中之該凹入導電線上沈積用來防止電遷移之一覆蓋層。該通道被配置成將該覆蓋層容納在該導電線之寬度內。
101:介電基材
103、104:線
105、107:線間隔
111-113:帽
109:外緣凸出
121、201、301:基材
123、403:互連線
125、405:線至線間隔
203、303、401:介電層
204:光阻層
202:硬遮罩層
206、220:開口
205:導電層
208、304、305:導電線
211、221:厚度
209、317:寬度
207、309:間隔
212、302、307:通道
214、216:側壁
213:深度
315:長度
215、311、319:覆蓋層
400:互連結構
500:資料處理系統
504:記憶體
526:處理邏輯
502:處理器
506:靜態記憶體
518:輔助記憶體
530:匯流排
508:網路介面裝置
510:視訊顯示單元
512:文數字輸入裝置
514:游標控制裝置
516:信號產生裝置
531:機器可存取的儲存媒體
522:軟體
520:網路
530:板
1006:通訊晶片
已參照各附圖而以舉例且非限制之方式說明了本發明，在該等附圖中，相像的代號指示類似的元件，其中：
第1A圖是具有金屬電遷移帽的一典型互連結構之一橫斷面圖。
第1B圖是具有金屬電遷移帽的一典型互連結構之一上視圖。
第2A圖示出用來製造根據本發明的一實施例的一互連結構的一基材之一橫斷面圖。
第2B圖是根據本發明的一實施例而在該基材之上形成一介電層之後的類似於第2A圖之一圖。
第2C圖是根據本發明的一實施例而在該介電層之上沈積一光阻層而在該介電層中形成一或多個開口之後的類似於第2B圖之一圖。
第2D圖是根據本發明的一實施例而在該介電層中形成了一或多個開口之後的類似於第2C圖之一圖。
第2E圖是根據本發明的一實施例而在該介電層之上 沈積了一導電層之後的類似於第2D圖之一圖。
第2F圖是根據本發明的一實施例而在自該介電層的上表面去除該導電層及該基部層中之該等開口之外的一些部分而形成有圖案的導電線之後的類似於第2E圖之一圖。
第2G圖是根據本發明的一實施例而在一基材之上的一介電層中凹入導電線之後的類似於第2F圖之一圖。
第2H圖是根據本發明的一實施例而在將該等覆蓋層選擇性地沈積到該等通道中之各別被凹入的導電線而防止電遷移之後的類似於第2G圖之一圖。
第3A圖是根據本發明的一實施例而在凹入一基材之上的一介電層中之該等導電線之後的一互連結構之三維圖300。
第3B圖是根據本發明的一實施例而在將覆蓋層沈積到該等凹入導電線形成的各別通道之後的類似於第3A圖之一圖310。
第4圖是根據本發明的一實施例而具有被選擇性地沈積到一基材之上的一介電層中之凹入導電線所形成的通道內之覆蓋層之一互連結構400之一上視圖。
第5圖示出一資料處理系統的一實施例之一方塊圖。
在下文之說明中，述及了諸如特定材料或元件尺寸等的許多特定細節，以便提供對本發明的一或多個實施例之 徹底了解。然而，對此項技術具有一般知識者應可了解：可在沒有這些特定細節的情形下實施本發明的該一或多個實施例。在其他的情形中，並未詳述半導體製程、技術、材料、或設備等的習知事項，以避免非必要地模糊了本說明。對此項技術具有一般知識者在參閱所包含的說明之後，將能夠在無須過度實驗之情形下實施適當的功能。
雖然將說明且在各附圖中示出了本發明的某些實施例，但是我們應可了解：這些實施例只是本發明的例示而非限制，且本發明不限於所示及所述的特定結構及配置，這是因為對此項技術具有一般知識者可作出一些修改。
在本說明書中提及"一個實施例"、"另一實施例"、或"一實施例"時，意指以與該實施例有關之方式所述之一特定特徵、結構、或特性被包含在本發明的至少一實施例。因此，在本說明書中各處出現詞語"在一實施例中"或"對於一實施例而言"時，不必然都參照到相同的實施例。此外，可在一或多個實施例中以任何適當的方式結合該等特定特徵、結構、或特性。
此外，本發明的觀點呈現少於所揭示的單一實施例的所有特徵。因此，在實施方式之後的申請專利範圍特此被明確地併入該實施方式，而使每一申請專利範圍獨立對應本發明的一各別之實施例。雖然將參照數個實施例而說明本發明，但是熟悉此項技術者當可了解：本發明不限於所述之該等實施例，而是可在後附的申請專利範圍之精神及範圍內以修改及改變實施本發明。本說明因而將被視為例 示而非限制。
本發明說明了於沈積自我對準金屬帽時控制線邊緣粗糙程度(LER)及線至線間隔之方法及裝置。使至少一導電線凹入，而形成一基材之上的一介電層中之一通道。在該通道中之該凹入導電線上沈積用來防止電遷移之一覆蓋層。該通道係自我對準該導電線。該通道被配置成將該覆蓋層容納在該導電線的寬度內。亦即，使該互連線凹入，而將該帽生長容納在自我對準該互連線之一通道內。如將於下文中進一步詳細說明的，可使用一化學劑將該導電線蝕刻到一預定深度，而形成該通道，其中該化學劑包含一抑制劑，而提供了與結晶取向無關的蝕刻之均勻性。可將本發明所述之方法及裝置用來控制與選擇性沈積之諸如無電鍍鈷帽等的電遷移帽相關聯的LER之增加。亦即，可將一無電鍍帽容納在自我對準一互連線的一凹入處內，而防止通常與被選擇性沈積在金屬互連線上的電遷移帽相關聯的LER之增加以及線至線間隔之減少。消除LER之增加且防止線至線間隔之減少時，可降低故障的風險，且可提高小尺寸的(例如，奈米尺度的)電子裝置之製造良率(manufacturing yield)。該等電子裝置可以是諸如電晶體、記憶體、邏輯裝置等的電腦系統架構裝置、以及任何其他的積體電路及微電子裝置。
第2A圖示出用來製造根據本發明的一實施例的一互連結構的一基材之一橫斷面圖200。在一實施例中，基材201包括一單晶矽。在一實施例中，基材201包括一矽上絕緣 體(Silicon On Insulator；簡稱SOI)。對於替代實施例而言，基材可包含諸如磷化銦、砷化鎵、氮化鎵、矽鍺、及碳化矽等的化合物半導體(compound semiconductor)。在另一實施例中，基材201可包括諸如玻璃及石英。基材201可包含具有諸如電晶體、開關、光電子裝置、電容、電阻、互連(圖中未示出)等的主動及被動裝置的積體電路之一或多個金屬化層(metalization layer)。可以諸如層間介質等的一介電材料(圖中未示出)將基材201的積體電路之該一或多個金屬化層與鄰近的金屬化層隔離。可以通孔(圖中未示出)在電氣上互連該等鄰近的金屬化層。
第2B圖是根據本發明的一實施例而在基材201之上形成一介電層203之後的類似於第2A圖之一圖。在一實施例中，介電層203是一層間介電質(Interlayer Dielectric；簡稱ILD)。在一實施例中，介電層203是諸如二氧化矽、氧化矽、碳摻雜氧化物(Carbon Doped Oxide；簡稱CDO)、或以上各項的任何組合等的一低k值介質。在一實施例中，介電層203包括氮化物、氧化物、聚合物、磷矽玻璃(phosphosilicate glass)、氟矽玻璃(fluorosilicate glass)(SiOF)、有機矽玻璃(organosilicate glass)(SiOCH)、或以上各項的任何組合。在一實施例中，介電層203包括旋塗(spin-on)低k值介電材料。在一實施例中，介電層203是二氧化矽。在另一實施例中，介電層203是氮化矽。可使用任何適當的 沈積技術沈積介電層203。在一實施例中，可使用諸如化學氣相沈積(Chemical Vapor Deposition；簡稱CVD)、濺鍍(sputtering)、旋塗、或另一薄膜沈積技術等的毯覆式沈積(blanket deposition)技術沈積介電層203。在一實施例中，介電層203被沈積到範圍大約為50奈米至2微米之厚度。
第2C圖是根據本發明的一實施例而在介電層203之上沈積一光阻層204而在介電層203中形成一或多個開口之後的類似於第2B圖之一圖。在一實施例中，如第2C圖所示，在介電層203上形成的一硬遮罩層202上沈積光阻層204。在另一實施例中，光阻層204被直接沈積到介電層203上。如第2C圖所示，光阻層204及硬遮罩層202被產生圖案且被蝕刻，而形成諸如開口220等的一些開口。光阻及硬遮罩的圖案產生及蝕刻是對微電子裝置製造技術具有一般知識者所習知的。可使用對微電子裝置製造技術具有一般知識者習知的技術中之一種技術執行光阻的圖案產生及蝕刻。該技術可包含：遮蔽該光阻層；使該被遮蔽層曝光；然後使未被曝光的各部分顯影，以便去除該光阻層中被曝光的該等部分，而在該光阻層中形成一開窗。在一實施例中，可在一電漿反應器中執行曝光及光阻層去除之程序。可使用諸如反應式離子蝕刻(Reactive Ion Etch；簡稱RIE)等的乾式蝕刻、濕式蝕刻、或以上各項技術的任何組合蝕刻硬遮罩層202中之開口，而露出介電層203的一部分。
第2D圖是根據本發明的一實施例而在介電層203中形成了諸如開口206等的一或多個開口之後的類似於第2C圖之一圖。在一實施例中，經由介電層203中之諸如開口220等的開口而實施諸如開口206等的該等開口。在另一實施例中，經由被直接沈積到介電層203上的有圖案之光阻204中之該等開口蝕刻該介電層，而形成該等開口。在一實施例中，使用諸如雷射蝕刻等的非等向乾式蝕刻(anisotropic dry etching)形成介電層203中之諸如溝槽等的開口。在另一實施例中，使用乾式蝕刻、濕式蝕刻、或對微電子裝置製造技術具有一般知識者習知的技術之一組合形成介電層203中之該等開口。在一實施例中，介電層203中之該等開口具有範圍大約為0.005微米(μm)至5μm的寬度、以及範圍大約為0.005μm至10μm的深度。在一實施例中，該製程中稍後在ILD 203內形成的導電線之尺寸決定了該等開口之尺寸。
在形成了諸如開口206等的該等開口之後，去除該光阻及硬遮罩。自介電層203去除該光阻及硬遮罩是對微電子裝置製造技術具有一般知識者所習知的。在一實施例中，可使用一化學技術、機械技術、或以上兩者去除該光阻及硬遮罩。
第2E圖是根據本發明的一實施例而在介電層203之上沈積了一導電層205之後的類似於第2D圖之一圖。如第2E圖所示，導電層205之形成涉及以一導電材料填入介電層203中之該一或多個開口，而形成一或多條導電 線。在一實施例中，先在介電層203上沈積用來覆蓋該等開口的內部側壁及底部之一基部層(圖中未示出)，然後在該基部層上沈積一導電層205。在一實施例中，該基部層包含在一導電障壁層(conductive barrier layer)(圖中未示出)上沈積之一導電晶種層(seed layer)。該晶種層可包括銅，且該導電障壁層可包括鋁、鈦、鉭、氮化鉭、及類似的材料。該導電障壁層可被用來防止導電材料自諸如銅等的該晶種層擴散到ILD 203。此外，該導電障壁層可被用來提供該晶種層(例如，銅)之黏著。在一實施例中，為了形成該基部層，將該導電障壁層沈積到介電層203，而覆蓋該等開口之側壁及底部，然後在該導電障壁層上沈積該晶種層。在另一實施例中，該導電基部層包含被直接沈積到介電層203而覆蓋該等開口之側壁及底部的該晶種層。可使用對半導體製造技術具有一般知識者習知的任何薄膜沈積技術(例如，以濺鍍、毯覆式沈積等的薄膜沈積技術)沈積該導電障壁層及晶種層中之每一層。在一實施例中，該導電障壁層及晶種層中之每一層具有範圍大約為1至100奈米之厚度。在一實施例中，該障壁層可以是被蝕刻而建立至下方金屬層的導電性之一薄介電質。在一實施例中，可完全省略該障壁層，且可利用銅線的適當摻雜，而作出一"自我形成之"障壁。
導電層205填滿諸如開口206等的該等開口，且覆蓋該基部層(圖中未示出)中在介電層203的頂部上的該等開口之外的一些部分。在一實施例中，以一電鍍製程將諸 如銅等的導電層205沈積到銅基部層之該晶種層。在一實施例中，使用對微電子裝置製造技術具有一般知識者習知的一鑲嵌(damascene)製程將導電層205沈積到該等開口。在一實施例中，使用諸如電鍍、無電鍍等的對半導體製造技術具有一般知識者習知的選擇性沈積技術中之一種技術將導電層205沈積到該晶種層上。在一實施例中，對導電層205的材料之選擇決定了對該晶種層的材料之選擇。例如，如果導電層205之材料包含銅，則該晶種層之材料也包含銅。在一實施例中，導電層205包括諸如銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Ag)、鉑(Pt)、或以上各項的任何組合。
第2F圖是根據本發明的一實施例而在自介電層203的上表面去除導電層205及該基部層中之該等開口之外的一些部分而形成諸如導電線208等的有圖案的導電線之後的類似於第2E圖之一圖。可以化學方式(例如，使用蝕刻法)、機械方式(例如，研磨法)、或該等技術的一組合(例如，使用對微電子裝置製造技術具有一般知識者習知的化學機械研磨(Chemical-Mechanical Polishing；簡稱CMP)技術)去除導電層205的一些部分。在一實施例中，使用前文所述之方法在介電層203內形成一或多條有圖案的導電線。在另一實施例中，對介電層203的上表 面上沈積之導電層執行圖案產生及蝕刻，而形成該等導電線。對介電層203的上表面上沈積之導電層執行圖案產生及蝕刻是對微電子裝置製造技術具有一般知識者所習知的。在一實施例中，該導電線之諸如厚度211等的厚度是大約在0.015微米至1微米的範圍。在一實施例中，該導電線之諸如寬度209等的寬度是大約在5奈米至大約500奈米的範圍。在一實施例中，該等導電線間之諸如間隔207等的間隔是自大約5奈米至大約500奈米。在一實施例中，該等導電線間之間隔是自大約2奈米至大約100奈米。
第2G圖是根據本發明的一實施例而在一基材之上的一介電層中凹入諸如導電線208等的導電線之後的類似於第2F圖之一圖。如第2G圖所示，在介電層203中形成諸如通道212等的通道。如第2G圖所示，諸如通道212等的通道具有由介電層203構成的諸如側壁214及216等的側壁、以及諸如由導電線208構成之底部218等的由各別導電線構成之底部。
在一實施例中，該通道具有諸如自大約5奈米至大約50奈米之深度213等的深度。在一實施例中，該通道之深度是自大約2奈米至大約20奈米。在一實施例中，該通道具有自該導電線的諸如第2F圖所示之厚度211等的厚度之大約10%至大約50%的深度。在一實施例中，如將於下文中進一步詳細說明的，該等導電線被凹入到根據覆蓋層的厚度而決定之深度。
第3A圖是根據本發明的一實施例而在凹入一基材301之上的一介電層303中之諸如一導電線305及一導電線304等的導電線之後的一互連結構之三維圖300。基材301、介電層303、以及導電線305及304可以是諸如前文所述之任何各別的基材、介電層、及導電線。如第3A圖所示，凹入該等導電線，而在基材301之上的一介電層303中形成諸如一通道302及一通道307等的通道。如第3A圖所示，該等通道自我對準該等各別的導電線。例如，通道307自我對準導電線305，且通道302自我對準導電線304。如第3A圖所示，通道之諸如長度315等的長度是沿著導電線之長度，且通道之諸如寬度317等的長度是沿著導電線之寬度。在一實施例中，通道之長度實質上大於通道之寬度。在一實施例中，通道之寬度小於100奈米，且通道之長度至少為500奈米。在一實施例中，通道之寬度是自大約5奈米至大約500奈米，且通道之長度是自大約幾百奈米至大約幾百微米。如第3A圖所示，諸如導電線305及304等的該等導電線被諸如間隔309等的距離隔離。在一實施例中，諸如導電線305及304等的該等導電線間之間隔是自大約5奈米至大約500奈米。在一實施例中，諸如導電線305及304等的該等導電線間之間隔是自大約2奈米至大約100奈米。
在一實施例中，凹入諸如線208、線304及305等的導電線涉及使用含有蝕刻劑、氧化劑、抑制劑、及溶劑的化學劑以與結晶取向無關之方式均勻地濕式蝕刻該等導電 線。亦即，將抑制劑及溶劑加至該蝕刻劑時，可在蝕刻期間在導電材料上形成一鈍化層(passivation layer)(圖中未示出)，而以與結晶取向無關之方式均勻地蝕刻該導電材料。含有蝕刻劑、氧化劑、抑制劑、及溶劑的該濕式蝕刻化學劑可控制導電線的蝕刻深度，因而可以只凹入導電線的一部分(例如，5%至50%)。
在一實施例中，用來濕式蝕刻導電線而提供沒有圖案相依性及晶向偏好的通道之該化學劑包含質量佔了大約1%至大約40%的一蝕刻劑、質量佔了大約1%至大約10%的一氧化劑、質量佔了大約0.1%至大約1%的抑制劑、以及質量佔了大約1%至大約60%的一有機溶劑。在一實施例中，用來濕式蝕刻導電線之該化學劑包含質量佔了自大約0.1%至大約70%的一蝕刻劑(取決於該蝕刻劑的蝕刻速率)、質量佔了自大約0.1%至大約10%的一氧化劑(取決於該氧化劑的強度)、質量佔了自大約百萬分之50(50ppm)至大約1%的一抑制劑、以及質量佔了自大約1%至大約60%的一溶劑。
在一實施例中，用來蝕刻導電線之該化學劑可包含：諸如甘胺酸(glycine)、乙二胺四乙酸(ethylenediaminetetraacetic acid)、α-胺基酸(alpha-amino acid)、多元羧酸(polycarboxylic acid)、或以上各項的任何組合等的蝕刻劑；諸如過氧化物(peroxide)、臭氧(ozone)、過錳酸鹽(permanganate)、鉻酸鹽(chromate)、過硼酸鹽 (perborate)、次鹵酸鹽(hypohalite)、或以上各項的任何組合等的氧化劑；諸如唑(azole)、胺(amine)、胺基酸(amino acid)、磷酸鹽(phosphate)、膦酸鹽(phosphonate)、或以上各項的任何組合等的抑制劑；以及溶劑。該溶劑可以是諸如水等的水相系統(aqueous system)(較佳的)或有機溶劑。有機溶劑之例子是丙烯碳酸鹽(propylene carbonate)、環丁碸(sulfolane)、乙二醇醚(glycol ether)、及氯化甲烷(methylene chloride)的有機溶劑。
例如，關於用來蝕刻銅導電線的化學劑中之蝕刻劑，銅金屬通常處於零氧化態(zero oxidation state)。為了蝕刻銅，需要將銅氧化為0+n氧化態，其中n可以是任何1、2、3、或4。第一氧化態及第二氧化態通常是銅的較常見之氧化態。對於被用來作為蝕刻劑的任何分子而言，該分子必須能夠結合處於氧化態1、2、3、或4中之任一氧化態的銅。通常利用一分子中之15族(氮族)、16族(氧族)、或17族(鹵素族)原子進行該結合。在一實施例中，用來蝕刻銅導電線的蝕刻劑是諸如任何甘胺酸、乙二胺四乙酸、α-胺基酸、多元羧酸(例如，係為三羧酸(tricarboxylic acid)之檸檬酸(citric acid))、草酸(oxalic acid)、及丙二酸(malonic acid)等的有機蝕刻劑。
例如，用來蝕刻銅導電線的該化學劑中之氧化劑被用來將銅氧化態自不溶性銅金屬改變為可溶性銅離子。可自 諸如任何過氧化物(例如，過氧化氫(hydrogen peroxide))、臭氧、過錳酸鹽、鉻酸鹽、過硼酸鹽、及次鹵酸鹽等的任何氧化劑中選擇該氧化劑。
例如，為了以均勻且無結晶取向之方式蝕刻構成電流承載線的銅，重要的是將一抑制劑加入該化學劑。抑制劑的作用是形成一鈍化層(自該抑制劑的分子形成的高分子化合物(polymeric compound)，用來以一種特定且週期性之方式結合銅)。在銅的受控制蝕刻期間的該鈍化層之形成對於確保蝕刻的均勻性且防止沿著結晶邊界(例如，晶界(grain boundary)的蝕刻侵襲(例如，形成孔洞(void))是極為重要的。例如，在被選擇的氧化劑及蝕刻劑中不會分解的任何抑制劑都可被用於蝕刻銅導電線之該化學劑。抑制劑的類別是對子裝置製造技術具有一般知識者所習知的。例如，其中包括唑、胺、胺基酸、磷酸鹽、及膦酸鹽的任何有機抑制劑用於蝕刻銅導電線之該化學劑。
在另一實施例中，使用其中包含檸檬酸及過氧化物的一化學劑進行濕式蝕刻，而凹入該等銅導電線。然而，包含檸檬酸及過氧化物的化學劑通常有可能難以控制的高蝕刻速率。此外，包含檸檬酸及過氧化物的化學劑之蝕刻速率取決於可能產生粗糙蝕刻表面的結晶取向。將諸如苯并噻唑(benzothiazole)(BTA)等的腐蝕抑制劑加入該化學劑時，有機溶劑中之檸檬酸及過氧化物的稀釋可大幅減緩蝕刻速率，且消除該蝕刻的結晶本質，例如，消除蝕刻 出沿著晶界的銅中之孔洞，而產生平滑的表面。
在一實施例中，以其中包括將該蝕刻化學劑噴灑或傾注到該等導電線之濕式蝕刻法凹入該等導電線。在一實施例中，以其中包括將該等導電線浸泡在該蝕刻化學劑溶液之濕式蝕刻法凹入該等導電線。在一實施例中，在自大約攝氏15度至大約攝氏50度的溫度下進行濕式蝕刻一段預定時間，而凹入該等導電線。在至少某些實施例中，以諸如電漿蝕刻等的乾式蝕刻法凹入該等導電線。
第2H圖是根據本發明的一實施例而在將該等覆蓋層選擇性地沈積到該等通道中之各別被凹入的導電線而防止電遷移之後的類似於第2G圖之一圖。使用前文所述的化學劑蝕刻出的該等導電線具有可黏著該覆蓋層之平滑且均勻的上表面。如第2H圖所示，覆蓋層215被沈積到通道212內之凹入的導電線208上。在一實施例中，諸如通道212等的通道被配置成將一覆蓋層容納在該覆蓋層之諸如第2F圖所示的寬度209等的寬度內。亦即，該凹入的導電線產生了將該覆蓋層的生長容納在通道內之通道，因而減輕了線至線間隔之減少及LER之增加。如第2H圖所示，覆蓋層215被設置在通道212的該等側壁內之導電線208上。在一實施例中，以無電鍍(例如，鍍製)、化學氣相沈積(CVD)、物理氣相沈積(Physical Vapor Deposition；簡稱PVD)、或對電子裝置製造技術具有一般知識者習知的任何其他的選擇性沈積技術將該覆蓋層沈積到該凹入導電線上。在一實施例中，諸如線208等的導 電線包含一第一金屬，且該覆蓋層包含與該第一金屬不同的一第二金屬，而該第二金屬被用來防止來自該導電線的該第一金屬之電遷移。在一實施例中，用於該覆蓋層之金屬比用於該導電線之金屬重，以便防止電遷移。
例如，可由其中包括銅、鋁之任何金屬製成該導電線。在一實施例中，係由鈷(Co)、諸如硼磷化鈷(CoBP)、鎢硼磷化鈷(CoWBP)、鎢磷化鈷(CoWP)、鎢硼化鈷(CoWB)、鎢磷化鈷(CoWP)等的無電鍍鈷合金、或以上各項的任何組合製成諸如覆蓋層215等的該覆蓋層。在另一實施例中，係由鎳(Ni)、諸如硼磷化鎳(NiBP)、鎢硼磷化鎳(NiWBP)、鎢磷化鎳(NiWP)、鎢硼化鎳(NiWB)、鎢磷化鎳(NiWP)等的無電鍍鎳合金、或以上各項的任何組合製成諸如覆蓋層215等的該覆蓋層。在另一實施例中，係由形式為純元素之諸如鉑(Pt)、鈀(Pd)、釕(Ru)、銥(Ir)、銠(Rh)等的鉑(Pt)族金屬或合金製成諸如覆蓋層215等的該覆蓋層。用於鉑(Pt)族金屬的典型合金元素是鎢(W)、硼(B)、磷(P)。在又一實施例中，係由諸如鉭(Ta)、鎢(W)、鉬(Mo)、或以上各項的組合等的耐火金屬(refractory metal)製成諸如覆蓋層215等的該覆蓋層。
在一實施例中，將鈷覆蓋層沈積到該凹入銅導電層上的一通道內。在一實施例中，將鎳覆蓋層沈積到該凹入銅導電層上的一通道內。在一實施例中，將耐火金屬覆蓋層 沈積到該凹入銅導電層上的一通道內。
在一實施例中，使用無電沈積及諸如化學氣相沈積(CVD)等的氣相沈積中之任一沈積技術將包含鉑(Pt)族金屬、鈷、鎳、或以上各項的組合之該等覆蓋層沈積到諸如銅、鋁等的該等導電層上。在一實施例中，在一實施例中，使用對電子裝置製造技術具有一般知識者習知的CVD及PVD技術中之任何技術將其中包括耐火金屬之該等覆蓋層沈積到諸如銅、鋁等的該等導電層上。在一實施例中，該覆蓋層的諸如厚度221等的厚度是自大約2奈米至大約50奈米。在一實施例中，該覆蓋層之厚度足以防止來自下方的導電層之電遷移。在一實施例中，該覆蓋層具有不大於該覆蓋層被沈積在其內的通道的深度之厚度。
第3B圖是根據本發明的一實施例而在將覆蓋層沈積到該等凹入導電線形成的各別通道之後的類似於第3A圖之一圖310。如第3B圖所示，諸如覆蓋層311及319等的覆蓋層被以前文所述之方式選擇性地沈積到諸如通道302及通道307等的各別通道。如第3A圖所示，該等覆蓋層被容納在其各別的通道內。如第3B圖所示，間隔309將覆蓋層319與覆蓋層311隔離。在一實施例中，導電線305與304間之間隔以及覆蓋層319與311間之間隔是相同的。
第4圖是根據本發明的一實施例而具有被選擇性地沈積到一基材之上的一介電層401中之凹入導電線所形成的通道內之覆蓋層之一互連結構400之一上視圖。如第4圖 所示，諸如互連線403等的該等互連線之LER實質上減少了，該等互連線之邊緣是平滑的，且諸如線至線間隔405等的線至線間隔稱加了且被保持在該等線之間。在一實施例中，該線至線間隔增加了2倍的帽厚度。因而可導致電場及介電崩潰(dielectric breakdown)時間的大幅減少，尤其對於具有20奈米的線及20奈米的間隔的未來技術節點(technology node)更是如此。目前已知可行的最小帽厚度是5奈米。此即意指：在傳統的方法下，遮罩上繪製的線至線間隔將是10奈米，而不是20奈米。此外，外緣凸出的尺寸目前往往是帽厚度的大約50%。對於5-10奈米的典型帽厚度而言，使用前文所述之方法時，LER可減少3-5奈米，且與線寬無關。對於未來的20奈米技術節點而言，LER減少3-5奈米時，可導致互連結構的線至線間隔之15-20%增加。
第5圖示出一資料處理系統500的一實施例之一方塊圖，該資料處理系統500具有諸如電晶體、記憶體504及記憶體518等的記憶體、諸如處理邏輯裝置526等的處理邏輯裝置、以及使用前文所述之方法而建造之任何其他的積體電路及微電子裝置。如第5圖所示，資料處理系統500包含一處理器502，該處理器502具有處理邏輯526。在至少某些實施例中，處理邏輯526包含：一基材之上的一介電層中之至少一導電線；該介電層中且在該導電線之上的一通道；以及該通道中之該至少一導電線上的一覆蓋層，該覆蓋層以前文所述之方式防止電遷移。在至 少某些實施例中，記憶體504及518中之每一記憶體包含：一基材之上的一介電層中之至少一導電線；該介電層中且在該導電線之上的一通道；以及該通道中之該至少一導電線上的一覆蓋層，該覆蓋層以前文所述之方式防止電遷移。
在替代實施例中，該資料處理系統可被連接到(例如，被連線到)一區域網路(Local Area Network；簡稱LAN)、一企業內部網路(intranet)、一企業間網路(extranet)、或網際網路中之其他機器。該資料處理系統可在一主從式網路環境中以一伺服器或一用戶端機器之身分操作，或在一同級間網路(peer-to-peer network)(或分散式網路(distributed network))環境中以一同級機器之方式操作。該資料處理系統可以是個人電腦(Personal Computer；簡稱PC)、平板個人電腦、機上盒(Set-Top Box；簡稱STB)、個人數位助理(Personal Digital Assistant；簡稱PDA)、行動電話、網路設備、伺服器、網路路由器、交換器或橋接器、或能夠執行可指定將被該資料處理系統接受的行動的一組指令(循序的或其他形式的)之任何機器。此外，雖然只示出單一資料處理系統，但是術語"資料處理系統"也將被理解為包括個別地或聯合地執行用來執行本發明所述的該等方法中之任何一或多種方法的一組(或多組)指令之任何群組的資料處理系統。
該例示資料處理系統500包含經由一匯流排530而相 互通訊之一處理器502、一主記憶體504(例如，唯讀記憶體(Read Only Memory；簡稱ROM)、快閃記憶體、諸如同步動態隨機存取記憶體(Synchronous DRAM；簡稱SDRAM)或Rambus動態隨機存取記憶體(Rambus DRAM；簡稱RDRAM)等的動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)、靜態記憶體506(例如，快閃記憶體、靜態隨機存取記憶體(Static Random Access Memory；簡稱SRAM)等的靜態記憶體)、以及一輔助記憶體518(例如，一資料儲存裝置)。
處理器502代表諸如微處理器或中央處理單元等的一或多個一般用途處理裝置。更具體而言，處理器502可以是複雜指令集計算(Complex Instruction Set Computing；簡稱CISC)微處理器、精簡指令集計算(Reduced Instruction Set Computing；簡稱RISC)微處理器、極長指令集(Very Long Instruction Word；簡稱VLIW)微處理器、實施其他指令集的處理器、或實施一些指令集的組合之處理器。處理器502也可以是諸如特定應用積體電路(Application Specific Integrated Circuit；簡稱ASIC)、現場可程式閘陣列(Field-Programmable Gate Array；簡稱FPGA)、數位信號處理器(Digital Signal Processor；簡稱DSP)、或網路處理器等的一或多個特殊用途處理裝置。處理器502被配置成處理邏輯526，以便執行本發明所述之操作。
電腦系統500可進一步包含一網路介面裝置508。電腦系統500亦可包含一視訊顯示單元510(例如，一液晶顯示器(Liquid Crystal Display；簡稱LCD)、發光二極體顯示器(Light Emitting Diode Display；簡稱LED)、或一陰極射線管(Cathode Ray Tube；簡稱CRT)、一文數字輸入裝置512(例如，一鍵盤)、一游標控制裝置514(例如一滑鼠)、及一信號產生裝置516(例如，一喇叭)。
輔助記憶體518可包含一機器可存取的儲存媒體(或尤指一電腦可讀取的儲存媒體)531，該機器可存取的媒體中儲存了用來實施本發明所述的該等方法或功能中之任何一或多種方法或功能之一或多組指令(例如，軟體522)。在電腦系統500執行軟體522期間，可將軟體522完全地或至少部分地儲存在主記憶體504及/或處理器502內，其中主記憶體504及處理器502也構成機器可讀取的儲存媒體。可進一步經由網路介面裝置508及一網路520而傳輸或接收軟體522。
雖然機器可存取的儲存媒體531在一實施例中被示為一單一媒體，但是術語"機器可讀取的儲存媒體"應被理解為包括用來儲存該一或多組指令之一單一媒體或多個媒體(例如，集中式或分散式資料庫及/或相關聯的快取記憶體及伺服器)。術語"機器可讀取的儲存媒體"也應被理解為包括能夠儲存或編碼一組指令以供機器執行且使該機器執行本發明的該等方法中之任何一或多種方法之任何媒 體。術語"機器可讀取的儲存媒體"因而應被理解為包括(但不限於)固態記憶體、光學媒體、及磁性媒體。
在替代實施例中，第5圖示出一計算裝置500。計算裝置500設有一板530。該板可包含其中包括(但不限於)一處理器502及至少一通訊晶片508之一些組件。處理器502在實體上及電氣上被耦合到板530。在某些實施例中，至少一通訊晶片也在實體上及電氣上被耦合到板530。在進一步的實施例中，通訊晶片508被整合在處理器502內。
計算裝置500可根據其應用而包含可以在或可以不在實體上及電氣上被耦合到板530之其他組件。這些其他組件包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機、及大量儲存裝置(諸如硬碟機、固態硬碟、光碟機、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)機等的組件。
通訊晶片508能夠執行無線通訊，以便將資料傳輸進及出計算裝置500。術語"無線"及其衍生物可被用來描述可利用通過非固體介質的被調變之電磁輻射而傳送資料之電路、裝置、系統、方法、技術、或通訊通道等的項目。 該術語並不意味著相關聯的裝置不包含任何導線，但是該等裝置在某些實施例中可能不包含任何導線。通訊晶片508可實施其中包括(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進計畫(Long Term Evolution；簡稱LTE)、演進資料最佳化(Ev-DO)、增強型高速封包接取網路(HSPA+)、增強型高速下行封包存取(HSDPA+)、增強型高速上行封包存取(HSUPA+)、增強型資料GSM環境(EDGE)、全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、劃碼多向近接(CDMA)、分時多向近接(TDMA)、數位增強無線通訊(DECT)、藍牙(Bluetooth)、上述各項的衍生標準或協定、以及被稱為第三代(3G)、第四代(4G)、第五代(5G)、及未來各世代之任何其他無線協定的一些無線標準或協定中之任何無線標準或協定。計算裝置500可包含複數個通訊晶片508。例如，一第一通訊晶片508可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片1006可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊等的較長距離之無線通訊。
計算裝置500之處理器502包含被封裝在處理器502內之一積體電路晶粒。在本發明的某些實施例中，該處理器之該積體電路晶粒包含諸如電晶體或金屬互連等的一或多個裝置，其中係使用可以本發明所述之方式控制沈積自 我對準的金屬帽時的線邊緣粗糙程度及線至線間隔之方法及設備而形成該一或多個裝置。術語"處理器"可參照到用來處理來自暫存器及/或記憶體的電子資料且將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料的任何裝置或裝置的一部分。
通訊晶片508也包括被封裝在通訊晶片508內之一積體電路晶粒。根據本發明的另一實施例，該通訊晶片之該積體電路晶粒包含諸如電晶體或金屬互連等的一或多個裝置，其中係使用可以本發明所述之方式控制沈積自我對準的金屬帽時的線邊緣粗糙程度及線至線間隔之方法及設備而形成該一或多個裝置。
在進一步的實施例中，計算裝置500內所設有之另外組件可包含一積體電路晶粒，該積體電路晶粒包含諸如電晶體或金屬互連等的一或多個裝置，其中係使用可以本發明所述之方式控制沈積自我對準的金屬帽時的線邊緣粗糙程度及線至線間隔之方法及設備而形成該一或多個裝置。
在各實施例中，該計算裝置500可以是膝上型電腦、簡易筆記本電腦、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置500可以是用來處理資料的任何其他電子裝置。
在前文之說明書中，已參照本發明的一些特定實施例 而說明了本發明的實施例。顯然可在不脫離後附的申請專利範圍述及的本發明實施例之較寬廣的精神及範圍下對本發明的實施例作出各種修改。因此，本說明書及各圖式將被視為例示性而非限制性。
301:基材
303:介電層
305:導電線
309:間隔
311、319:覆蓋層

Claims (14)

  1. 一種裝置，包含：
    基材之上的介電層中的至少一第一導電線，該介電層具有上表面；
    該至少一第一導電線上的該介電層中的通道，該通道包含介於該至少一第一導電線與該上表面間的該介電層之側壁，以及
    包含鈷的第一覆蓋層，該第一覆蓋層沈積於包含銅及鈷的該至少一第一導電線上的該通道中，該第一覆蓋層直接沈積於該介電層的該側壁上以防止電遷移，其中該第一覆蓋層的頂部不高於該上表面。
  2. 如請求項1所述之裝置，其中，
    該第一覆蓋層係自我對準該第一導電線。
  3. 如請求項1所述之裝置，更包含，
    第二覆蓋層，選擇性地沈積於該介電層的第二側壁內的第二導電線上，該第二導電線係與該至少一第一導電線距離一第一間隔，且其中該第二覆蓋層與該第一覆蓋層距離該第一間隔。
  4. 如請求項1所述之裝置，其中，
    自該介電層的上表面算起的該至少一第一導電線之深度為5奈米至50奈米。
  5. 如請求項1所述之裝置，其中，
    自該介電層的上表面算起的該第一導電線之深度為該第一導電線的厚度之10%至50%。
  6. 如請求項1所述之裝置，其中，
    該至少一第一導電線是被包含在一資料處理系統中之一互連。
  7. 如請求項1所述之裝置，其中，
    該介電層中之該至少一第一導電線與第二導電線間之間隔是5奈米至500奈米。
  8. 一種方法，包含：
    在基材之上的介電層中形成至少一第一導電線，該介電層具有上表面；
    在該至少一第一導電線上的該介電層中形成通道，該通道包含介於該至少一第一導電線與該上表面間的該介電層之側壁，以及
    形成包含鈷的第一覆蓋層，該第一覆蓋層沈積於包含銅及鈷的該至少一第一導電線上的該通道中，該第一覆蓋層直接沈積於該介電層的該側壁上以防止電遷移，其中該第一覆蓋層的頂部不高於該上表面。
  9. 如請求項8所述之方法，其中，
    該第一覆蓋層係自我對準該第一導電線。
  10. 如請求項8所述之方法，更包含，
    形成第二覆蓋層，該第二覆蓋層係選擇性地沈積於該介電層的第二側壁內的第二導電線上，該第二導電線係與該至少一第一導電線距離一第一間隔，且其中該第二覆蓋層與該第一覆蓋層距離該第一間隔。
  11. 如請求項8所述之方法，其中，
    自該介電層的上表面算起的該至少一第一導電線之深度為5奈米至50奈米。
  12. 如請求項8所述之方法，其中，
    自該介電層的上表面算起的該第一導電線之深度為該第一導電線的厚度之10%至50%。
  13. 如請求項8所述之方法，其中，
    該至少一第一導電線是被包含在一資料處理系統中之一互連。
  14. 如請求項8所述之方法，其中，
    該介電層中之該至少一第一導電線與第二導電線間之間隔是5奈米至500奈米。
TW109123245A 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置 TWI792018B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/US11/59453 2011-11-04
PCT/US2011/059453 WO2013066356A1 (en) 2011-11-04 2011-11-04 Methods and apparatuses to form self-aligned caps

Publications (2)

Publication Number Publication Date
TW202042342A TW202042342A (zh) 2020-11-16
TWI792018B true TWI792018B (zh) 2023-02-11

Family

ID=48192538

Family Applications (5)

Application Number Title Priority Date Filing Date
TW109123245A TWI792018B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW106120928A TWI657536B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW108107479A TWI682500B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW101140536A TWI600113B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW107139026A TWI697984B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置

Family Applications After (4)

Application Number Title Priority Date Filing Date
TW106120928A TWI657536B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW108107479A TWI682500B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW101140536A TWI600113B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置
TW107139026A TWI697984B (zh) 2011-11-04 2012-11-01 形成自我對準帽之方法與裝置

Country Status (5)

Country Link
US (6) US9373584B2 (zh)
KR (8) KR20180015767A (zh)
CN (4) CN107968069B (zh)
TW (5) TWI792018B (zh)
WO (1) WO2013066356A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209073B2 (en) * 2013-03-12 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cap apparatus and method
US11514288B2 (en) * 2014-08-10 2022-11-29 Amatech Group Limited Contactless metal card constructions
EP3238247A4 (en) * 2014-12-24 2018-08-22 Intel Corporation Novel method for creating alternate hardmask cap interconnect structure with increased overlay margin
KR102312732B1 (ko) * 2014-12-24 2021-10-15 인텔 코포레이션 타이트한 피치의 금속 상호접속층들의 상부 및 하부에 비아를 자기 정렬하는 구조체 및 방법
CN105789218A (zh) * 2016-03-10 2016-07-20 京东方科技集团股份有限公司 一种基板、其制作方法及显示装置
KR102604564B1 (ko) * 2016-07-01 2023-11-22 인텔 코포레이션 자기 정렬 게이트 에지 트라이게이트 및 finfet 디바이스들
US9929046B2 (en) 2016-07-21 2018-03-27 International Business Machines Corporation Self-aligned contact cap
WO2018063376A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Selective metal removal for conductive interconnects in integrated circuitry
EP3559983B1 (en) 2016-12-23 2022-04-13 INTEL Corporation Conductive cap-based approaches for conductive via fabrication and structures resulting therefrom
US10347546B2 (en) * 2016-12-23 2019-07-09 Globalfoundries Inc. Integrated circuit structure including power rail and tapping wire with method of forming same
KR102154313B1 (ko) * 2017-08-24 2020-09-09 동우 화인켐 주식회사 필름 안테나 및 이를 포함하는 디스플레이 장치
CN108062181B (zh) * 2018-01-02 2021-08-17 京东方科技集团股份有限公司 基板及其制作方法、电子设备
US11372332B2 (en) * 2018-10-26 2022-06-28 Tokyo Electron Limited Plasma treatment method to improve photo resist roughness and remove photo resist scum
US10957579B2 (en) 2018-11-06 2021-03-23 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same
WO2020140368A1 (en) * 2019-01-03 2020-07-09 Boe Technology Group Co., Ltd. Antenna, smart window, and method of fabricating antenna
KR102268383B1 (ko) * 2019-08-02 2021-06-23 삼성전기주식회사 칩 안테나
US11398377B2 (en) 2020-01-14 2022-07-26 International Business Machines Corporation Bilayer hardmask for direct print lithography
DE102020126161B4 (de) 2020-05-29 2024-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduzierung der Elektromigration
US20230323543A1 (en) * 2022-04-06 2023-10-12 Applied Materials, Inc. Integrated cleaning and selective molybdenum deposition processes
US12080650B1 (en) 2023-10-25 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure with low capacitance and high thermal conductivity

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090200668A1 (en) * 2008-02-07 2009-08-13 International Business Machines Corporation Interconnect structure with high leakage resistance

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
TW400621B (en) * 1998-01-26 2000-08-01 United Microelectronics Corp Metallization structure and the manufacture method thereof
US7338908B1 (en) * 2003-10-20 2008-03-04 Novellus Systems, Inc. Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
US6214728B1 (en) * 1998-11-20 2001-04-10 Chartered Semiconductor Manufacturing, Ltd. Method to encapsulate copper plug for interconnect metallization
US6046108A (en) * 1999-06-25 2000-04-04 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
KR100819730B1 (ko) * 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
EP1338031A2 (en) * 2000-11-15 2003-08-27 Intel Corporation Copper alloy interconnections for integrated circuits and methods of making same
US6977224B2 (en) * 2000-12-28 2005-12-20 Intel Corporation Method of electroless introduction of interconnect structures
JP4198906B2 (ja) 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
DE10224167B4 (de) * 2002-05-31 2007-01-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupferleitung mit erhöhter Widerstandsfähigkeit gegen Elektromigration in einem Halbleiterelement
US7060619B2 (en) * 2003-03-04 2006-06-13 Infineon Technologies Ag Reduction of the shear stress in copper via's in organic interlayer dielectric material
US7008871B2 (en) 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
US20050085031A1 (en) * 2003-10-15 2005-04-21 Applied Materials, Inc. Heterogeneous activation layers formed by ionic and electroless reactions used for IC interconnect capping layers
US7972970B2 (en) 2003-10-20 2011-07-05 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US7531463B2 (en) * 2003-10-20 2009-05-12 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US7193323B2 (en) * 2003-11-18 2007-03-20 International Business Machines Corporation Electroplated CoWP composite structures as copper barrier layers
KR100795364B1 (ko) * 2004-02-10 2008-01-17 삼성전자주식회사 반도체 기판용 세정액 조성물, 이를 이용한 세정 방법 및도전성 구조물의 제조 방법
US6974772B1 (en) * 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7396759B1 (en) * 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
US20060128144A1 (en) * 2004-12-15 2006-06-15 Hyun-Mog Park Interconnects having a recessed capping layer and methods of fabricating the same
US20060138668A1 (en) * 2004-12-27 2006-06-29 Hung-Wen Su Passivation structure for semiconductor devices
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap
US20070048991A1 (en) 2005-08-23 2007-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Copper interconnect structures and fabrication method thereof
US20070049008A1 (en) 2005-08-26 2007-03-01 Martin Gerald A Method for forming a capping layer on a semiconductor device
DE102005046975A1 (de) * 2005-09-30 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht
US7605082B1 (en) * 2005-10-13 2009-10-20 Novellus Systems, Inc. Capping before barrier-removal IC fabrication method
CN100468718C (zh) * 2006-04-30 2009-03-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US7396757B2 (en) 2006-07-11 2008-07-08 International Business Machines Corporation Interconnect structure with dielectric air gaps
US7576003B2 (en) * 2006-11-29 2009-08-18 International Business Machines Corporation Dual liner capping layer interconnect structure and method
KR20090008506A (ko) 2007-07-18 2009-01-22 최병덕 교반특성을 갖는 일체형 이중포장
US20090127097A1 (en) * 2007-11-16 2009-05-21 Kei-Wei Chen Forming Seed Layer in Nano-Trench Structure Using Net Deposition and Net Etch
US7718527B2 (en) * 2008-10-01 2010-05-18 Tokyo Electron Limited Method for forming cobalt tungsten cap layers
US8946896B2 (en) * 2008-12-31 2015-02-03 Stmicroelectronics, Inc. Extended liner for localized thick copper interconnect

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090200668A1 (en) * 2008-02-07 2009-08-13 International Business Machines Corporation Interconnect structure with high leakage resistance

Also Published As

Publication number Publication date
US10446493B2 (en) 2019-10-15
TWI697984B (zh) 2020-07-01
TWI657536B (zh) 2019-04-21
US9373584B2 (en) 2016-06-21
TWI600113B (zh) 2017-09-21
US9627321B2 (en) 2017-04-18
CN109616456A (zh) 2019-04-12
KR101629117B1 (ko) 2016-06-09
TW201941364A (zh) 2019-10-16
CN113725156A (zh) 2021-11-30
CN109616456B (zh) 2023-06-02
US10727183B2 (en) 2020-07-28
CN104025261B (zh) 2018-09-28
KR102151585B1 (ko) 2020-09-03
KR20180038559A (ko) 2018-04-16
KR101684310B1 (ko) 2016-12-08
US20220270978A1 (en) 2022-08-25
CN104025261A (zh) 2014-09-03
KR102306796B1 (ko) 2021-09-30
KR20180015767A (ko) 2018-02-13
US20170207120A1 (en) 2017-07-20
WO2013066356A1 (en) 2013-05-10
KR20140097305A (ko) 2014-08-06
CN107968069A (zh) 2018-04-27
US20200321282A1 (en) 2020-10-08
KR20200104935A (ko) 2020-09-04
KR20190012277A (ko) 2019-02-08
US20150270224A1 (en) 2015-09-24
US20190393157A1 (en) 2019-12-26
KR20160141875A (ko) 2016-12-09
TW201921599A (zh) 2019-06-01
KR20160021902A (ko) 2016-02-26
KR20210118981A (ko) 2021-10-01
CN107968069B (zh) 2021-10-08
TWI682500B (zh) 2020-01-11
TW202042342A (zh) 2020-11-16
TW201336019A (zh) 2013-09-01
TW201804569A (zh) 2018-02-01
US20130256899A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
TWI792018B (zh) 形成自我對準帽之方法與裝置
TW202230479A (zh) 半導體裝置
US10204860B2 (en) Semiconductor device with graphene encapsulated metal and method therefor
JP2010080525A (ja) 半導体装置の製造方法
CN104934368B (zh) 形成自对准帽的方法和设备