KR102151585B1 - 자기 정렬 캡의 형성 방법 및 장치 - Google Patents

자기 정렬 캡의 형성 방법 및 장치 Download PDF

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Abstract

기판 위 유전체층 내의 적어도 하나의 전도성 라인이 리세싱되어 채널이 형성된다. 상기 채널은 상기 전도성 라인에 자기 정렬된다(self-aligned). 상기 채널은 억제제(inhibitor)를 포함하는 화학물질을 이용하여 상기 전도성 라인을 미리정해진 깊이로 에칭함으로써 형성되어 결정학적 배향(crystallographic orientation)과 관계없이 에칭의 균일성을 제공할 수 있다. 상기 채널 내의 상기 리세싱된 전도성 라인 상에 전자이동을 방지하는 캐핑층(capping layer)이 퇴적된다. 상기 채널은 상기 전도성 라인의 폭 내에 상기 캐핑층을 포함하도록 구성된다.

Description

자기 정렬 캡의 형성 방법 및 장치{METHODS AND APPARATUSES TO FORM SELF-ALIGNED CAPS}
본 발명의 실시예는 전자 디바이스의 제조 분야에 관한 것으로, 특히, 상호접속 구조(interconnect structures)의 형성에 관한 것이다.
전자 디바이스의 피처 크기(feature size)가 줄어듬에 따라, 상호접속의 신뢰성이 집적 회로 성능에 중요해 진다. 일반적으로, 전자이동(electromigration)은 전도성 전자와 확산 금속 원자들 사이의 운동량 전달로 인해 도체 내 이온들의 이동에 의해 야기되는 물질의 전달을 말한다. 그 효과는, 예를 들어, 논리 디바이스를 포함하는 마이크로전자 구조에서 고전류 밀도가 사용되는 응용에 특히 중요하다. 전형적으로, 전자이동을 방지하기 위해 금속 캐핑(capping) 기술이 사용되고 있다.
도 1a는 금속 전자이동 캡(caps)을 갖는 전형적인 상호접속 구조의 단면도이다. 도 1a에 도시된 바와 같이, 유전체 기판(101) 상에 형성된 금속 상호접속 라인, 예를 들어, 라인들(103 및 104)은 원래 라인 간격(105)으로 이격되어 있다. 전자이동 캡, 예를 들어, 캡들(111-113)은 무전해 도금(electroless plating)을 이용하여 기판의 평면 위 각 상호접속 라인 상에서 성장될 수 있다. 일반적으로, 상호접속 라인 상에서 전자이동 캡의 성장은 등방성(isotropic)이다. 전자이동 캡은 상호접속 금속 라인 상에서 수직으로뿐만 아니라 기판 위에서 측면으로 성장할 수 있다. 금속 전자이동 캡의 측면 성장은 오버행 구조(overhang structures), 예를 들어, 상호접속 라인의 폭 외부의 기판(101) 위에 돌출되는 오버행(109)을 발생시킬 수 있다. 도 1a에 도시된 바와 같이, 금속 캡의 측면 성장은 라인 간 간격을 간격(105)에서 간격(107)으로 축소시킨다.
전형적으로, 오버행(109)의 크기는 캡 두께의 약 50%이다. 예를 들어, 만일 두 개의 인접 금속 캡이 약 10 나노미터("nm")의 두께를 갖는 경우, 이들의 오버행의 전체 크기는 약 2x5nm일 수 있다. 이와 같이, 라인 간 간격은, 예를 들어, 약 20(nm)에서 약 10nm까지 두 배만큼 축소될 수 있다.
도 1b는 상호접속 라인(123)과 같은 상호접속 라인을 갖는 기판(121)의 평면 위에 무전해로 성장된(electrolessly grown) 금속 전자이동 캡을 갖는 전형적인 상호접속 구조의 평면도이다. 도 1b에 도시된 바와 같이, 기판 위에 금속 캡의 측면 성장은 라인 에지 거칠기(line edge roughness: "LER")를 증가시키고 라인 간 간격을 축소시킨다. 도 1b에 도시된 바와 같이, 라인 간 간격, 예를 들어, 라인 간 간격(125)은 제어하기 힘들게 다양하다. LER의 증가 및 라인 간 간격의 축소는 모두 상호접속 구조의 신뢰성에 부정적인 영향을 미치고, 전류 단락(shorting)의 위험을 증가시켜 집적 회로 디바이스 전체의 오동작을 초래할 수 있다.
본 발명은 예를 들어 예시되고 첨부의 도면으로 제한되지 않으며, 도면에서 같은 참조 부호는 유사한 구성 요소를 나타낸다.
도 1a는 금속 전자이동 캡을 갖는 전형적인 상호접속 구조의 단면도이다.
도 1b는 금속 전자이동 캡을 갖는 전형적인 상호접속 구조의 평면도이다.
도 2a는 본 발명의 일 실시예에 따라 상호접속 구조를 제조하기 위한 기판의 단면도이다.
도 2b는 도 2a와 유사한 것으로, 본 발명의 일 실시예에 따라 기판 위에 유전체층을 형성한 후의 도면이다.
도 2c는 도 2b와 유사한 것으로, 본 발명의 일 실시예에 따라 유전체층 위에 포토레지스트층을 퇴적하여 유전체층에 하나 이상의 개구를 형성한 후의 도면이다.
도 2d는 도 2c와 유사한 것으로, 본 발명의 일 실시예에 따라 유전체층에 하나 이상의 개구를 형성한 후의 도면이다.
도 2e는 도 2d와 유사한 것으로, 본 발명의 일 실시예에 따라 유전체층 위에 전도성층을 퇴적한 후의 도면이다.
도 2f는 도 2e와 유사한 것으로, 본 발명의 일 실시예에 따라 개구 외부의 유전체층의 상부 표면에서 전도성층 및 베이스층의 일부를 제거하여 패터닝된 전도성 라인을 형성한 후의 도면이다.
도 2g는 도 2f와 유사한 것으로, 본 발명의 일 실시예에 따라 기판 위 유전체층 내의 전도성 라인을 리세싱한 후의 도면이다.
도 2h는 도 2g와 유사한 것으로, 본 발명의 일 실시예에 따라 채널 내의 각 리세싱된 전도성 라인 상에 캐핑층을 선택적으로 퇴적하여 정자이동을 방지한 후의 도면이다.
도 3a는 본 발명의 일 실시예에 따라 기판 위 유전체층 내의 전도성 라인을 리세싱한 후 상호접속 구조의 3차원 도면(300)이다.
도 3b는 도 3a와 유사한 것으로, 본 발명의 일 실시예에 따라 리세싱된 전도성 라인에 의해 형성된 각 채널에 캐핑층을 퇴적한 후의 도면(310)이다.
도 4는 본 발명의 일 실시예에 따라 기판 위 유전체층 내의 리세싱된 전도성 라인에 의해 형성된 채널 내에 캐핑층이 선택적으로 퇴적된 상호접속 구조(400)의 평면도이다.
후술하는 설명에서, 본 발명의 하나 이상의 실시예의 완전한 이해를 제공하기 위해 구성 요소의 특정 물질, 치수 등과 같은 많은 구체적인 상세 내용이 기술된다. 그러나, 당업자에게는 본 발명의 하나 이상의 실시예가 이러한 구체적인 상세 내용 없이도 실시될 수 있음이 명백할 것이다. 다른 경우에, 반도체 제조 공정, 기술, 물질, 장비 등은 본 설명을 불필요하게 모호하게 하지 않도록 하기 위해 아주 상세히 설명되지 않았다. 당업자는, 포함된 설명을 이용하면, 과도한 실험 없이 적절한 기능을 구현할 수 있을 것이다.
본 발명의 특정한 예시적인 실시예가 첨부 도면에 기술되고 제시되지만, 그러한 실시예는 단지 예시적인 것에 불과하고 현재의 발명을 제한하지 않으며, 당업자에게 변형이 일어날 수 있기 때문에 본 발명이 제시되고 기술된 특정 구성 및 배치로 한정되지 않음이 이해될 것이다.
본 명세서 전체에 걸쳐 "일 실시예", "또 다른 실시예", 또는 "하나의 실시예"라는 언급은 그러한 실시예와 관련하여 기술된 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 "일 실시예에서" 또는 "하나의 실시예에 대한"이라는 문구의 출현은 반드시 모두가 동일한 실시예를 언급하는 것은 아니다. 또한, 이러한 특정 특징, 구조, 또는 특성은 하나 이상의 실시예에서 어떤 적절한 방식으로 결합될 수 있다.
또한, 본 발명의 양태는 개시된 단일 실시예의 모든 특징보다 적게 존재한다. 따라서, 상세한 설명 뒤이어 오는 청구항들은 명백히 본 상세한 설명에 포함되고, 각 청구항은 본 발명의 개별적 실시예로서 독립적이다. 본 발명이 여러 실시예와 관련하여 기술되었지만, 당업자는 본 발명이 기술된 실시예로 한정되지 않고, 첨부의 청구항의 정신 및 범주 내에서 변형 및 변경과 함께 실시될 수 있음을 인식할 것이다. 따라서, 본 설명은 제한적이라기보다 예시적인 것으로 간주되어야 할 것이다.
본 명세서에는 자기 정렬 금속 캡(self-aligned metal caps)의 퇴적시 라인 에지 거칠기("LER") 및 라인 간 간격을 제어하는 방법 및 장치가 기술된다. 기판 위 유전체층 내에 채널을 형성하기 위해 적어도 하나의 전도성 라인이 리세싱된다(recessed). 채널 내의 리세싱된 전도성 라인 상에 전자이동(electromigration)을 방지하는 캐핑층(capping layer)이 퇴적된다. 채널은 전도성 라인에 자기 정렬된다. 채널은 전도성 라인의 폭 내에 캐핑층을 포함하도록 구성된다. 즉, 상호접속(interconnect) 라인은 상호접속 라인에 자기 정렬된 채널 내에 캡 성장을 포함하도록 리세싱된다. 채널은 아래에서 더 상세히 설명되는 바와 같이 억제제(inhibitor)를 포함하는 화학물질(chemistry)을 이용하여 전도성 라인을 미리정해진 깊이로 에칭함으로써 형성되어 결정학적 배향(crystallographic orientation)과 관계없이 에칭의 균일성을 제공할 수 있다. 본 명세서에 설명된 방법 및 장치는 선택적으로 퇴적된 전자이동 캡, 예를 들어, 무전해(electroless) 코발트 캡과 관련된 LER의 증가를 제어하는데 사용될 수 있다. 즉, 금속 상호접속 라인 상에 선택적으로 퇴적된 전자이동 캡과 전형적으로 관련된 LER의 증가 및 라인 간 간격의 축소는 상호접속 라인에 자기 정렬된 리세싱 내에 무전해 캡을 포함함으로써 방지될 수 있다. LER의 증가를 제거하고 라인 간 간격의 축소를 방지하면 오동작 위험을 줄이고 치수가 축소된(예를 들어, 나노미터 스케일) 전자 디바이스의 제조 수율을 높일 수 있다. 전자 디바이스는, 예를 들어, 컴퓨터 시스템 구조 디바이스, 예를 들어, 트랜지스터, 메모리, 논리 디바이스, 및 어떤 다른 집적 회로 및 마이크로전자 디바이스일 수 있다.
도 2a는 본 발명의 일 실시예에 따라 상호접속 구조를 제조하기 위한 기판의 단면도(200)이다. 일 실시예에서, 기판(201)은 단결정(monocrystalline) 실리콘을 포함한다. 일 실시예에서, 기판(201)은 실리콘 온 인슐레이터("SOI")를 포함한다. 대안의 실시예에서, 기판은 화합물 반도체, 예를 들어, 인듐 인화물(indium phosphide), 갈륨 아세나이드(gallium arsenide), 갈륨 질화물(gallium nitride), 실리콘 게르마늄(silicon germanium), 및 실리콘 카바이드(silicon carbide)를 포함할 수 있다. 또 다른 실시예에서, 기판(201)은, 예를 들어, 유리, 및 석영을 포함할 수 있다. 기판(201)은 능동 및 수동 디바이스, 예를 들어, 트랜지스터, 스위치, 광전 디바이스, 커패시터, 저항기, 인터커넥트(미도시)를 갖는 집적 회로의 하나 이상의 금속화층(metallization layers)을 포함할 수 있다. 기판(201)의 집적 회로의 하나 이상의 금속화층은 유전체 물질(미도시), 예를 들어, 층간 절연막(interlayer dielectric)에 의해 인접 금속화층들로부터 분리될 수 있다. 인접 금속화층들은 비아(미도시)에 의해 전기적으로 상호접속될 수 있다.
도 2b는 도 2a와 유사한 것으로, 본 발명의 일 실시예에 따라 기판(201) 위에 유전체층(203)을 형성한 후의 도면이다. 일 실시예에서, 유전체층(203)은 층간 절연막("ILD")이다. 일 실시예에서, 유전체층(203)은 저-유전율(low-k) 유전체, 예를 들어, 실리콘 이산화물(silicon dioxide), 실리콘 산화물(silicon oxide), 및 탄소 도핑된(doped) 산화물("CDO"), 또는 이들의 어떤 조합이다. 일 실시예에서, 유전체층(203)은 질화물, 산화물, 고분자, 포스포실리케이트 유리(phosphosilicate glass), 플루오로실리케이트(fluorosilicate: "SiOF") 유리, 유기실리케이트 유리(organosilicate glass: "SiOCH"), 또는 이들의 어떤 조합을 포함한다. 일 실시예에서, 유전체층(203)은 스핀 온(spin-on) 저-유전율 유전체 물질을 포함한다. 일 실시예에서, 유전체층(203)은 실리콘 이산화물이다. 다른 실시예에서, 유전체층(203)은 실리콘 질화물이다. 유전체층(203)은 임의의 적절한 퇴적 기술을 이용하여 퇴적될 수 있다. 일 실시예에서, 유전체층(203)은 블랭킷(blanket) 퇴적 기술, 예를 들어, 화학 기상 증착("CVD"), 스퍼터링, 스핀 온, 또는 다른 박막 퇴적 기술을 이용하여 퇴적될 수 있다. 일 실시예에서, 유전체층(203)은 대략 50nm에서 2㎛까지 범위의 두께로 퇴적된다.
도 2c는 도 2b와 유사한 것으로, 본 발명의 일 실시예에 따라 유전체층(203) 위에 포토레지스트층(204)을 퇴적하여 유전체층(203)에 하나 이상의 개구(openings)를 형성한 후의 도면이다. 일 실시예에서, 포토레지스트층(204)은 도 2c에 도시된 바와 같이 유전체층(203) 상에 형성된 하드 마스크층(202) 상에 퇴적된다. 다른 실시예에서, 포토레지스트층(204)은 유전체층(203) 상에 직접 퇴적된다. 도 2c에 도시된 바와 같이, 포토레지스트층(204) 및 하드 마스크층(202)은 패터닝 및 에칭되어 개구(220)와 같은 개구가 형성된다. 포토레지스트 및 하드 마스크의 패터닝 및 에칭은 마이크로전자 디바이스 제조 분야의 당업자에게 알려져 있다. 포토레지스트의 패너닝 및 에칭은 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 기술들 중 하나를 이용하여 수행될 수 있다. 이러한 기술은 포토레지스트층의 마스킹, 마스크층의 노광, 그 다음 미노광 부분의 현상을 포함하여 노광된 포토레지스트층의 일부를 제거하여 포토레지스트층에 윈도우를 형성할 수 있다. 일 실시예에서, 노광 및 포토레지스트층의 제거 공정은 플라즈마 반응기에서 수행될 수 있다. 하드 마스크(202) 내의 개구는 건식 에칭(dry etching), 예를 들어, 반응성 이온 에칭("RIE"), 습식 에칭(wet etching), 또는 이러한 기술들의 어떤 조합을 이용하여 에칭되어 유전체층(203)의 일부를 노출할 수 있다.
도 2d는 도 2c와 유사한 것으로, 본 발명의 일 실시예에 따라 유전체층(203)에 개구(206)와 같은 하나 이상의 개구를 형성한 후의 도면이다. 일 실시예에서, 개구(206)와 같은 개구는 개구(220)와 같이 하드 마스크(203) 내의 개구를 관통하여 에칭된다. 다른 실시예에서, 개구는 유전체층(203) 상에 직접 퇴적된 패터닝된 포토레지스트(204) 내의 개구를 관통하여 유전체층을 에칭하여 형성된다. 일 실시예에서, 유전체층(203) 내의 개구, 예를 들어, 트렌치는 이방성(anisotropic) 건식 에칭, 예를 들어, 플라즈마 에칭을 이용하여 형성된다. 다른 실시예에서, 유전체층(203) 내의 개구는 건식 에칭, 습식 에칭, 또는 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 이러한 기술들의 조합을 이용하여 형성된다. 일 실시예에서, 유전체층(203) 내의 개구는 대략 0.005 마이크로미터("㎛")에서 5㎛까지 범위의 폭과, 대략 0.005㎛에서 10㎛까지 범위의 깊이를 갖는다. 일 실시예에서, 개구의 크기는 본 공정에서 나중에 ILD(203) 내에 형성된 전도성 라인의 크기에 의해 결정된다.
개구(206)와 같은 개구를 형성한 후, 포토레지스트 및 하드 마스크가 제거된다. 유전체층(203)에서 포토레지스트 및 하드 마스크를 제거하는 것은 마이크로전자 디바이스 제조 분야의 당업자에게 알려져 있다. 일 실시예에서, 포토레지스트 및 하드 마스크는 화학적 기술, 기계적 기술, 또는 이들 둘 다를 이용하여 제거될 수 있다.
도 2e는 도 2d와 유사한 것으로, 본 발명의 일 실시예에 따라 유전체층(203) 위에 전도성층(205)을 퇴적한 후의 도면이다. 도 2e에 도시된 바와 같이, 전도성층(205)의 형성은 유전체층(203) 내의 하나 이상의 개구에 전도성 물질을 채워 하나 이상의 전도성 라인을 형성하는 것을 포함한다. 일 실시예에서, 먼저 유전체층(203) 상에 베이스층(미도시)이 퇴적되어 개구의 내측벽과 바닥을 덮고, 그 다음 베이스층 상에 전도성층(205)이 퇴적된다. 일 실시예에서, 베이스층은 전도성 베리어층(미도시) 상에 퇴적된 전도성 시드층(미도시)을 포함한다. 시드층은 구리(copper)를 포함할 수 있고, 전도성 베리어층은 알루미늄(aluminum), 티타늄(titanium), 탄탈륨(tantalum), 탄탈륨 질화물(tantalum nitride), 및 유사 물질을 포함할 수 있다. 전도성 베리어층은 전도성 물질이 시드층, 예를 들어, 구리에서 ILD(203)로 확산하는 것을 방지하는데 사용될 수 있다. 또한, 전도성 베리어층은 시드층(예를 들어, 구리)에 대한 접착성을 제공하는데 사용될 수 있다. 일 실시예에서, 베이스층을 형성하기 위해, 유전체층(203) 상에 전도성 베리어층이 퇴적되어 개구의 측벽과 바닥을 덮은 다음, 전도성 베리어층 상에 시드층이 퇴적된다. 다른 실시예에서, 전도성 베이스층은 유전체층(203) 상에 직접 퇴적되어 개구의 측벽과 바닥을 덮는 시드층을 포함한다. 전도성 베리어층 및 시드층 각각은 반도체 제조 분야의 당업자에게 알려진 임의의 박막 퇴적 기술을 이용하여, 예를 들어, 스퍼터링, 및 블랭킷 퇴적 등에 의해 퇴적될 수 있다. 일 실시예에서, 전도성 베리어층 및 시드층은 각각 대략 1에서 100㎚까지 범위의 두께를 갖는다. 일 실시예에서, 베리어층은 아래의 금속층에 전도성을 확립하도록 에칭된 박막 유전체일 수 있다. 일 실시예에서, 베리어층은 완전히 생략될 수 있고 구리 라인의 적절한 도핑은 "자기 형성(self-forming) 베리어"를 만드는데 사용될 수 있다.
전도성층(205)은 개구(206)와 같은 개구를 채우고, 유전체층(203)의 상부에 있는 개구 외부의 베이스층(미도시)의 일부를 덮는다. 일 실시예에서, 구리로 된 베이스층의 시드층 상에 전도성층(205), 예를 들어, 구리가 전기도금(electroplating) 공정에 의해 퇴적된다. 일 실시예에서, 개구에 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 다마신 공정(damascene process)을 이용하여 전도성층(205)이 퇴적된다. 일 실시예에서, 시드층 상에 반도체 제조 분야의 당업자에게 알려진 선택적인 퇴적 기술 중 하나, 예를 들어, 전기 도금, 및 무전해 도금 등을 이용하여 전도성층(205)이 퇴적된다. 일 실시예에서, 전도성층(205)의 물질의 선택은 시드층의 물질의 선택을 결정한다. 예를 들어, 만일 전도성층(205)의 물질이 구리를 포함하면, 시드층의 물질도 구리를 포함한다. 일 실시예에서, 전도성층(205)은, 예를 들어, 구리(Cu), 루데늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브데늄(Mo), 팔라듐(Pd), 금(Au), 은(Au), 백금(Pt), 또는 이들의 임의의 조합을 포함한다.
도 2f는 도 2e와 유사한 것으로, 본 발명의 일 실시예에 따라 개구 외부의 유전체층(203)의 상부 표면에서 전도성층(205) 및 베이스층의 일부를 제거하여 전도성 라인(208)과 같은 패터닝된 전도성 라인을 형성한 후의 도면이다. 화학적으로, 예를 들어, 에칭을 이용하거나, 기계적으로, 예를 들어, 폴리싱을 이용하거나, 이러한 기술들의 조합, 예를 들어, 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 화학 기계 폴리싱("CMP") 기술을 이용하여 전도성층(205)의 일부가 제거될 수 있다. 일 실시예에서, 전술한 방법을 이용하여 유전체층(203) 내에 하나 이상의 패터닝된 전도성 라인이 형성된다. 다른 실시예에서, 전도성 라인은 유전체층(203)의 상부 표면 상에 퇴적된 전도성층의 패터닝 및 에칭에 의해 형성된다. 유전체층(203)의 상부 표면 상에 퇴적된 전도성층의 패터닝 및 에칭은 마이크로전자 디바이스 제조 분야의 당업자에게 알려져 있다. 일 실시예에서, 전도성 라인의 두께, 예를 들어, 두께(211)는 대략 0.015㎛에서 1㎛까지의 범위에 있다. 일 실시예에서, 전도성 라인의 폭, 예를 들어, 폭(209)은 대략 5㎚에서 약 500㎚까지의 범위에 있다. 일 실시예에서, 전도성 라인들 간의 간격, 예를 들어, 간격(207)은 약 5㎚에서 약 500㎚까지이다. 일 실시예에서, 전도성 라인들 간의 간격은 약 2㎚에서 약 100㎚까지이다.
도 2g는 도 2f와 유사한 것으로, 본 발명의 일 실시예에 따라 기판 위 유전체층 내의 전도성 라인, 예를 들어, 전도성 라인(208)을 리세싱한 후의 도면이다. 도 2g에 도시된 바와 같이, 유전체층(203)에 채널(212)과 같은 채널이 형성된다. 도 2g에 도시된 바와 같이, 채널(212)과 같은 채널은 측벽(214 및 216)과 같은 유전체층(203)으로 만들어진 측벽, 및 전도성 라인(208)으로 만들어진 바닥(218)과 같은, 각 전도성 라인으로 만들어진 바닥을 갖는다.
일 실시예에서, 채널은 약 5㎚에서 약 50㎚까지의 깊이(213)와 같은 깊이를 갖는다. 일 실시예에서, 채널의 깊이는 약 2㎚에서 약 20㎚까지이다. 일 실시예에서, 채널은 도 2f에 도시된 두께(211)와 같은 전도성 라인의 두께의 약 10%에서 약 50%까지의 깊이를 갖는다. 일 실시예에서, 전도성 라인은 아래에서 더 상세히 설명된 바와 같이 캐핑층의 두께에 기초하여 결정되는 깊이로 리세싱된다.
도 3a는 본 발명의 일 실시예에 따라 기판(301) 위 유전체층(303) 내의 전도성 라인(305) 및 전도성 라인(304)과 같은 전도성 라인들을 리세싱한 후 상호접속 구조의 3차원 도면(300)이다. 기판(301), 유전체층(303), 및 전도성 라인(305 및 304)은, 예를 들어, 전술한 바와 같은 각 기판, 유전체층, 및 전도성 라인들 중 어떤 것이라도 될 수 있다. 도 3a에 도시된 바와 같이, 전도성 라인들을 리세싱함으로써 기판(301) 위 유전체층(303)에 채널(302) 및 채널(307)과 같은 채널들이 형성된다. 도 3a에 도시된 바와 같이, 이러한 채널들은 각 전도성 라인들에 자기 정렬된다. 예를 들어, 채널(307)은 전도성 라인(305)에 자기 정렬되고 채널(302)은 전도성 라인(304)에 자기 정렬된다. 도 3a에 도시된 바와 같이, 채널의 길이, 예를 들어, 길이(315)는 전도성 라인의 길이에 따르고, 채널의 폭, 예를 들어, 폭(307)은 전도성 라인의 폭에 따른다. 일 실시예에서, 채널의 길이는 채널의 폭보다 실질적으로 길다. 일 실시예에서, 채널의 폭은 100nm보다 작고, 채널의 길이는 적어도 500nm이다. 일 실시예에서, 채널의 폭은 약 5nm에서 약 500nm까지이고, 채널의 길이는 약 수백 나노미터에서 약 수백 마이크로미터까지이다. 도 3a에 도시된 바와 같이, 전도성 라인(305 및 304)과 같은 전도성 라인은 간격(309)과 같은 거리에 의해 분리된다. 일 실시예에서, 라인(305 및 304)과 같은 전도성 라인들 간의 간격은 약 5nm에서 약 500nm까지이다. 일 실시예에서, 라인(305 및 304)과 같은 전도성 라인들 간의 간격은 약 2nm에서 약 100nm까지이다.
일 실시예에서, 라인(208), 라인(304 및 305)과 같은 전도성 라인들을 리세싱하는 것은 에천트, 산화제, 억제제, 및 용매를 포함하는 화학물질을 이용하여 결정학적 배향과 관계없이 전도성 라인들을 균일하게 습식 에칭하는 것을 포함한다. 즉, 에천트에 억제제 및 용매를 첨가하면 에칭 동안 전도성 물질 상에 패시베이션층(passivation layer)(미도시)을 형성함으로써 결정학적 배향과 관계없이 전도성 물질의 균일한 에칭을 제공한다. 에천트, 산화제, 억제제, 및 용매를 포함하는 습식 에칭 화학물질은 전도성 라인의 에칭의 깊이에 대한 제어를 제공하여, 단지 전도성 라인의 일부(예를 들어, 5%에서 50%까지)만 리세싱될 수 있다.
일 실시예에서, 전도성 라인을 습식 에칭하여 패턴 의존성 및 결정학적 선호가 없는 채널을 제공하는 화학물질은 약 1%에서 약 40% 사이 질량의 에천트, 약 1%에서 약 10% 사이 질량의 산화제, 약 0.1%에서 약 1% 사이 질량의 억제제, 및 약 1%에서 약 60% 사이 질량의 유기 용매를 포함한다. 일 실시예에서, 전도성 라인을 습식 에칭하기 위한 화학물질은 (에천트의 에칭률에 따라) 약 0.1%에서 약 70%까지 질량의 에천트, (산화제의 강도에 따라) 약 0.1%에서 약 10%까지 질량의 산화제, 약 50ppm(parts per million)에서 약 1%까지 질량의 억제제; 및 약 1에서 약 60% 사이 질량의 용매를 포함한다.
일 실시예에서, 전도성 라인을 에칭하기 위한 화학물질은 에천트, 예를 들어, 글리신(glycine), 에틸렌디아민테트라아세트산(ethylenediaminetetraacetic acid), 알파 아미노산(alpha-amino acid), 폴리카르복실산(polycarboxylic acid), 또는 이들의 조합; 산화제, 예를 들어, 과산화물(peroxide), 오존(ozone), 과망간산염(permanganate), 크롬산염(chromate), 과붕산염(perborate), 하이포할라이트(hypohalite), 또는 이들의 조합, 억제제, 예를 들어, 아졸(azole), 아민(amine), 아미노산(amino acid), 인산염(phosphate), 아인산염(phosphonate), 또는 이들의 조합, 및 용매를 포함할 수 있다. 용매는 수성계(권장), 예를 들어, 물, 또는 유기 용매일 수 있다. 유기 용매의 예는 프로필렌 탄산염(propylene carbonate), 술포란(sulfolane), 글리콜 에테르(glycol ethers), 및 염화 메틸렌(methylene chloride) 등이다.
예를 들어, 화학물질에서 구리 전도성 라인을 에칭하기 위한 에천트와 관련하여, Cu 금속은 전형적으로 제로 산화 상태(zero oxidation state)에 있다. 구리를 에칭하기 위해, 구리는 0+n 산화 상태로 산화될 필요가 있고 여기서 'n'은 1, 2, 3 또는 4 중 어떤 것일 수 있다. 전형적으로, 제1 상태 및 제2 상태는 구리의 더 일반적인 산화 상태이다. 어떤 분자가 에천트로 작용하기 위해, 그의 산화 상태 1, 2, 3 또는 4 중 하나에서 구리의 결합이 가능할 필요가 있다. 이러한 결합은 전형적으로 하나의 분자에서 15족(질소 계열), 16족(산소 계열) 또는 17족(할로겐 계열) 원자를 이용하여 일어난다. 일 실시예에서, 구리 전도성 라인을 에칭하기 위한 에천트는 유기 에천트, 예를 들어, 글리신, 에틸렌디아민테트라아세트산, 알파 아미노산, 폴리카르복실산(예를 들어, 트리카르복실산(tricarboxylic acids)인 구연산(citric acid)), 수산(oxalic) 및 말론산(malonic acids) 중 어떤 것이다.
예를 들어, 화학물질에서 구리 전도성 라인을 에칭하기 위한 산화제는 구리 산화 상태를 불용성(insoluble) 구리 금속에서 가용성(soluble) 구리 이온으로 변화하는데 사용된다. 산화제는 산화제들 중 어떤 것, 예를 들어, 과산화물(예를 들어, 과산화 수소), 오존, 과망간산염, 크롬산염, 과붕산염 및 하이포할라이트 중 어떤 것으로부터 선택될 수 있다.
예를 들어, 전류 전달 라인을 구성하는 구리를 균일한 비결정학적 배향으로 에칭하기 위해, 화학물질에 억제제를 첨가하는 것이 중요하다. 억제제의 역할은 패시베이션층(특정한 주기적인 방식으로 억제제 결합 구리의 분자로 형성된 고분자 화합물)을 형성하는 것이다. 구리의 제어 에칭 동안 이러한 패시베이션층의 형성은 에칭의 균일성을 확보하고 결정학적(예를 들어, 그레인(grain)) 입계(boundaries)를 따른 에칭 공격(예를 들어, 보이드 형성)을 방지하는데 중요하다. 예를 들어, 선택된 산화제 및 에천트 결합에서 분해되지 않는 어떤 억제제는 화학물질에서 구리 전도성 라인을 에칭하는데 사용될 수 있다. 억제제의 분류는 전자 디바이스 제조 분야의 당업자에게 알려져 있다. 예를 들어, 아졸, 아민, 아미노산, 인산염 및 아인산염을 포함하는 유기 억제제들 중 어떤 것은 화학물질에서 구리 전도성 라인을 에칭하는데 사용될 수 있다.
또 다른 실시예에서, 전도성 구리 라인은 구연산 및 과산화물을 포함하는 화학물질을 이용하여 습식 에칭에 의해 리세싱된다. 그러나, 구연산 및 과산화물을 포함하는 화학물질은 전형적으로 제어가 어려울 수 있는 고 에칭률을 갖는다. 또한, 구연산 및 과산화물을 포함하는 화학물질의 에칭률은 결정학적 배향에 좌우되어 거친 에칭 표면을 발생할 수 있다. 화학물질에, 부식 억제제, 예를 들어, 벤조트리아졸(benzotriazole: "BTA")을 첨가하고, 및 유기 용매에 구연산 및 과산화물을 희석시키면 에칭률을 크게 낮추고 그레인 입계를 따라 Cu에서 보이드를 에칭하는 것과 같은 에칭의 결정학적 특성을 제거하여 매끈한 표면을 발생할 수 있다.
일 실시예에서, 전도성 라인은 전도성 라인 상에 에칭 화학물질의 분사, 및 주입(pouring) 중 어떤 것을 포함하는 습식 에칭에 의해 리세싱된다. 일 실시예에서, 전도성 라인은 전도성 라인을 에칭 화학 용액에 담그는 것을 포함하는 습식 에칭에 의해 리세싱된다. 일 실시예에서, 전도성 라인은 약 15℃에서 약 50℃까지의 온도에서 미리정해진 시간 동안 습식 에칭에 의해 리세싱된다. 적어도 일부 실시예에서, 전도성 라인은 건식 에칭, 예를 들어, 플라즈마 에칭에 의해 리세싱된다.
도 2h는 도 2g와 유사한 것으로, 본 발명의 일 실시예에 따라 전자이동을 방지하기 위해 채널 내의 각 리세싱된 전도성 라인 상에 캐핑층을 선택적으로 퇴적한 후의 도면이다. 전술한 바와 같이 화학물질을 이용하여 에칭된 전도성 라인은 캐핑층을 접착하기 위해 매끄럽고 균일한 상부 표면을 갖는다. 도 2h에 도시된 바와 같이, 채널(212) 내의 리세싱된 전도성 라인(208) 상에 캐핑층(215)이 퇴적된다. 일 실시예에서, 채널(212)과 같은 채널은 전도성 라인의 폭, 예를 들어, 도 2f에 도시된 폭(209) 내에 캐핑층을 포함하도록 구성된다. 즉, 리세싱된 전도성 라인은 채널을 생성하고 이 채널은 라인 간 간격의 축소 및 LER의 증가를 완화하는 캐핑층의 성장을 채널 내에 포함한다. 도 2h에 도시된 바와 같이, 캐핑층(215)은 채널(212)의 측벽 내의 전도성 라인(208) 상에 배치된다. 일 실시예에서, 캐핑층은 무전해 퇴적(예를 들어, 도금), 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 또는 전자 디바이스 제조 분야의 당업자에게 알려진 어떤 다른 선택적인 퇴적 기술에 의해 리세싱된 전도성 라인 상에 퇴적된다. 일 실시예에서, 라인(208)과 같은 전도성 라인은 제1 금속을 포함하고, 캐핑층은 제1 금속과 다른 제2 금속을 포함하여 제1 금속이 전도성 라인에서 전자이동하는 것을 방지한다. 일 실시예에서, 캐핑층의 금속은 전자이동을 방지하도록 전도성 라인의 금속보다 더 무겁다.
예를 들어, 전도성 라인은 구리, 알루미늄을 포함하여 어떤 금속으로도 제조될 수 있다. 일 실시예에서, 캐핑층(215)과 같은 캐핑층은 코발트("Co"), 코발트 무전해 합금, 예를 들어, CoBP, CoWBP, CoWP, CoWB, CoWP, 또는 이들의 조합으로 제조된다. 다른 실시예에서, 캐핑층(215)과 같은 캐핑층은 니켈("Ni"), 니켈 무전해 합금, 예를 들어, NiBP, NiWBP, NiWP, NiWB, NiWP, 또는 이들의 조합으로 제조된다. 또 다른 실시예에서, 캐핑층(215)과 같은 캐핑층은 백금("Pt")족 금속, 예를 들어, 순수 원소 또는 합금인 Pt, Pd, Ru, Ir, Rh로 제조된다. Pt족 금속의 대표적인 합금 원소는 W, B, P이다. 또 다른 실시예에서, 캐핑층(215)과 같은 캐핑층은 내화(refractory) 금속, 예를 들어, Ta, W, Mo, 또는 이들의 조합으로 제조된다.
일 실시예에서, Co 캐핑층은 리세싱된 Cu 전도성층 상의 채널 내에 퇴적된다. 일 실시예에서, Ni 캐핑층은 리세싱된 Cu 전도성층 상의 채널 내에 퇴적된다. 일 실시예에서, 내화 금속 캐핑층은 리세싱된 Cu 전도성층 상의 채널 내에 퇴적된다.
일 실시예에서, Pt족 금속, Co, Ni, 또는 이들의 조합을 포함하는 캐핑층은 무전해 퇴적, 및 기상 증착, 예를 들어, CVD 중 어떤 것을 이용하여 전도성층, 예를 들어, 구리, 알루미늄 상에 퇴적된다. 일 실시예에서, 내화 금속을 포함하는 캐핑층은 전자 디바이스 제조 분야의 당업자에게 알려진 CVD 및 PVD 기술들 중 어떤 것을 이용하여 전도성층, 예를 들어, 구리, 알루미늄 상에 퇴적된다. 일 실시예에서, 캐핑층의 두께, 예를 들어, 두께(221)는 약 2nm에서 약 50nm까지이다. 일 실시예에서, 캐핑 금속층의 두께는 그 밑에 있는 전도성층에서 전자이동하는 것을 방지하기에 충분하다. 일 실시예에서, 캐핑층은 캐핑층이 퇴적된 채널의 깊이보다 크지 않는 두께를 갖는다.
도 3b는 도 3a와 유사한 것으로, 본 발명의 일 실시예에 따라 리세싱된 전도성 라인에 의해 형성된 각 채널 상에 캐핑층을 퇴적한 후의 도면(310)이다. 도 3b에 도시된 바와 같이, 캐핑층(311 및 319)과 같은 캐핑층은 전술한 바와 같이 채널(302) 및 채널(307)과 같은 각 채널에 선택적으로 퇴적된다. 도 3a에 도시된 바와 같이, 캐핑층은 이들의 각 채널 내에 포함된다. 도 3b에 도시된 바와 같이, 캐핑층(319)은 간격(309)에 의해 캐핑층(311)에서 분리된다. 일 실시예에서, 전도성 라인들(305 및 304) 간의 간격과 캐핑층들(319 및 311) 간의 간격은 동일하다.
도 4는 본 발명의 일 실시예에 따라 기판 위 유전체층(401) 내의 리세싱된 전도성 라인에 의해 형성된 채널 내에 캐핑층이 선택적으로 퇴적된 상호접속 구조(400)의 평면도이다. 도 4에 도시된 바와 같이, 상호접속 라인(403)과 같은 상호접속 라인의 LER은 실질적으로 감소되고, 상호접속 라인의 가장자리는 매끈하고, 라인 간 간격(405)과 같은 라인 간 간격은 라인들 사이에서 증가되어 유지된다. 일 실시예에서, 라인 간 간격은 2x 캡 두께만큼 증가된다. 이는 결과적으로 특히 20nm 라인과 20nm 간격을 갖는 미래의 기술 노드에 대해, 절연 파괴(dielectric breakdown)에 필요한 전기장 및 시간에 있어 꽤 큰 감소를 가져올 수 있다. 현재 작용하는 것으로 알려진 최소 캡 두께는 5nm이다. 이는 통상의 접근법에서 라인 간 간격이 마스크에 20nm 대신 10nm이 이용될 것임을 의미한다. 또한, 현재, 오버행(overhang)에서 돌출부(protrusions)의 크기는 캡 두께의 약 50%인 경향이 있다. 전술한 방법을 이용하는 5-10nm의 전형적인 캡 두께의 경우, LER은 라인 폭과 관계없이 3-5nm만큼 감소될 수 있다. 미래의 20nm 기술 노드의 경우, LER에 있어 3-5nm만큼의 감소는 결과적으로 상호접속 구조의 라인 간 간격에 있어 15-20%의 증가를 가져올 수 있다.
도 5는 하나 이상의 전자 디바이스, 예를 들어, 트랜지스터, 메모리(504), 및 메모리(518)와 같은 메모리, 처리 논리 디바이스(526)와 같은 처리 논리 디바이스, 및 본 명세서에 설명된 방법을 이용하여 구축된 어떤 다른 집적 회로 및 마이크로전자 디바이스를 갖는 데이터 처리 시스템(500)의 예시적인 실시예의 블록도를 도시한다. 도 5에 도시된 바와 같이, 데이터 처리 시스템(500)은 처리 논리(526)를 갖는 프로세서(502)를 포함한다. 적어도 일부 실시예에서, 처리 논리(526)는 본 명세서에 설명된 바와 같이 기판 위 유전체층 내의 적어도 하나의 전도성 라인, 하나의 전도성 라인 위 유전체층 내의 채널; 및 전자이동을 방지하는 채널 내 적어도 하나의 전도성 라인 상의 캐핑층을 포함한다. 적어도 일부 실시예에서, 메모리(504 및 518) 각각은 본 명세서에 설명된 바와 같이 기판 위 유전체층 내의 적어도 하나의 전도성 라인, 하나의 전도성 라인 위 유전체층 내의 채널; 및 전자이동을 방지하는 채널 내 적어도 하나의 전도성 라인 상의 캐핑층을 포함한다.
대안의 실시예에서, 데이터 처리 시스템은 근거리 네트워크(LAN), 인트라넷, 엑스트라넷, 또는 인터넷 내의 다른 머신에 접속(예를 들어, 네트워크)될 수 있다. 데이터 처리 시스템은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신의 능력 내에서, 또는 피어 투 피어(peer-to-peer)(또는 분산형) 네트워크 환경에서 피어 머신으로 동작할 수 있다. 데이터 처리 시스템은 개인용 컴퓨터(PC), 태블릿 PC, 셋탑 박스(STB), 개인 휴대정보 단말기(PDA), 셀룰러폰, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 그 데이터 처리 시스템에 의해 취해질 동작을 명시하는 명령 집합을 (순차적 또는 다른 방법으로) 실행할 수 있는 어떤 머신이라도 될 수 있다. 또한, 단지 단일 데이터 처리 시스템이 예시되지만, 용어 "데이터 처리 시스템"은 또한 여기에 설명된 방법론들 중 임의의 하나 이상을 수행하기 위한 명령 집합(또는 다중 집합)을 개별적으로 또는 연합하여 실행하는 데이터 처리 시스템들의 어떤 집합이라도 포함하는 것으로 간주될 것이다.
예시적인 데이터 처리 시스템(500)은 버스(530)를 통해 서로 통신하는, 프로세서(502), 주 메모리(504)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 램버스 동적 랜덤 액세스 메모리(RDRAM) 등과 같은 DRAM), 정적 메모리(506)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 보조 메모리(518)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(502)는 마이크로프로세서, 또는 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스를 대표한다. 특히, 프로세서(502)는 복합 명령 집합 컴퓨팅(CISC) 마이크로프로세서, 축소 명령 집합 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령 워드(VLIW) 마이크로프로세서, 다른 명령 집합을 실행하는 프로세서, 또는 명령 집합들의 조합을 실행하는 프로세서일 수 있다. 프로세서(502)는 또한 주문형 반도체(ASIC), 필드 프로그램가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 또는 네트워크 프로세서 등과 같은 하나 이상의 특수 목적의 처리 디바이스일 수 있다. 프로세서(502)는 본 명세서에 기술된 동작을 수행하는 처리 논리(526)를 실행하도록 구성된다.
컴퓨터 시스템(500)은 네트워크 인터페이스 디바이스(508)를 더 포함할 수 있다. 컴퓨터 시스템(500)은 또한 비디오 디스플레이 유닛(510)(예를 들어, 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED), 또는 음극 선관(CRT)), 영숫자(alphanumeric) 입력 디바이스(512)(예를 들어, 키보드), 커서 제어 디바이스(514)(예를 들어, 마우스), 및 신호 발생 디바이스(516)(예를 들어, 스피커)를 포함할 수 있다.
보조 메모리(518)는 본 명세서에 기술된 방법 또는 기능들 중 어떤 하나 이상을 구현하는 하나 이상의 명령 집합(소프트웨어(522))이 저장된 머신 액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터 판독가능 저장 매체)(531)를 포함할 수 있다. 소프트웨어(522)는 또한 머신 판독가능 저장 매체를 구성하기도 하는 컴퓨터 시스템(500), 주 메모리(504) 및 프로세서(502)에 의한 그의 실행 동안 주 메모리(504) 내에 및/또는 프로세서(502) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 소프트웨어(522)는 네트워크 인터페이스 디바이스(508)를 경유하여 네트워크(520)를 통해 더 전송되거나 수신될 수 있다.
머신 액세스가능 저장 매체(531)가 예시적인 실시예에서 단일 매체로 제시되지만, 용어 "머신 판독가능 저장 매체"는 하나 이상의 명령 집합을 저장하는 단일 매체 또는 다중 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스, 및/또는 관련 캐시 및 서버)를 포함하는 것으로 간주되어야 한다. 용어 "머신 판독가능 저장 매체"는 또한 머신이 본 발명의 방법론들 중 어떤 하나 이상을 수행하게 하고, 머신에 의해 실행할 명령 집합을 저장하거나 인코딩할 수 있는 어떤 매체라도 포함하는 것으로 간주될 것이다. 따라서, 용어 "머신 판독가능 저장 매체"는, 다음으로 한정되는 것은 아니지만, 고상 메모리, 및 광학 및 자기 매체를 포함하는 것으로 간주될 것이다.
대안의 실시예에서, 도 5는 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 보드(530)를 수용한다. 보드는 다음으로 한정되는 것은 아니지만 프로세서(502) 및 적어도 하나의 통신 칩(508)을 포함하여 다수의 컴포넌트를 포함할 수 있다. 프로세서(502)는 보드(530)에 물리적 및 전기적으로 결합된다. 일부 구현에서, 적어도 하나의 통신 칩(508)은 또한 보드(530)에 물리적 및 전기적으로 결합된다. 다른 구현에서, 통신 칩(508)은 프로세서(502) 내에 통합된다.
그의 응용에 따라, 컴퓨팅 디바이스(500)는 보드(530)에 물리적 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트는, 다음으로 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(GPS) 디바이스, 컴퍼스, 가속기, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(이를 테면 하드디스크 드라이브, 고상 드라이브, 콤팩트 디스크(CD) 드라이브, 디지털 다기능 디스크(DVD) 드라이브 등)를 포함한다.
통신 칩(508)은 컴퓨팅 디바이스(500)로 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조된 전자기 방사를 이용하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 사용될 수 있다. 이러한 용어는 일부 실시예에서 관련 디바이스가 어떤 유선도 포함하지 않을 수 있지만 이들이 어떤 유선도 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(508)은 다음으로 한정되는 것은 아니지만 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정된 어떤 다른 무선 프로토콜을 포함하여 다수의 무선 표준 또는 프로토콜들 중 어떤 것이라도 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩(508)을 포함할 수 있다. 예를 들어, 제1 통신 칩(508)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용일 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(500)의 프로세서(502)는 프로세서(502) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현에서, 프로세서의 집적 회로 다이는 본 명세서에 기술된 바와 같은 자기 정렬 금속 캡의 퇴적시 라인 에지 거칠기 및 라인 간 간격을 제어하는 방법 및 장치를 이용하여 형성된 트랜지스터 또는 금속 인터커넥트와 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 어떤 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(508)은 또한 통신 칩(508) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 기술된 바와 같은 자기 정렬 금속 캡의 퇴적시 라인 에지 거칠기 및 라인 간 간격을 제어하는 방법 및 장치를 이용하여 형성된 트랜지스터 또는 금속 인터커넥트와 같은 하나 이상의 디바이스를 포함한다.
또 다른 구현에서, 컴퓨팅 디바이스(500) 내에 수용된 또 다른 컴포넌트는 본 명세서에 기술된 바와 같은 자기 정렬 금속 캡의 퇴적시 라인 에지 거칠기 및 라인 간 간격을 제어하는 방법 및 장치를 이용하여 형성된 트랜지스터 또는 금속 인터커넥트와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(500)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대정보 단말기(PDA), 울트라 모바일 PC, 모바일폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 또 다른 구현에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 어떤 다른 전자 디바이스라도 될 수 있다.
전술한 명세서에서, 본 발명의 실시예는 이들의 특정한 예시적인 실시예를 참조하여 설명되었다. 다음의 청구항들에서 기술된 바와 같은 본 발명의 실시예의 더 넓은 정신 및 범주로부터 벗어남이 없이 그에 대한 다양한 변형이 이루어질 수 있음이 명백할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미라기보다 예시적인 의미로 간주되어야 할 것이다.

Claims (22)

  1. 집적 회로 구조체로서,
    상부 표면을 갖는 유전체층 - 상기 유전체층은 실리콘, 산소, 및 탄소를 포함함 -; 및
    상기 유전체층 내의 전도성 구조체
    를 포함하고, 상기 전도성 구조체는,
    구리를 포함하는 제1 전도성 물질 - 상기 제1 전도성 물질은 상부 표면을 가지고, 상기 제1 전도성 물질의 상기 상부 표면의 일부는 상기 유전체층의 상기 상부 표면의 일부 아래에 있음 -; 및
    상기 제1 전도성 물질의 상기 상부 표면 상의 제2 전도성 물질 - 상기 제2 전도성 물질은 코발트를 포함하고, 상기 제2 전도성 물질은 상기 유전체층의 상기 상부 표면의 상기 일부와 실질적으로 동일 평면인 일부를 갖는 상부 표면을 가지고, 상기 제2 전도성 물질은 상기 제1 전도성 물질의 상기 상부 표면의 상기 일부와 실질적으로 동일 평면인 일부를 갖는 하부 표면을 더 가지고, 상기 제2 전도성 물질의 하부 표면은 제1 만곡된(curved) 모서리를 가지고, 상기 제2 전도성 물질의 상기 상부 표면은 제2 만곡된 모서리를 더 가지고, 상기 유전체층과 상기 제2 전도성 물질 사이의 접촉 영역은 상기 상기 제2 전도성 물질의 수직 방향 두께보다 작아 상기 유전체층과 상기 제2 전도성 물질 사이의 직접 접촉의 수직 방향 높이가 상기 제2 전도성 물질의 상기 수직 방향 두께보다 작게 제공됨 -; 및
    상기 전도성 구조체를 부분적으로 둘러싸는 베리어층 - 상기 베리어층은 탄탈륨을 포함하고, 상기 베리어층은 상기 제2 전도성 물질의 상기 제2 만곡된 모서리 위로 트렌치의 측벽을 따라 연장됨 -
    을 포함하는, 집적 회로 구조체.
  2. 제1항에 있어서, 상기 제1 전도성 물질은 코발트를 더 포함하는, 집적 회로 구조체.
  3. 제1항에 있어서, 상기 제2 전도성 물질은 붕소 및 인(phosphorous)을 더 포함하는, 집적 회로 구조체.
  4. 제3항에 있어서, 상기 제2 전도성 물질은 텅스텐을 더 포함하는, 집적 회로 구조체.
  5. 제1항에 있어서, 상기 제2 전도성 물질은 텅스텐 및 인을 더 포함하는, 집적 회로 구조체.
  6. 제1항에 있어서, 상기 제2 전도성 물질은 텅스텐 및 붕소를 더 포함하는, 집적 회로 구조체.
  7. 제1항에 있어서, 상기 제2 전도성 물질은 붕소를 더 포함하는, 집적 회로 구조체.
  8. 제1항에 있어서, 상기 제2 전도성 물질은 인을 더 포함하는, 집적 회로 구조체.
  9. 제1항에 있어서, 상기 제2 전도성 물질은 텅스텐을 더 포함하는, 집적 회로 구조체.
  10. 제1항에 있어서, 상기 베리어층은 질소를 더 포함하는, 집적 회로 구조체.
  11. 제1항에 있어서, 상기 유전체층은 저-유전율(low-k) 탄소 도핑된 실리콘 산화물 물질인, 집적 회로 구조체.
  12. 집적 회로 구조체를 제조하는 방법으로서,
    상부 표면을 갖는 유전체층을 형성하는 단계 - 상기 유전체층은 실리콘, 산소, 및 탄소를 포함함 -; 및
    상기 유전체층 내의 전도성 구조체를 형성하는 단계
    를 포함하고, 상기 전도성 구조체를 형성하는 단계는,
    구리를 포함하는 제1 전도성 물질을 형성하는 단계 - 상기 제1 전도성 물질은 상부 표면을 가지고, 상기 제1 전도성 물질의 상기 상부 표면의 일부는 상기 유전체층의 상기 상부 표면의 일부 아래에 있음 -; 및
    상기 제1 전도성 물질의 상기 상부 표면 상의 제2 전도성 물질을 형성하는 단계 - 상기 제2 전도성 물질은 코발트를 포함하고, 상기 제2 전도성 물질은 상기 유전체층의 상기 상부 표면의 상기 일부와 실질적으로 동일 평면인 일부를 갖는 상부 표면을 가지고, 상기 제2 전도성 물질은 상기 제1 전도성 물질의 상기 상부 표면의 상기 일부와 실질적으로 동일 평면인 일부를 갖는 하부 표면을 더 가지고, 상기 제2 전도성 물질의 하부 표면은 제1 만곡된 모서리를 가지고, 상기 제2 전도성 물질의 상기 상부 표면은 제2 만곡된 모서리를 더 가지고, 상기 유전체층과 상기 제2 전도성 물질 사이의 접촉 영역은 상기 상기 제2 전도성 물질의 수직 방향 두께보다 작아 상기 유전체층과 상기 제2 전도성 물질 사이의 직접 접촉의 수직 방향 높이가 상기 제2 전도성 물질의 상기 수직 방향 두께보다 작게 제공됨 -; 및
    상기 전도성 구조체를 부분적으로 둘러싸는 베리어층을 형성하는 단계 - 상기 베리어층은 탄탈륨을 포함하고, 상기 베리어층은 상기 제2 전도성 물질의 상기 제2 만곡된 모서리 위로 트렌치의 측벽을 따라 연장됨 -
    를 포함하는, 집적 회로 구조체를 제조하는 방법.
  13. 제12항에 있어서, 상기 제1 전도성 물질은 코발트를 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  14. 제12항에 있어서, 상기 제2 전도성 물질은 붕소 및 인을 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  15. 제14항에 있어서, 상기 제2 전도성 물질은 텅스텐을 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  16. 제12항에 있어서, 상기 제2 전도성 물질은 텅스텐 및 인을 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  17. 제12항에 있어서, 상기 제2 전도성 물질은 텅스텐 및 붕소를 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  18. 제12항에 있어서, 상기 제2 전도성 물질은 붕소를 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  19. 제12항에 있어서, 상기 제2 전도성 물질은 인을 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  20. 제12항에 있어서, 상기 제2 전도성 물질은 텅스텐을 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  21. 제12항에 있어서, 상기 베리어층은 질소를 더 포함하는, 집적 회로 구조체를 제조하는 방법.
  22. 제12항에 있어서, 상기 유전체층은 저-유전율(low-k) 탄소 도핑된 실리콘 산화물 물질인, 집적 회로 구조체를 제조하는 방법.
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