TWI775771B - 具最佳rsma之soc方法、計算機可讀取記憶體及系統 - Google Patents
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Abstract
一種使用或然性冗餘使用率並使用此率以計算最佳RSMA大小,用於從一組記憶體參數以及單晶片系統(SoC)的記憶體良率確定冗餘使用率的方法。然後以最佳的RSMA大小來製造SoC。
Description
本發明主張於2016年8月31日申請且標題為「在記憶體修復流程中使用之最佳大的小電子熔絲(E-Fuse)的計算」的美國臨時申請案第62/382,099號的優先權,其全部內容併入於本文中以作為參考。本發明也主張於2016年9月1日申請且標題為「在記憶體修復流程中使用之最佳大小的電子熔絲(E-Fuse)的計算」的美國臨時申請案第62/382,656號的優先權,其全部內容併入於本文中以作為參考。
第1圖示出了具有多個模組101、102的單晶片系統100(SoC)的配置。在一些這樣的SoC中,至少其中一個模組101包括伺服器103以及一或更多個修復特徵值(repair signature)記憶體區域(RSMA)106。另一個模組102包括內建自我測試單元(BIST)105以及一或更多個內嵌式記憶體104。在第1圖中所示的範例中,第一模組102a具有四個記憶體104。另一個模組102具有一或兩個記憶體104。伺服器103與模組101內的RSMA 106以及每個模組102中的BIST 105一起作用,以檢測並修復模組102的記憶體104中的故障。每個BIST 105連接至伺服器103。伺服器103提供集中測試存取並可排程要由BIST 105執行的記憶體104的測試。BIST 105在它們連接至的記憶體104上執行測試。這些測試的結果指出記憶體104內是否有任何故障。
第2圖是一個這樣的內嵌式記憶體104的示例。內嵌式記憶體104可具有記憶體主陣列202,記憶體主陣列202具有被組織成列205以及行207的數個記憶體元件201。此外,記憶體104具有也被組織成行與列的冗餘元件204。目前,慣例是將冗餘元件204編組在一起以形成行冗餘組206或列冗餘組302(見第3圖)。此編組使得用於設計以及測試的基礎結構更有效率。第2圖是其中在每個行冗餘組206中兩行冗餘元件204被編組在一起的記憶體104的示例。第3圖是其中在每個列冗餘組302中兩列冗餘元件204被編組在一起的記憶體104的示例。
由BIST 105執行的測試導致指出故障的記憶體元件201的列及/或行的資訊集(通常稱為「修復特徵值」)。BIST 105將修復特徵值回傳至伺服器103。伺服器103將修復特徵值儲存在其中一個RSMA 106中。修復特徵值然後可在修復階段中使用,在修復階段期間,如儲存在RSMA 106中的修復特徵值所指出,伺服器103內的修復引擎107以列冗餘組302或行冗餘組206取代具有故障記憶體元件201的一或更多個列205或行207。冗餘元件204可取代在記憶體主陣列202內的故障記憶體元件201,以在修復引擎107的控制下修復記憶體主陣列202內的故障。
第4圖是在記憶體主陣列202內的第三行的第二列中具有故障記憶體元件401(以實線X示出)的記憶體主陣列202的示例。第4圖的冗餘元件204在行冗餘組206、405中被編組。在一些這樣的冗餘組中,冗餘元件204是不可分離的。這意指,如果在記憶體元件401中檢測到故障,藉由以整個冗餘組取代故障記憶體元件401以及那些附近的操作性記憶體元件來執行修復。例如,為了修復記憶體主陣列202的第3行中的故障記憶體元件401,藉由以整個第一冗餘組206取代記憶體主陣列202的第三以及第四行407來執行修復。也就是說,包括故障記憶體元件401且以虛線X示出的記憶體元件407的兩個連續的行被第一冗餘組206取代。
同樣地,如果在第7行或第8行的記憶體元件409中有額外的故障,此故障是藉由以第二行冗餘組405取代主陣列202的第7行及第8行中的所有元件來修復。因此,由於修復是使用一整個冗餘組做出,不可能使用來自第一行冗餘組206的第一冗餘行來修復第3行,同時留下第4行原封不動,因為所示出的兩個行冗餘組206、405的每一個是兩行寬、且只可作為一個單位來取代主記憶體。此外,不鄰接於彼此的兩個故障行不能被一個行冗餘組修復(例如,第1行不能被第一行冗餘組的第一冗餘行修復,同時第7行是被第一行冗餘組的第二冗餘行修復)。相同的考慮適用於第3圖的列冗餘組302。每個記憶體104可含有任何數目的行/列冗餘組,同時每個行/列冗餘組可含有任何數目的冗餘行/列。然而,每個冗餘組206、405常具有與這樣的冗餘組206、405彼此相同數目的行/列。
在修復階段期間,修復引擎107從一或更多個RSMA 106讀取修復特徵值、並以來自冗餘記憶體組302、405的冗餘列以及行來取代由修復特徵值指出的故障列以及行。對於每個修復,預定數目的位元必須被儲存在RSMA 106中以定位出故障記憶體元件401、409的列以及行。因此,如果所有的冗餘組被使用以做出修復(即,100%的使用率),則RSMA必須足夠大以儲存一個修復乘上冗餘組數目所需的位元數。應注意的是,數個故障記憶體元件201可在一個修復操作中被修復。也就是,由於修復操作將造成整個冗餘組被取代至記憶體104中,數個故障元件201可位在冗餘組所取代的記憶體元件201的相同組內。因此,不管在那次修復期間有多少故障的記憶體元件201會被取代,每次修復只需要一個修復特徵值。
「使用率」是在SoC的壽命期間將會需要的冗餘元件204的相對數目的度量單位,為SoC 100中存在的記憶體元件201總數的百分比。例如,如果在SoC 100中存在有500個冗餘組,20%的使用率意指100個冗餘組將被使用以做出對於SoC的主記憶體陣列的修復。典型地,在修復階段中將使用所有的冗餘組(100%的使用率)的可能性很低。因此,由於RSMA 106的大小決定了SoC 100所需的總面積,傳統的方式是藉由決定近似的「使用率」來降低RSMA的大小。近似的使用率然後用以決定RSMA的近似大小。例如,如果在SoC中存在有500個冗餘元件,20%的使用率意指100個冗餘組將被使用以做出對於SoC的主記憶體陣列的修復。如果每次修復需要10位元被儲存在RSMA 106中,則對於近似20%的使用率,RSMA 106將需要足夠大以儲存總共10位元乘上100次修復,總共1000位元。
此方式的缺點是,其難以計算冗餘組的準確使用率。因此,這樣的方式導致次佳的RSMA大小(即,太大或太小)。如果RSMA大於所需,結果是在SoC中有比理想中所需更多的區域。相反地,如果RSMA小於所需,其將不能儲存足夠的資訊以用於所發生要被修復的所有故障。因此,有需要可更準確地計算使用率並決定適當RSMA大小的方法以及裝置。
揭露的是用於設計單晶片系統(SoC)的系統。所揭露的設計系統使用機率模型以及方程式以計算修復特徵值記憶體區域(常稱為「RSMA」)所需的確切大小,以儲存充分的資訊以在大部分可能的缺陷情況下校正缺陷。為了計算RSMA的大小,揭露了兩個方程式,F1以及F2。第一方程式,F1,基於冗餘元件將被需要以校正記憶體中錯誤的或然率來計算使用率。或然率是使用記憶體參數(字數、每字的位元數、冗餘元件的數目,等等)以及記憶體良率(基於製造廠輸入或歷史資料)來決定。第二方程式,F2,基於由F1所決定的使用率來計算RSMA的適當大小。
此設計系統提供了一種方案,其導致具有基於以冗餘元件可能被使用的計算比率而被最佳化的面積以及俢復效率的SoC。因此,對於使用此方式所設計的SoC,平衡了製造SoC的成本以及SoC執行修復的能力之間的取捨。在附圖以及下面的描述中提出了所揭露的方法以及裝置的一或更多個實施方式的細節。
依照一或更多個各種實施方式,參照下述圖式描述了所揭露的方法以及裝置。僅為了示例的目的提供圖式,且圖式僅描繪所揭露方法以及裝置的一些實施方式的範例。它們不應被視為限制所主張發明的廣泛度、範圍或可應用性。為了示例的清楚以及容易,這些圖式可能未按比例尺。
為了輕易地識別其中特定元件所在的圖式,在元件符號中兩個最小有效數字前的數字或多個數字意指該元件第一次被介紹的圖式編號。例如,模組601,數字「6」在兩個最小有效數字「01」之前。因此,模組601最先出現在第6圖中。
第5圖依照所揭露方法以及裝置的一些實施例示出了可用以設計單晶片系統(SoC)的系統500。系統500包括SoC設計結構模組501、或然率引擎502、記憶體參數源508以及記憶體缺陷密度源514。或然率引擎502包括使用率計算機510、以及RSMA尺寸器512。SoC設計結構模組501是使用可用以製造具有期望規格的SoC的一組參數的模組。
第6圖是這樣的SoC 600的簡化方塊圖。參數包括如由在或然率引擎502內的RSMA尺寸器512所確定的在SoC 600的至少一個模組601中製造的最佳化RSMA 606的大小。在一些實施例中,RSMA是非揮發性記憶體的一個部分。在其他的實施例中,RSMA可位在允許修復特徵值被儲存的任何類型的記憶體中。
使用率計算機510基於由記憶體參數源508以及記憶體缺陷密度源514提供的資訊來確定冗餘使用率。在一些實施例中,記憶體參數源508提供關於記憶體主陣列604的資訊,例如儲存在每個記憶體主陣列604中的字數、記憶體主陣列604內的每字位元數、記憶體主陣列604內的冗餘元件數,等等,記憶體主陣列604包括在SoC 600內的記憶體元件201。記憶體缺陷密度源514基於將於其中製造SoC 600的記憶體604的製造廠所提供的資料或關於已發生在類似條件下製造的記憶體中的故障數的歷史資料來提供資訊。依照所揭露的方法以及裝置的一些實施例,SoC 600的模組601、602內的一或更多的記憶體604以如第2圖、第3圖或第4圖以及上面討論的來安排。
此資訊用以確定任何特定記憶體元件201將有缺陷的可能性。使用率計算機510使用第一方程式從兩個來源508、514所提供的資訊來計算記憶體冗餘使用率。RSMA尺寸器512使用第二方程式基於由使用率計算機510計算出的冗餘使用率來計算最佳大小以及將要在SoC 600的一或更多個模組601內製造的RSMA606數目。來自RSMA尺寸器512的輸出然後用以設計SoC結構501。更特別地,或然率引擎502的輸出被提供作為輸入至SoC設計結構501的輸入。SoC設計結構501使用來自或然率引擎502的輸入來確定最佳RSMA 606的大小,其用於與被提供至或然率引擎502的資訊有關的特定SoC設計。在下面提供了關於或然率引擎502的操作的細節。
模組601包括伺服器603。伺服器603包括修復引擎607。在一些實施例中,伺服器耦合至SoC 600的一或更多個模組602內的多個內建自我測試單元(BIST)605的每一個。BIST 605每個耦合至一或更多個相關聯的記憶體604。伺服器603與BIST 605通訊以協調相關聯的記憶體604的自我測試。如果由BIST 605檢測到故障,故障的位置被傳達至伺服器603並儲存在適當的RSMA 606。修復引擎 607然後可從RSMA606存取資訊、並藉由以冗餘記憶體組取代由RSMA 606指出為故障的那些記憶體元件來對記憶體604做出修復。在一些替代的實施例中,修復引擎607可直接地耦合至每個模組602內的記憶體主陣列604。在這樣的例子中,伺服器協調並控制測試該記憶體主陣列故障以及以冗餘組取代該記憶體主陣列604中故障記憶體元件401的操作。
第7圖是示出記憶體修復過程700的流程圖。一開始,從多個記憶體參數以及從記憶體良率(方塊702)計算冗餘使用率。記憶體修復過程700使用使用率以計算最佳RSMA大小(方塊704)。SoC設計結構501被提供了最佳的RSMA大小(方塊706)。
此方程式是基於隨機變數的期望值,其中:N
是在記憶體中的行數(如儲存在記憶體參數源508中);c
是在記憶體中的冗餘組數目(如儲存在記憶體參數源508中); l是每個冗餘組的元件數目(如儲存在記憶體參數源508中);以及y
是記憶體中一行的記憶體良率(如儲存在記憶體缺陷密度源514中)。y
的值可由記憶體缺陷密度源514或由外部裝置計算、並儲存在記憶體缺陷密度源514內。可基於記憶體晶粒面積以及記憶體缺陷密度(d 0
)使用熟知的方程式來確定此值,例如根據泊松模型(Poisson model):等式2
其中n
是記憶體中的行數,且e
是自然對數的底數。
其中: efuse_size是RSMA所需的位元數;M
是群組中的記憶體數目;u i
是第i個記憶體的冗餘使用率;以及F
是一個冗餘所需的RSMA位元數,F
的計算是簡單且直接的,且其取決於實施。
表1示出了被執行以確定對於三個不同方案的SoC設計的記憶體冗餘使用率的計算結果。如果在稍後的時間實施另一個方案,其只有20,000個記憶體例子中的10個需要修復(即,0.05%的冗餘使用率),基於上述所揭露的方程式,RSMA會具有與方案3近似相同的等級。
範例2: 對於第五方案,其中RSMA 606被製造為32位元x 32位元區段的非揮發性記憶體以及其中SoC設計包括5個模組,使用基於上述方程式的最佳RSMA大小的晶片面積節省可被計算如下:
如果假設100%的冗餘使用率,RSMA的位元數被計算為4519;則會需要5區段的32位元x 32位元(1024位元)的非揮發性記憶體,以製造足夠大的RSMA以儲存必要的資訊。如果使用16nm技術節點,這會需要4200422.649um2
的晶片總面積。
或者,考慮到所討論的記憶體的記憶體良率,藉由實施所揭露的方法以確定最佳的RSMA大小,RSMA所需能夠儲存的位元數可被降低至低於71個RSMA位元。因此,只需要一個32 x 32(1024位元)區段的非揮發性記憶體,以實施可支援所計算的使用率的RSMA。如果使用較小區段的非揮發性記憶體以製造RSMA,例如16位元x 8位元(128位元)的區段,則所需的71位元將符合在甚至更小的面積內。因此,甚至以32位元x 32位元的非揮發性記憶體區段,晶片總面積可被降低至4007924.697um2
;導致近似4.58%的面積節省。使用較小區段的非揮發性記憶體以製造RSMA 606可降低晶片總面積,使節省甚至大於4.58%。
第8圖是使用方程式1以計算一個記憶體的冗餘使用率(使用用於列或行的冗餘元件)的流程圖。使用率計算機510接收記憶體列(當記憶體具有列冗餘元件時)或記憶體行(當記憶體具有行冗餘元件時)的數目(方塊801)。此外,使用率計算機510接收記憶體中的冗餘組數(方塊803)。使用率計算機510也接收每個冗餘組的冗餘元件數目(方塊805)以及一個記憶體列(當記憶體具有列冗餘元件時)或一個記憶體行(當記憶體具有行冗餘元件時)的記憶體良率(方塊807)。使用率計算機510然後使用這些接收的值以計算一個記憶體的冗餘使用率(方塊809)。
第9圖是示出方程式2的使用以計算最佳RSMA大小的流程圖。一開始,用於維持累積冗餘使用率(在本文中稱為「ARUR」)的變數被設定為零(方塊901)。接下來,從記憶體參數源508接收一個冗餘元件所需的RSMA位元數(方塊903)。或者,RSMA位元數的來源可為記憶體參數源508之外的東西。接下來,選擇關於第一記憶體604的計算(方塊905)。使用第一方程式(如第8圖中所示)來計算此第一記憶體的冗餘使用率(方塊907)。在一個實施例中,這樣的計算使用率所需的RSMA位元數被確定(即,使用率乘上一個修復所需的位元數)並儲存在ARUR變數中(方塊909)。或者,使用率本身被儲存在ARUR中。無論以任何方式,做出關於是否已確定所有的記憶體604的使用率的確認。如果尚未確定所有的記憶體604的使用率,則在方塊907中確定下一個記憶體604的使用率。重複方塊905到911直到對於SoC 600中的所有記憶體方塊的使用率已被累積在ARUR中,在此時ARUR的值是等於RSMA中所需的總位元數或所有記憶體604的總使用率,其然後可乘上一個修復的位元數(方塊913)。
BIST、105、605‧‧‧內建自我測試單元RSMA、106、606‧‧‧修復特徵值(repair signature)記憶體區域SoC、100、600‧‧‧單晶片系統101、102、601、602‧‧‧模組102a‧‧‧第一模組103、603‧‧‧伺服器104、604‧‧‧記憶體107、607‧‧‧修復引擎201、407、409‧‧‧記憶體元件202‧‧‧記憶體主陣列204‧‧‧冗餘元件205‧‧‧列206、405‧‧‧行冗餘組207‧‧‧行302‧‧‧列冗餘組401‧‧‧故障記憶體元件500‧‧‧系統501‧‧‧SoC設計結構模組502‧‧‧或然率引擎508‧‧‧記憶體參數源510‧‧‧使用率計算機512‧‧‧RSMA尺寸器514‧‧‧記憶體缺陷密度源700‧‧‧記憶體修復過程
第1圖示出了依照所揭露方法以及裝置的一個實施例的SoC模組的配置。 第2圖示出了具有行冗餘組的記憶體結構。 第3圖示出了具有列冗餘組的記憶體結構。 第4圖是在記憶體主陣列內的第三行的第二列中具有故障記憶體元件的記憶體主陣列的示例。 第5圖依照所揭露方法以及裝置的一些實施例示出了可用以設計單晶片系統(SoC)的系統500。 第6圖是SoC的簡化方塊圖。 第7圖是依照所揭露方法以及裝置的一個實施例的記憶體修復過程。 第8圖是依照所揭露方法以及裝置的一個實施例,基於隨機變數的期望值,使用方程式1以計算一個記憶體(針對列或行冗餘元件)的冗餘使用率的流程圖。 第9圖是依照所揭露方法以及裝置的一個實施例使用方程式2以計算最佳RSMA大小的流程圖。
應了解的是,可以修飾以及改變來實施所揭露的方法以及裝置,且本發明應只由申請專利範圍以及其均等物所限制。
RSMA:修復特徵值(repair signature)記憶體區域
SoC:單晶片系統
700:記憶體修復過程
Claims (13)
- 一種用於製造具有一修復特徵值記憶體區域(RSMA)的一單晶片系統(SoC)的方法,該方法包括:從多個記憶體參數以及一記憶體良率計算一冗餘使用率;基於該冗餘使用率以及對於一冗餘組中的M個記憶體的每一個在該SoC中在一記憶體陣列中需要修復一缺陷的一RSMA位元數,以確定一RSMA大小;以及以該RSMA大小在該SoC內配置該RSMA,其中該多個記憶體參數包含下述至少其中之一:一行數;一冗餘組數;以及每個冗餘組的一元件數。
- 如申請專利範圍第1項所述的方法,其中該RSMA作為一非揮發性記憶體被實施在該SoC內。
- 如申請專利範圍第1項所述的方法,更包括配置該SoC以包括多個模組,至少一個模組包括該RSMA以及一伺服器。
- 如申請專利範圍第3項所述的方法,其中該SoC的該多個模組的至少其中之一包括一內建自我測試單元(BIST)以及至少一個記憶體主陣列。
- 如申請專利範圍第4項所述的方法,其中該記憶體主陣列的至少其中之一具有被安排成列以及行的多個記憶體元件。
- 如申請專利範圍第3項所述的方法,其中該伺服器包括一修復引擎。
- 如申請專利範圍第1項所述的方法,其中該冗餘使用率是一或然性冗餘使用率。
- 如申請專利範圍第1項所述的方法,其中使用該冗餘使用率包括 對於在該冗餘組中的M個記憶體的每一個,加總該冗餘使用率與在該SoC中在一記憶體主陣列中需要修復一缺陷的一RSMA位元數的一乘積,以計算一最佳RSMA大小。
- 如申請專利範圍第1項所述的方法,其中該記憶體良率是使用基於一記憶體晶粒面積以及一記憶體缺陷密度的一方程式來確定。
- 如申請專利範圍第1項所述的方法,其中該記憶體良率是根據一泊森模型來確定。
- 如申請專利範圍第1項所述的方法,其中該冗餘使用率是藉由重複地加總該記憶體良率與從在該記憶體中的該行數以及在該記憶體中的該冗餘組數推導出來的多個總和的多個乘積而被計算。
- 一種計算機可讀取記憶體,包括用於製造具有一修復特徵值記憶體區域(RSMA)的一單晶片系統(SoC)的多個指令,該多個指令使該計算機以:從複數記憶體參數以及一記憶體良率計算一冗餘使用率;使用該冗餘使用率以計算一最佳RSMA大小;以及以該最佳RSMA大小配置該SoC中的一RSMA,其中該複數記憶體參數包含下列至少其中之一:行數;冗餘組數;以及每個冗餘組的一元件數。
- 一種用於計算一最佳修復特徵值記憶體區域(RSMA)大小之系統,包括:一或然率引擎,配置以從複數記憶體參數以及一記憶體良率計算一冗餘使用率;一記憶體參數源,耦接該或然率引擎,且配置以提供該複數記憶體參數; 一記憶體缺陷密度源,耦接該或然率引擎,且配置以提供該記憶體良率;一單晶片系統(SoC)設計結構模組,耦接該或然率引擎,且配置以:將具有一RSMA的一SoC使用該冗餘使用率以計算該最佳RSMA大小以及以該最佳RSMA大小配置該SoC中的該RSMA而進行製造;其中該該複數記憶體參數包含下列至少其中之一:行數;冗餘組數;以及每個冗餘組的一元件數。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662382099P | 2016-08-31 | 2016-08-31 | |
US62/382,099 | 2016-08-31 | ||
US201662382656P | 2016-09-01 | 2016-09-01 | |
US62/382,656 | 2016-09-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201812787A TW201812787A (zh) | 2018-04-01 |
TWI775771B true TWI775771B (zh) | 2022-09-01 |
Family
ID=62063975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106129161A TWI775771B (zh) | 2016-08-31 | 2017-08-28 | 具最佳rsma之soc方法、計算機可讀取記憶體及系統 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10789398B2 (zh) |
TW (1) | TWI775771B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10495691B2 (en) * | 2018-02-09 | 2019-12-03 | Nxp Usa, Inc. | System architecture method and apparatus for adaptive hardware fault detection with hardware metrics subsystem |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6745370B1 (en) * | 2000-07-14 | 2004-06-01 | Heuristics Physics Laboratories, Inc. | Method for selecting an optimal level of redundancy in the design of memories |
US20060274586A1 (en) * | 2004-12-01 | 2006-12-07 | Tomohisa Takai | Semiconductor memory device with redundancy function |
US7237154B1 (en) * | 2001-06-29 | 2007-06-26 | Virage Logic Corporation | Apparatus and method to generate a repair signature |
US7330383B2 (en) * | 2005-02-17 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with a plurality of fuse elements and method for programming the device |
US7415640B1 (en) * | 2003-10-13 | 2008-08-19 | Virage Logic Corporation | Methods and apparatuses that reduce the size of a repair data container for repairable memories |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003509804A (ja) * | 1999-09-15 | 2003-03-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | メモリ検査方法 |
US7127647B1 (en) * | 2001-06-29 | 2006-10-24 | Virage Logic Corporation | Apparatus, method, and system to allocate redundant components |
US7093156B1 (en) * | 2002-05-13 | 2006-08-15 | Virage Logic Corp. | Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation |
US7290186B1 (en) * | 2003-09-16 | 2007-10-30 | Virage Logic Corporation | Method and apparatus for a command based bist for testing memories |
US7898882B2 (en) * | 2006-06-23 | 2011-03-01 | Synopsys, Inc. | Architecture, system and method for compressing repair data in an integrated circuit (IC) design |
US9496052B2 (en) * | 2014-12-11 | 2016-11-15 | Freescale Semiconductor, Inc. | System and method for handling memory repair data |
-
2017
- 2017-08-23 US US15/684,780 patent/US10789398B2/en active Active
- 2017-08-28 TW TW106129161A patent/TWI775771B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6745370B1 (en) * | 2000-07-14 | 2004-06-01 | Heuristics Physics Laboratories, Inc. | Method for selecting an optimal level of redundancy in the design of memories |
US7237154B1 (en) * | 2001-06-29 | 2007-06-26 | Virage Logic Corporation | Apparatus and method to generate a repair signature |
US7415640B1 (en) * | 2003-10-13 | 2008-08-19 | Virage Logic Corporation | Methods and apparatuses that reduce the size of a repair data container for repairable memories |
US20060274586A1 (en) * | 2004-12-01 | 2006-12-07 | Tomohisa Takai | Semiconductor memory device with redundancy function |
US7330383B2 (en) * | 2005-02-17 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with a plurality of fuse elements and method for programming the device |
Also Published As
Publication number | Publication date |
---|---|
US20180129769A1 (en) | 2018-05-10 |
TW201812787A (zh) | 2018-04-01 |
US10789398B2 (en) | 2020-09-29 |
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Date | Code | Title | Description |
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