TWI772693B - 積體電路結構的形成方法及積體電路結構 - Google Patents

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鄭明達
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Abstract

本發明實施例提供了形成積體電路結構的方法，此方法包含形成第一磁層、形成第一導線於第一磁層上、及塗佈感光塗層於第一磁層上。感光塗層包含直接位於第一導線上的第一部分、及從第一導線偏移的第二部分。第一部分連接至第二部分。此方法更包含在感光塗層的第一部分上進行第一曝光、在感光塗層的第一部分及第二部分上進行第二曝光、顯影感光塗層、及形成第二磁層於感光塗層上。

Description

積體電路結構的形成方法及積體電路結構
本發明實施例是關於半導體技術，特別是關於一種包含電感器之半導體結構。
電感器為積體電路中重要的元件。然而電感器不易微縮化，且在積體電路中電感器的縮小通常會導致性能下降的代價。
本發明實施例提供一種積體電路結構的形成方法，包含：形成第一磁層；形成第一導線於第一磁層上；塗佈感光塗層於第一磁層上，其中感光塗層包含：直接位於第一導線上的第一部分；以及從第一導線偏移的第二部分，其中第一部分連接至第二部分；對感光塗層的第一部分進行第一曝光；對感光塗層的第一部分及第二部分進行第二曝光；顯影感光塗層；以及形成第二磁層於感光塗層上。
本發明實施例提供一種積體電路結構的形成方法，包含：形成第一導線及第二導線；塗佈感光塗層，其包含：直接位於第一導線及第二導線上的多個第一部分；介於第一導線及第二導線之間的第二部分；位於合併區域的 兩側的多個第三部分，其中合併區域包含第一導線、第二導線、及感光塗層的第二部分。進行第一曝光以曝光感光塗層的第一部分，其中第一曝光係使用具有第一波長的第一光束來進行；進行第二曝光以曝光感光塗層的第一部分及第三部分，其中第二曝光係使用具有與第一波長不同的第二波長的第二光束來進行；以及顯影感光塗層。
本發明實施例提供一種積體電路結構，包含：第一磁層；第一導線及第二導線，位於第一磁層上且彼此平行；以及介電層，包含：多個第一部分，直接位於第一導線上；第二部分，介於第一導線及第二導線之間；以及多個第三部分，位於合併區域的兩側，其中合併區域包含第一導線、第二導線、及介電層的第二部分，其中第三部分的多個側壁以小於約40度的傾斜角度傾斜。
14-14,15-15:參考平面
20,22:封裝元件
24:半導體基板
26:積體電路裝置
28:層間介電質
32:互連結構
34:金屬導線
36:穿孔
38,48,52,52’,60,82B,82B’,84:介電層
44:鈍化層
50,50’,82A,82A’:黏合層
54,54’:蝕刻停止層
56,56’,82C,82C’:磁層
56A,56B,56C:磁膜(層)
57,82,82’:堆疊層
58:蝕刻遮罩
62:導電晶種層
64:鍍遮罩
66:開口
68,90:導電線路
70:感光塗層
70’:傾斜的側壁
72,72’,76:微影光罩
72A,72A’,76A:不透光部分
72B,72B’,76B:透光部分
74,78:光束
82’,56’:磁性殼體
86:電感器
92:凸塊下金屬
94:焊料區
96:電連接器
D1:橫向距離
I1,I1’:電流
T1,T2,T3:厚度
W1:寬度
α1,α2,α3:傾斜角
△H:高度差
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1-7、8A、8B、及9-14圖是根據本揭露之一些實施例，繪示出形成電感器的中間步驟的剖面圖。
第15圖是根據本揭露之一些實施例，繪示出電感器的另一個剖面圖。
第16圖是根據本揭露之一些實施例，繪示出顯示金屬凸塊的封裝元件的剖面圖。
第17圖是根據本揭露之一些實施例，繪示出電感器的俯視圖。
第18、19圖是根據本揭露之一些實施例，繪示出感光材料的吸收與波長的關係。
第20圖是根據本揭露之一些實施例，繪示出形成電感器的製程流程。
以下揭露提供了許多不同的實施例或範例，用於實施所提供之標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「在......之上」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，提供了晶粒/晶圓中的電感器及其形成方法。根據一些實施例，繪示出了電感器的形成的中間步驟。討論了一些實施例的一些變化。在各種視圖及說明性實施例中，相同的參考數字用於指定相同的元件。根據本揭露之一些實施例，電感器包含將磁性材料與電感器中的導線分離的介電材料。介電材料包含負感光材料，其為利用雙重曝光(double-exposure)製程， 接著進行單一顯影製程以將之圖案化，且介電材料的側壁具有漸縮的輪廓。
根據本揭露的一些實施例，第1-7、8A、8B、及9-14圖繪示了在裝置晶圓(或晶粒)上形成電感器的中間步驟的剖面圖。如第20圖所示，相應的製程也示意地反映在製程流程200中。
第1圖繪示了封裝元件20的剖面圖。封裝元件20包含複數個封裝元件22於其中。根據本揭露的一些實施例，封裝元件20為包含積體電路裝置26的裝置晶圓，積體電路裝置26可以包含主動元件也可能包含被動元件。根據本揭露的替代的實施例，封裝元件20為中介(interposer)晶圓，其不包含主動元件，且可以包含或不包含被動元件。根據本揭露的其他替代的實施例，封裝元件20為封裝基板條(package substrate strip)，其包含複數個封裝基板。封裝基板20也可以為其中包含複數個封裝體的重構晶圓(reconstructed wafer)。在後續的討論中，討論裝置晶圓以作為例示性的封裝元件20，但本揭露的實施例也可以應用於中介層晶圓、封裝基板、封裝體、重構晶圓等。
根據本揭露的一些實施例，封裝元件20包含半導體基板24及在半導體基板24的頂表面上形成的部件。半導體基板24可以由結晶矽(silicon)、結晶鍺(germanium)、矽鍺(silicon germanium)、或三五族(III-V)化合物半導體，例如GaN、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其類似物所形成。半導體基板24也可以是大塊(bulk)半導體基板或絕緣體上覆矽(Semiconductor-On-Insulator，SOI)基板。淺溝槽隔離(Shallow Trench Isolation)區(圖中未顯示)可以形成於半導體基板24中以隔離半導體基板24中的主動區。雖然沒有顯示於第1圖，可以形成穿孔(through-vias)(有時指矽穿孔(through-silicon vias)或半導體穿孔(through-semiconductor vias))以延伸進半導體基板24中，其中穿孔用於使封裝元件20相反側的部件相互電性耦合。
根據本揭露的一些實施例，封裝元件20包含積體電路裝置26，其 可以包含一些形成於半導體基板24的頂表面上的部分。根據一些實施例，積體電路裝置26可以包含互補式金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、電阻器、電容器、偶極、及其類似物。此處沒有說明積體電路裝置26的細節。根據替代的實施例，封裝元件20用於形成中介層，而基板24可以是半導體基板或介電質基板。
層間介電質(Inter-Layer Dielectric(ILD))28形成於半導體基板24上並填充積體電路裝置26中電晶體(圖中未顯示)的閘極堆疊(gate stacks)之間的空間。根據一些實施例，層間介電質28由磷矽酸鹽玻璃(Phospho Silicate Glass，PSG)、硼矽酸鹽(Boro Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-doped Phospho Silicate Glass，BPSG)、氟摻雜矽酸鹽玻璃(Fluorine-doped Silicate Glass，FSG)、四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)氧化物、或其類似物所形成。根據本揭露的一些實施例，層間介電質28為利用沉積方法所形成，例如電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition，PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)、旋轉塗佈(spin-on coating)、流動式化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、或類似製程。
接觸插塞(contact plugs)(圖中未顯示)形成於層間介電質28中，且用於電性連接積體電路裝置26至其上的導線及穿孔。根據本揭露的一些實施例，接觸插塞由選自鎢(tungsten)、鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、其合金、及/或其多層的導電材料所形成。接觸插塞的形成可以包含在層間介電質28中形成接觸開口(contact opening)、填充導電材料進接觸開口中、及進行平坦化(planarization)(例如化學機械拋光(Chemical Mechanical Polish，CMP)製程或機械研磨製程)製程以對準接觸插塞的頂表面及層間介電質28的頂表面。
層間介電質28及接觸插塞可以是互連結構(interconnect structure)32的部件。互連結構32更包含形成於介電層38(也被稱為金屬間介電質(Inter-metal Dielectrics，IMD))中的金屬導線34及穿孔36。以下，將相同水平面的金屬導線合稱為金屬層。根據本揭露的一些實施例，互連結構32包含複數個金屬層，其中包含透過穿孔36互連的金屬導線34。金屬導線34及穿孔36可以由銅或銅合金所形成，且它們也可以由其他金屬所形成。根據本揭露的一些實施例，介電層38由低介電常數(low-k)介電材料所形成。例如，低介電常數介電材料的介電常數(k值)可以低於約3.0。介電層38可以包含含碳低介電常數介電材料、氫倍半矽氧烷(Hydrogen SilsesQuioxane，HSQ)、甲基倍半矽氧烷(MethylSilsesQuioxane，MSQ)、或其類似物。根據本揭露的一些實施例，介電層38的形成包含沉積含成孔劑(porogen-containing)介電材料及接著進行固化(curing)製程以驅除成孔劑，因此留下的介電層38為多孔的。
金屬導線34及穿孔36可以包含單鑲嵌(damascene)及/或雙鑲嵌製程。在單鑲嵌製程中，先在其中一個介電層38中形成溝槽(trench)，接著以導電材料填充溝槽。再進行平坦化(例如化學機械拋光)製程以移除高於對應的介電層38之頂表面的過剩的導電材料，留下溝槽中的金屬導線。在雙鑲嵌製程中，溝槽和穿孔開口都在其中一個介電層38上形成，穿孔開口在下方且連接至溝槽。接著填充導電材料至溝槽及穿孔開口中以各別形成金屬導線及穿孔。導電材料可以包含擴散阻障層及位於擴散阻障層上的含銅金屬材料。擴散阻障層可以包含鈦、氮化鈦、鉭、氮化鉭、或其類似物。
互連結構32包含在介電層38的頂部(top)介電層中的頂部導電(金屬)部件，例如金屬導線、金屬墊(pads)、或穿孔。根據一些實施例，頂部介電層由低介電常數介電材料所形成，和較下層的介電層38的材料相似。根據其他實施例，頂部介電層由非低介電常數(non-low-k)介電材料所形成，其可以 包含氮化矽(silicon nitride)、未摻雜矽玻璃(Undoped Silicate Glass，USG)、氧化矽(silicon oxide)、或其類似物。頂部介電層也可以具有多層結構，例如包含兩層未摻雜矽玻璃及之間的一層氮化矽。頂部介電層有時稱為鈍化層(passivation layer)。
鈍化層44形成於互連結構32上。鈍化層44可以是單層或複合(composite)層，且可以由無孔材料所形成。根據本揭露的一些實施例，鈍化層44為複合層，其包含氧化矽層及氧化矽層上的氮化矽層。
第1圖也繪示了介電層48的形成。根據本揭露的一些實施例，介電層48由高分子所形成，例如聚醯亞胺(polyimide)、聚苯並噁唑(polybenzoxazole，PBO)，苯並環丁烯(benzocyclobutene，BCB)、或其類似物。介電層48因此有時稱為第一高分子層(或高分子-1)，然而它也可以由其他材料所形成。根據其它實施例，介電層48為由無機介電材料所形成，例如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、或其類似物。介電層48可以由光敏材料(例如光阻)所形成，其可以是負光阻或正光阻。介電層48的形成及圖案化可以包含曝光製程及顯影製程。
第1圖更繪示了堆疊層(stacked layers)50、52、54、及56於介電層48上的形成。各別的步驟如第20圖所示的製程流程中的步驟202所說明。黏合層(adhesion layer)50形成於介電層48上。根據一些實施例，黏合層50可以利用物理氣相沉積(Physical Vapor Deposition，PVD)、化學氣相沉積、或類似製程以形成。介電層52形成於黏合層50上。根據一些實施例，介電層52由氮化矽、氮氧化矽、或其類似物所形成。介電層52可以利用原子層沉積(Atomic Layer Deposition，ALD)、化學氣相沉積、電漿輔助化學氣相沉積、或類似製程來形成。
蝕刻停止層(etch stop layer)54形成於介電層52上。根據一些實 施例，蝕刻停止層54為藉由沉積例如鈷(cobalt)的金屬層所形成，再對金屬層進行氧化製程，例如電漿氧化(plasma oxidation)製程、熱氧化(thermal oxidation)製程、或類似製程，使得金屬層被轉化成金屬氧化物層，例如氧化鈷(cobalt oxide)層。蝕刻停止層54也可以由氧化鉭(tantalum oxide)或氧化鈦(titanium oxide)所形成，其可以藉由沉積對應的金屬層，再氧化此金屬層以形成。
磁層(magnetic layers)56形成於蝕刻停止層54上。根據一些實施例，磁層56包含磁膜(層)56A、磁膜56A上的磁膜(層)56B、及磁膜56B上的磁膜(層)56C，而磁膜56A、56B、及56C為由不同的材料所形成。磁層56也可以包含其它層及材料，例如硼層。根據本揭露的一些實施例，具有單一個複合層，其包含一層56A、一層56B、及一層56C。根據本揭露的其它實施例，具有複數個複合層，每個複合層包含一層56A、一層56B、及一層56C。因此，層56A、層56B、及層56C交替形成。根據一些實施例，磁膜56A、56B、及56C分別包括鈷、鋯、及鉭，且也被稱為鈷-鋯-鉭(Co-Zr-Ta)膜。根據一些實施例，磁層56的總厚度T1可以介於2微米至10微米的範圍。黏合層50、介電層52、蝕刻停止層54、及磁層56可以沉積為延伸至整個封裝元件20的毯覆層(blanket layers)。
參照第2圖，形成了蝕刻遮罩58。蝕刻遮罩58可以是光阻層。蝕刻遮罩58的俯視圖可以具有細長的矩形。包含黏合層50、介電層52、蝕刻停止層54、及磁層56的堆疊層接著被蝕刻，而蝕刻於介電層48上停止。各別的步驟如第20圖所示的製程流程中的步驟204所說明。蝕刻磁層56導致磁層56’的形成，如第3圖所示。根據本揭露的一些實施例，利用反應性離子束蝕刻(Ion Beam Etching，IBE)以蝕刻磁層56。此蝕刻製程的實施可以利用輝光放電電漿(Glow Discharge Plasma，GDP)、電容耦合電漿(Capacitive Coupled Plasma，CCP)、感應耦合電漿(Inductively Coupled Plasma，ICP)、或其類似物。藉由調整蝕刻製程的參數設定可以使磁層56’的側壁傾斜。在蝕刻磁層56時，蝕刻停止層54用 於停止蝕刻。
蝕刻磁層56後，蝕刻停止層被蝕刻，形成蝕刻停止層54’，接著蝕刻介電層52及黏合層50以分別形成介電層52’及黏合層50’。根據一些實施例，堆疊層(包含磁層56’、且可能包含黏合層50’、介電層52’、及蝕刻停止層54’)的傾斜角α1介於約40度至約60度的範圍。在蝕刻之後，移除蝕刻遮罩58(第2圖)。在整個說明中，黏合層50’、介電層52’、蝕刻停止層54’、及磁層56’之組合稱為堆疊層57。
接著，參照第4圖，形成了介電層60。各別的步驟如第20圖中的製程流程中的步驟206所說明。根據本揭露的一些實施例，介電層60的形成包含毯覆(blanket)沉積製程及其後的圖案化製程。介電層60留下的部分包含兩部分，其可以是互相平行的細長的條(strips)。介電層60的剖面形狀係由和條的縱向正交的平面來得到。介電層60由介電材料形成，包含氮化矽、氧化矽、氮氧化矽、或其類似物。
第5至7圖繪示了導電線路(conductive traces)的形成。各別的步驟如第20圖所示的製程流程中的步驟208所說明。第5圖繪示了導電晶種層(conductive seed layer)62的形成，其沉積於第4圖中所示的結構上。導電晶種層62可以是金屬晶種層。根據一些實施例，導電晶種層62為包含複數層的複合層。例如，導電晶種層62可以包含下層及上層，其中下層可以包含鈦層，而上層的材料可以包含銅或銅合金。根據替代的實施例，導電晶種層62為單層，例如，可以是銅層。導電晶種層62可以利用物理氣相沉積來形成，也可以其它適用的方法。
第5圖更繪示了鍍遮罩(plating mask)64的形成。根據一些實施例，鍍遮罩64由光阻所形成。圖案化鍍遮罩64以形成開口66，藉此暴露一些部分的導電晶種層62。此外，留下的部分的介電層60中，有一些部分直接位於開 口66下，及一些其他部分橫向擴展至各個上方開口66的邊緣之外。接著，進行鍍覆(plating)製程來形成導電線路68，如第6圖所示。導電線路68可以由金屬或金屬合金(例如銅或銅合金)、或其類似物所形成。
在鍍覆製程後，鍍遮罩64在剝除(stripping)製程中被移除。例如，當鍍遮罩64由光阻所形成時，可以利用氧氣來灰化(ash)。導電晶種層62被鍍遮罩64覆蓋的部分接著被移除。此後，導電晶種層62暴露的部分(在此之前被鍍遮罩64覆蓋)透過蝕刻來移除，而導電晶種層62被導電線路68覆蓋的部分維持不被移除。最終的結構由第7圖所示。在整個說明中，導電晶種層留下的部分視為導電線路的一部份。
第8A(或8B)圖及第9圖繪示了感光塗層70的塗佈及雙重曝光製程，其中感光塗層70由光敏材料所形成。參照第8A圖，感光塗層70係藉由，例如旋轉塗佈來塗佈。各別的步驟如第20圖所示的製程流程中的步驟210所說明。根據本揭露的一些實施例，感光塗層70為負光阻。例如，感光塗層70可以是負型(negative)聚醯亞胺(polyimide)。其它在後續的固化製程中具有低收縮率的負型光阻(例如感光苯並環丁烯(BCB)或感光聚苯並噁唑(PBO))也可以使用。感光塗層70有時被稱為第二高分子層(或高分子-2)。感光塗層70的頂表面高於導電線路68的頂表面。例如，根據一些實施例，感光塗層70直接位於導電線路68上的部分之厚度T2可以介於約4微米至約8微米的範圍。如後續段落所討論來選擇厚度T2，使得第14圖中所示的最終結構裡的厚度T3可以落在介於約3微米至約6微米的範圍。
進一步參照第8A圖，微影光罩72放置於封裝元件20上方。微影光罩72包含用於阻擋光線的不透光部分72A、及允許光線通過的透光部分72B。根據一些實施例，其中兩個透光部分72B具有和各個導電線路68的邊緣齊平(或基本上齊平)的邊緣，相應邊緣的偏移量(如果有)小於約1微米。此偏移量，如 果有，可以小於導電線路68的寬度W1的百分之20。其中一個不透光部分72A與感光塗層70在導電線路68之間的部分垂直對齊。曝光係利用光束74來進行，以曝光感光塗層70直接位於透光部分72B下的部分。各別的步驟如第20圖所示的製程流程中的步驟212所說明。如此一來，感光塗層70的這些部分為交聯的。
根據一些其他的實施例，第8B圖繪示了感光塗層70的曝光。微影光罩72’放置於封裝元件20上方。微影光罩72’包含用於阻擋光線的不透光部分72A’、及允許光線通過的透光部分72B’。根據一些實施例，透光部分72B’覆蓋了導電線路68及感光塗層70介於導電線路68之間的部分。透光部分72B’的相對邊緣也和導電線路的各個邊緣齊平(或基本上齊平，使得偏移量小於約1奈米)。偏移量(如果有)也小於導電線路68的寬度W1的百分之20。曝光係利用光束74來進行，以曝光感光塗層70直接位於導電線路68上方的部分及介於導電線路68之間的部分。如此一來，感光塗層70的這些部分為交聯的。
如第8A或8B圖所示的曝光製程被稱為雙重曝光製程中的第一曝光製程。第9圖繪示了雙重曝光製程中的第二曝光製程。各別的步驟如第20圖中所示的製程流程中的步驟214所說明。應當理解，第一曝光製程及第二曝光製程的順序可以顛倒。在第二曝光製程中，微影光罩76放置於封裝元件20上方。微影光罩76包含用於阻擋光線的不透光部分76A、及允許光線通過的透光部分76B。根據一些實施例，透光部分76B覆蓋導電線路68及感光塗層介於導電線路68之間的部分。透光部分76B更橫向延伸超過導電線路68的各個外邊緣以外至一橫向距離D1。根據本揭露的一些實施例，橫向距離D1大於約10微米，且可以介於約10微米至約30微米的範圍。此外，橫向距離D1等於或大於導電線路68的頂表面及磁層56’之間的高度差△H。曝光係利用光束78來進行，以曝光感光塗層70直接位於透光部分76B下方的部分。如此一來，感光塗層70的這些部分為交聯的。
應當理解，微影光罩72(第8A圖)、72’(第8B圖)、及76(第9 圖)被設計用於曝光負型感光塗層。根據其它實施例，可以使用正型(positive)感光塗層，且為了曝光正型感光塗層，對應的微影光罩的不透光及透光部分可以和微影光罩72、72’、76相反。
藉由利用雙重曝光製程，感光塗層70的連續(continuous)部分為交聯的。交聯的部分如第10圖所示，非交聯(un-cross-linked)及不完全交聯(under-cross-linked)的部分沒顯示於第10圖。以下參照第18及19圖，討論交聯部分的輪廓的形成。
第18圖繪示了感光塗層70中光能的正規化吸收率，其為曝光的光束的波長的函數。最可能用於寬波段(broadband)紫外光微影的波長介於300奈米至450奈米的範圍，其包含高壓汞燈的特徵波長436奈米(g線(g-line))、405奈米(h線(h-line))、及365奈米(i線(i-line))。如第18圖所示，i線具有最高的吸收率，且隨著波長增加吸收率逐漸減少。此外，根據比爾朗伯定律(Beer-Lambert law)，電磁波在材料中的強度從表面到材料內部呈指數衰減。
第19圖繪示了作為波長的函數的總吸收能量，其指出當使用不同的波長的光束時光能的吸收效率。吸收的能量的量也指示了在曝光的感光塗層中產生的交聯的量，且吸收更多能量就會產生更多交聯，反之亦然。此外，第19圖指出光束的穿透力會隨著波長增加而增加、隨著波長減少而減少。因此，為了確保感光塗層70直接位於導電線路68上方的部分充分交聯(使得這些部分在後續的顯影製程中不會被移除)，第一曝光製程(第8A或8B圖)使用具有介於約350奈米至約450奈米之間的波長的光束74，且光束可以包含i線、g線、h線中的任一種、任兩種、或三者全部(第18圖)。如果波長大於450奈米，感光塗層70直接位於導電線路上方的交聯部分會變太薄。如果波長小於350奈米，感光塗層70直接位於導電線路上方的交聯部分會變太厚。第一曝光主要用於定義感光塗層70的交聯部分的厚度。
第二曝光(第9圖)主要用於定義感光塗層70的交聯部分的輪廓，以產生如第10圖所示的漸縮邊緣。第二曝光製程係使用具有介於約390奈米至約450奈米的波長的光束78(第9圖)，且光束可以具有主要包含g線和h線的光譜，但是不包含i線。如果波長大於450奈米，傾斜邊緣會太漸縮。如果波長小於390奈米，傾斜邊緣會太垂直。
第一光束74及第二光束78都可以是具有單一波長的雷射光束，其波長落在前述的範圍。第一光束74及第二光束78都可以包含跨範圍的波長，其波長落在前述的範圍。因此對應的光束74及光束78可以包含多個落在前述的範圍的波長。
在如第8A(或8B)圖及第9圖所示的第一及第二曝光製程後，顯影曝光的感光塗層70。各別的步驟如第20圖中所示的製程流程中的步驟216中所說明。非交聯的部分及不完全交聯的部分被移除，留下充分交聯的部分。最後的感光塗層70如第10圖所繪示。如第10圖所示，在導電線路68外邊的感光塗層70的外部具有傾斜的側壁70’。傾斜的側壁70’的傾斜角α2小於約45度，且可以介於約20度至約50度的範圍。感光塗層70的頂表面具有兩個基本上平坦的部分，直接位於導電線路68上方，及一個凹陷的部分，介於兩個基本上平坦的部分之間。
第11圖繪示了進行固化製程後的感光塗層70。各別的步驟如第20圖中所示的製程流程中的步驟218中所說明。根據一些實施例，固化製程包含熱固化製程，其為在約180℃至約350℃的溫度範圍進行。固化製程的持續時間可以落在約20分鐘至約240分鐘的範圍。由於進行了固化製程，感光塗層70完全固化並收縮。此外，感光塗層70直接位於導電線路68上方的部分收縮的幅度可能較少，因為它具有更好的交聯度，而遠離導電線路68的感光塗層70的外部收縮 的幅度較大，因為它的交聯度較差。如此一來，傾斜的側壁70’的傾斜角α3減少至小於傾斜角α2(第10圖)。根據本揭露的一些實施例，傾斜角α3小於40度，且可以落在約10度至約40度的範圍。
在傾斜角α3小於約40度的情況下，後續沉積於傾斜的側壁70’上的磁層將比沉積於垂直側壁上的磁層具有較佳的覆蓋性。反之，如果傾斜角α3大於40度，後續形成的磁層可能無法具有可接受的一致性。此外，小的傾斜角α3會導致固化的感光塗層70產生較小的應力。另一方面，傾斜角α3不能太小，例如，小於35度。否則，側壁70’可能不利地延伸至導電線路68的側壁(而非未於其上)。根據一些實施例，為了使傾斜角α3落在期望的範圍，可以調整光束74及78(第8A、8B、9圖)的光譜、曝光能量、及微影光罩72、72’、及76。
第12圖，繪示了堆疊層82的沉積。各別的步驟如第20圖中所示的製程流程中的步驟220中所說明。根據本揭露的一些實施例，堆疊層82包含黏合層82A、介電層82B、位於介電層82B上的蝕刻停止層(未顯示於圖中)、及位於蝕刻停止層上的磁層82C。黏合層82A、介電層82B、蝕刻停止層、及磁層82C的候選的材料及形成方法可以實質上分別與黏合層50、介電層52、蝕刻停止層54、及磁層56(第1圖)相同。因此細節不在此重複。由於感光塗層70的傾斜邊緣的良好控制，堆疊層82的覆蓋性及一致性得以改善。
第13圖繪示了堆疊層82的圖案化，其係透過蝕刻來達成，並因此形成堆疊層82’，其包含黏合層82A’、介電層82B’、蝕刻停止層、及磁層82C’。各別的步驟如第20圖中所示的製程流程中的步驟222中所說明。磁層82C’透過介電層82B’和磁層56’磁性耦合，且磁層82C’及磁層56’的組合形成一個殼體(shell)，此殼體可以改善最終電感器的電感。
接著，如第14圖所示，形成介電層84。各別的步驟如第20圖中所示的製程流程中的步驟224中所說明。根據本揭露的一些實施例，介電層84由高分子所形成，例如聚醯亞胺、聚苯並噁唑、苯並環丁烯、或其類似物。介電層84因此有時被稱為第三高分子層(或高分子-3)。導電線路68及由磁層56’及82C’所形成的磁性殼體之組合形成電感器86。由於導電線路68和磁性殼體56’/82C’的交互作用，電感器86的電感得到改善。在後續的製程中，可以形成電連接器(electrical connectors)(例如第16圖中的焊料區94及凸塊下金屬(Under-Bump Metallurgies)92)，且封裝元件20可以被切割為各別的晶粒22。
再次參照第14圖，感光塗層70直接位於導電線路68上方的部分具有厚度T3。厚度T3不能太大。否則，最終電感器86的電感會太小。厚度T3也不能太小。否則，最終電感器86的電感會大，且電感器86的可靠性會降低。根據本揭露的一些實施例，厚度T3落在約3微米至約6微米的範圍。
第15圖繪示了第14圖中所示的參考平面15-15的剖面圖。第15圖繪示了導電線路68的縱向方向。結合第14、15圖，呈現了由磁層56’及82C’所形成的殼體的形狀。
第16圖繪示了封裝元件22中的一個沒有電感器形成的區域。因此，第14圖及第16圖的組合顯示了電感器86在封裝元件22中的位置(相對於其他部件，例如焊料區、金屬墊、及介電層)。第16圖繪示了金屬墊88(可以是鋁墊)，形成於鈍化層44中及介電層48(高分子-1)下方。導電線路90(也被稱為後鈍化內連線(Post-Passivation Interconnect，PPI))延伸進介電層48。一部分導電線路90形成於介電層48上。介電層84形成於介電層48上。在第14圖所示的另一個區域中電感器86插入於介電層48及84之間。形成凸塊下金屬92以延伸 進介電層84。電連接器96形成於凸塊下金屬92上。電連接器96可以是焊料區94、金屬柱(pillar)、金屬柱及金屬柱上的焊料區、或其類似物。
第17圖繪示了電感器86的頂表面，第14圖繪示了第17圖中的參考平面14-14的剖面圖，而第15圖繪示了第17圖中的參考平面15-15的剖面圖。根據一些實施例，電流I1可以流進第一導電線路68、路由到下面的層中、再流入第二導電線路68，作為電流I1’。電感器86的電感被磁性殼體82’/56’增強。
本揭露的實施例具有一些有利的特徵。鈷-鋯-鉭(Co-Zr-Ta)膜的電阻損耗較少且磁導率(permeability)較低，同時維持較高的飽和磁化強度(saturation magnetization)。本發明實施例揭露了一個方法，其對應的電感器包含磁性殼體，此磁性殼體可以由鈷-鋯-鉭膜形成。電感器中介電層的輪廓係透過雙重曝光製程來圖案化，接著進行單一顯影製程，使得介電層的側壁的傾斜角落在期望的範圍。這改善了介電層上方磁層的覆蓋性及一致性。此外，漸縮的介電層的側壁減少了最終結構裡的應力。實驗結果顯示，如果利用兩次塗佈、兩次曝光、及兩次顯影製程來形成二子層(two-sub-layer)介電層，最終二子層介電層的輪廓無法達到小的傾斜角α3。此外，包含二子層介電層的裝置晶粒的應力會變大，且各別晶圓會具有更大的翹曲(warpage)，其可能約為600微米。藉由利用本揭露的實施例，晶圓翹曲減少至約400微米。
根據本揭露的一些實施例，形成積體電路結構的方法包含形成第一磁層；在第一磁層上形成第一導線；在第一磁層上塗佈感光塗層，其中感光塗層包含直接位於第一導線上方的第一部份，及從第一導線偏移的第二部分，其中第一部份連接至第二部分；對第一部份的感光塗層進行第一曝光；對第一部份及第二部分的感光塗層進行第二曝光；顯影感光塗層；及在感光塗層上形 成第二磁層。在一個實施例中，第一曝光係利用第一微影光罩來進行，而第二曝光係利用和第一微影光罩不同的第二微影光罩來進行。在一個實施例中，利用第一波長來進行第一曝光，且利用和第一波長不同的第二波長來進行第二曝光。在一個實施例中，第一波長小於第二波長，在一個實施例中，其方法更包含在第一磁層上形成第二導線，其中第一導線及第二導線彼此平行，且其中第二導線塗佈於感光塗層中。在一個實施例中，在第一曝光及第二曝光中都曝光了第一導線及第二導線之間的中間部分的感光塗層。在一個實施例中，在第一曝光時，第一導線及第二導線之間的感光塗層的中間部分沒有曝光，而在第二曝光時，曝光了感光塗層的中間部分。在一個實施例中，第一磁層、第一導線、及第二磁層形成電感器的多個部分。在一個實施例中，感光塗層的塗佈包含塗佈負光阻。在一個實施例中，第一磁層的形成包含沉積鈷層、沉積鋯層於鈷層上、及沉積鉭層於鋯層上。
根據本揭露的一些實施例，提供了形成積體電路結構的方法，包含形成第一導線及第二導線；塗佈感光塗層，其包含直接位於第一導線及第二導線上的第一部分；介於第一導線之間及第二導線之間的第二部分；合併區域的兩側的第三部分，其中合併區域包含第一導線、第二導線、及感光塗層的第二部分；進行第一曝光來曝光第一部分的感光塗層，其中第一曝光係利用具有第一波長的第一光束來進行；進行第二曝光來曝光第一部份及第三部分的感光塗層，其中第二曝光係利用具有和第一波長不同的第二波長的第二光束來進行；及顯影感光塗層。在一個實施例中，其方法更包含沉積第一磁層，其中第一導線及第二導線和第一磁層重疊；及形成第二磁層於感光塗層及第一磁層上。在一個實施例中，第一導線及第二導線為電感器的多個部分。在一個實施 例中，感光塗層的塗佈包含塗佈負光阻。在一個實施例中，第一波長介於約350奈米至約450奈米的範圍，且第二波長介於約390奈米至約450奈米的範圍。
根據本揭露的一些實施例，積體電路結構包含第一磁層；第一磁層上彼此平行的第一導線及第二導線；及介電層，包含直接位於第一導線上的第一部分；介於第一導線及第二導線之間的第二部分；在合併區域的兩側的第三部分，其中合併區域包含第一導線、第二導線、及第二部分的介電層，其中第三部分的側壁以小於約40度的傾斜角傾斜。在一個實施例中，介電層由負光阻形成。在一個實施例中，第一部分的介電層具有介於約3微米至約6微米的範圍的厚度。在一個實施例中，第一磁層由鈷、鋯、鉭所形成。在一個實施例中，介電層由均質材料所形成，在此介電層內部沒有可分辨的介面。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
15-15:參考平面
20,22:封裝元件
24:半導體基板
26:積體電路裝置
28:層間介電質
32:互連結構
34:金屬導線
36:穿孔
38,48,52’,60,84:介電層
44:鈍化層
50’:黏合層
54’:蝕刻停止層
56’:磁層
57,82’:堆疊層
68:導電線路
70:感光塗層
86:電感器
T3:厚度

Claims (14)

  1. 一種積體電路結構的形成方法，包括：形成一第一磁層；形成一第一導線於該第一磁層上；塗佈一感光塗層於該第一磁層上，其中該感光塗層包括：一第一部分，直接位於該第一導線上；以及一第二部分，從該第一導線偏移，其中該第一部分連接至該第二部分；對該感光塗層的該第一部分進行一第一曝光；對該感光塗層的該第一部分及該第二部分進行一第二曝光；顯影該感光塗層；以及形成一第二磁層於該感光塗層上。
  2. 如請求項1之積體電路結構的形成方法，其中：該第一曝光係使用一第一微影光罩來進行；以及該第二曝光係使用與該第一微影光罩不同的一第二微影光罩來進行。
  3. 如請求項1或2之積體電路結構的形成方法，其中該第一曝光係利用一第一波長來進行，而該第二曝光係利用與該第一波長不同的一第二波長來進行，其中該第一波長比該第二波長短。
  4. 如請求項1或2之積體電路結構的形成方法，更包括：形成一第二導線於該第一磁層上，其中該第一導線及該第二導線彼此平行，且其中該第二導線塗佈在該感光塗層中。
  5. 如請求項4之積體電路結構的形成方法，其中在該第一曝光中及該第二曝光中，皆曝光介於該第一導線及該第二導線之間的該感光塗層的 一中間部分。
  6. 如請求項4之積體電路結構的形成方法，其中在該第一曝光中，介於該第一導線及該第二導線之間的該感光塗層的一中間部分沒有被曝光，而在該第二曝光中，該感光塗層的該中間部分被曝光。
  7. 如請求項1或2之積體電路結構的形成方法，其中該第一磁層、該第一導線、及該第二磁層形成一電感器的多個部分。
  8. 如請求項1或2之積體電路結構的形成方法，其中該第一磁層之形成包括：沉積一第一磁膜；沉積一第二磁膜於該第一磁膜上；以及沉積一第三磁膜於該第二磁膜上，其中該第一磁膜、該第二磁膜、及該第三磁膜由不同的材料所形成。
  9. 一種積體電路結構的形成方法，包括：形成一第一導線及一第二導線；沉積一第一磁層，其中該第一導線及該第二導線與該第一磁層重疊；塗佈一感光塗層，其包括：多個第一部分，直接位於該第一導線及該第二導線上；一第二部分，介於該第一導線及該第二導線之間；多個第三部分，位於一合併區域的兩側，其中該合併區域包括該第一導線、該第二導線、及該感光塗層的該第二部分；進行一第一曝光以曝光該感光塗層的該些第一部分，其中該第一曝光係使用具有一第一波長的一第一光束來進行； 進行一第二曝光以曝光該感光塗層的該些第一部分及該些第三部分，其中該第二曝光係使用具有與該第一波長不同的一第二波長的一第二光束來進行；顯影該感光塗層；以及形成一第二磁層在該感光塗層及該第一磁層上。
  10. 如請求項9之積體電路結構的形成方法，其中該第一波長介於約350奈米至約450奈米的範圍，且該第二波長介於約390奈米至約450奈米的範圍。
  11. 一種積體電路結構，包括：一第一磁層；一第一導線及一第二導線，位於該第一磁層上且彼此平行；以及一介電層，包括：多個第一部分，直接位於該第一導線上；一第二部分，介於該第一導線及該第二導線之間；以及多個第三部分，位於一合併區域的兩側，其中該合併區域包括該第一導線、該第二導線、及該介電層的該第二部分，其中該些第三部分的多個側壁以小於約40度的傾斜角度傾斜。
  12. 如請求項11之積體電路結構，其中該介電層由一負光阻所形成。
  13. 如請求項11之積體電路結構，其中該第一磁層由鈷、鋯、及鉭所形成。
  14. 如請求項11至13中任一項之積體電路結構，其中該介電層由一均質材料所形成，在該介電層內部沒有可分辨的界面。
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